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KR101679853B1 - 반도체 장치와 그 제조 방법, 및 전자 기기 - Google Patents

반도체 장치와 그 제조 방법, 및 전자 기기 Download PDF

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KR101679853B1
KR101679853B1 KR1020100019306A KR20100019306A KR101679853B1 KR 101679853 B1 KR101679853 B1 KR 101679853B1 KR 1020100019306 A KR1020100019306 A KR 1020100019306A KR 20100019306 A KR20100019306 A KR 20100019306A KR 101679853 B1 KR101679853 B1 KR 101679853B1
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semiconductor
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히로시 타카하시
레이지로 쇼오지
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소니 주식회사
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Abstract

반도체 장치는 이면 조사형의 고체 촬상 장치로서 구성된다. 상기 장치는 반제품 상태의 픽셀 어레이를 구비한 제1의 반도체 웨이퍼와, 반제품 상태의 로직 회로를 구비한 제2의 반도체 웨이퍼를 접합하고, 상기 제1의 반도체 웨이퍼가 박막화되고, 상기 픽셀 어레이 및 상기 로직 회로간에 전기적 접속이 이루어지고, 상기 픽셀 어레이 및 상기 로직 회로가 완성품 상태로 되고, 서로 접합된 제1 및 제2의 반도체 웨이퍼가 마이크로칩으로 분할함으로써 제조된다.

Description

반도체 장치와 그 제조 방법, 및 전자 기기{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME, AND ELECTRONIC APPARATUS}
본 발명은, 고체 촬상 장치등의 반도체 장치와 그 제조 방법, 및 이 고체 촬상 장치를 구비한 카메라 등의 전자 기기에 관한다.
고체 촬상 장치로서, CMOS(Complementary Metal Oxide Semiconductor)등의 MOS 형 이미지 센서에 대표된 증폭형 고체 촬상 장치가 알려져 있다. 또, CCD(Charge Coupled Device)이미지 센서에 대표된 전하 전송형 고체 촬상 장치가 알려져 있다. 이들 고체 촬상 장치는, 디지털 카메라, 디지털 비디오 카메라등에 폭넓게 사용되고 있다. 근래, 카메라 붙고 휴대 전화나 PDA등(Personal Digital Assistant)의 모바일 기기에 탑재된 고체 촬상 장치로서는, 전원 전압이 낮고, 소비 전력의 관점등으로부터 MOS 형 이미지 센서가 많이 사용되고 있다.
MOS 형의 고체 촬상 장치는, 단위 픽셀이 광전 변환부로 된 포토 다이오드와 복수의 픽셀 트랜지스터로 형성되고, 이 복수의 단위 픽셀이 2 차원 배열(array)상에 배열된 픽셀 어레이(픽셀 영역)와, 주변 회로 영역을 갖고 구성된다. 복수의 픽셀 트랜지스터는, MOS 트랜지스터로 형성되고, 전송 트랜지스터, 리셋 트랜지스터, 증폭과 트랜지스터의 3트랜지스터, 또는 선택 트랜지스터를 더한 4트랜지스터로 구성된다.
종래, 이와 같은 MOS형 고체 촬상 장치에 있어, 복수의 픽셀이 배열된 픽셀 영역이 형성된 반도체 칩과, 신호 처리를 행한 로직 회로가 형성된 반도체 칩을 전기적으로 접속하여 1개의 디바이스로서 구성한 고체 촬상 장치가 여러 가지 제안되고 있다. 예를 들면, 일본 특개2006－49361호 공보에는, 각 픽셀 셀마다 마이크로 패드를 갖는 이면 조사형의 이미지 센서 칩과, 신호 처리 회로가 형성되고 마이크로 패드를 갖는 신호 처리 칩을, 마이크로 범프에 의하고 접속한 반도체 모듈이 개시되어 있다. 일본 특개2007－13089호 공보에는, 인터포저(중간기판)위에, 촬상 픽셀부가 설치된 이면 조사형의 MOS 고체 촬상 소자인 센서 칩과, 신호 처리를 행한 주변 회로가 설치된 신호 처리 칩을 실장한 디바이스가 개시되어 있다. 일본 특개2008－130603호 공보에는, 이미지 센서 칩과, 박형 회로 기판과, 신호 처리를 행한 로직 회로 칩을 구비한 구성이다. 그리고, 이 박막 회로 기판과 로직 회로 칩이 전기적으로 접속되고, 박막 회로 기판이 이미지 센서 칩의 이면에서 스루홀-비아를 이용하고 전기적으로 접속된 구성이 개시되어 있다.
또, 일본 특허 제4000507호 공보에는, 투명 기판에 지지된 고체 촬상 소자에 관통 전극을 설치하고, 이 관통 전극을 이용하고 고체 촬상 소자를 플렉시블 회로 기판에 전기적으로 접속한 고체 촬상 장치가 개시되어 있다. 또한, 일본 특개2003－31785호 공보에는, 이면 조사형의 고체 촬상 장치에 있어, 지지 기판을 관통한 전극을 설치한 구성이 개시되어 있다.
특허 일본 특개2006－49361호 공보, 일본 특개2007－13089호 공보, 일본 특개2008－130603호 공보에 나타난 바와 같이, 이미지 센서 칩과 로직 회로등의 이종 회로 칩을 혼재한 기술은, 다양하게 제안되고 있다. 종래기술로는, 어떠한 기능 칩도 거의 완성한 상태의 것을 이용하고, 관통 접속 구멍을 형성하고, 칩 사이의 서로 접속을 가능하게 상태에서 1개의 칩 위에 형성된 것이 특징으로 되어 있다.
상술한 종래의 고체 촬상 장치에도 보여지듯이, 기판을 관통한 접속 도체에 의하고 이종 칩 사이를 접속하고 반도체 디바이스를 구성한 것은, 아이디어로서 알려져 있다. 그러나, 깊은 기판에 절연을 확보하면서 접속 구멍을 열지 않으면 안되고, 접속 구멍의 가공과, 접속 도체의 매입에 필요한 제조 프로세스의 비용 경제성으로부터 실용화는 곤란하다고 되어 있다.
한편, 예를 들면 1㎛ 정도의 작은 컨택트 구멍을 형성하기 위해서는, 상부 칩을 최대한 박막화할 필요가 있다. 이 경우, 박막화한 전에 상부 칩을 지지 기판에 부착한 등의 복잡하는 단계와 비용 증가를 초래하게 된다. 게다가, 고 종횡비의 접속 구멍에 접속 도체로 메우기 위해서는, 접속 도체로서 텅스텐(W) 등의 피복성이 좋은 CVD 막을 사용해야 하므로, 접속 도체 재료가 제약된다.
양산으로 간편하게 적용할 수 있는 경제성을 갖기 때문에는, 이 접속 구멍의 종횡비를 극적으로 내리고, 형성하기 쉽게 함과 동시에, 특별한 접속 구멍 가공을 이용하지 않고 종래의 웨이퍼 제조 프로세스 안에서 가공할 수 있는 기술을 선택할 수 있는 것이 바람직하다.
또, 고체 촬상 장치등에서는, 화상 영역과, 신호 처리를 행한 로직 회로를, 각각의 성능을 충분 발휘할 수 있도록 형성하고, 고성능화가 도모된 것이 바람직하고 있다. 고체 촬상 장치에 한하지 않고, 다른 반도체 집적 회로를 갖는 반도체 장치에 있어도, 각각의 반도체 집적 회로의 성능을 충분히 발휘할 수 있도록 형성하고, 고성능화가 도모할 수 있는 것이 바람직하다.
본 발명은, 상술의 점을 감안하고, 각각의 성능을 충분히 발휘하고 고성능화를 도모하고, 또한 양산성, 비용 절감을 도모하였다,
고체 촬상 장치등의 반도체 장치와 그 제조 방법을 제공한 것이다. 또, 본 발명은, 상기 고체 촬상 장치를 구비한 카메라 등의 전자 기기를 제공한 것이다.
본 발명에 관계된 반도체 장치는, 반제품 상태의 픽셀 어레이를 구비한 제1의 반도체 웨이퍼와, 반제품 상태의 로직 회로를 구비한 제2의 반도체 웨이퍼가 서로 접합된 후, 완성품 상태에 하여 마이크로칩화하고, 이면 조사형의 고체 촬상 장치로서 구성된다. 상기 접합은, 양 반도체 웨이퍼가 접합된 것과, 제1의 반도체 웨이퍼의 박막화, 픽셀 어레이 및 로직 회로간의 전기적 접속을 포함한다.
본 발명의 반도체 장치에서는, 제1의 반도체 웨이퍼에 의한 마이크로칩부에 픽셀 어레이가 형성되고, 제2의 반도체 웨이퍼에 의한 마이크로칩부에 로직 회로가 형성되기 때문에, 픽셀 어레이 및 로직 회로는, 함께 최적인 조건으로 형성할 수 있다. 즉 최적인 프로세스 기술로, 각각의 성능을 충분히 발휘한 픽셀 어레이 및 로직 회로가 형성된다.
또, 반제품 로직 회로를 구비한 제2의 반도체 웨이퍼가, 박막화된 제1의 반도체 웨이퍼의 지지 기판으로서 겸용된다. 그리고, 반제품 상태의 픽셀 어레이, 로직 회로를 각각 구비한 제1 및 제2의 반도체 웨이퍼를 접합하고, 최종적으로 완성품화되어 구성되기 때문에, 양산성, 저비용화에 적합한 이면 조사형의 고체 촬상 장치를 얻을 수 있다.
본 발명에 관계된 반도체 장치의 제조 방법은, 반제품 상태의 픽셀 어레이를 구비한 제1의 반도체 웨이퍼와, 반제품 상태의 로직 회로를 구비한 제2의 반도체 웨이퍼를 준비한다. 이 제1의 반도체 웨이퍼와 제2의 반도체 웨이퍼를 접합하고, 제1의 반도체 웨이퍼의 박막화, 픽셀 어레이와 로직 회로와의 전기적 접속을 행한 공정을 갖는다. 그 후, 완성품 상태에 하여 서로 부착된 제1 및 제2의 반도체 웨이퍼를 칩마다 분할한 공정을 갖고, 이면 조사형의 고체 촬상 장치를 제조한다.
본 발명의 반도체 장치의 제조 방법으로는, 제1의 반도체 웨이퍼에 의한 마이크로칩부에 픽셀 어레이를 형성하고, 제2의 반도체 웨이퍼에 의한 마이크로칩부에 로직 회로를 형성하기 때문에, 픽셀 어레이 및 로직 회로를, 함께 최적인 조건으로 형성할 수 있다. 즉, 최적인 프로세스 기술로, 각각의 성능을 충분히 발휘한 픽셀 어레이 및 로직 회로를 형성할 수 있다.
또, 로직 회로를 구비한 제2의 반도체 웨이퍼를, 박막화된 제1의 반도체 웨이퍼의 지지 기판으로서 겸용하고 있다. 그리고, 반제품 상태의 픽셀 어레이, 로직 회로를 각각 구비한 제1 및 제2의 반도체 웨이퍼를 접합하고, 박막화, 전기적 접속을 행한 후, 완성품 상태에 하여 칩마다 분할하고 있다. 이것에 의해, 이면 조사형의 고체 촬상 소자의 양산화를 가능하게 하고, 고체 촬상 장치를 저비용으로 제조할 수 있다.
본 발명에 관계된 전자 기기는, 고체 촬상 장치와, 고체 촬상 장치의 포토 다이오드에 입사광을 유도한 광학계와; 고체 촬상 장치의 출력 신호를 처리한 신호 처리 회로를 구비한다. 고체 촬상 장치는, 반제품 상태의 픽셀 어레이를 구비한 제1의 반도체 웨이퍼와, 반제품 상태의 로직 회로를 구비한 제2의 반도체 웨이퍼가 서로 부착된 후, 완성품 상태에 하여 마이크로 칩화하고, 이면 조사형의 고체 촬상 장치로서 구성된다. 상기 접합합니다, 량 반도체 웨이퍼가 접합하고, 제1의 반도체 웨이퍼의 박막화, 픽셀 어레이 및 로직 회로간의 전기적 접속이 된다.
본 발명의 전자 기기로는, 상기 본 발명의 고체 촬상 장치를 구비하기 때문에, 고체 촬상 장치로서 각각의 성능을 충분히 발휘한 픽셀 어레이 및 로직 회로가 형성된다. 또, 고체 촬상 장치의 저비용화가 도모되기 때문에, 저비용의 전자 기기를 얻을 수 있다.
본 발명에 관계된 반도체 장치는, 반제품 상태의 제1의 반도체 집적 회로를 구비한 제1의 반도체 웨이퍼와, 반제품 상태의 제2의 반도체 집적 회로를 구비한 제2의 반도체 웨이퍼가 서로 부착된 후, 완성품 상태에 하여 마이크로 칩화하고 구성된다. 상기 접합합니다, 량 반도체 웨이퍼가 접합하고, 제1의 반도체 웨이퍼의 박막화, 제1 및 제2의 반도체 집적 회로간의 전기적 접속이 된다.
본 발명의 반도체 장치로는, 제1의 반도체 웨이퍼에 의한 마이크로칩부에 제1의 반도체 집적 회로가 형성되고, 제2의 반도체 웨이퍼에 의한 마이크로칩부에 제2의 반도체집 집적 회로가 형성되기 때문에, 제1 및 제2의 반도체 집적 회로는, 함께 최적인 조건으로 형성할 수 있다. 즉 최적인 프로세스 기술로, 각각의 성능을 충분히 발휘한 제1 및 제2의 반도체 집적 회로가 형성된다.
또, 제2의 반도체 집적 회로를 구비한 제2의 반도체 웨이퍼가, 박막화된 제1의 반도체 웨이퍼의 지지 기판으로서 겸용된다. 그리고, 반제품 상태의 반도체 집적 회로를 각각 구비한 제1 및 제2의 반도체 웨이퍼를 접합하고, 최종적으로 완성품화 되고 구성되기 때문에, 양산성, 저비용화에 적합한 반도체 장치를 얻을 수 있다.
본 발명에 관계된 반도체 장치의 제조 방법은, 반제품 상태의 제1의 반도체 집적 회로를 구비한 제1의 반도체 웨이퍼와, 반제품 상태의 제2의 반도체 집적 회로를 구비한 제2의 반도체 웨이퍼를 준비한다. 이 제1의 반도체 웨이퍼와 제2의 반도체 웨이퍼를 접합하고, 제1의 반도체 웨이퍼의 박막화, 제1 및 제2 반도체 집적 회로간의 전기적 접속을 행하는 단계; 완성품 상태에 하여 서로 부착된 제1 및 제2의 반도체 웨이퍼를 칩마다 분할하는 공정을 갖는다.
본 발명의 반도체 장치의 제조 방법으로는, 제1의 반도체 웨이퍼에 의한 마이크로칩부에 제1의 반도체 집적 회로를 형성하고, 제2의 반도체 웨이퍼에 의한 마이크로칩부에 제2의 반도체 집적 회로를 형성하기 때문에, 제1 및 제2의 반도체 집적 회로를, 함께 최적인 조건으로 형성할 수 있다. 즉, 최적인 프로세스 기술로, 각각의 성능을 충분히 발휘한 제1 및 제2의 반도체 집적 회로를 형성할 수 있다.
또, 제2의 반도체 집적 회로를 구비한 제2의 반도체 웨이퍼를, 박막화된 제1의 반도체 웨이퍼의 지지 기판으로서 겸용하고 있다. 그리고, 반제품 상태의 제 1, 제2의 반도체 집적 회로를 각각 구비한 제1 및 제2의 반도체 웨이퍼를 접합하고, 박막화, 전기적 접속을 행한 후, 완성품 상태에 하여 칩마다분할하고 있다. 이것에 의해, 반도체 장치의 양산화를 가능하게 하고, 반도체 장치를 저비용으로 제조할 수 있다.
본 발명에 관계된 반도체 장치에 의하면, 각 마이크로칩부에 각각의 성능을 충분 발휘한 픽셀 어레이 및 로직 회로가 형성되기 때문에, 고성능의 반도체 장치, 즉 이면 조사형의 고체 촬상 장치를 제공할 수 있다. 또, 양산성에 우수하고, 저비용으로 고성능의 이면 조사형의 고체 촬상 장치를 제공할 수 있다.
또, 본 발명에 관계된 반도체 장치에 의하면, 각 마이크로칩부에 각각의 성능을 충분 발휘한 제1 및 제2의 반도체 집적 회로가 형성되기 때문에, 고성능의 반도체 장치를 제공할 수 있다. 또, 양산성에 우수하고, 저비용으로 고성능의 반도체 장치를 제공할 수 있다.
본 발명에 관계된 반도체 장치의 제조 방법에 의하면, 최적인 프로세스 기술로, 각각의 성능을 충분히 발휘한 픽셀 어레이 및 로직 회로를 구비한 고성능인 반도체 장치, 즉 이면 조사형의 고체 촬상 장치를 제조할 수 있다. 또, 양산성에 우수하고, 저비용으로 고성능의 이면 조사형의 고체 촬상 소자를 제조할 수 있다.
본 발명에 관계된 반도체 장치의 제조 방법에 의하면, 최적인 프로세스 기술로, 각각의 성능을 충분히 발휘한 제1 및 제2의 반도체 집적 회로를 구비한 고성능인 반도체 장치를 제조할 수 있다. 또, 양산성에 우수하고, 저비용으로 고성능의 반도체 장치를 제조할 수 있다.
본 발명에 관계된 전자 기기에 의하면, 고체 촬상 장치에 있어 고성능화가 도모되고, 또한 제조 비용의 절감이 도모되기 때문에, 염가로 신뢰성이 높은 전자 기기를 제공할 수 있다.
도 1은 본 발명에 적용된 MOS 고체 촬상 장치의 일례를 나타내는 대략 구성도.
도 2의 A 내지 C는 본 발명의 실시의 형태에 관계된 고체 촬상 장치의 모식도.
도 3은 제1 실시의 형태에 관계된 고체 촬상 장치를 나타내는 주요 부분의 대략 구성도.
도 4는 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 1).
도 5는 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 2).
도 6은 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 3).
도 7은 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 4).
도 8은 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 5).
도 9는 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 6).
도 10은 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 7).
도 11은 제1 실시의 형태에 관계된 고체 촬상 장치 및 그 제조 방법을 나타내는 제조 공정도(제 8).
도 12는 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 9).
도 13은 제1 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 10).
도 14는 제2 실시의 형태에 관계된 고체 촬상 장치의 구성도.
도 15는 제3 실시의 형태에 관계된 고체 촬상 장치의 구성도.
도 16은 제4 실시의 형태에 관계된 고체 촬상 장치를 나타내는 주요 부분의 대략 구성도.
도 17은 제4 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 1).
도 18은 제4 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 2).
도 19는 제4 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 3).
도 20은 제4 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 4).
도 21은 제4 실시의 형태에 관계된 고체 촬상 장치의 제조 방법예를 나타내는 제조 공정도(제 5).
도 22는 제5 실시의 형태에 관계된 반도체 장치의 주요 부분의 대략 구성도.
도 23은 제5 실시의 형태에 관계된 반도체 장치의 제조 방법예를 나타내는 제조 공정도(제 1).
도 24는 제5 실시의 형태에 관계된 반도체 장치의 제조 방법예를 나타내는 제조 공정도(제 2).
도 25는 제5 실시의 형태에 관계된 반도체 장치의 제조 방법예를 나타내는 제조 공정도(제 3).
도 26은 제5 실시의 형태에 관계된 반도체 장치의 제조 방법예를 나타내는 제조 공정도(제 4).
도 27은 제5 실시의 형태에 관계된 반도체 장치의 제조 방법예를 나타내는 제조 공정도(제 5).
도 28은 제5 실시의 형태에 관계된 반도체 장치의 제조 방법예를 나타내는 제조 공정도(제 6).
도 29는 제6 실시의 형태에 관계된 전자 기기를 나타내는 대략 구성도.
이하, 발명을 실시하기 위한 형태(이하 실시의 형태라고 하다)에 관하여 설명하다. 또한, 설명은 이하의 순서에 행한다.
1. MOS 고체 촬상 장치의 대략 구성예
2. 제1 실시의 형태(고체 촬상 장치의 구성예와 그 제조 방법예)
3. 제2 실시의 형태(고체 촬상 장치의 구성예)
4. 제3 실시의 형태(고체 촬상 장치의 구성예)
5. 제4 실시의 형태(고체 촬상 장치의 구성예와 그 제조 방법예)
6. 제5 실시의 형태(반도체 장치의 구성예와 그 제조 방법예)
7. 제6 실시의 형태(전자 기기의 구성예)
<1. MOS 고체 촬상 장치의 대략 구성예>
도 1에, 본 발명의 반도체 장치에 적용된 MOS 고체 촬상 장치의 대략 구성을 나타낸다. 이 MOS 고체 촬상 장치는, 각 실시의 형태의 고체 촬상 장치에 적용된다. 본 예의 고체 촬상 장치(1)는, 도 1에 나타난 바와 같이, 반도체 기판(11) 예를 들면 실리콘 기판에 복수의 광전 변환부를 포함한 픽셀(2)이 규칙적으로 2차원 어레이상에 배열된 픽셀 영역(이른바 픽셀 어레이)(3)과, 주변 회로부로 구성된다. 픽셀(2)은 광전변환부로 되는 예를 들면 포토 다이오드와, 복수의 픽셀 트랜지스터(이른바 MOS 트랜지스터)를 갖고 이루어진다. 복수의 픽셀 트랜지스터는, 예를 들면 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 그 밖에, 선택 트랜지스터 추가해 4개의 트랜지스터로 구성하는 것도 가능하다. 단위 픽셀의 등가 회로는 통상과 마찬가지이기 때문에, 자세한 내용 설명은 생략한다. 픽셀(2)은, 1개의 단위 픽셀로서 구성할 수 있다. 또, 픽셀(2)은, 공유 픽셀 구조로 하는 것도 가능하다. 이 픽셀 공유 구조는, 복수의 포토 다이오드와, 복수의 전송 트랜지스터와, 공유하는 1개의 플로팅 디퓨전과, 공유하는 1개씩의 다른 픽셀 트랜지스터로 구성된다. 즉, 공유 픽셀로는, 복수의 단위 픽셀을 구성한 포토 다이오드 및 전송 트랜지스터가, 다른 1개씩의 픽셀 트랜지스터를 공유하고 구성된다.
주변 회로부는, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)과, 출력 회로(7)와, 제어 회로(8) 등을 가지고 구성된다.
제어 회로(8)는, 입력 클록과, 동작 모드등을 지령하는 데이터를 수취하고, 또 고체 촬상 장치의 내부 정보등의 데이터를 출력한다. 즉, 제어 회로(8)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6)등의 동작의 기준으로 된 클록 신호나 제어 신호를 생성한다. 그리고, 이러한 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력한다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의하고 구성되고, 픽셀 구동 배선을 선택하고, 선택된 픽셀 구동 배선에 픽셀을 구동하기 위한 펄스를 공급하고, 행 단위로 픽셀을 구동한다. 즉, 수직 구동 회로(4)는, 픽셀 영역(3)의 각 픽셀(2)을 행 단위로 순차적으로 수직 방향에 선택 주사하고, 수직 신호선(9)을 통하여 각 픽셀(2)의 광전 변환부로 된 예를 들면 포토 다이오드에 있어 수광량에 따라 생성한 신호 전하에 의거한 픽셀 신호를 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 픽셀(2)의 예를 들면 열마다 배치되고 있고, 1행분의 픽셀(2)로부터 출력된 신호를 픽셀 열마다 노이즈 제거등의 신호 처리를 행한다. 즉 칼럼 신호 처리 회로(5)는, 픽셀(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS나, 신호 증폭, AD 변환등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시하지 않음)가 수평 신호선(10)과의 사이에 접속되고 설치된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의하고 구성되고, 수평 주사 펄스를 순차적으로 출력한 것에 의하고, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 픽셀 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로 공급된 신호에 대하고, 신호 처리를 행하고 출력한다. 예를 들면, 버퍼링만 한 경우도 있고, 검은 색 레벨 조정, 열 분산 보정, 각종 디지털 신호 처리등이 행해지는 경우도 있다. 입출력 단자(12)는, 외부와 신호의 교환을 한다.
도 2에, 본 발명에 관계된 MOS 고체 촬상 장치의 기본적인 대략 구성을 나타낸다. 종래의 MOS 고체 촬상 장치(151)는, 도 2의 A에 나타난 바와 같이, 1개의 반도체 칩(152) 안에, 픽셀 영역(153)과, 제어 회로(154)와, 신호 처리하기 위한 로직 회로(155)를 탑재하고 구성된다. 통상, 픽셀 영역(153)과 제어 회로(154)로 이미지 센서(156)가 구성된다. 이것에 대하고, 본 발명의 한 실시의 형태에 있어서 MOS 고체 촬상 장치(21)는, 도 2의 B에 나타난 바와 같이, 제1의 반도체 마이크로칩부(22)에 픽셀 영역(23)과 제어 회로(24)를 탑재하고, 제2의 반도체 마이크로칩부(26)에 신호 처리하기 위한 신호 처리 회로를 포함한 로직 회로(25)를 탑재한다. 이 제1 및 제2의 반도체 칩(22 및 26)을 서로 전기적으로 접속해 1개의 반도체 칩으로서 MOS 고체 촬상 장치(21)가 구성된다. 본 발명의 다른 실시의 형태에 있어서 MOS 고체 촬상 장치(27)은, 도 2의 C에 나타난 바와 같이, 제1의 반도체 마이크로칩부(22)에 픽셀 영역(23)을 탑재하고, 제2의 반도체 마이크로칩부(26)와 제어 회로(24), 신호 처리 회로를 포함한 로직 회로(25)를 탑재한다. 이 제1 및 제2의 반도체 칩(22 및 26)을 서로 전기적으로 접속해 1개의 반도체 칩으로서 MOS 고체 촬상 장치(27)가 구성된다.
상술의 실시의 형태에 관계된 MOS 고체 촬상 장치는, 후술하는 바와 같이, 그 제조 방법과, 이 제조 방법에 의거하고 얻어진 구성에 특징을 갖고 있다.
<2. 제1 실시의 형태>
［고체 촬상 장치의 구성예와 그 제조 방법예］
도 3, 도 4 내지 도 13을 이용하여, 본 발명의 제1 실시의 형태에 관계된 반도체 장치, 즉 MOS 고체 촬상 장치를 그 제조 방법과 함께 설명한다.
제1 실시의 형태에 있어서는, 우선, 도 4에 나타난 바와 같이, 제1의 반도체 웨이퍼(이하, 반도체 기판이라 함)(31)의 각 마이크로칩부로 된 영역에, 반제품 상태의 이미지 센서, 즉 픽셀 어레이(이하, 픽셀 영역이라고 함)(23)과 제어 회로(24)를 형성한다. 즉, 반도체 기판(예를 들면 실리콘 기판)(31)의 각 마이크로칩부로 된 영역에, 각 픽셀의 광전 변환부로 된 포토 다이오드(PD)를 형성하고, 그 반도체웰 영역(32)에 각 픽셀 트랜지스터의 소스／드레인 영역(33)을 형성한다. 반도체웰 영역(32)은, 제1 도전형, 예를 들면 p형의 불순물을 도입하고 형성하고, 소스／드레인 영역(33)은, 제2 도전형, 예를 들면 n형의 불순물을 도입하고 형성한다. 포토 다이오드(PD) 및 각 픽셀 트랜지스터의 소스／드레인 영역(33)은, 기판 표면에서의 이온 주입으로 형성한다.
포토 다이오드(PD)는, n형 반도체 영역(34)과 기판 표면측의 p형 반도체 영역(35)을 갖고 형성된다. 픽셀을 구성한 기판 표면상에는 게이트 절연막을 이용하고 게이트 전극(36)을 형성하고, 게이트 전극(36)과 대의 소스／드레인 영역(33)에 의하고 픽셀 트랜지스터(Tr1, Tr2)를 형성한다. 도 4로는, 복수의 픽셀 트랜지스터를, 2개의 픽셀 트랜지스터(Tr1, Tr2)로 대표하여 나타낸다. 포토 다이오드(PD)에 인접한 픽셀 트랜지스터(Tr1)가 전송 트랜지스터에 상당하고, 그 소스／드레인 영역이 플로팅 디퓨전(FD)에 상당한다. 각 단위 픽셀(30)이 소자 분리 영역(38)으로 분리된다. 소자 분리 영역(38)은, 반도체 기판(31)을 산화 처리하고 실리콘 산화막을 형성한 이른바 LOCOS나, 반도체 기판(31) 안에 홈을 개구하고, 그 홈에 실리콘 산화막을 메우는 STI(Shallow Trench Isolation)나, 노드로 된 확산층과는 다른 도전형의 불순물 확산층으로 형성된다.
한편, 제어 회로(24) 측에서는, 반도체 기판(31)에 제어 회로를 구성한 MOS 트랜지스터를 형성한다. 도 3에서는, MOS 트랜지스터(Tr3, Tr4)로 대표하고, 제어 회로(23)를 구성한 MOS 트랜지스터를 나타낸다. 각 MOS 트랜지스터(Tr3, Tr4)는, n형의 소스／드레인 영역(33)과, 게이트 절연막을 이용하고 형성한 게이트 전극(36)로 형성된다.
뒤이어, 반도체 기판(31)의 표면상에, 1층째의 층간 절연막(39)을 형성하고, 그 후, 층간 절연막(39)에 접속 구멍을 형성하고, 필요한 트랜지스터에 접속한 접속 도체(44)를 형성한다. 높이가 다른 접속 도체(44)의 형성에 즈음해서는, 트랜지스터 윗면을 포함한 전면에 제1 절연 박막(43a), 예를 들면 실리콘 산화막과, 게이트 전극(36)이나 소스／드레인 영역(33)에 접속한 콘택트 개구(후에 접속 도체(44)로 메움)를 하기 위한 에칭에 있어서 에칭 스토퍼로 된 제2 절연 박막(43b), 예를 들면 실리콘 질화막을 적층한다. 이 제2 절연 박막(43b) 위에 1층째의 층간 절연막(39)을 형성한다. 그리고, 1층째의 층간 절연막(39)에 깊이가 다른 접속 구멍을 에칭 스토퍼로 된 제2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 접속 구멍에 연속하도록, 각 부분에서 동일한 막두께의 제1 절연 박막(43a) 및 제2 절연 박막(43b)을 선택 에칭 하여 접속 구멍을 형성한다. 그리고, 각 접속 구멍에 접속 도체(44)를 매입한다. 상기의 콘택트 개구에 있어서 에칭 스토퍼가 불필요한 경우에는, 제2 절연 박막(43b)을 형성하지 않는 것도 가능하다.
뒤이어, 각 접속 도체(44)에 접속하도록, 층간 절연막(39)을 이용하고 여러층, 본 예에는 3층의 메탈 배선(40)을 형성하고 다층 배선층(41)을 형성한다. 메탈 배선(40)은, 동(Cu)배선으로 형성한다. 통상, 각 동배선은, Cu 확산을 방지한 배리어 메탈막으로 덮인다. 이 때문에, 다층 배선층(41) 위에 동배선(40)의 캡 막, 이른바 보호막(42)를 형성한다. 지금까지의 공정으로, 반제품 상태의 픽셀 영역(23) 및 제어 회로(24)를 갖는 제1의 반도체 기판(31)을 형성한다.
한편, 도 5에 나타난 바와 같이, 제2의 반도체 기판(반도체 웨이퍼)(45)의 각 마이크로칩부로 된 영역에, 반제품 상태의 신호 처리하기 위한 신호 처리 회로를 포함한 로직 회로(25)를 형성한다. 즉, 반도체 기판(예를 들면 실리콘 기판)(45)의 표면측의 p형의 반도체웰 영역(46)에, 소자 분리 영역(50)으로 분리되도록 로직 회로를 구성한 복수의 MOS 트랜지스터를 형성한다. 여기에서는, 복수의 MOS 트랜지스터를, MOS 트랜지스터(Tr6, Tr7, Tr8)로 대표한다. 각 MOS 트랜지스터(Tr6, Tr7, Tr8)는, 각각 1 대의 n형의 소스／드레인 영역(47)과, 게이트 절연막을 이용하고 형성한 게이트 전극(48)을 갖고 형성된다. 로직 회로(25)에서는, CMOS 트랜지스터로 구성할 수 있다.
뒤이어, 반도체 기판(45)의 표면상에, 1층째의 층간 절연막(49)을 형성하고, 그 후, 층간 절연막(49)에 접속 구멍을 형성하고, 필요한 트랜지스터에 접속한 접속 도체(54)를 형성한다. 높이가 다른 접속 도체(54)의 형성에 즈음해서는, 전술과 마찬가지로, 트랜지스터 윗면을 포함한 전면에 제1 절연 박막막(43a), 예를 들면 실리콘 산화막과, 에칭 스토퍼로 된 제2 절연 박막막(43b), 예를 들면 실리콘 질화막을 적층한다. 이 제2 절연 박막(43b) 위에 1층째의 층간 절연막(49)를 형성한다. 그리고, 1층째의 층간 절연막(39)에 깊이가 다른 접속 구멍을 에칭 스토퍼로 된 제2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 접속 구멍에 연속하도록, 각 부분에서 동일한 막두께의 제1 절연 박막(43a) 및 제2 절연 박막(43b)을 선택 에칭하여 접속 구멍을 형성한다. 그리고, 각 접속 구멍에 접속 도체(44)를 매입한다. 한편, 각 마이크로칩부로 된 영역의 필요한 위치에 있어, 제1 층의 층간 절연막(49)의 표면에서 반도체 기판(45) 안의 원하는 깊이 위치에 걸쳐 접속 구멍을 형성하고, 이 접속 구멍내에 취출하고 전극용의 접속 도체(51)를 매입한다. 이 접속 도체(51)에서는, 예를 들면 동(Cu), 텅스텐(W), 폴리실리콘등으로 형성할 수 있다. 접속 도체(51)를 매입하기 전에, 접속 구멍의 내벽면에 접속 도체(51)와 반도체 기판(45)을 절연하기 위한 절연막(52)를 형성한다.
뒤이어, 각 접속 도체(54) 및 전극 추출용의 접속 도체(51)에 접속하도록, 층간 절연막(49)을 이용하고 여러층, 본예에서는 3층의 메탈 배선(53)을 형성하고 다층 배선층(55)을 형성한다. 메탈 배선(53)은, 동(Cu)배선으로 형성한다. 상술과 마찬가지로, 다층 배선층(49) 위에 동배선(53)의 캡 막, 이른바 보호막(56)을 형성한다. 지금까지의 공정으로, 반제품 상태의 로직 회로(25)를 갖는 제2의 반도체 기판(45)을 형성한다.
다음에, 도 6에 나타난 바와 같이, 제1의 반도체 기판(31)과 제2의 반도체 기판(45)를, 서로의 다층 배선층(41 및 55)가 마주 보도록, 접합한다. 접합은, 예를 들면 플라즈마 접합과, 접착제에 의한 접합이 있다. 플라즈마 접합의 경우는, 도 7에 나타난 바와 같이, 제1의 반도체 웨이퍼(31)와 제2의 반도체 웨이퍼(45)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는 SiC 막등의 막(57)을 형성한다. 이 막(57)이 형성된 접합면을 플라즈마 처리하고 중합시키고, 그 후 어닐 처리하고 양자를 접합한다. 접합하는 처리는, 배선등에 영향을 주지 않는 400℃이하의 저온 프로세스로 행한 것이 바람직하다. 접착제 접합의 경우는, 도 8에 나타난 바와 같이, 제1 및 제2의 반도체 웨이퍼(31 및 45)의 접합면의 한편에 접착제층(58)을 형성하고, 이 접착제층(58)을 이용하고 중합시키고 양자를 접합한다. 본예로는, 플라즈마 접합으로 접합한다.
다음에, 도 9에 나타난 바와 같이, 제1의 반도체 기판(31)의 이면(31b) 측에서 연삭, 연마하고 제1의 반도체 기판(31)을 박막화한다. 이 박막화는, 포토 다이오드(PD)가 임하도록 행해진다. 박막화한 후, 포토 다이오드(PD)의 이면에 암 전류 억제를 위한 p형 반도체층을 형성한다. 반도체 기판(31)의 두께는 예를 들면 600㎛ 정도 있지만, 예를 들면 1㎛ 내지 10㎛, 바람직한 것은 1㎛ 내지 5㎛ 정도로 되도록, 박막화한다. 종래, 이와 같은 박막화는, 별도 준비한 지지 기판을 접합하고 행해지고 있다. 그러나, 본 실시의 형태로는, 로직 회로(25)가 형성된 제2의 반도체 기판(45)를 지지 기판에 겸용하고 제1의 반도체 기판(31)의 박막화가 행해진다. 박막화의 후, 기판 이면상에 예를 들면 실리콘 산화막등에 의한 층간 절연막(59)를 형성한다. 이 제1의 반도체 기판(31)의 이면(31b)이 이면 조사형의 고체 촬상 장치로서 구성될 때, 광입사면으로 된다.
다음에, 도 10에 나타난 바와 같이, 박막화한 제1의 반도체 기판(31)에 대하고, 각 마이크로칩부로 된 영역의 필요한 위치에, 이면(31b) 측에서 제1의 반도체 기판(31)을 관통하고 제2의 반도체 기판(45)의 최상층의 배선(53)에 이른 관통 접속 구멍(61)을 형성한다. 동시에, 제1의 반도체 기판(31)에, 이 관통 접속 구멍(61)에 근접하고 이면(31b) 측에서 제1의 반도체 기판(31) 측의 1층째의 배선(40)에 이른 접속 구멍(62)를 형성한다. 관통 접속 구멍(61)이나 접속 구멍(62)의 콘택트 지름은 1 내지 5㎛의 사이즈로 형성할 수 있다. 관통 접속 구멍(61) 및 접속 구멍(62)은, 제1의 반도체 기판(31)을 박막화한 후에 형성하기 때문에, 종횡비가 작아지고, 미세 구멍으로서 형성할 수 있다. 관통 접속 구멍(61)이나 접속 구멍(62) 콘택트 깊이는, 예를 들면 5㎛ 내지 15㎛ 정도의 깊이로 할 수 있다. 뒤이어, 관통 접속 구멍(61) 및 접속 구멍(62)의 내벽면에, 반도체 기판(31)과 전기적으로 절연하기 위한 절연막(63)을 형성한다.
이 시점에서는 아직도 픽셀 어레이의 제조 프로세스로서 온 칩 컬러 필터, 온 칩 마이크로 렌즈의 가공 공정을 거치고 있지 않고, 미완성이다. 그것과 함께, 접속 구멍(61, 62)는, 종래의 웨이퍼 프로세스의 연장에 가공, 형성한 것이 가능하다. 한편, 로직 회로에 있어도, 회로 기술으로서 최적인 최상층의 배선(53)까지의 공정이고 미완성이다. 이것은 제조 비용의 억제를 가능하게 한다.
다음에, 도 11에 나타난 바와 같이, 관통 접속 구멍(61) 및 접속 구멍(62) 안에 관통 접속 도체(64) 및 접속 도체(65)를 매입한다. 이들 관통 접속 도체(64) 및 접속 도체(65)는, 예를 들면 동(Cu), 텅스텐(W)등의 금속을 이용할 수 있다. 그 후, 제1의 반도체 기판(31)의 이면 전면에 절연 보호막(66)을 형성한다. 절연 보호막(66)으로서는, 예를 들면 SiCN 막, 플라즈마·실리콘 질화막, SiC막 등을 이용할 수 있다.
다음에, 도 12에 나타난 바와 같이, 차광해야 할 영역상에 차광막(67)을 형성한다. 도면에서는 모식적에 제어 회로(24) 위에 형성하고 있지만, 그 밖에 픽셀 트랜지스터 위에도 형성한다. 차광막(67)으로서는, 예를 들면 텅스텐등의 금속막을 이용할 수 있다. 이 차광막(67)을 접지 전위로 된 반도체웰 영역(32)에 전기적으로 접속시키고, 차광막(67)이 전기적으로 플로팅 상태가 된 것을 피할 수 있다. 또, 반도체웰 영역(32)에 전기적으로 접속된 차광막(67)에 접지 전위를 주는 것에 의하고, 반도체웰 영역(32)가 전기적으로 플로팅 상태가 되는 것을 피할 수 있다. 이 차광막(67)을 피복하도록, 전면에 패시베이션막(68)을 형성한다. 패시베이션막(68)에서는, 예를 들면 플라즈마·실리콘 질화막, CVD－SiV막 등을 이용한다. 뒤이어, 패시베이션막(68) 및 절연 보호막(66)의 관통 접속 도체(64) 및 접속 도체(65)에 대응한 부분에 접속 구멍(69)을 형성한 후, 배리어 메탈막(71)을 이용하고 알루미늄 막에 의한 접속용 배선(72)를 형성한다. 배리어 메탈막(71)은, 예를 들면 Ti(하)／TiN(상)의 적층막으로 형성된다. 접속용 배선(72)은, 접속 구멍(71)을 통하여 관통 접속 도체(64)와 접속 도체(65)에 접속된다. 이 접속용 배선(72)은, 픽셀 영역(23) 및 제어 회로(24)와, 로직 회로(25)와의 접속에 사용됨과 동시에, 윗면에서가 취출하고 전극, 이른바 전극 패드의 역할을 짊어진다. 이후, 접속용 배선(72)를 전극 패드라고 말한다.
따라서 제1의 반도체 기판(31)에 형성된 픽셀 영역(23) 및 제어 회로(24)로 된 이미지 센서와, 제2의 반도체 기판(45)에 형성된 로직 회로(25)란, 접속 도체(65), 전극 패드(72), 관통 접속 도체(64)를 통하여 전기적으로 접속된다. 그 후, 평탄화막(73)을 형성한다.
다음에, 도 13에 나타난 바와 같이, 평탄화막(73) 위에 각 픽셀에 대응하고 예를 들면 적(R), 녹(G), 청(B)의 온 칩 컬러 필터(74)를 형성하고, 그 위에 온 칩 마이크로 렌즈(75)를 형성한다. 각 온 칩 컬러 필터(74) 및 온 칩 마이크로 렌즈(75)는, 픽셀 어레이의 각 단위 픽셀에 대응하고 형성되다. 또한, 도 12에서는, 본 실시의 형태의 이해를 용이하게 하기 위해, 온 칩 컬러 필터(74) 및 온 칩 마이크로 렌즈(75)를 제외한 기판 단면 구조를 확대하고 나타내고 있다. 이 때문에, 단위 픽셀의 피치 치수에 대하고 온 칩 컬러 필터(74) 및 온 칩 마이크로 렌즈(75)의 피치 치수를 축소하고 표시하고 있다.
뒤이어, 도 13으로는 도시하고 있지 않지만, 렌즈 재료막(75a) 및 평탄화막(73)을 선택적으로 에칭 제거하고, 전극 패드(72)를 노출시킨다. 한편, 제2의 반도체 기판(45) 측에서는, 표면을 연삭, 연마하고 취출하고 전극으로 된 접속 도체(51)의 면을 노출시킨다. 제2의 반도체 기판(45)의 접속 도체(51)이 노출면에 패시베이션막(76)을 형성한 후, 접속 도체(51)에 대응한 개구(77)를 형성하고, 개구(77)를 통하여 접속 도체(51)에 전기적으로 접속한 구상을 한 전극 범프(78)를 형성한다(도 3 참조). 제1의 반도체 기판(31)에 있어서는, 픽셀 영역(23), 제어 회로(24)가 완성품 상태로 된다. 제2의 반도체 기판(45)에 있어서는, 로직 회로(25)가 완성품 상태가 된다.
뒤이어, 각 칩에 분할하고, 도 3에 나타내는 목적의 이면 조사형의 고체 촬상 장치 (79)를 얻는다.
제1 실시의 형태의 고체 촬상 장치(79)로는, 전극 패드(72)를 이용한 때는, 전극 패드(72)에 대해 와이어 본딩에 외부 배선과 접속할 수 있고, 전극 범프(78)를 이용한 때는, 페이스 다운 본딩에 외부 배선과 접속할 수 있다. 유저의 희망에 의하여, 전극 패드(72), 전극 범프(78)를 선택할 수 있다.
제1 실시의 형태에 있어, 반도체 웨이퍼로의 고체 촬상 장치에 대한 검사는, 전극 패드(72)를 이용하고 행해진다. 또, 검사는, 웨이퍼 상태에서의 검사와, 칩에 절단하고 최종 모듈 상태에서의 검사의 2회이다.
제1 실시의 형태에 관계된 고체 촬상 장치(79) 및 그 제조 방법에 의하면, 제1의 반도체 기판(31)으로부터의 마이크로칩부에 픽셀 영역(23) 및 제어 회로(24)를 형성하고, 제2의 반도체 기판(45)으로부터의 마이크로칩부에 신호 처리한 로직 회로(25)를 형성하고 있다. 이와 같이 픽셀 어레이의 기능과 로직 기능을 다른 마이크로칩부에 형성한 구성이기 때문에, 픽셀 어레이, 로직 회로의 각각에 최적인 프로세스 형성 기술을 이용할 수 있다. 따라서, 픽셀 어레이, 로직 회로 각각의 성능을 충분히 발휘시키는 것을 할 수 있고, 고성능의 고체 촬상 장치를 제공할 수 있다.
도 2의 C의 구성을 채용하면, 반도체 마이크로칩부(22) 측에는 빛을 받는 픽셀 영역(23)을 형성한 것만으로 좋고, 그 제어 회로(24) 및 로직 회로(25)는 분리하고 반도체 마이크로칩부(26)에 형성할 수 있다. 이것에 따라, 각각의 기능 칩에 최적인 프로세스 기술을 독립하고 선택할 수 있음과 동시에, 제품 모듈의 면적도 삭감할 수 있다.
종래의 웨이퍼 프로세스 기술로 픽셀 어레이와 로직 회로와의 혼재를 가능하게 하기 때문에, 제조도 용이하다.
픽셀 영역(23) 및 제어 회로(24)를 갖는 제1의 반도체 기판(31)과, 로직 회로(25)를 갖는 제2의 반도체 기판(45)를 함께 반제품 상태에서 접합하고, 제1의 반도체 기판(31)을 박막화하고 있다. 즉, 제2의 반도체 기판(45)를, 제1의 반도체 기판(31)의 박막화의 때의 지지 기판으로서 이용하고 있다. 이것에 따라, 부재의 절약, 제조 공정의 절감을 도모할 수 있다. 또한, 박막화에 관통 접속 구멍의 형성을 행하기 때문에, 구멍의 종횡비가 작아지고, 고정밀도의 접속 구멍의 형성이 가능해진다. 또, 관통 접속 도체(61), 접속 도체(62)는, 저애스팩트비의 관통 접속 구멍 및 접속 구멍에 매입하기 때문에, 피복성이 좋은 텅스텐등(W)의 금속재료는 물론이고, 피복성이 나쁜 예를 들면 동등(Cu)의 금속재료를 이용할 수 있다. 즉, 접속 도체 재료의 제약을 받는 것이 없다. 이것에 의해, 픽셀 영역 및 제어 회로와, 로직 회로의 전기적 접속을 고정밀도로 행할 수 있다. 따라서, 양산성을 도모하고, 제조 비용을 억제하고, 또한 고성능의 고체 촬상 장치를 제조할 수 있다.
<3. 제2 실시의 형태>
［고체 촬상 장치의 구성예］
도 14에, 본 발명의 제2 실시의 형태에 관계된 반도체 장치, 즉 MOS 고체 촬상 장치의 제2 실시의 형태를 나타낸다. 제2 실시의 형태에 관계된 고체 촬상 장치(81)은, 제1 실시의 형태에 있어서 제2의 반도체 기판(45) 측의 접속 도체(51), 절연막(52) 및 전극 범프(78)을 생략하고, 제1의 반도체 기판(31) 측의 전극 패드(72)만을 형성하고 구성된다. 제2의 반도체 기판(45)의 이면에는 패시베이션막(76)이 형성된다. 그 밖의 구성은 제1 실시의 형태로 설명한 것과 마찬가지이기 때문에, 도 3과 대응한 부분에는 동일 부호를 붙이고 중복 설명을 생략한다. 또, 고체 촬상 장치(81)의 제조는, 접속 도체(51)를 형성하기 위한 접속 구멍, 접속 도체(51), 절연막(52) 및 전극 범프(78)를 형성하지 않는 공정을 제외하고, 도 4 내지 도 13로 가리키는 제1 실시의 형태의 제조 방법을 적용할 수 있다.
제2 실시의 형태에 관계된 고체 촬상 장치(81)에 의하면, 전극 범프(78)를 제외하고, 제1 실시의 형태와 마찬가지로 구성되기 때문에, 제1 실시의 형태에 설명한 것과 동일한 효과를 이룬다. 제2 실시의 형태로는, 미리 로직의 회로측에 접속 구멍, 절연막(62) 및 접속 도체(61)를 형성하지 않는 것에 의해, 비용을 저감시키는 것을 기대할 수 있다.
<4. 제3 실시의 형태>
［고체 촬상 장치의 구성예］
도 15에, 본 발명의 제3 실시의 형태에 관계된 반도체 장치, 즉, MOS 고체 촬상 장치의 제3 실시의 형태를 나타낸다. 제3 실시의 형태에 관계된 고체 촬상 장치(83)은, 제1의 반도체 기판(31)에 형성한 1개의 관통 접속 도체(84)에 의하여, 제1의 반도체 기판(31) 측의 픽셀 영역(23) 및 제어 회로(24)와, 제2의 반도체 기판(45) 측의 로직 회로(25)를 전기적으로 접속하여 구성된다.
즉, 제1의 반도체 기판의 이면(31b) 측에서 제1의 반도체 기판(31)을 관통하고 제2의 반도체 기판(45)의 최상층의 배선(53)에 이르고, 또한 일부 제1의 반도체 기판(31)의 최상층의 배선(40)에 이른 관통 접속 구멍(85)을 형성한다. 관통 접속 구멍(85)의 내벽면에 절연막(63)을 형성한 후, 관통 접속 구멍(85) 안에, 픽셀 영역(23) 및 제어 회로(24) 측의 배선(40)과, 로직 회로(25) 측의 배선(53)을 접속한 관통 접속 도체(84)를 매입한다. 전술의 제1 실시의 형태로는, 접속 도체(65)가 1층째의 배선(40)이 접속단으로 되고 이 배선(40)과 접속된다. 그러나, 제2 실시의 형태로는, 관통 접속 도체(84)가 최상층의 배선(40)과 접속되기 때문에, 이 접속된 최상층의 배선(40)이 접속단으로 되도록 각 층의 배선(40)이 서로 접속된다.
본 실시의 형태로는, 1개의 관통 접속 도체(84)로 픽셀 영역(23) 및 제어 회로(24)와, 로직 회로(25)를 접속하기 때문에, 제1 실시의 형태로 나타내는 최상층의 접속 배선으로 된 전극 패드(72)를 형성할 필요가 없고, 전극 패드(72)는 생략된다.
그 밖의 구성은 제1 실시의 형태로 설명한 것과 마찬가지이기 때문에, 도 3에 대응한 부분에는 동일 부호를 붙이고 중복 설명을 생략한다. 또, 고체 촬상 장치(83)의 제조는, 접속 도체(65), 전극 패드(72)의 형성 공정, 렌즈 재료막(75a) 및 평탄화막(73)의 선택 에칭 공정을 제외하고, 도 4 내지 도 13에 나타나는 제1 실시의 형태의 제조 방법을 적용할 수 있다.
제3 실시의 형태로는, 고체 촬상 장치에 대한 검사는, 접속 도체(51)로부터의 전극 범프를 이용하고 행해진다.
제3 실시의 형태에 관계된 고체 촬상 장치(83)에 의하면, 1개의 관통 접속 도체(84)로 픽셀 영역(23) 및 제어 회로(24)와, 로직 회로(25)와의 전기적인 접속이 이루어지고, 또한 전극 패드(72)가 생략되기 때문에, 제1 실시의 형태와 비교하고 구성이 간소화된다. 또, 제조 공정수도 삭감된다. 따라서, 보다 제조 비용이 삭감될 수 있다. 그 밖에, 제1 실시의 형태에 설명한 것과 동일한 효과를 이룬다.
<5. 제4 실시의 형태>
［고체 촬상 장치의 구성예와 그 제조 방법예］
도 16, 도 17 내지 도 21을 이용하고, 본 발명의 제4 실시의 형태에 관계된 반도체 장치, 즉 MOS 고체 촬상 장치를 그 제조 방법과 함께 설명한다.
제4 실시의 형태에 있어서는, 우선, 도 17에 나타난 바와 같이, 제1의 반도체 기판(31)의 각 마이크로칩부로 된 영역에, 반제품 상태의 이미지 센서, 즉 픽셀 영역(23)과 제어 회로(24)를 형성한다. 이 형성 공정은, 전술의 제1 실시의 형태에 있어서 도 4와 마찬가지이기 때문에, 도 4와 대응한 부분에 동일 부호를 붙이고 중복 설명을 생략한다. 단, 본 실시의 형태로는, 제1의 반도체 기판(31) 위에 다층 배선층(41)을 형성하지만, 최상층의 배선(40)을 형성한 시점에서 종료한다. 즉, 최상층의 배선(40)이 노출한 상태로 하여, 그 위에는 도 4로 나타내는 보호막(42)을 형성하지 않는다.
한편, 도 18에 나타난 바와 같이, 제2의 반도체 기판(45)의 각 마이크로칩부로 된 영역에, 반제품 상태의 신호 처리하기 위한 로직 회로(25)를 형성한다. 이 형성 공정은, 전술의 제1 실시의 형태에 있어서 도 5와 마찬가지이기 때문에, 도 5와 대응한 부분에 동일 부호를 붙이고 중복 설명을 생략한다. 단, 본 실시의 형태로는, 제2의 반도체 기판(45) 위에 다층 배선층(55)를 형성하지만, 최상층의 배선(53)을 형성한 시점에서 종료한다. 즉, 최상층의 배선(53)이 노출한 상태로 하여, 그 위에는 도 4로 나타내는 보호막(56)을 형성하지 않는다.
다음에, 도 19에 나타난 바와 같이, 제1의 반도체 기판(31)과 제2의 반도체 기판(45)를, 서로의 다층 배선층(41 및 55)가 마주 보도록, 서로의 배선(40 및 53) 사이, 서로의 층간 절연막(39 및 49) 사이가 접합하도록 접합한다. 이 접합하는 공정으로는, 배선(40, 53)을 동(Cu)배선으로 하여, 층간 절연막(39, 49)를 실리콘 산화막으로 한다. 그리고, 서로의 Cu 배선(40 및 53)이 직접 접촉하도록, 양 반도체 기판(31 및 45)를 중합시키고, 필요한 가중을 걸어 가열하고, 양 Cu 배선(40 및 53)을 직접 접합한다. 동시에 층간 절연막(39 및 49) 사이도 접합된다. 이 때의 가열 온도는 Cu 배선이 손상되지 않는 온도, 예를 들면 300℃정도라고 한다.
다음에, 도 20에 나타난 바와 같이, 제1의 반도체 기판(31)의 이면(31b) 측에서 연삭, 연마하고 제1의 반도체 기판(31)을 박막화한다. 이 박막화는, 포토 다이오드(PD)가 임하도록 행해진다. 박막화 후, 기판 이면상에 예를 들면 실리콘 산화막등에 의한 층간 절연막(59)를 형성한다. 뒤이어, 박막화한 제1의 반도체 기판(31)에 대하여, 각 마이크로칩부로 된 영역의 필요한 위치에, 이면(31b) 측에서 1층째의 배선(40)에 이른 접속 구멍(88)을 형성하고, 접속 구멍(88)의 내벽면에 절연막(63)을 형성한다. 그 후, 접속 구멍(62), 제2의 반도체 기판(45) 측의 최상층의 배선(53)에 이른 관통 접속 구멍(61)을 형성한다. 그리고, 접속 구멍(62) 안 및 관통 접속 구멍(61) 안에 접속 도체(65) 및 관통 접속 도체(64)를 매입한다. 그 후, 제1의 반도체 기판(31)의 이면(31b) 측의 표면 전면에 절연 보호막(66)을 형성한다. 이 도 20의 공정은, 전술의 도 9 내지 도 11의 공정에 설명한 것과 마찬가지이고, 도 9 내지 도 11와 대응한 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
다음에, 도 21에 나타난 바와 같이, 제1의 반도체 기판(31) 측에서는, 접속 도체(62) 및 관통 접속 도체(61)에 접속한 전극 패드(72), 차광막(67)을 형성하고, 또한, 평탄화막(73), 온 칩 컬러 필터(74) 및 온 칩 마이크로 렌즈 74를 형성한다. 한편, 제2의 반도체 기판측에서는, 기판 이면을 연삭, 연마하고 접속 도체(51)를 노출시키고, 패시베이션막(76)을 형성한 후, 접속 도체(51)에 전극 범프(78)를 형성한다(도 16 참조). 도 21의 공정은, 전술의 도 13의 공정에 설명한 것과 마찬가지이고, 도 13과 대응한 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
뒤이어, 각 칩에 분할하여, 도 16에 나타내는 목적의 이면 조사형의 고체 촬상 장치(91)를 얻는다. 또한, 본 실시의 형태로는, 도 2의 B가 구성으로 했지만, 도 2의 C의 구성으로 하는 것도 가능하다.
제4 실시의 형태에 관계된 고체 촬상 장치(91) 및 그 제조 방법에 의하면, 제1 및 제2의 반도체 기판(31 및 45)이 접합하고 공정으로, 동시에 배선(40 및 53)이 직접 접합되고, 픽셀 영역(23) 및 제어 회로(24)와, 로직 회로(25)와의 전기적인 접속이 완료된다. 이것에 의해, 더욱 제조 공정수의 삭감이 도모되고, 제조 비용의 새로운 삭감이 가능하게 이루어진다. 그 밖에, 제1 실시의 형태에 설명한 것과 동일한 효과를 이룬다.
<6. 제5 실시의 형태>
［반도체 장치의 구성예와 그 제조 방법예］
도 22, 도 23 내지 도 28을 이용하여, 본 발명의 제5 실시의 형태에 관계된 반도체 장치를 그 제조 방법과 함께 설명한다. 본 실시의 형태의 반도체 장치는, 제1의 반도체 집적 회로와 제2의 반도체 집적 회로를 혼재한 반도체 장치이다.
제5 실시의 형태에 있어서는, 우선, 도 23에 나타난 바와 같이, 제1의 반도체 기판(반도체 웨이퍼)(101)의 각 마이크로칩부로 된 영역에, 반제품 상태의 제1의 반도체 집적 회로, 본예로는 로직 회로(102)를 형성한다. 즉, 반도체 기판(예를 들면 실리콘 기판)103에 형성한 반도체웰 영역(104)의 각 마이크로칩부로 된 영역에, 복수의 MOS 트랜지스터(Tr11, Tr12, Tr13)를 형성한다. 각 MOS 트랜지스터(Tr11 내지 Tr13)는, 각각 1 대의 소스／드레인 영역(105)과, 게이트 절연막을 이용하고 형성된 게이트 전극(106)을 갖고 구성된다. 각 MOS 트랜지스터(Tr11 내지 Tr13)은, 소자 분리 영역(107)에 의하여 분리된다. MOS 트랜지스터(Tr11 내지 Tr13)를 대표로 하여 나타냈다. 로직 회로(102)는, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터로서는, n채널 MOS 트랜지스터, 또는 p채널 MOS 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터를 형성한 때는, p형 반도체웰 영역에 n형 소스／드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성한 때는, n형 반도체웰 영역에 p형 소스／드레인 영역이 형성된다.
또한, 제1의 반도체 집적 회로로서는, 로직 회로(102)에 대신하고, 예를 들면 반도체 메모리 회로로 하는 것도 가능하다. 이 경우, 후술한 제2의 반도체 집적 회로로 된 로직 회로는 반도체 메모리 회로의 신호 처리에 제공된다.
뒤이어, 도체 기판(103) 위에 층간 절연막(108)을 이용하고 여러층, 본예에서는 3층의 메탈 배선(109)를 적층한 다층 배선층(111)을 형성한다. 메탈 배선(109)는, 예를 들면 동(Cu) 배선으로 할 수 있다. 또한, 각 MOS 트랜지스터(Tr11 내지 Tr13)은 필요한 1층째의 배선(109)와 접속 도체(112)를 이용하여 접속한다. 또, 3층의 배선(109)는 접속 도체를 이용하여 서로 접속한다. 다층 배선층(113) 위에 동배선(109)의 확산을 억제하기 위한 캡 막, 이른바 보호막(114)을 형성한다.
한편, 도 24에 나타난 바와 같이, 제2의 반도체 기판 (반도체 웨이퍼)(116)의 각 마이크로칩부로 된 영역에, 반제품 상태의 제2의 반도체 집적 회로, 본예로는 로직 회로 (117)을 형성한다. 즉, 도 20과 마찬가지로, 반도체 기판(예를 들면 실리콘 기판)(118)에 형성한 반도체웰 영역(119)의 각 마이크로칩부로 된 영역에, 복수의 n채널 MOS 트랜지스터(Tr21, Tr22, Tr23)를 형성한다. 각 MOS 트랜지스터(Tr21 내지 Tr23)는, 각각 1대의 소스／드레인 영역(121)과, 게이트 절연막을 이용하고 형성된 게이트 전극 (122)을 갖고 구성된다. 각 MOS 트랜지스터(Tr21 내지 Tr23)는, 소자 분리 영역(123)에 의하여 분리된다. MOS 트랜지스터(Tr21 내지 Tr23)를 대표로 하여 나타냈다. 로직 회로 (117)은, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터로서는, n채널 MOS 트랜지스터, 또는 p채널 MOS 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터를 형성한 때는, p형 반도체웰 영역에 n형 소스／드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성한 때는, n형 반도체웰 영역에 p형 소스／드레인 영역이 형성된다.
뒤이어, 반도체 기판(118) 위에 층간 절연막(124)을 이용하고 여러층, 본예로는 3층의 메탈 배선(125)를 적층한 다층 배선층(126)을 형성한다. 메탈 배선(125)는, 예를 들면 동(Cu) 배선으로 할 수 있다. 또한, 각 MOS 트랜지스터(Tr21 내지 Tr23)는 필요한 1층째의 배선(125)와 접속 도체(112)를 이용하여 접속한다. 또, 3층의 배선(125)은 접속 도체를 이용하여 서로 접속한다.
또, 반도체 기판(118)에는, 각 마이크로칩부로 된 영역의 필요한 위치에 있어, 제1 층의 층간 절연막(124)의 표면에서 반도체 기판(118) 안의 원하는 깊이 위치에 걸쳐 접속 구멍을 형성하고, 이 접속 구멍내에 취출하고 전극용의 접속 도체(128)를 매입한다. 이 접속 도체(128)로서는, 예를 들면 동(Cu), 텅스텐(W), 폴리실리콘등으로 형성할 수 있다. 접속 도체(128)를 매입하기 전에, 접속 구멍의 내벽면에 접속 도체(128)과 반도체 기판(118)을 절연하기 위한 절연막(129)를 형성한다. 그리고, 다층 배선층(126) 위에 동배선(125)의 확산을 억제하기 위한 캡 막, 이른바 보호막(127)을 형성한다.
다음에, 도 25에 나타난 바와 같이, 제1의 반도체 기판(101)과 제2의 반도체 기판(116)을, 서로의 다층 배선층(111 및 126)이 마주 대하도록, 접합한다. 접합은, 전술과 마찬가지로 플라즈마 접합, 또는 접착제 접합으로 접합할 수 있다. 본예로는, 제1 및 제2의 반도체 기판(101 및 116)이 접합하고 면에, 각각 플라즈마 TEOS 막, 플라즈마 SiN 막, SiON 막(블록막), 또는 SiC 막등의 막(129)을 형성하고, 플라즈마 접합으로 접합한다.
다음에, 도 26에 나타난 바와 같이, 한편의 제1의 반도체 기판(101)을, 이면측에서 연삭, 연마하고 박막화한다. 반도체 기판(101)의 두께는 예를 들면 600㎛ 정도로 했을 때, 막두께가 예를 들면 5 내지 10㎛ 정도로 되도록, 박막화한다.
다음에, 도 27에 나타난 바와 같이, 박막화한 제1의 반도체 기판(101)에 대하고, 각 마이크로칩부로 된 영역의 필요한 위치에, 이면(101b) 측에서 제1의 반도체 기판(101)을 관통하고 제2의 반도체 기판(116)의 최상층의 배선(125)에 이른 관통 접속 구멍 (131)을 형성한다. 동시에, 제1의 반도체 기판(101)에, 이 관통 접속 구멍(131)에 근접하고 이면(101b) 측에서 제1의 반도체 기판(101) 측의 1층째의 배선(109)에 이른 접속 구멍(132)을 형성한다. 관통 접속 구멍(131) 및 접속 구멍(132)은, 제1의 반도체 기판(101)을 박막화한 후에 형성하기 때문에, 종횡비가 작아지고, 미세 구멍으로서 형성할 수 있다. 뒤이어, 관통 접속 구멍(131) 및 접속 구멍(132)의 내벽면에, 반도체 기판(101)과 전기적으로 절연하기 위한 절연막(133)을 형성한다.
그리고, 관통 접속 구멍(131) 및 접속 구멍(132) 안에 관통 접속 도체(134) 및 접속 도체(135)를 매입한다. 이들 관통 접속 도체(134) 및 접속 도체(135)는, 예를 들면 동(Cu), 텅스텐(W)등의 금속을 이용할 수 있다.
다음에, 도 28에 나타난 바와 같이, 제1의 반도체 기판(101)의 이면에, 관통 접속 도체(134) 및 접속 도체(135)를 접속한 접속 배선(136)을 형성한다. 접속 도체(135), 관통 접속 도체(134), 접속 배선(136)을 통하여, 제1의 반도체 집적 회로(102)와 제2의 반도체 집적 회로(117)가 전기적으로 접속된다. 접속 배선(136)은, 취출하고 전극으로 된 전극 패드로 된다. 접속 배선(136)을 제외한 표면에 절연막에 의한 오버코트막(139)을 형성한다. 이 오버코트막(139)으로는, 예를 들면 플라즈마·실리콘 질화막을 이용할 수 있다. 한편, 제2의 반도체 기판(116) 측에서는 표면을 연삭, 연마하고 취출하고 전극으로 된 접속 도체(128)의 면을 노출시킨다. 제2의 반도체 기판(116)의 접속 도체(128)이 노출면에 패시베이션막(137)을 형성한 후, 접속 도체(128)에 접속한 구상을 한 전극 범프(138)를 형성한다 (도 22 참조).
뒤이어, 각 칩에 분할하고, 도 22에 나타내는 목적의 반도체 장치(140)를 얻는다.
제5 실시의 형태에 관계된 반도체 장치(140) 및 그 제조 방법에 의하면, 전술과 마찬가지로, 다른 마이크로칩부에 각각 제1의 반도체 집적 회로, 제2의 반도체 집적 회로를 최적인 프로세스 기술로 형성한 것을 할 수 있고, 고성능의 반도체 집적 회로를 제공할 수 있다. 또, 반제품 상태에서 제1 및 제2의 반도체 웨이퍼를 접합하고, 박막화하고, 또 제1 및 제2의 반도체 집적 회로의 전기 접속의 후, 완성품 상태로서 마이크로 칩화한 것에 의하고, 제조 비용의 절감을 도모할 수 있다.
또한, 제5 실시의 형태에 있어도, 전술의 제4 실시의 형태와 마찬가지로, 다층 배선층의 배선 사이를 직접 접합하도록, 제1 및 제2의 반도체 기판을 접합한 것도 가능하다. 이 구성으로 할 때는, 또한 제조 공정수의 삭감이 가능해지고, 새로운 제조 비용의 삭감을 할 수 있다.
상술의 제1 실시의 형태 내지 제4 실시의 형태에 관계된 고체 촬상 장치에 있어, 광 입사된 상측의 반도체웰 영역(32)만의 반도체 기판의 두께는, 하측의 반도체웰 영역(46)을 포함한 반도체 기판의 두께보다 얇다. 상측의 상기 반도체 기판과 다층 배선층(41)을 포함한 제1의 반도체 기판(31)의 두께도, 하측의 상기 반도체 기판과 다층 배선층(55)을 포함한 제2의 반도체 기판(45)의 두께보다 두껍다. 상술의 제5 실시의 형태에 관계된 반도체 장치에 있어, 상측의 반도체 기판(104)의 두께는, 하측의 반도체 기판(118)의 두께보다도 두껍다. 상측의 반도체 기판(104)와 다층 배선층(111)을 포함한 제1의 반도체 기판(101)의 두께도, 하측의 반도체 기판(118)과 다층 배선층(126)을 포함한 제2의 반도체 기판(116)의 두께보다 두껍다.
또한, 상술의 실시의 형태에 관계된 고체 촬상 장치로는, 신호 전하를 전자로 하여, 제1 도전형을 p형, 제2 도전형을 n형으로서 구성했지만, 신호 전하를 정공이라고 한 고체 촬상 장치에도 적용할 수 있다. 이 경우, 각 반도체 기판, 반도체웰 영역 또는 반도체 영역의 도전형을 반대로 하고 n형이 제1 도전형, p형이 제2 도전형으로 된다.
<7. 제6 실시의 형태>
［전자 기기의 구성예］
상술의 본 발명에 관계된 고체 촬상 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 촬상 기능을 갖는 휴대 전화, 또는 촬상 기능을 구비한 다른 기기, 등의 전자 기기에 적용할 수 있다.
도 29에, 본 발명에 관계된 전자 기기의 일례로서 카메라에 적용한 제6 실시의 형태를 나타낸다. 본 실시 형태예에 관계된 카메라는, 정지 화상상 또는 동화 촬영 가능한 비디오 카메라를 예로 한 것이다. 본 실시 형태 예의 카메라(141)는, 고체 촬상 장치(142)와, 고체 촬상 장치(142)의 수광 센서 부에 입사광을 유도한 광학계 (143)과, 셔터 장치(144)를 갖는다. 또한, 카메라(141)는, 고체 촬상 장치(142)를 구동한 구동 회로(145)와, 고체 촬상 장치(142)의 출력 신호를 처리한 신호 처리 회로(146)를 갖는다.
고체 촬상 장치(142)는, 상술한 각 실시의 형태의 고체 촬상 장치의 어느 한쪽이 적용된다. 광학계(광학 렌즈)(143)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(142)의 촬상 면상에 결상시킨다. 이것에 의해, 고체 촬상 장치(142) 안에, 일정 기간 신호 전하가 축적된다. 광학계(143)는, 복수의 광학 렌즈로부터 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(144)는, 고체 촬상 장치(142)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(145)는, 고체 촬상 장치(142)의 전송 동작 및 셔터 장치(144)의 셔터 동작을 제어한 구동 신호를 공급한다. 구동 회로(145)로부터 공급된 구동 신호(타이밍 신호)에 의하고, 고체 촬상 장치(142)의 신호 전송을 행한다. 신호 처리 회로(146)는, 각종의 신호 처리를 행한다. 신호 처리가 행해진 영상 신호는, 메모리등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.
제6 실시의 형태에 관계된 카메라등의 전자 기기에 의하면, 고체 촬상 장치(142)에 있어 고성능화가 도모되고, 또한 제조 비용의 절감이 도모되기 때문에, 염가로 신뢰성이 높은 전자 기기를 제공할 수 있다.
본 발명은 일본 특허출원 JP2009-068582(2009.03.19)의 우선권 주장 출원이다.
본 발명은 첨부된 청구범위의 범주 내에서 당업자에 의해 필요에 따라 다양하게 변경, 변형, 조합, 대체 등이 이루어질 수 있다.

Claims (21)

  1. 광전 변환부와, 적어도 하나 이상의 전송 트랜지스터, 리셋 트랜지스터, 및, 증폭 트랜지스터가 형성된 픽셀 어레이를 갖고, 박막화 된 제1의 실리콘 기판과 제1의 다층 배선층으로 이루어진 제1의 반도체 웨이퍼와,
    제2의 실리콘 기판과, 제2의 다층 배선층으로 이루어지고, 신호 처리 회로가 형성된 로직 회로를 갖고, 상기 제1의 반도체 웨이퍼와, 상기 제2의 다층 배선층과 상기 제1의 다층 배선층이 마주 보도록 서로 부착된 제2의 반도체 웨이퍼와,
    상기 제1의 실리콘 기판의 이면측부터 상기 제1의 반도체 웨이퍼를 관통하고, 상기 제1의 다층 배선층 내에 형성된 제1의 배선의 일부를 노출하고, 상기 제2의 다층 배선층 내에 형성된 제2의 배선에 달하는 제1의 관통 접속 구멍과,
    상기 제1의 관통 접속 구멍의 측벽에 설치된 절연막과,
    상기 제1의 관통 접속 구멍 내를, 상기 절연막을 이용하여 매입하는 제1의 접속 도체를 구비하고,
    상기 제1의 접속 도체가, 상기 제1의 관통 접속 구멍 내에서, 상기 제1의 다층 배선층에 형성된 상기 제1의 배선과, 상기 제2의 다층 배선층 내에 형성된 상기 제2의 배선에 접속되고, 상기 픽셀 어레이와 상기 로직 회로가 전기적으로 접속되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1의 배선이, 상기 제1의 다층 배선층의 최상층의 배선인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2의 배선이, 상기 제2의 다층 배선층의 최상층의 배선인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 로직 회로와 전기적으로 접속되고, 상기 제2의 반도체 웨이퍼의 이면측에 노출되는 제2의 접속 도체를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1의 접속 도체는, 상기 픽셀 어레이가 형성되는 영역의 외측에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1의 반도체 웨이퍼가, 상기 제1의 다층 배선층 위에 형성된 제1의 보호막과, 상기 제1의 보호막 위에 형성된 제1의 접합막을 갖고,
    상기 제2의 반도체 웨이퍼가, 상기 제2의 다층 배선층 위에 형성된 제2의 보호막과, 상기 제2의 보호막 위에 형성된 제2의 접합막을 갖고,
    상기 제1의 접합막과 상기 제2의 접합막이 직접적으로 접하여 서로 부착되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1의 접합막이, 적어도 플라즈마 TEOS막, 플라즈마 SiN막, SiON막, SiC막의 어느 하나로 이루어지고, 상기 제2의 접합막이, 적어도 플라즈마 TEOS막, 플라즈마 SiN막, SiON막, SiC막의 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치.
  8. 광전 변환부와, 적어도 하나 이상의 전송 트랜지스터, 리셋 트랜지스터, 및, 증폭 트랜지스터를 형성한 픽셀 어레이를 구비한 제1의 실리콘 기판과, 제1의 다층 배선층으로 이루어진 제1의 반도체 웨이퍼를 형성하는 공정과,
    신호 처리 회로가 형성된 로직 회로를 구비하는 제2의 실리콘 기판과, 제2의 다층 배선층으로 이루어진 제2의 반도체 웨이퍼를 형성하는 공정과,
    상기 제1의 반도체 웨이퍼와 상기 제2의 반도체 웨이퍼를, 상기 제2의 다층 배선층과 상기 제1의 다층 배선층이 마주 보도록 접합하는 공정과,
    상기 제1의 실리콘 기판을 박막화하는 공정과,
    상기 제1의 실리콘 기판의 이면측부터 상기 제1의 반도체 웨이퍼를 관통하고, 상기 제1의 다층 배선층 내에 형성된 제1의 배선의 일부를 노출하고, 상기 제2의 다층 배선층 내에 형성된 제2의 배선에 달하는 제1의 관통 접속 구멍을 형성하는 공정과,
    상기 제1의 관통 접속 구멍의 측벽에 절연막을 형성하는 공정과,
    상기 제1의 관통 접속 구멍을, 상기 절연막을 이용하여 제1의 접속 도체로 매입하고, 상기 제1의 다층 배선층에 형성된 상기 제1의 배선과, 상기 제2의 다층 배선층 내에 형성된 상기 제2의 배선을, 제1의 접속 도체로 접속하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1의 배선이, 상기 제1의 다층 배선층의 최상층의 배선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 제2의 배선이, 상기 제2의 다층 배선층의 최상층의 배선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제2의 실리콘 기판을 관통하고 상기 제2의 반도체 웨이퍼의 이면측에 노출되고, 상기 로직 회로와 전기적으로 접속된 제2의 접속 도체를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 제1의 관통 접속 구멍을, 상기 픽셀 어레이가 형성되는 영역의 외측에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 제1의 다층 배선층 위에 제1의 보호막을 형성하는 공정과,
    상기 제1의 보호막 위에, 적어도 플라즈마 TEOS막, 플라즈마 SiN막, SiON막, SiC막의 어느 하나로 이루어지는 제1의 접합막을 형성하는 공정과,
    상기 제2의 다층 배선층 위에 제2의 보호막을 형성하는 공정과,
    상기 제2의 보호막 위에, 적어도 플라즈마 TEOS막, 플라즈마 SiN막, SiON막, SiC막의 어느 하나로 이루어지는 제2의 접합막을 형성하는 공정과,
    상기 제1의 반도체 웨이퍼와 상기 제2의 반도체 웨이퍼를, 상기 제1의 접합막과 상기 제2의 접합막으로, 플라즈마 접합을 이용하여 접합하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 고체 촬상 장치와,
    상기 고체 촬상 장치의 광전 변환부에 입사광을 유도하는 광학계와,
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고,
    상기 고체 촬상 장치는,
    상기 광전 변환부와, 적어도 하나 이상의 전송 트랜지스터, 리셋 트랜지스터, 및, 증폭 트랜지스터가 형성된 픽셀 어레이를 갖고, 박막화된 제1의 실리콘 기판과 제1의 다층 배선층으로 이루어진 제1의 반도체 웨이퍼와,
    제2의 실리콘 기판과, 제2의 다층 배선층으로 이루어지고, 신호 처리 회로가 형성된 로직 회로를 갖고, 상기 제1의 반도체 웨이퍼와, 상기 제2의 다층 배선층과 상기 제1의 다층 배선층이 마주 보도록 서로 부착된 제2의 반도체 웨이퍼와,
    상기 제1의 실리콘 기판의 이면측부터 상기 제1의 반도체 웨이퍼를 관통하고, 상기 제1의 다층 배선층 내에 형성된 제1의 배선의 일부를 노출하고, 상기 제2의 다층 배선층 내에 형성된 제2의 배선에 달하는 제1의 관통 접속 구멍과,
    상기 제1의 관통 접속 구멍의 측벽에 설치된 절연막과,
    상기 제1의 관통 접속 구멍 내를, 상기 절연막을 이용하여 매입하는 제1의 접속 도체를 구비하고,
    상기 제1의 접속 도체가, 상기 제1의 관통 접속 구멍 내에서, 상기 제1의 다층 배선층에 형성된 상기 제1의 배선과, 상기 제2의 다층 배선층 내에 형성된 상기 제2의 배선에 접속되고, 상기 픽셀 어레이와 상기 로직 회로가 전기적으로 접속되는 것을 특징으로 하는 전자 기기.
  15. 제14항에 있어서,
    상기 제1의 배선이, 상기 제1의 다층 배선층의 최상층의 배선인 것을 특징으로 하는 전자 기기.
  16. 제14항에 있어서,
    상기 제2의 배선이, 상기 제2의 다층 배선층의 최상층의 배선인 것을 특징으로 하는 전자 기기.
  17. 제14항에 있어서,
    상기 로직 회로와 전기적으로 접속되고, 상기 제2의 반도체 웨이퍼의 이면측에 노출되는 제2의 접속 도체를 구비하는 것을 특징으로 하는 전자 기기.
  18. 제14항에 있어서,
    상기 제1의 접속 도체는, 상기 픽셀 어레이가 형성되는 영역의 외측에 형성되어 있는 것을 특징으로 하는 전자 기기.
  19. 제14항에 있어서,
    상기 고체 촬상 장치에 있어서, 상기 픽셀 어레이 위에 적어도 온 칩 컬러 필터, 온 칩 마이크로 렌즈가 형성되어 있는 것을 특징으로 하는 전자 기기.
  20. 제14항에 있어서,
    상기 제1의 반도체 웨이퍼가, 상기 제1의 다층 배선층 위에 형성된 제1의 보호막과, 상기 제1의 보호막 위에 형성된 제1의 접합막을 갖고,
    상기 제2의 반도체 웨이퍼가, 상기 제2의 다층 배선층 위에 형성된 제2의 보호막과, 상기 제2의 보호막 위에 형성된 제2의 접합막을 갖고,
    상기 제1의 접합막과 상기 제2의 접합막이 직접적으로 접하여 서로 부착되어 있는 것을 특징으로 하는 전자 기기.
  21. 제20항에 있어서,
    상기 제1의 접합막이, 적어도 플라즈마 TEOS막, 플라즈마 SiN막, SiON막, SiC막의 어느 하나로 이루어지고, 상기 제2의 접합막이, 적어도 플라즈마 TEOS막, 플라즈마 SiN막, SiON막, SiC막의 어느 하나로 이루어진 것을 특징으로 하는 전자 기기.
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