JP4819320B2

JP4819320B2 - 半導体装置の製造方法

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Publication number: JP4819320B2
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Inventors: 勝弥奥村; 幸児丸山; 一也永関; 明照頼
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Description

本発明は、基板に形成された素子から基板を貫通する電極を介して他の配線構造体の電極に接続する構造を有する半導体装置の製造方法に関する。

情報の大容量化の要請から半導体デバイスの実装の分野において高密度実装が要求されており、そのために実装サイズを小さくする観点から、積層パッケージ技術が開発されている。従来は、半導体回路を形成したシリコンチップからデバイスパッケージへの配線引き出しは、金属の微細配線で行われていたが、この積層パッケージ技術では、配線部分の面積をなくすために、シリコンチップ上の信号取り出し電極部にシリコンチップを貫通する穴（貫通孔）をあけ、その貫通孔を金属材料（Ａｌ，Ｃｕ等）で埋めることでシリコンチップ下面に電極を形成し、シリコンチップと同サイズ程度のインターポーザー（変換器）を準備し、シリコンチップの下面の電極とインターポーザーの信号取り出し電極とをハンダバンプにより接続してシリコンチップの電極配列を実装用の電極配列に変換して実装する手法が提案されている（例えば、特許文献１、非特許文献１）。また、シリコンチップ上にシリコンチップを積層する場合にも同様の手法が採用される。

しかしながら、上述のようにシリコンチップとインターポーザーまたはシリコンチップ同士をハンダバンプにより接続する場合には、これらの間にハンダバンプの分だけ間隙が生じるため積層厚さが厚くなってしまい、実装サイズの小型化が十分とはいえない。また、このような間隙が形成されるため、チップの放熱性が悪くなってしまう。
特開２００１−５３２１８ 2001 International Conference onElectronics Packaging 予稿集３９〜４３ページ

本発明はかかる事情に鑑みてなされたものであって、実装サイズのさらなる小型化を達成することができ、かつ半導体デバイスからの放熱性が良好な半導体装置の製造方法を提供することを目的とする。

上記課題を解決するため、本発明では、素子が形成された基板の裏面の略全面に絶縁膜を介して前記絶縁膜に隣接して設けられた電極を有する他の配線構造体を接着または接合する工程と、その後、前記基板に形成された素子から他の配線構造体に形成された前記電極に対応する位置まで前記基板を貫通する貫通孔を形成する工程と、前記貫通孔の側壁部分に孔内絶縁膜を形成する工程と、前記絶縁膜をエッチングして前記電極を露出させる工程と、前記貫通孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の前記電極とを接続する接続電極を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。絶縁膜としては素子が形成された基板と他の構造体とを接着する際の接着剤層を適用することができる。

このように、基板の裏面の略全面に絶縁膜を介して電極を有する他の配線構造体を接着または接合した後に、前記基板に形成された素子から他の配線構造体に形成された電極に達する孔を形成し、その孔内に接続電極を形成するので、ハンダバンプにともなう間隙を生じることなく素子が形成された基板と他の配線構造体とを接合することができる。そのため、積層方向の厚さをその分薄くすることができ、実装サイズのさらなる小型化を実現することができるとともに、チップの放熱性を良好にすることができる。また、絶縁膜を介して素子が形成された基板と他の配線構造体とを接着または接合した後に基板に形成された素子から他の配線構造体に形成された電極に達する孔を形成するので、その孔に金属を埋め込んで接続電極を形成した際にその周囲の絶縁耐圧の信頼性が高い。

また、本発明では、素子が形成された基板の当該素子と電気的に繋がっている電極に対応する位置に前記素子側からその途中までエッチングして孔を形成する工程と、前記エッチング後の前記基板の素子側に基台を貼り付ける工程と、前記基板の裏面側を研削して前記孔を貫通させ、貫通孔とする工程と、前記基板の裏面の略全面および前記貫通孔の側壁に絶縁膜を形成する工程と、前記基板の裏面に前記絶縁膜を介して電極を有する他の配線構造体を前記電極が前記貫通孔に対応するように接着または接合する工程と、前記基台を剥離する工程と、前記貫通孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の前記電極とを接続する接続電極を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。前記基台は透光性を有するものであることが好ましい。

このように、素子が形成された基板の素子と電気的に繋がっている電極に対応する位置にその裏面に達する孔を形成し、少なくとも前記基板の裏面の略全面に絶縁膜を形成した後に、基板の裏面に絶縁膜を介して電極を有する他の配線構造体を形成し、孔内に接続電極を形成する場合にも、やはりハンダバンプにともなう間隙を生じることなく素子が形成された基板と他の配線構造体とを接合することができ、実装サイズのさらなる小型化を実現することができるとともに、チップの放熱性を良好にすることができる。また、孔を形成した基板の裏面に絶縁膜を形成してから絶縁膜を介して電極を有する他の配線構造体を形成するので、孔に金属を埋め込んで接続電極を形成した際にその周囲の絶縁耐圧の信頼性を高く維持することができる。さらに、本方法によれば上記方法よりも工程を簡略化することが可能である。

本発明において、前記他の配線構造体は、インターポーザーであってもよいし、素子が形成された他の基板であってもよい。また、前記基板は半導体ウエハの状態であってもよいし、半導体チップの状態であってもよい。

本発明の半導体装置の製造方法において、前記他の配線構造体の電極に電圧を印加して電気めっきすることにより接続電極を形成してもよいし、前記接続電極の形成に先立って前記孔内にメタル層を形成し、メタル層に電圧を印加して電気めっきすることにより前記接続電極を形成してもよい。

本発明によれば、ハンダバンプが不要であるため、実装サイズのさらなる小型化を達成することができ、かつ半導体デバイスからの放熱性が良好な半導体装置およびその製造方法が提供される。

以下、添付図面を参照して本発明の実施の形態について説明する。
図１は、インターポーザーを使用した積層パッケージの一例を示す図であり、（ａ）は分解斜視図、（ｂ）は組み立てた状態の斜視図である。素子が形成された半導体基板からなる半導体チップ１がインターポーザー２に接続されている。

半導体チップ１は、素子の外部信号取り出し電極から半導体基板を貫通して下のインターポーザー２に達する貫通孔に金属を埋め込んで形成された複数の接続電極３を有している。インターポーザー２は、半導体チップ１の電極配列を実装用の電極配列に変換するためのものであり、半導体チップ１の接続電極３に対応する電極７を有する接続層４と、電極変換パターン８を有する変換層５と、変換層５で変換された電極位置に実装用電極９を有する最下層６とを有している。そして、電極７、電極変換パターン８および実装用電極９で信号取り出し電極を構成している。なお、インターポーザー２の最下層６の実装用電極９には、突起電極１０が取り付けられている。

次に、本発明の一実施形態に係る半導体装置の製造方法について説明する。本実施形態では、半導体装置として、上述のインターポーザーを用いた積層パッケージを用いている。このような積層パッケージタイプの半導体装置を製造する際には、デバイスが形成された半導体ウエハと、それに対応した大きさのインターポーザーとを用いてウエハレベルで積層構造を形成してもよいし、半導体ウエハをチップに切断してから積層してもよいが、以下の説明では半導体ウエハレベルで製造する例について示す。

図２は、本実施形態に係る製造方法の工程を説明するためのフローチャートであり、図３〜５は、本実施形態に係る製造方法を工程順に説明するための断面図である。

まず、素子が形成された例えばシリコンからなる半導体ウエハ１１を準備する（図３の（ａ）；工程１）。半導体ウエハ１１には、外部信号取り出し用のＡｌ電極１２が形成されており、このＡｌ電極１２はＳｉＯ_２層１３により絶縁されている。また、このＡｌ電極１２には、後のＲＩＥエッチング工程（図２の工程９）でＳｉ貫通孔を形成するための領域があらかじめ開口されている。なお、ここでは素子の実際の構造は省略しており、本実施形態に関係のある外部信号取り出し部分のみ描いている。

次いで、半導体ウエハ１１の表面全面に絶縁膜１４を形成する（図３の（ｂ）；工程２）。絶縁膜１４の材料や形成方法は特に限定されないが、例えば感光性塗布ポリイミドを用いることができる。

その後、絶縁膜１４のパターニングを行い、絶縁膜１４の後述する接続電極に対応する部分を除去する（図３の（ｃ）；工程３）。絶縁膜１４として感光性ポリイミドを用いた場合には、フォトリソグラフィー技術を用いてパターニングを行うことができる。なお、絶縁膜の代わりに、絶縁とパターニングの機能を分離させた２層膜を形成してもよい。

次いで、爾後の工程での取扱いを考慮して、半導体ウエハ１１の素子側に、基台１５を接着剤層１６で仮接着する（図３の（ｄ）；工程４）。この基台１５は後から除去するので、接着剤層１６としては光や熱により容易に剥がれるものを用いる。基台１５としては、シリコン等の半導体ウエハを用いることができる。

引き続き表面研削により半導体ウエハ１１の裏面を研磨し、その厚さを１００μｍ程度まで薄くする（図３の（ｅ）；工程５）。場合によっては、研削痕を除去するために、ＣＭＰ研磨または反応性イオンエッチング（ＲＩＥ）を行う。

次いで、インターポーザー１７を準備し、その接着面と反対側に基台２１を接着剤層２０で仮接着し、この基台２１付きインターポーザー１７の接着面に絶縁膜となる接着剤層１９を形成し、この接着剤層１９により、インターポーザー１７を上述のようにして厚さを薄くした半導体ウエハ１１の裏面に接着する（図３の（ｆ）；工程６）。インターポーザー１７は、図１で説明したような構造を有しており、素子側の電極パターンを実装用の電極パターンに変換する機能を有する例えばＣｕからなる信号取り出し電極１８を有している。この場合に、絶縁膜１４のパターニングにより除去された部分が信号取り出し電極１８に対応するようにされる。また、接着剤層１９は、後で剥がすものではなく絶縁膜として機能するものであるから、接着を強固なものとするために、貼り合わせ後、熱等により硬化された場合に接着力が高められるものを用いる。接着剤層２０は仮接着であり、基台２１は後から除去するものであるから、接着剤層１５と同様、熱や光等により容易に剥がすことができるものを用いる。なお、接着剤層１９の厚さは、数μｍ〜数十μｍとされる。接着剤層１９の絶縁耐性が不十分である場合には、半導体ウエハ１１の裏面に別途絶縁膜を形成する。また、基台２１はインターポーザー１７の取扱いを考慮して接着されるが、インターポーザー１７が十分に厚い場合には基台２１は不要である。

その後、半導体ウエハ１１の素子側に仮接着された基台１５を剥離し、洗浄して接着剤を除去する（図４の（ｇ）；工程７）。この場合に、接着剤層１６のみが選択的に除去されるように、接着剤層１６と接着剤層２０とは異なる特性のものを用いる。

次に、上述したように、インターポーザー１７の信号取り出し電極１８に対応する部分がパターニングされた絶縁膜１４をマスクとしてＳｉＯ_２層１３をエッチングし（図４の（ｈ）；工程８）、引き続き、絶縁膜１４およびＳｉＯ_２層１３をマスクとして、半導体ウエハ１１をＲＩＥエッチングして接着剤層１９まで貫通する貫通孔２２を形成する（図４の（ｉ）；工程９）。なお、絶縁膜１４は、半導体ウエハ１１のエッチングの際にＡｌ電極１２が露出しないようにその厚さが調整される。また、エッチングが接着剤層１９に達した時点で接着剤層１９が等方エッチされ、図示するようなアンダーカットが発生する可能性がある。

次いで、貫通孔２２の側壁部分に孔内絶縁膜２３を形成する（図４の（ｊ）；工程１０）。この孔内絶縁膜２３としては電着ポリイミドを用いることが好ましい。貫通孔２２の側壁部分に電着ポリイミドを形成するには、図示するように半導体ウエハ１１の基板部分に電圧を印加すればよい。電着ポリイミドにより孔内絶縁膜２３を形成する場合には、電圧が印加された部分に膜が形成されるため、接着剤層１９のアンダーカットによりオーバーハングした部分にも確実に膜を形成することができる。もちろん、ＣＶＤによるＳｉＯ_２膜等、他の材質・方法であってもよい。

このように孔内絶縁膜２３を形成した後、絶縁膜１４および貫通孔２３の底部の接着剤層１９を例えばＲＩＥ法によってエッチングし、Ａｌ電極１２およびインターポーザー１７の信号取り出し電極１８の上面を露出させる（図４の（ｋ）；工程１１）。エッチング後、必要に応じて洗浄を行ってもよい。

その後、貫通孔２２内に例えば後のメッキ工程において電極となるメタル膜２４ａ，２４ｂを形成する（図４の（ｌ）；工程１２）。この際の成膜方法は特に限定されないが、例えばスパッタリングを用いる。接着剤層１９にアンダーカットが生じた場合には、貫通孔２２の底部が外側に拡がった状態となり、その部分にメタル膜が形成されず、図示したように、絶縁膜１４、Ａｌ電極１２、および貫通孔２２の側壁に形成されたメタル膜２４ａと、信号取り出し電極１８に形成されたメタル膜２４ｂとが分離する可能性がある。

メタル膜２４ａ，２４ｂを形成後、メタル膜２４ａの絶縁膜１４に対応する部分の表面にフォトレジスト層２５を形成し、フォトリソグラフィにより接続電極用のパターンを形成する（図５の（ｍ）；工程１３）。

次に、フォトレジスト層２５をマスクとしてメタル膜２４ａ，２４ｂの上にメッキにより金属膜２６ａ，２６ｂを形成し、これらが連続した接続電極２６を形成する（図５の（ｎ），（ｏ）；工程１４）。接続電極２６の材料としては例えばＣｕを用いることができる。メッキにより接続電極２６を形成するには、図示するように、メタル膜２４ａとインターポーザー１７の信号取り出し用電極１８の両方に電圧を印加することにより、メタル膜２４ａおよび２４ｂから金属膜２６ａ，２６ｂが析出し、これらが成長することにより、図５の（ｏ）に示すように金属膜２６ａ，２６ｂが連続して接続電極２６となる。したがって、貫通孔２２内にメタル膜が形成されない部分があっても、確実に接続電極２６を形成することができる。もちろん、メッキに限らず、ＣＶＤ等の他の方法で接続電極２６を形成してもよい。

その後、フォトレジスト層２５およびメタル膜２４ａのフォトレジスト層２５の下の部分を除去する（図５の（ｐ）；工程１５）。この場合に、フォトレジスト層２５は例えばアッシングまたはウェット洗浄で除去し、メタル膜２４ａは例えばエッチングにより除去する。

その後、絶縁と封孔処理を目的として、全面に例えばポリイミドからなる樹脂絶縁膜２７を形成する（図５の（ｑ）；工程１６）。そして、引き続き、インターポーザー１７に取り付けられた基台２１を除去する（図５の（ｒ）；工程１７）。

以上のような工程により、図５の（ｒ）に示した構造を有するインターポーザーを使用した積層構造の半導体装置が得られる。これを素子ごとに切断し、インターポーザー１７の下面に実装用パッドを取り付けることにより積層パッケージとして使用することができる。

このように、半導体ウエハ１１の裏面の略全面に絶縁耐性を有する接着剤層１９を介して電極を有するインターポーザー１７を接着した後に、半導体ウエハ１１に形成された素子の電極１２からインターポーザー１７の信号取り出し電極１８に達する貫通孔２２を形成し、その貫通孔２２内に接続電極２６を形成することにより得られた半導体装置は、図５の（ｑ）に示すように、半導体ウエハ１１の略全面をインターポーザー１７の主面に接着された構造となるので、ハンダバンプにともなう間隙を生じることなく積層構造を形成することができる。そのため、積層方向の厚さをその分薄くすることができ、実装サイズのさらなる小型化を実現することができるとともに、素子の放熱性を良好にすることができる。

上記実施形態の工程の代わりに、貫通孔２２を形成した後に半導体ウエハ１１にインターポーザー１７を接着し、貫通孔２２内に接続電極２６を形成することも考えられる。しかし、貫通孔２２を形成した後に単に半導体ウエハ１１にインターポーザー１７を接着した場合には貫通孔２２と信号取り出し電極１８との接着不良（具体的には、過剰の接着剤による接着剤のはみ出し、または接着剤の不足）を起しやすいため、インターポーザー１７の信号取り出し電極１８と半導体ウエハ１１の間の絶縁耐圧の信頼性が低くなるおそれがある。そこで、本実施形態では、絶縁膜として機能する接着剤層１９を介して半導体ウエハ１１とインターポーザー１７とを接着した後に貫通孔２２を形成し、その貫通孔２２内に接続電極２６を形成するといった工程を順次とることにより、インターポーザー１７の信号取り出し電極１８と半導体ウエハ１１との間の接着性を向上させて、絶縁耐圧の信頼性を高いものとしている。

上記実施形態では、メタル膜２４ａ，２４ｂを形成してから接続電極２６を形成したが、メタル膜を用いずに接続電極を形成することもできる。そのような実施形態を図６を参照して説明する。ここでは、図４の（ｋ）に示す工程１１までを全く同様に行った後、図６の（ａ）に示すように、インターポーザー１７の信号取り出し電極１８に電圧を印加するとともに、電極１２にも電圧を印加してメッキすることにより、電極１８および１２からメッキ金属、例えばＣｕが成長していき、接続電極２８が形成される。その後は、上記実施形態と同様に、絶縁と封孔処理を目的として、全面に例えばポリイミドからなる樹脂絶縁膜２９を形成し（図６の（ｂ））、引き続き、インターポーザー１７に取り付けられた基台２１を除去する（図６の（ｃ））。

次に、本発明のさらに他の実施形態について説明する。
図７は、本実施形態に係る製造方法の工程を説明するためのフローチャートであり、図８は、本実施形態に係る製造方法を工程順に説明するための断面図である。図７の工程２１〜２３は、図２の工程１〜３と全く同様に行われ、これにより上述の図３の（ｃ）に示す状態とする。

次いで、上述したようにパターニングされた絶縁膜１４をマスクとしてＳｉＯ_２層１３および半導体ウエハ１１をＲＩＥエッチングして、半導体ウエハ１１の途中まで達するエッチング孔３０を形成する（図８の（ａ）；工程２４）。

その後、爾後の工程での取扱いを考慮して、半導体ウエハ１１の素子側に、基台１５を接着剤層１６で仮接着する（図８の（ｂ）；工程２５）。この基台１５は後から除去するので、接着剤層１６としては光や熱により容易に剥がれるものを用いる。基台１５としては、シリコン等の半導体ウエハを用いることができるが、後述するようなエッチング孔とインターポーザー１７の信号取り出し電極１８との位置合わせの便宜のため透光性を有するものを用いることが好ましい。

引き続き、表面研削により半導体ウエハ１１の裏面を研磨し、その厚さを１００μｍ程度まで薄くし、裏面側にエッチング孔３０を貫通させる（図８の（ｃ）；工程２６）。場合によっては、研削痕を除去するために、ＣＭＰ研磨または反応性イオンエッチング（ＲＩＥ）を行う。

次いで、半導体ウエハ１１の裏面およびエッチング孔３０の側壁部分に絶縁膜３１を形成する（図８の（ｄ）；工程２７）。この絶縁膜３１としては電着ポリイミドを用いることが好ましい。半導体ウエハ１１の裏面およびエッチング孔３０の側壁部分に電着ポリイミドを形成するには、図示するように半導体ウエハ１１の基板部分に電圧を印加すればよい。もちろん、ＣＶＤによるＳｉＯ_２膜等、他の材質・方法であってもよい。

次いで、インターポーザー１７を準備し、その接着面と反対側に基台２１を接着剤層２０で仮接着し、この基台２１付きインターポーザー１７の接着面に接着剤層１９を形成し、この接着剤層１９により、インターポーザー１７を絶縁層３１を介して半導体ウエハ１１の裏面に接着する（図８の（ｆ）；工程２８）。インターポーザー１７は、図３で説明したのと同様の構造を有しており、信号取り出し電極１８がエッチング孔３０に対応する位置になるように位置合わせされる。この場合に、半導体ウエハ１１の基台１５を透光性を有するものとすることにより、位置合わせを容易に行うことができる。また、接着剤層１９は、後で剥がすものではないため、接着を強固なものとするために、貼り合わせ後、熱等により硬化された場合に接着力が高められるものを用いる。なお、接着剤層１９は図示するように全面に形成してもよいが、パターニングしてエッチング孔３０の部分に形成しないようにすることもでき、その場合には後の工程で接着剤層１９を除去する必要がない。また、接着剤層１９の厚さは、数μｍ〜数十μｍとされる。さらに、基台２１はインターポーザー１７の取扱いを考慮して接着されるが、インターポーザー１７が十分に厚い場合には基台２１は不要である。

その後、半導体ウエハ１１の素子側に仮接着された基台１５を剥離し、洗浄して接着剤を除去する（図８の（ｆ）；工程２９）。この場合に、接着剤層１６のみが選択的に除去されるように、接着剤層１６と接着剤層２０とは異なる特性のものを用いる。

その後、上記方法の工程１１〜１７とほぼ同様の工程３０〜３６を順次実施する。なお、工程３０では工程１１と同じように、絶縁膜１４と接着剤層１９とをドライエッチング（ＲＩＥエッチング）で一括して除去しているが、上述のように接着剤層１９がパターニングされている場合には、絶縁膜１４のみを除去すればよく、その場合にはウエットエッチングを採用することも可能である。

本実施形態は、貫通孔であるエッチング孔３０を形成した後に半導体ウエハ１１にインターポーザー１７を接着するものではあるが、半導体ウエハ１１の裏面およびエッチング孔３０の側壁部に絶縁膜３１を形成してから、絶縁膜３１を介してインターポーザー１７を接着するので、貫通孔を形成した後に単に半導体ウエハ１１にインターポーザー１７を接着した場合のようなインターポーザー１７の信号取り出し電極１８と半導体ウエハ１１の間の絶縁耐圧の信頼性の問題は生じない。また、このようにインターポーザー１７の接着に先立って貫通孔を形成するほうが工程を簡略化することができる。

なお、本発明は上記実施形態に限定されることなく種々変形可能である。例えば、上記実施形態では、基板として半導体ウエハを用いたが、これに限らず、半導体ウエハから切り出したチップレベルで実施することができる。また、上記実施形態では、他の配線構造体としてインターポーザーを用いた場合について示したが、これに限らず、素子が形成された半導体ウエハもしくは半導体ウエハから切り出した半導体チップを用いてもよい。この場合には、その積層の数は限定されるものではなく、例えば図６（ａ）を配線構造体としてその上に上記実施形態で説明した製造方法を用いて順次積み重ねていくことで、所望の積層数を有するいわゆる積層チップを構成することが可能である。さらに、上記実施形態では、半導体ウエハとインターポーザーとの間を接着剤層で接着したが、これに限らず、圧着により接着してもよいし、拡散接合等により接合してもよい。さらにまた、上記実施形態に示した工程のフローについてもこれに限るものではなく、本発明の要旨の範囲内で種々の工程を採用することができる。

以上説明したように、本発明によれば、素子が形成された基板の略全面を他の配線構造体の主面に接着または接合することにより、従来のハンダバンプを用いた場合よりも実装サイズを小型化することができ、情報の大容量化につながるより高密度の実装を実現することができる。

インターポーザーを使用した積層パッケージの一例を示す図であり、（ａ）は分解斜視図、（ｂ）は組み立てた状態の斜視図。本発明の一実施形態に係る製造方法の工程を説明するためのフローチャート。図２のフローチャートに示した製造方法を工程順に説明するための断面図。図２のフローチャートに示した製造方法を工程順に説明するための断面図。図２のフローチャートに示した製造方法を工程順に説明するための断面図。本発明の他の実施形態に係る製造方法を説明するための断面図。本発明のさらに他の実施形態に係る製造方法のフローを説明するためのフローチャート。図７のフローチャートに示した製造方法の一部を工程準に説明するための断面図。

符号の説明

１；半導体チップ
２；インターポーザー
３；接続電極
１１；半導体ウエハ
１２；Ａｌ電極
１７；インターポーザー
１８；信号取り出し電極
１９；接着剤層（絶縁膜）
２２；貫通孔
２３；孔内絶縁膜
２４ａ，２４ｂ；メタル膜
２６；接続電極
３０；エッチング孔（貫通孔）
３１；絶縁膜

Claims

素子が形成された基板の裏面の略全面に絶縁膜を介して前記絶縁膜に隣接して設けられた電極を有する他の配線構造体を接着または接合する工程と、
その後、前記基板に形成された素子から他の配線構造体に形成された前記電極に対応する位置まで前記基板を貫通する貫通孔を形成する工程と、
前記貫通孔の側壁部分に孔内絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記電極を露出させる工程と、
前記貫通孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の前記電極とを接続する接続電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
前記絶縁膜が接着剤層であることを特徴とする請求項１に記載の半導体装置の製造方法。
素子が形成された基板の当該素子と電気的に繋がっている電極に対応する位置に前記素子側からその途中までエッチングして孔を形成する工程と、
前記エッチング後の前記基板の素子側に基台を貼り付ける工程と、
その後、前記基板の裏面側を研削して前記孔を貫通させ、貫通孔とする工程と、
前記基板の裏面の略全面および前記貫通孔の側壁に絶縁膜を形成する工程と、
前記基板の裏面に前記絶縁膜を介して電極を有する他の配線構造体を前記電極が前記貫通孔に対応するように接着または接合する工程と、
前記基台を剥離する工程と、
前記貫通孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の前記電極とを接続する接続電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
前記基台は透光性を有することを特徴とする請求項３に記載の半導体装置の製造方法。
前記他の配線構造体は、インターポーザーであることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
前記他の配線構造体は、素子が形成された他の基板であることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
前記基板は半導体ウエハであることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法。
前記基板は半導体チップであることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法。
前記他の配線構造体の電極に電圧を印加して電気めっきすることにより前記接続電極を形成することを特徴とする請求項１から請求項８のいずれか１項に記載の半導体装置の製造方法。
前記接続電極の形成に先立って前記孔内にメタル層を形成し、前記メタル層に電圧を印加して電気めっきすることにより前記接続電極を形成することを特徴とする請求項１から請求項８のいずれか１項に記載の半導体装置の製造方法。