JP2010098219A - 裏面照射型固体撮像装置 - Google Patents

Abstract

【課題】周辺回路が安定した波形を作り、ノイズが少ない画像特性を得ることが可能な裏面照射型固体撮像装置を提供する。
【解決手段】第１主面１ａと前記第１主面と相対向する第２主面１ｂを有し、かつ、画素領域１００ａ及びアナログ回路領域１００ｂを有する第１導電型の半導体層１と、アナログ回路領域１００ｂの第１主面１ａから第２主面１ｂに形成された第１のＰ型領域３２ｃと、第１のＰ型領域３２ｃの前記第２主面１ｂの少なくとも一部に形成された金属層５０と、金属層５０と電気的に接続されるＶＳＳ電極１０１ｂと、画素領域１００ａに形成され、光電変換により電荷を蓄積する受光部１０と、画素領域１００ａの第２主面１ｂ上に、受光部１０に対応するように設けられたマイクロレンズ１４とを具備する。
【選択図】 図１

Description

本発明は、裏面照射型固体撮像装置及びその製造方法に関するものである。

近年、デジタルスチルカメラやカメラ付き携帯電話への応用で、小型カメラモジュールの市場が注目されている。カメラモジュールに使われるＣＣＤ、ＣＭＯＳイメージセンサーなどの撮像素子は、画素の微細化に伴い、光電変換面積が小さくなることにより、感度が低下する可能性がある。感度が低下する原因として画素縮小による光電変換面積の縮小、および、配線の遮光による入射量の低減がある。

これに対し、感度の向上や、光の入射量を低減させない技術として、裏面照射型撮像装置が報告されている。なお、裏面照射型撮像装置に対して、従前の撮像装置を表面照射型撮像装置と記す。

裏面照射型撮像装置は、シリコン基板表面側にロジック回路、アナログ回路などの周辺回路を形成し、シリコン基板裏面側に光電変換領域、カラーフィルタ、マイクロレンズなどを形成する。シリコン基板裏面側に照射された光はシリコン基板内で光電変換され、シリコン基板表面側で信号処理され出力される。

光が入射されるシリコン基板裏面側には、マイクロレンズと光電変換領域との間に配線などの光学的な障害物がなくなるため、高い感度と少ない光学シェーディングを実現している。また、カラーフィルタやマイクロレンズも低背化できるため、集光性が向上し、混色も低減する。

しかし、従来の表面照射型撮像装置では、シリコン基板裏面側とパッケージを接着することにより接地をとることができ、アナログ回路などでは安定した波形を作ることができたが、裏面照射型撮像装置では、シリコン基板裏面側にマイクロレンズなどが設けられているので、シリコン基板裏面側をパッケージと接着して接地をとることができなくなるという問題があった。

これに対し、画素領域の周囲に形成された遮光膜を接地することにより、画素領域の光電変換素子において発生した少数キャリアを引き抜き、感度の低下を抑制する裏面照射型撮像装置がある（例えば、特許文献１）。

しかし、上記撮像装置では、ロジック回路やアナログ回路などの周辺回路への対策はなされておらず、そのため、アナログ回路でのリファレンス波形が遅延したり、あるいは鈍ったりして、安定した波形を作ることができない場合があったり、また、ロジック回路においてパルスによるノイズが飛び込みやすくなったりする場合があった。これにより、再生画像に、例えば、縦筋や横筋などの画質不良が発生するという問題があった。
特開２００６−３２４９７号公報（、図２）

本発明は、周辺回路が安定した波形を作り、ノイズが少ない画像特性を得ることが可能な裏面照射型固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様の裏面照射型固体撮像装置は、第１主面と前記第１主面と相対向する第２主面を有し、かつ、画素領域及び周辺回路領域を有する第１導電型の半導体層と、前記周辺回路領域の前記第１主面から前記第２主面に到達するように形成された第２導電型の第１不純物層と、前記第２導電型の第１不純物層の前記第２主面の一部に形成された第１金属層と、前記金属層と電気的に接続された第１接地電極と、前記画素領域に形成された受光部と、前記画素領域の第２主面上に、前記受光部に対応するように設けられたマイクロレンズと、を具備することを特徴とする。

本発明によれば、周辺回路が安定した波形を作り、ノイズが少ない画像特性を得ることが可能な裏面照射型固体撮像装置を提供することができる。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る裏面照射型固体撮像装置１００の断面図であり、図２は、本発明の第１の実施の形態に係る裏面照射型固体撮像装置１００の平面図（（ａ）は表面側、（ｂ）は裏面側）である。なお、図１の断面図は、図２のＡ-Ａ’の断面図である。

図１に示すように、本実施の形態に示す裏面照射型固体撮像装置１００は、Ｎ型の半導体層１を有し、この半導体層１は、第１の主面（表面）１ａとこの第１の主面１ａと相対向する第２の主面（裏面）１ｂとを有する。また、この半導体層１は、画素領域１００ａと、周辺回路領域であるアナログ回路領域１００ｂ及び、ロジック回路領域１００ｃを有する。

画素領域１００の半導体層１の第１の主面１ａ側の１００ａ領域には、可視光を取り込み、Ｎ型の半導体層１で光電変換された信号電荷の蓄積を行うためのＮ型の受光部１０と、ノイズの原因となる暗電流を防ぐための第１のＰ型シールド層１１とを含むフォトダイオードが形成されている。そして、この受光部１０の側面の一部に接し、かつ、受光部１０を囲むように、第１の主面１ａから第２の主面１ｂに到達するまで第１のＰ型領域３０ａが形成される。この第１のＰ型領域に囲まれた領域のうち、受光部１０と第１のＰ型領域３０ａとに挟まれた領域の、第１の主面側を埋め込むように第２のＰ型領域３１ａが形成される。さらに、第２の主面２ｂ側には、第１のＰ型領域３０ａに囲まれた領域を覆うように、第２のＰ型シールド層１２が形成されている。

更に、半導体層１の第２の主面１ｂの外側は、例えば、シリコン窒化膜で形成された平坦化層５１が形成されており、平坦化層５１の更に外側には、受光部１０に対応するようにカラーフィルタ１３及びマイクロレンズ１４が形成されている。また、第２の主面１ｂ側の少なくとも一つの受光部に対応する領域の、マイクロレンズ１４と第２の主面１ｂとの間に遮光膜１５を設けることにより、オプティカルブラック部１６が形成されている。このオプティカルブラック部１６は、暗電流の補正に用いられる。なお、オプティカルブラック部１６にはカラーフィルタ１３や、マイクロレンズ１４は適宜形成すればよい。

アナログ回路領域１００ｂには、第１の主面１ａから第２の主面１ｂに到達するように第１のＰ型領域３０ｂが形成され、その第２の主面１ｂには、膜厚３００〜８００ｎｍの金属層５０が形成されており、この金属層５０は接地されている。また、第１のＰ型領域３０ｂの第１の主面１ａ側には、第２のＰ型領域３１ｂ及び第２のＮ型領域３３ｂが交互に形成され、後述するように、第２のＰ型領域３１ｂにはＮＭＯＳＦＥＴが、第２のＮ型領域３３ｂにはＰＭＯＳＦＥＴが、それぞれ形成される。また、第２の主面１ｂには、金属層５０を覆うように平坦化層５１が形成されている。

ロジック回路領域１００ｃには、半導体層１の第１の主面１ａ側に、第１のＮ型領域３２ｃが形成され、この第１のＮ型領域３２の周囲を囲むように第１のＰ型領域３０ｃが、第１の主面１ａから第２の主面１ｂに到達するように形成されている。また、第１のＮ型領域３２ｃには、第２のＮ型領域３３ｃ及び第２のＰ型領域３１ｃが交互に形成され、後述するように、第２のＮ型領域３３ｃにはＰＭＯＳＦＥＴが、第２のＰ型領域３１ｃにはＮＭＯＳＦＥＴがそれぞれ形成される。また、第２の主面１ｂには平坦化層５１が形成されている。

そして、画素領域１００ａ、アナログ回路領域１００ｂ及びロジック回路領域１００ｃの半導体層１の第１の主面１ａ上には、適宜形成された配線５２ａと、この配線５２ａ間に形成された層間絶縁膜５２ｂからなる配線層５２が形成され、配線層５２上には、接着層（不図示）を介して支持基板５５が形成される。この支持基板５５は、裏面照射型固体撮像装置１００を支持するためのものである。

次に、画素領域１００ａの詳細について図３の断面図を参照して説明する。図３の断面図は、図２のａ-ａ’線に沿った断面図である。

画素領域１００ａは、上述の通り、半導体層１の第１の主面１ａに、可視光を取り込み、Ｎ型の半導体層１で光電変換された信号電荷の蓄積を行うためのＮ型の受光部１０と第１のＰ型シールド層１１とを含むフォトダイオードが形成されており、受光部１０を囲むように、かつ、半導体層１の第１の主面１ａから第２の主面１ｂに到達するように第１のＰ型領域２０が形成され、第２の主面２ｂ側に第２のＰ型シールド層１２が形成されている。

上記第２のＰ型シールド層１２は、第１のＰ型シールド層１１と同様の用途を持っている。第２のＰ型シールド層１２を形成しない場合、第２の主面１ｂの表面に受光部１０の空乏層が広がると、第２の主面１ｂのダメージや欠陥によるリーク電流を取り込んでしまいノイズの原因となる。しかし、第２のＰ型シールド層１２を形成することにより、空乏層は第２の主面１ｂの界面まで広がることがないため、ノイズの発生を低減することができ、撮像装置の感度を向上させることができる。

そして、ビア５６が、第２の主面に形成されるＶＳＳ用パッド１０１ａに接続される。なお、この画素領域１００ａに形成された第１のＰ型領域３０ａは画素分離領域として機能する。

また、配線層５２の上部には、図２（ａ）に示すように、ＶＳＳ電極１７と電気的に接続するＶＳＳ配線１７ａが画素領域１００ａの略内周に沿って形成され、更に、ＶＳＳ配線１７ａの略内周に沿って、ＶＤＤ電極１８と電気的に接続するＶＤＤ配線１８ａが形成される。

このように、ＶＳＳ配線１７ａが画素領域１００ａを囲むように形成されることで、画素領域１００ａ全体に対して接地を取ることができ、画素に対して安定したパルスを提供することができる。更に、ＶＤＤ配線１８ａが画素領域１００ａを囲むように形成されることで、周辺回路側で光電変換した電子や、周辺回路側で発生したリーク電流などのノイズが画素領域１００ａに侵入するのを防ぎ、かつ、画素領域１００ａで光電変換した電子が周辺回路側に侵出するのを防ぐことができる。

更に、第１の主面１ａ側の、受光部１０と第１のＰ型領域３０ａとの間の領域を埋めるように、第２のＰ型領域３１ａが形成され、第２のＰ型領域３１ａの表面には、Ｎ型拡散層からなるＮ型のソース／ドレイン２１ａが形成されている。そして、受光部１０とＮ型のソース／ドレイン２１ａとの間の第１の主面１ａ上に、ゲート絶縁膜１９ａを介してゲート電極２０ａが形成されている。これにより、受光部１０に蓄積された電荷を読み出すための読出用のＭＯＳＦＥＴが構成される。

次に、アナログ回路領域１００ｂの詳細について図４の断面図を参照して説明する。図４の断面図は、図２のｂ-ｂ’線に沿った断面図である。

アナログ回路領域１００ｂには、上述の通り、半導体層１の第１の主面１ａから第２の主面１ｂに到達するように第１のＰ型領域３０ｂが形成され、その第２の主面１ｂ側には、膜厚３００〜８００ｎｍの金属層５０が形成されている。この金属層５０は、図２に示すように、接地電極であるＶＳＳ用パッド１０１ｂに接続されるビア５６まで形成されることにより接地されている。

第１のＰ型領域３０ｂの第１の主面１ａ側には、第２のＰ型領域３１ｂ及び第２のＮ型領域３３ｂが交互に形成されている。そして、第２のＰ型領域３１ｂの第１の主面１ａ側には、１対のＮ型のソース／ドレイン２１ｂが形成され、その１対のＮ型のソース／ドレイン２１ｂの間の、第１の主面１ａ上には、ゲート絶縁膜１９ｂを介してゲート電極２０ｂが形成されることにより、ＮＭＯＳＦＥＴが形成される。また、第２のＮ型領域３３ｂの第１の主面１ａ側には、１対のＰ型のソース／ドレイン２２ｂが形成され、その１対のＰ型のソース／ドレイン２２ｂの間の、第１の主面１ａ上には、ゲート絶縁膜１９ｂを介してゲート電極２０ｂが形成されることにより、ＰＭＯＳＦＥＴが形成される。

これらのＮ型のソース／ドレイン２１ｂ、Ｐ型のソース／ドレイン及び、ゲート電極２０ｂには、ビア５６を介して配線５２ａが適宜接続される。また、一部の配線５２ａは、更にビア５６を介してＶＳＳ用パッド１０１ｂに接続される。

次に、ロジック回路領域１００ｃの詳細について図５の断面図を参照して説明する。図５の断面図は、図２のｃ-ｃ’線に沿った断面図である。

ロジック回路領域１００ｃには、上述の通り、半導体層１の第１の主面１ａ側に、第１のＮ型領域３２ｃが形成され、この第１のＮ型領域３２の周囲を囲むように第１のＰ型領域３０ｃが第１の主面１ａから第２の主面１ｂに到達するように形成されている。

第１のＮ型領域３２ｃの第１の主面１ａ側には、第２のＮ型領域３３ｃ及び第２のＰ型領域３１ｃが交互に形成されている。そして、第２のＮ型領域３３ｃの第１の主面１ａ側には、１対のＰ型のソース／ドレイン２２ｃが形成され、その１対のＰ型のソース／ドレイン２２ｃの間の、第１の主面ａ上には、ゲート絶縁膜１９ｃを介してゲート電極２０ｃが形成されることにより、ＰＭＯＳＦＥＴが形成される。また、第２のＰ型領域３１ｃの第１の主面１ａ側には、１対のＮ型のソース／ドレイン２１ｃが形成され、その１対のＮ型のソース／ドレイン２１ｃの間の、第１の主面ａ上には、ゲート絶縁膜１９ｃを介してゲート電極２０ｃが形成されることにより、ＮＭＯＳＦＥＴが形成される。

これらのＰ型のソース／ドレイン２２ｃ、Ｎ型のソース・ドレイン２１ｃ及び、ゲート電極２０ｃは、ビア５６を介して配線５２に適宜接続される。

以上の構成により、マイクロレンズ１４などを裏面側に配置する裏面照射型固体撮像装置１００において、画素領域１００ａの周辺回路であるアナログ回路領域１００ｂの裏面側を接地することが可能になる。そのため、アナログ回路１０１ｂでのリファレンス波形の遅延などが生じにくくなり、安定した波形を作ることができるようになる。これにより、再生画像に縦筋や横筋などが生じにくくなり、画質が向上する。

次に、本実施の形態の製造工程について図６乃至図１０を参照して説明する。

まず、図６（ａ）に示すように、半導体基板２００ａにＢＯＸ（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）層２００ｂ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層２００ｃからなるＳＯＩ基板２００を用意する。ここで、ＳＯＩ層２００ｃは、膜厚が５０〜１００ｎｍで、濃度が１０１５〜１０１７ｃｍ-３のＮ型結晶シリコンである。

次に、図６（ｂ）に示すように、ＳＯＩ層２００ｃ上の全面に、膜厚が３〜８μｍで、濃度が１０１５〜１０１７ｃｍ-３のＮ型エピタキシャル層からなる半導体層１を形成し、続いて図６（ｃ）に示すように、更にその半導体層１上にシリコン酸化膜７を積層形成する。そして、シリコン酸化膜７上にレジスト６０を塗布し、周知のリソグラフィー技術を用いて、レジスト６０に開口部６０ａを形成する。

この開口部６０ａは、画素領域１００ａに形成される画素分離のための第１のＰ型領域３０ａ、アナログ回路領域１００ｂに形成される第１のＰ型領域３０ｂ及び、ロジック回路領域１００ｃに形成される第１のＰ型領域３０ｃを形成しようとする領域に、それぞれ対応して設けられる。

続けて、このレジスト６０をマスクとしてシリコン酸化膜７をエッチング除去し、半導体層１の第１主面１ａを露出させる。この半導体層１が露出した領域に、高加速イオン注入により第１のＰ型領域３０ａ、３０ｂ及び３０ｃを形成する。この第１のＰ型領域３０ａ、３０ｂ及び３０ｃは、例えば、１０１１〜１０１３ｃｍ−２程度のボロンを１００ｋｅｖから３Ｍｅｖ程度の加速エネルギーでＰ型が途切れないように順次打ち込むことで形成される。このとき、打ち込むイオンに与える加速エネルギーの上限は、イオン注入装置の性能、生産性、マスクプロセスなどで決まっており、３Ｍｅｖ以下が適当である。

次に、図７（ｃ）に示すように、レジスト６０及びシリコン酸化膜７を順次除去した後、図８（ａ）に示すように周知のリソグラフィー技術を用いて、ロジック回路領域１００ｃに第１のＮ型領域３２ｃを、更に、第１のＮ型領域３２ｃにトランジスタを形成するための領域である第２のＮ型領域３３ｃを、また、アナログ回路領域１００ｂに形成された第１のＰ型領域３０ｂにトランジスタを形成するための領域である第２のＮ型領域３３ｂを、それぞれ順次形成する。

次に、図８（ｂ）に示すように画素領域１００ａの第１のＰ型領域３０ａに囲まれた領域の第１の主面１ａ側、第２のＮ型領域３３ｂ及び、３３ｃに、第２のＰ型領域３１ｂ及び３１ｃをそれぞれ選択的に形成する。

その後、アナログ回路領域１００ｂの第２のＰ型領域３１ｂと第２のＮ型領域３３ｂの境界部及び、ロジック回路領域１００ｃの第２のＰ型領域３１ｃと第２のＮ型領域３３ｃの境界部に、図４に示されるようにそれぞれ素子分離絶縁膜２３ｂ領域２３ｃを形成する。この素子分離絶縁膜２３ｂ及び２３ｃは、第２のＰ型領域３１ｂ及び３１ｃと、第２のＮ型領域３３ｂ及び３３ｃとの境界部上にそれぞれトレンチを形成し、そのトレンチ内にシリコン酸化膜などの絶縁膜を埋め込むことで形成する。

次に、図３乃至５に示されるように画素領域１００ａ、アナログ領域１００ｂ及びロジック領域１００ｃの第１主面１ａ上にゲート絶縁膜１９ａ、１９ｂ及び１９ｃを介してゲート電極１９ａ、１９ｂ及び１９ｃをそれぞれ形成する。なお、これらの各ゲート電極１９ａ、１９ｂ、１９ｃは、周知のリソグラフィー技術とドライエッチング技術を用いて多結晶シリコンにパターニングを施し形成する。

次に、図３に示されるように画素領域１００ａのゲート電極１９ａをマスクにして、第１のＰ型領域３０に囲まれた半導体層１の第１主面１ａにＮ型の受光部１０を形成する。そして、受光部１０の第１の主面１ａ側を覆うように、暗電流を防ぐための第１のＰ型シールド層１１を形成し、更に、Ｎ型のソース／ドレイン２１ａを順次形成する。Ｎ型のソース／ドレイン２１ａは、ゲート電極１９ａをマスクにして第１のＰ型領域３１ａの表面部分に形成される。

また、図４に示されるようにアナログ回路領域１００ｂのＰ型ウェル３１ｂの表面部分には、Ｎ型のソース／ドレイン２１ｂを、Ｎ型ウェル３３ｂの表面部分には、Ｐ型のソース／ドレイン２２ｂを順次形成する。

同様に、図５に示されるようにロジック回路領域１００ｃのＰ型ウェル３１ｃの表面部分には、Ｎ型のソース／ドレイン２１ｃを、Ｎ型ウェル３３ｃの表面部分には、Ｐ型のソース／ドレイン２２ｃを順次形成する。

これらのＮ型のソース／ドレイン２１ｂ及び２１ｃと、Ｐ型のソース／ドレイン２２ｂ及び２２ｃは、それぞれ、ゲート電極２０ｂ及び２０ｃをマスクに形成される。

次に、図８（ｃ）に示すように、半導体層１の第１の主面１ａ上に、周知の多層配線プロセスで形成された配線５２ａや、シリコン酸化膜やシリコン窒化膜などで形成された層間絶縁膜５２ｂ、などからなる配線層５２を形成する。なお、これらの配線５２ａは、Ｐ型のソース／ドレイン２２ａ、２２ｂ、２２ｃや、Ｎ型のソース／ドレイン２１ａ、２１ｂ、２１ｃなどと、ビア５６を介して適宜電気的に接続されている。

更に、図９（ａ）に示すように、配線層５２上にシリコン酸化膜である接着層（不図示）を形成し、その接着層の表面を平坦化研磨するとともに、同様に表面にシリコン酸化膜である接着層（不図示）が形成された支持基板５５を用意して、それぞれの接着層同士が対抗するようにして配線層５２と支持基板５５とを張り合わせる。

次に、図９（ｂ）に示すように、半導体基板２００ａ、ＢＯＸ層２００ｂ及びＳＯＩ層２００ｃからなるＳＯＩ基板２００を、ＣＭＰ法あるいはＨＦ溶液によるウェットエッチング法などで除去し、第２の主面１ｂ側に、第１のＰ型領域３０ａ、３０ｂ及び３０ｃを露出させる。そして、この第２の主面１ｂ側に露出した、アナログ回路領域１００ｂの第１のＰ型領域３０ｂの露出面と、図４に示すようなアナログ回路領域の接地電極であるＶＳＳ用パッド１０１ｂとを、ビア５６を介して接続するように、例えば、Ａｌなどの金属層５０を膜厚３００〜８００ｎｍでスパッタリング形成する。

この金属層５０は、アナログ回路領域の第２の主面１ｂ側をほぼ覆うように形成され、更にその一端がＶＳＳ用パッド１０１ｂに接続されるように形成される。このように、金属層５０をスパッタリングで引き出すことにより、接地すべき金属層５０をＶＳＳ用パッド１０１ｂに電気的に接続することが可能となる。その結果、アナログ回路領域１００ｂの第２の主面１ｂ側は、３〜１０Ω程度の低抵抗となり安定した接地を行うことができ、安定したパルスがアナログ領域に提供されることになる。

その後、画素領域１００ａの第１のＰ型領域３０に囲まれた領域の第２の主面１ｂ側に第２のＰ型シールド層１２を形成し、更に、少なくとも１つの第２のＰ型シールド層１２の外側に遮光膜１５を形成する。この遮光膜１５を含むフォトダイオードにより、オプティカルブラック部１６が形成される。

そして、第２の主面１ｂ側にアクリル樹脂やシリコン酸化膜などによる平坦化層５１を形成し、更にその外側の、少なくとも画素領域１００ａの各受光部１０に対応する領域に、カラーフィルタ１３を形成し、更にその外側にマイクロレンズ１４を形成する。

本実施の形態によれば、画素領域の周辺回路であるアナログ回路領域の裏面側を接地することが可能になるため、画素を微細化しても高い感度と少ない光学シェーディングとを実現可能な裏面照射型固体撮像装置において、アナログ回路でのリファレンス波形の遅延などが生じにくくなり、安定した波形を作ることができるようになる。これにより、再生画像に縦筋や横筋などが生じにくくなり、画質が向上する。

（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る裏面照射型固体撮像装置１００の断面図であり、図１２は、本発明の第２の実施の形態に係る裏面照射型固体撮像装置１００の平面図（（ａ）は表面側、（ｂ）は裏面側）である。なお、図１１の断面図は、図１２のＡ-Ａ’の断面図である。

本実施の形態が第１の実施の形態と異なる点は、第１の実施の形態では、アナログ回路領域の裏面側のみに金属層を設け、その金属層が接地されているのに対し、本実施の形態は、画素領域及びロジック回路領域の裏面側にも金属層を設け、それらの金属層が接地されている点である。

具体的には、図１１に示すように、本実施の形態に示す裏面照射型固体撮像装置１００は、画素領域１００ａ及びロジック回路領域１００ｃの、第２の主面１ｂ側にも、膜厚３００〜８００ｎｍの金属層５０が形成されており、この金属層５０は接地されている。

画素領域１００ａの詳細について図１３（ａ）の断面図を参照して説明する。図１３（ａ）の断面図は、図１２のａ-ａ’線に沿った断面図である。

画素領域１００ａは、上述の通り、第１の実施の形態と異なり、第１のＰ型領域２０の第２の主面１ｂ側には、膜厚３００〜８００ｎｍの金属層５０が形成されており、この金属層５０は、図１２に示すように、接地電極であるＶＳＳ用パッド１０１ａに接続されるビア５６まで形成されることにより接地されている。

なお、金属層５０は、受光部１０を囲むように形成された第１のＰ型領域２０の、第２の主面１ｂ側に形成されるので、図１２の平面図のように、画素領域１００ａ内において網目状に配置されることになる。

アナログ回路領域１００ｂの詳細については、第１の実施の形態と同様である。

次に、ロジック回路領域１００ｃの詳細について図１３（ｂ）の断面図を参照して説明する。図１３（ｂ）の断面図は、図１２のｃ-ｃ’線に沿った断面図である。ロジック回路領域１００ｃには、上述の通り、第１の実施の形態と異なり、第１のＰ型領域３０ｃの第２の主面１ｂ側には、膜厚３００〜８００ｎｍの金属層５０が形成されている。この金属層５０は、図１２に示すように、接地電極であるＶＳＳ用パッド１０１ｃに接続されるビア５６まで形成されることにより接地されている。

以上の構成により、画素領域１００ａや、ロジック回路領域１００ｃなどの周辺回路の裏面側も接地することが可能になるため、第１の実施の形態における効果に加え、ロジック回路領域１００ｃにおけるパルスによるノイズの飛び込みを抑制することや、画素領域１００ａにおけるノイズの低減を図ることができるため、再生画像の画質が更に向上する。

次に、本実施の形態の製造工程について図１４を参照して説明する。

まず、ＳＯＩ基板２００をＣＭＰ法あるいはＨＦ溶液によるウェットエッチング法などで除去し、第２の主面１ｂ側に、第１のＰ型領域３０ａ、３０ｂ及び３０ｃを露出させるまでの製造方法は、第１の実施の形態における図９（ｂ）までの製造方法と同様である。

次に、図１２、１３（ａ）、１３(ｂ)に示すように、この第２の主面１ｂ側に露出した、第１のＰ型領域３０ａ、３０ｂ及び３０ｃの露出面と、接地電極であるＶＳＳ用パッド１０１ａ、１０１ｂ及び１０１ｃとが、ビア５６を介してそれぞれ接続するように、例えば、Ａｌなどの金属層５０を膜厚３００〜８００ｎｍでスパッタリング形成する。

この金属層５０は、画素領域１００ａにおいては、画素領域１００ａの第２の主面側に網目状に形成され、その一端がＶＳＳ用パッド１０１ａに接続されるように形成される。また、ロジック回路領域１０１ｃにおいては、第２の主面１ｂ側の各種素子が形成される領域外周に沿って形成され、同様にその一端がＶＳＳ用パッド１０１ｃに接続されるように形成される。なお、アナログ回路領域１０１ｂについては、第１の実施の形態と同様である。

このように、それぞれの領域の金属層５０を、スパッタリングで引き出すことにより、接地すべき金属層５０をＶＳＳ用パッド１０１ａ、１０１ｂ、１０１ｃにそれぞれ電気的に接続することが可能となる。その結果、画素領域１００ａ、アナログ回路領域１００ｂ及びロジック回路領域１００ｃの第２の主面１ｂ側は全て、３〜１０Ω程度の低抵抗となり安定した接地を行うことができ、安定したパルスがアナログ領域及びロジック領域に提供されることになる。

その後の製造工程は、第１の実施の形態と同様である。

本実施の形態によれば、画素領域やロジック回路領域などの周辺回路の裏面側も接地することが可能になるため、第１の実施の形態における効果に加え、ロジック回路におけるパルスによるノイズの飛び込みを抑制することや、画素領域におけるノイズの低減も図ることができるため再生画像の画質が更に向上する。

（第３の実施の形態）
図１５（ａ）は、本発明の第３の実施の形態に係る裏面照射型固体撮像装置１００の断面図であり、図１５（ｂ）は、本発明の第３の実施の形態に係る裏面照射型固体撮像装置１００の平面図である。

本実施の形態が第２の実施の形態と異なる点は、ロジック回路領域１００ｃの第２の主面１ｂ側も、アナログ領域１００ｂの第２の主面１ｂ側と同様に、膜厚３００〜８００ｎｍの金属層５０が形成されており、この金属層５０は接地されている点である。

つまり、ロジック回路領域１００ｃは、第１の主面１ａから第２の主面１ｂに到達するように形成された第１のＰ型領域３０ｃと、第１のＰ型領域３０ｃの第２の主面１ｂの少なくとも一部に形成された金属層５０と、第１のＰ型領域３０ｃの第１の主面１ａ側の一部に形成された第２のＮ型領域と、金属層５０と電気的に接続されるＶＳＳ用パッド１０１ｃとを有し、第１のＰ型領域にはＮＭＯＳＦＥＴが、第２のＮ型領域にはＰＭＯＳＦＥＴが、それぞれ適宜形成されている。

以上の構成により、画素領域１００ａや、アナログ領域１００ｂ、ロジック回路領域１００ｃなどの周辺回路の裏面側も接地することが可能になるため、第２の実施の形態における効果と同様の効果を得ることができる。これに加え、アナログ回路領域１００ｂやロジック回路領域１００ｃの第２の主面１ｂ側は金属層５０により覆われているので、第２の主面１ｂ側から入射された光がアナログ領域１００ｂ及びロジック領域１００ｃ内に入りにくくなり、光電変換による余剰な電子に起因するトランジスタ特性の劣化を低減することができる。

なお、上述した本実施の形態ではカラーフィルタ１３は画素領域１００ａのみに形成したが、アナログ回路領域１００ｂやロジック回路領域１００ｃに形成してもよい。また、遮光膜１５もが祖領域１００ａのみに形成したが、アナログ回路領域１００ｂやロジック回路領域１００ｃに形成してもよい。これにより、アナログ回路領域１００ｂやロジック回路領域１００ｃからの暗電流や混色などを低減することができる。

また、上述した実施の形態では、ＳＯＩ基板上にＮ型のエピタキシャル層である半導体層１を形成したが、この限りではない。例えば、ＳＯＩ基板は用いずに、Ｎ型のシリコン基板を用いてもよい。

また、上述した実施の形態では、接地のためスパッタリングにより金属層５０を形成したが、金属層５０はシリサイドでもよい。

また、一般に裏面照射型固体撮像装置を使用したモジュールは、第１の主面側に形成された拡散層（ソース／ドレイン）と、モジュール外部の接地電極とが、支持基板を貫通するように形成されたビアを介して電気的に接続されることで接地が取られる。

一方、本発明による裏面照射型固体撮像装置を使用したモジュールは、図１６に示すように、パッケージ３０３上に設置されパッケージ３０３とボンディングワイヤ２０２を介して電気的に接続された裏面照射型固体撮像装置が、レンズユニット３００の下のカバーガラス３０１の下に配置されることで構成される。

そして、第２の主面１ｂ側に広範囲に形成された金属層５０と、モジュール外部の接地電極とが、半導体層１を貫通するように形成されたビア５６を介して電気的に接続されることで接地を取る。

そのため、本発明による裏面照射型固体撮像装置は、第２の主面１ｂ側に広範囲に接地を取ることができ、より接地を安定させることができる。また、支持基板にビアを貫通させる工程が不要であり、製造工程を短縮できる。

第１の実施の形態に係る裏面照射型固体撮像装置の断面図である。 第１の実施の形態に係る裏面照射型固体撮像装置の平面図である。 第１の実施の形態に係る裏面照射型固体撮像装置の断面図である。 第１の実施の形態に係る裏面照射型固体撮像装置の断面図である。 第１の実施の形態に係る裏面照射型固体撮像装置の断面図である。 第１の実施の形態に係る裏面照射型固体撮像装置の製造方法を説明する図である。 第１の実施の形態に係る裏面照射型固体撮像装置の製造方法を説明する図である。 第１の実施の形態に係る裏面照射型固体撮像装置の製造方法を説明する図である。 第１の実施の形態に係る裏面照射型固体撮像装置の製造方法を説明する図である。 第１の実施の形態に係る裏面照射型固体撮像装置の製造方法を説明する図である。 第２の実施の形態に係る裏面照射型固体撮像装置の断面図である。 第２の実施の形態に係る裏面照射型固体撮像装置の平面図である。 第１の実施の形態に係る裏面照射型固体撮像装置の断面図である。 第２の実施の形態に係る裏面照射型固体撮像装置の製造方法を説明する図である。 第２の実施の形態に係る裏面照射型固体撮像装置の断面図及び平面図である。 本発明に係る裏面照射型固体撮像装置のモジュール図である。

符号の説明

１ 半導体層
１ａ 第１の主面（表面）
１ｂ 第２の主面（裏面）
７ シリコン酸化膜
１０ 受光部
１１ 第１のＰ型シールド層
１２ 第２のＰ型シールド層
１３ カラーフィルタ
１４ マイクロレンズ
１５ 遮光膜
１６ オプティカルブラック部
１７ ＶＳＳ電極
１７ａ ＶＳＳ配線
１８ ＶＤＤ電極
１８ａ ＶＤＤ配線
１９ａ、ｂ、ｃ ゲート絶縁膜
２０ａ、ｂ、ｃ ゲート電極
２１ａ、ｂ、ｃ Ｎ型のソース／ドレイン
２２ｂ、ｃ Ｐ型のソース／ドレイン
２３ｂ、ｃ 素子分離絶縁膜
３０ａ、３０ｂ、３０ｃ 第１のＰ型領域
３１ａ、３１ｂ、３１ｃ 第２のＰ型領域
３２ｃ 第１のＮ型領域
３３ｂ、３３ｃ 第２のＮ型領域
５０ 金属層
５１ 平坦化層
５２ 配線層
５３ 層間絶縁膜
５５ 支持基板
５６ ビア
６０ レジスト
６０ａ 開口部
１００ 裏面照射型固体撮像装置
１００ａ 画素領域
１００ｂ アナログ回路領域
１００ｃ ロジック回路領域
１０１ パッド
１０１ａ、１０１ｂ、１０１ｃ ＶＳＳ用パッド
２００ ＳＯＩ基板
２００ａ 半導体基板
２００ｂ ＢＯＸ層
２００ｃ ＳＯＩ層
３００ レンズユニット
３０１ パッケージ
３０２ カバーガラス
３０３ ボンディングワイヤ

Claims (7)

1. 第１主面と前記第１主面と相対向する第２主面を有し、かつ、画素領域及び周辺回路領域を有する第１導電型の半導体層と、
   前記周辺回路領域の前記第１主面から前記第２主面に到達するように形成された第２導電型の第１不純物層と、
   前記第２導電型の第１不純物層の前記第２主面の少なくとも一部に形成された第１金属層と、
   前記第１金属層と電気的に接続された第１接地電極と、
   前記画素領域に形成された受光部と、
   前記画素領域の第２主面上に、前記受光部に対応するように設けられたマイクロレンズと、
   を具備することを特徴とする裏面照射型固体撮像装置。
2. 前記周辺回路領域は、前記第２導電型の第１不純物層の第１主面側の一部に形成された第１導電型の第１不純物層を更に有し、
   前記第１導電型の第１不純物層には第２導電型のＭＯＳＦＥＴが
   前記第２導電型の第１不純物層には第１導電型のＭＯＳＦＥＴが、
   それぞれ適宜形成されたアナログ回路領域であることを特徴とする請求項１に記載の裏面照射型固体撮像装置。
3. 前記画素領域は、前記第１主面から前記第２主面に到達するように、かつ、前記受光部を囲むように形成された第２導電型の第２不純物層と、
   前記第２導電型の第２不純物層の前記第２主面の少なくとも一部に形成された第２金属層と、
   前記第２金属層と電気的に接続される第２接地電極とを、
   更に具備することを特徴とする請求項１又は２に記載の裏面照射型固体撮像装置。
4. 前記周辺回路領域は、ロジック回路領域を更に有し、
   前記ロジック回路領域は、前記第１主面側に形成された第１導電型の第２不純物層と、
   前記第１導電型の第２不純物層を囲み、かつ、前記第１主面から前記第２主面に到達するように形成された第２導電型の第３不純物層と、
   前記第１導電型の第２不純物層の第１主面側の一部に形成された第２導電型の第４不純物層と、
   前記第２導電型の第３不純物層の前記第２主面の少なくとも一部に形成された第３金属層と、
   前記第３金属層と電気的に接続される第３接地電極とを有し、
   前記第１導電型の第２不純物層には第２導電型のＭＯＳＦＥＴが、
   前記第２導電型の第４不純物層には第１導電型のＭＯＳＦＥＴが、
   それぞれ適宜形成されていることを特徴とする請求項３に記載の裏面照射型固体撮像装置。
5. 前記第１乃至第３金属層と、前記第１乃至第３接地電極とは、それぞれ、前記第１乃至第３金属層を貫くように形成されたビアを介して電気的に接続されることを特徴とする請求項４に記載の裏面照射型固体撮像装置。
6. 前記第２接地電極は、前記第２導電型の第２不純物層の第２主面側を覆うように、メッシュ状に形成されることを特徴とする請求項３又は５に記載の裏面照射型固体撮像装置。
7. 前記周辺回路領域は、ロジック回路領域を更に有し、
   前記ロジック回路領域は、前記第１主面から前記第２主面に到達するように形成された第２導電型の第３不純物層と、
   前記第２導電型の第３不純物層の前記第２主面の少なくとも一部に形成された第３金属層と、
   前記第２導電型の第３不純物層の前記第１主面側の一部に形成された第１導電型の第２不純物層と、
   前記第３金属層と電気的に接続される第３接地電極とを有し、
   前記第１導電型の第２不純物層には第２導電型のＭＯＳＦＥＴが、
   前記第２導電型の第３不純物層には第１導電型のＭＯＳＦＥＴが、
   それぞれ適宜形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の裏面照射型固体撮像装置。

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