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KR100610481B1 - 수광영역을 넓힌 이미지센서 및 그 제조 방법 - Google Patents

수광영역을 넓힌 이미지센서 및 그 제조 방법 Download PDF

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KR100610481B1
KR100610481B1 KR1020040115972A KR20040115972A KR100610481B1 KR 100610481 B1 KR100610481 B1 KR 100610481B1 KR 1020040115972 A KR1020040115972 A KR 1020040115972A KR 20040115972 A KR20040115972 A KR 20040115972A KR 100610481 B1 KR100610481 B1 KR 100610481B1
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박상균
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매그나칩 반도체 유한회사
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Abstract

본 발명은 이미지센서 칩에서 차지하는 수광영역을 최대한 확보할 수 있는 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1기판에 배치된 수광소자와 제2기판에 배치된 주변회로가 3차원 구조로 집적된 이미지센서에 있어서, 상기 제1기판과 상기 제2기판은 각각의 전면에 배치된 본딩 패드를 통해 접합되고, 접합 시 상기 제1기판의 배면이 위로 배치되며, 상기 제1기판의 배면 최상부에 마이크로렌즈가 구비된 것을 특징으로 하는 이미지센서를 제공한다.
또한, 본 발명은, 제1기판 내부에 제1절연막을 형성하는 단계; 상기 제1절연막 상의 상기 제1기판에 에피층을 형성하는 단계; 상기 에피층 내에 포토다이오드를 형성하는 단계; 상기 포토다이오드와 인접한 상기 에피층에 트랜스퍼 트랜지스터를 형성하는 단계; 상기 트랜스퍼 트랜지스터 상부에 제1본딩 패드를 형성하는 단계; 제2기판에 복수의 트랜지스터를 형성하는 단계; 상기 제2기판 내부로 확장된 연결부를 형성하는 단계; 상기 연결부와 접속된 제2본딩 패드를 형성하는 단계; 상기 제1본딩 패드와 상기 제2본딩 패드가 서로 대응하도록 상기 제1기판과 상기 제2기판의 전면을 접합시키는 단계; 상기 제2기판의 배면에서 상기 연결부와 접속되도록 입출력 패드를 형성하는 단계; 상기 제1기판의 배면에서 상기 제1절연막이 노출되도록 상기 제1기판의 배면을 제거하는 단계; 및 상기 제1절연막 상부에 마이크로렌즈를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
이미지센서, SOI(Silicon On Insulator), 본딩 패드, 입출력 패드, 연결부.

Description

수광영역을 넓힌 이미지센서 및 그 제조 방법{IMAGE SENSOR WITH ENLARGED PHOTO DETECTING AREA AND METHOD FOR FABRICATION THEREOF}
도 1은 CMOS 이미지센서의 칩 레이아웃을 도시한 블럭도.
도 2는 유닛 픽셀을 개략적으로 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정을 도시한 단면도.
도 4는 본 발명의 일실시예에 따른 이미지센서의 단위화소를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
101, 108, 110, 203, 205 : 절연막 102 : 에피층
103, 104 : 포토다이오드용 불순물 영역 PD : 포토다이오드
105, 106, 202 : 소스/드레인 영역 107, 201 : 게이트전극
109, 204a. 204b : 연결부 112 : 칼라필터 어레이
111a ∼ 111c, 206a ∼ 206c : 본딩 패드 113 : 오버코팅 레이어
114 : 마이크로렌즈 115 : 렌즈 보호막
200 : 제2기판 207 : 입출력 패드
208 : 보호막
본 발명은 이미지센서에 관한 것으로 특히, 3차원 집적 구조의 고성능 CMOS 이미지센서의 구조 및 그 제조 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체 소자이다. 이 중에서 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다.
반면, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하며, 화소 수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
도 1은 CMOS 이미지센서의 칩 레이아웃(Layout)을 도시한 블럭도이다.
도 1을 참조하면, 칩 중앙에 픽셀 어레이부(10)가 배치되고, 로 드라이버(15, Row driver)와 칼럼 드라이버(14, Column driver)가 각각 픽셀 어레이(10)의 로 및 칼럼 방향 배치되어 있으며, 픽셀 어레이부(10)와 칼럼 드라이버(14) 사이에 CDS(Corelated Data Sampling)부(13)가 배치되고, 로 드라이버(15)와 대향되는 픽 셀 어레이(10)의 로 방향에 ADC(Analog to Digital Converter)부(11)와, PGA(Programmable Gain Amplifier)부(12)가 배치되며, 로 드라이버(15)의 측면 및 픽셀 어레이부(10)의 상부까지 확장된 형태로 디지털 콘트롤 블럭(16, Digital control block)이 배치된다. 칩의 외곽을 따라 복수의 패드(17)가 위치하며, 패드(17)는 각 블럭과 연결된다.
상기한 도 1의 구조에서 픽셀 어레이부(10)를 수광영역이라고 하면, 그 외의 영역을 주변영역이라고 칭한다. 도 1과 같은 칩의 구성에 의해 칩 면적 당 픽셀 어레이부(10)의 면적은 40% 내외로 한정된다.
또한, 고화질을 이루기 위해 픽셀 사이즈가 감소하게 되고, 이에 따라 하나의 수광 소자에서 받아들일 수 있는 빛의 양이 감소한다. 빛의 양의 감소는 노이즈 증가에 따른 이미지 손실의 위험성을 증가시켜 화질을 열화시키는 원인이 된다.
도 2는 유닛 픽셀을 개략적으로 도시한 단면도이다.
도 2를 참조하면, 고농도의 P형(P++) 영역과 에피층(P-epi)이 적층된 구조를 갖는 기판(SUB)에 국부적으로 필드산화막(Fox)이 형성되어 있으며, 기판(SUB) 상에는 트랜스퍼 트랜지스터(도시하지 않음)를 포함한 복수의 트랜지스터(Tr)가 형성되어 있으며, 예컨대, 트랜스퍼 게이트의 일측에 얼라인된 기판(SUB)의 표면 하부에 깊은 이온주입에 의한 N영 영역(도시하지 않음)과 기판(SUB)의 표면과 접하는 영역에 위치한 P형 영역(도시하지 않음)으로 이루어진 포토다이오드(PD)가 형성되어 있다. 도면에 도시되지는 않았지만, 이 경우 트랜스퍼 게이트의 타측에 얼라인된 기판(SUB)의 표면 하부에 이온주입에 의한 고농도 N형(N+)의 플로팅 확산영역이 형성 된다.
포토다이오드(PD) 및 트랜스퍼 게이트가 형성된 전면에 메탈라인 형성 전 절연막(Pre-Metal Dielectric, 도시하지 않음)과 제1메탈라인(M1)과 제2메탈라인(M2) 및 메탈라인 간 절연막(Inter-Metal Dielectric-1; 이하 IMD라 함)이 형성되어 있다.
제1 및 제2메탈라인(M1, M2)은 전원라인 또는 신호라인과 단위화소 및 로직회로를 접속시키기 위한 것으로, 포토다이오드(PD) 이외의 영역에 빛이 입사하는 것을 방지하기 위한 쉴드의 역할을 동시에 한다.
아울러, 여기서는 제2메탈라인(M2)이 최종 메탈라인인 것으로 나타나 있으나, 그 이상의 메탈라인을 포함하는 경우도 존재한다.
제2메탈라인(M2) 상에는 하부 구조의 보호(Passivation)를 위한 보호막(Passivation Layer; 이하 PL이라 함)이 형성되어 있으며, PL 상에는 제2메탈라인(M2) 형성에 따라 발생된 단차를 줄이기 위한 제1오버코팅 레이어(Over Coating Layer; 이하 OCL1이라 함)가 형성되어 있다. 여기서, PL은 통상 질화막/산화막의 2중 구조를 갖는다.
OCL1 상에는 각 단위화소 별로 RGB 색상 구현을 위한 칼라필터 어레이(Color Filter Array; 이하 CFA라 함)가 형성되어 있다.
통상의 빛의 3원색인 R(Red)G(Green)B(Blue)를 사용하나, 이외에도 보색인 옐로우(Y; Yellow), 마젠타(Magenta; Mg), 시안(Cyan; Cy)을 사용할 수 있다.
CFA 상에는 마이크로렌즈 형성시 공정 마진 확보를 위한 제2오버코팅 레이어 (이하 OCL2라 함)가 형성되어 있다.
ML 상에는 ML이 긁히거나 파손되는 것을 방지하기 위한 보호막이 형성되나, 여기서는 생략하였다.
상기한 도 2의 구조에서 알 수 있듯이 하나의 픽셀 내에서도 집을 수광하는 부분이 전체의 공간을 차지하지 못하므로 실제 이미지센서의 칩 면적 대비 빛 수광영역이 차지하는 면적이 더욱 줄어들게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 이미지센서 칩에서 차지하는 수광영역을 최대한 확보할 수 있는 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1기판에 배치된 수광소자와 제2기판에 배치된 주변회로가 3차원 구조로 집적된 이미지센서에 있어서, 상기 제1기판과 상기 제2기판은 각각의 전면에 배치된 본딩 패드를 통해 접합되고, 접합 시 상기 제1기판의 배면이 위로 배치되며, 상기 제1기판의 배면 최상부에 마이크로렌즈가 구비된 것을 특징으로 하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1기판 내부에 제1절연막을 형성하는 단계; 상기 제1절연막 상의 상기 제1기판에 에피층을 형성하는 단계; 상 기 에피층 내에 포토다이오드를 형성하는 단계; 상기 포토다이오드와 인접한 상기 에피층에 트랜스퍼 트랜지스터를 형성하는 단계; 상기 트랜스퍼 트랜지스터 상부에 제1본딩 패드를 형성하는 단계; 제2기판에 복수의 트랜지스터를 형성하는 단계; 상기 제2기판 내부로 확장된 연결부를 형성하는 단계; 상기 연결부와 접속된 제2본딩 패드를 형성하는 단계; 상기 제1본딩 패드와 상기 제2본딩 패드가 서로 대응하도록 상기 제1기판과 상기 제2기판의 전면을 접합시키는 단계; 상기 제2기판의 배면에서 상기 연결부와 접속되도록 입출력 패드를 형성하는 단계; 상기 제1기판의 배면에서 상기 제1절연막이 노출되도록 상기 제1기판의 배면을 제거하는 단계; 및 상기 제1절연막 상부에 마이크로렌즈를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은 하나의 기판 예컨대, SOI(Silicon On Insulator) 기판에서는 수광 소자 만을 배치하고, 다른 기판에는 이를 구동하기 위한 디지털 블럭과 ADC 등 주변회로를 배치한다. 이 두 기판은 깊은 콘택(Deep contact)을 통해 웨이퍼 레벨의 3차원 집적 구조를 이룬다. 이와 같이 적층된 이미지센서 칩은 한 쪽 면이 거의 100%의 수광 영역을 포함하므로 픽셀 사이즈 감소에 따른 특성 저하를 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 4는 본 발명의 일실시예에 따른 이미지센서의 단위화소를 도시한 단면도이다.
본 발명의 CMOS 이미지세서는, SOI로 구현된 절연막(101)과, 절연막(101) 상에 제공된 칼라필터 어레이(112, CFA)와, 칼라필터 어레이(112) 상에 제공된 오버코팅 레이어(113)와, 오버코팅 레이어(113) 상에 제공된 마이크로렌즈(114, ML)와 마이크로렌즈(114) 상에 제공된 렌즈 보호막(115)과, 절연막(101) 하부에 배치되며 서로 다른 두 도전영역(103, 104)으로 이루어진 포토다이오드(PD)와, 포토다이오드(PD)의 하측 도전영역(104)과 맞닿은 불순물 영역(105) 예컨대, 소스 영역과, 불순물 영역(105)과 이격되어 배치된 불순물 영역(106)과, 불순물 영역 105와 106을 각각 소스 및 드레인으로 하는 게이트전극(107)을 구비한다. 게이트전극(107)과 불순물 영역 105 및 106은 트랜스퍼 트랜지스터(Rx)를 이룬다. 포토다이오드(PD)와 불순물 영역(105, 106)은 에피층(102)에 위치되어 있다.
트랜스터 트랜지스터(Tx) 하부에는 절연막(108)이 형성되어 있으며, 절연막(108)을 관통하여 불순물 영역(106)에 전기적으로 접속된 연결부(109)가 형성되어 있으며, 절연막(108)과 연결부(109) 하부에는 절연막(110)이 배치되어 있으며, 절연막(110)을 관통하여 연결부(109) 등에 접속된 메탈라인(111a ∼ 111c)이 배치되어 있다.
절연막(110)으로부터 마이크로렌즈(114) 까지는 수광영역을 나타내는 바, 수광부는 칩 전체의 거의 전면에 배치된다.
반면, 수광 소자를 구동하기 위한 주변회로는 다른 기판(200)을 통해 집적되고, 메탈라인(111a ∼ 111c)과 서로 대향하는 메탈라인(206a ∼ 206c)을 통해 접속된다. 주변회로부는 제2기판(200) 상에 형성된 게이트전극(201)과, 게이트전극(201)과 얼라인되도록 제2기판(200) 하부에 배치된 소스/드레인 영역(202)과 게이트전극(201) 상에 제공된 절연막(203)과 절연막을 관통하여 소스/드레인(202)에 접속된 연결부(204a)를 포함하며, 연결부(204a)는 메탈라인(206a ∼ 206c)과 접속되며, 메탈라인(206a ∼ 206c)은 절연막(205)에 의해 둘러 쌓여 있다.
절연막(203)과 제2기판(200)을 관통하는 연결부(204b)를 통해 메탈라인(206c)와 제2기판(200)의 반대편에서 접속된 패드(207)가 배치되어 있으며, 패드는 보호막(208)에 의해 둘러 쌓여 있다.
도 4의 구조는 서로 다른 두 기판에 각각 수광소자와 주변회로를 분리하여 형성하고, 포토다이오드(PD)와 가까운 부분이 전면에 위치하도록 수광소자가 형성된 기판분을 뒤집어서 주변회로가 형성된 기판과 3차원 집적시키고, 포토다이오드와 가까운 부분에 칼라필터 어레이와 마이크로렌즈를 형성하고, 그 대향하는 부분에 패드를 형성함으로써 완성된다.
따라서, 칩 전면에 수광소자를 배치할 수 있어, 픽셀 사이즈 감소에 따른 수광영역 감소와 이에 따른 화질 열화를 방지할 수 있다.
이하에서는, 상기한 구성을 갖는 이미지센서 제조 공정을 살펴본다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 제1기판(100)이 SOI 구조를 갖도록 제1기판(100) 내부에 절연막(101)을 형성한다. 절연막(101)은 산화막 계열을 사용하여 0.3㎛ ∼ 10㎛의 두께로 형성한다.
에피택셜 성장(Epitaxial growth) 공정을 실시하여 절연막(101) 상의 제1기판(100)에 에피층(102)을 형성한다. 에피층(102)은 0.3㎛ ∼ 10㎛의 두게로 형성한다.
이하에서는, 에피층(102)이 P형의 도전형인 경우를 예로 하여 설명한다.
에피층(102)에 P형 및 N형의 전도영역(103, 104)이 적층된 구조의 포토다이오드(PD)를 형성한다. P형 및 N형의 전도영역(103, 104)은 이온주입 또는 증착과 상장 등의 방식을 이용하여 형성할 수 있다.
P형 전도영역(103)은 50Å ∼ 1000Å의 두께로 형성하는 것이 바람직하다.
에피층(102) 상에 게이트전극(107)을 형성하고 그 양측의 에피층(102) 하부에 소스/드레인의 불순물 영역(105, 106)을 형성한다.
포토다이오드(PD)로부터 생성된 광전하의 이동을 위해 N형 전도영역(104)과 불순물 영역(105)의 일부가 중복되도록 형성한다.
게이트전극(107)과 불순물 영역(105, 106)은 포토다이오드(PD)로부터 생성된 광전하를 플로팅 확산영역의 역할을 하는 불순물 영역(106)으로 전달하는 역할을 하는 트랜스퍼 트랜지스터(Tx)를 이룬다.
트랜스퍼 트랜지스터(Tx) 상에 절연막(108)을 형성한다. 절연막(108)은 산화막 계열의 절연성 물질막이다.
절연막(108)을 선택적으로 식각하여 불순물 영역(106)을 노출시킨 후, 불순물 영역(106)에 전기적으로 접속된 연결부(109)를 형성한다.
연결부(109)는 플로팅 확산영역으 역할을 하는 불순물 영역(106)에 축적된 광 전하를 주변회로 측으로 전달하기 위한 것이다.
연결부는 Ti, TiN, TiW 등을 단독 또는 적층하여 사용하며, 100Å ∼ 1000Å의 두께로 형성한다.
연결부(109) 상에 연결부(109)와 전기적으로 접속되며 주변회로부와 접속될 Cu 본딩 패드(111a ∼ 111c)를 절연막(110)에 둘러싸이도록 형성한다.
Cu 본딩 패드(111a ∼ 111c)는 0.1㎛ ∼ 1.0㎛의 두께로 형성한다.
Cu 본딩 패드(111a ∼ 111c)는 다마신 공정을 통해 형성할 수도 있고, 통상의 리소그라피 공정을 통해 형성할 수도 있다.
도 3a를 통해 3차원 집적 이전의 수광소자 형성 공정은 완료된다.
이어서, 도 3b에 도시된 바와 같은 3차원 집적 이전의 주변회로 형성 공정을 실시한다.
제2기판(200)에 주변회로를 이루는 각종 소자를 형성하는 바, 여기서는 트랜지스터만을 나타낸다.
제2기판(200) 상에 게이트전극(201)을 형성한 디음, 게이트전극(201)에 얼라인되도록 제2기판(200) 표면 하부에 소스/드레인 등의 불순물 영역(202)을 형성한다.
트랜지스터 형성 공정이 완료된 제2기판(200) 전면에 절연막(203)을 형성한 다.
절연막(203)과 제2기판(200)을 식각하여 깊은 콘택홀을 형성한다. 이 때, 콘택홀은 그 지름이 1㎛ ∼ 5㎛, 그 깊이가 5㎛ ∼ 50㎛가 되도록 한다.
깊은 콘택홀을 매립하는 연결부로 W을 주로 사용하는 바, 절연성 W 라이너(Liner)로서 질화막과 산화막을 스텝커버리지가 30% 이상이 되도록 각각 100Å ∼ 3000Å의 두께로 형성한다.
W 라이너로서 Ti, TiN, TiW의 단독 또는 이들의 조합을 이용하여 100Å ∼ 1000Å의 두께로 형성할 수 있다. 여기서, 라이너는 도시되지 않고 있다.
라이너 상에 W을 0.1㎛ ∼ 1.5㎛의 두께로 증착하고, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 평탄화된 연결부(204b)를 형성한다.
이어서, 절연막(203)을 선택적으로 식각하여 소스/드레인(202) 및 게이트전극(201)과 같이 전기적 접속이 필요한 부분을 노출시킨 후, 노출된 부분에 W 등을 매립하여 연결부(204a)를 형성한다.
연결부 204a 및 204b 상에 연결부(204a, 204b)와 전기적으로 접속되며 수광소자와 접속될 Cu 본딩 패드(206a ∼ 206c)를 절연막(205)에 둘러싸이도록 형성한다.
Cu 본딩 패드(206a ∼ 206c)는 0.3㎛ ∼ 2.0㎛의 두께로 형성한다.
Cu 본딩 패드(206a ∼ 206c)는 다마신 공정을 통해 형성할 수도 있고, 통상의 리소그라피 공정을 통해 형성할 수도 있다.
후속 접합시 용이하게 하기 위해 절연막(205)을 일부 리세스시키는 것이 바람직하다. 이 때, 리세스 깊이는 0.1㎛ ∼ 1.0㎛ 정도가 바람직하며, 건식 또는 습식의 방식을 이용할 수 있다.
도 3b의 공정 결과 3차원 집적 이전의 주변회로 형성 공정이 완료된다.
도 3c에 도시된 바와 같이, 수광소자가 형성된 제1기판(100)과 주변회로가 형성된 제2기판(200)이 서로 전면을 마주하도록 본딩한다.
이 때, 각각의 Cu 본딩 패드 111a ∼ 111c와 206a ∼ 206c가 각각 대응하도록 한 후, 300℃ ∼ 600℃의 온도에서 열처리를 실시함으로써, 두 기판(100, 200) 간의 접합이 이루어진다.
두 기판(100, 200)을 접합 시 제1기판(100)의 배면이 상부에 위치하도록 한다. 이는 제1기판(100)의 배면 부분에 포토다이오드(PD)가 위치하며, 이 상부에 마이크로렌즈가 형성되기 때문이다.
도 4에 도시된 바와 같이, 제2기판(200) 배면을 일부 제거하여 연결부(204b)가 노출되도록 한다. 이 때, 식각되는 제2기판(200)의 배면 두께는 남는 제2기판(200)의 두께가 5㎛ ∼ 50㎛ 정도 남도록 함으로써 정해진다.
이 때, 기계적인 연마(Mechanical grinding)와 CMP 공정을 이용할 수 있다. 노출된연결부(204b)에 접속되도록 입출력 패드(207)를 형성한 후, 입출력 패드(207) 상부만을 오픈시키고 다른 부분은 감싸는 보호막(208)을 형성한다.
이어서, 제1기판(100)의 배면을 모두 제거하여 절연막(101)이 노출되도록 한다. 이 때, 물리적 연마 또는 습식 식각 방식을 이용한다.
절연막(101)의 평탄도 및 막 두께의 균일도가 최초 SOI 구조의 기판 형성시의 제1기판(100)의 균일도에서 ±10% 이상 증가하지 않도록 한다.
절연막(101) 상에 칼라필터 어레이(112)를 형성한 후, 칼라필터 어레이(112) 상에 오버코팅 레이어(113)를 형성한다.
이어서, 포토레지스트를 도포한 후 열처리를 실시하면, 포토레지스트가 녹으면서 포토레지스트의 표면 장력에 의해 볼록한 모양의 마이크로렌즈(114)가 형성된다.
마이크로렌즈(114) 상에 렌즈 보호막(115)을 형성한다. 렌즈 보호막(115)은 고온 공정시 마이크로렌즈(114)의 변형이 발생하므로 렌즈 보호막(115)으로는 LTO(Low Temperature Oxide)막을 주로 사용한다. LTO막은 300℃ 이하의 온도에서 형성한다.
복수의 메탈라인 없이 포토다이오드(PD)와 마이크로렌즈(114) 사이에 절연막(101)과 칼라필터 어레이(112) 및 오버코팅 레이어(113) 만이 존재하므로 초점 더리 확보가 용이하고, 광 감소 분을 줄일 수 있다.
제2기판(200)의 입출력 패드(207)에 BGA(Ball Grid Array) 방법 또는 일반적인 패키지(Package) 방법을 이용하여 패키지를 실시함으로써, 이미지센서 칩 형성 공정이 완료된다.
전술한 바와 같이 이루어지는 본 발명은, 3차원 집적 구조로 이미지센서를 구현함으로써, 이미지센서 칩 전면을 수광소자로 구현할 수 있어 광 특성을 극대화 할 수 있으며, 마이크로렌즈와 포토다이오드 사이의 거리를 줄여 광 감소 분을 최소화하여 광 효율 또한 증가시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 상기한 본 발명의 실시예에서는 CMOS 이미지센서를 그 예로 하였으마, 이외에도 수광부와 마이크로렌즈를 갖는 모든 이미지센서에도 적용이 가능하다.
아울러, 본 발명의 실시예에서는 웨이퍼 레벨의 3차원 집적 구조의 이미지센서를 구현하였으나, 절연막의 접합을 통한 웨이퍼 레벨의 3차원 집적 구조 및 칩간의 멀티 스택 구조와 칩과 웨이퍼 간의 멀티 스택 구조 또는 SIP(System In Package) 방식에도 적용이 가능하다.
상술한 본 발명은, 칩 면적 전체를 수광 면적으로 확보하고 마이크로렌즈와 포토다이오드 사이의 거리를 줄여 광효율을 증가시킴으로써, 이미지 센서의 성능을 크게 높일 수 있는 효과가 있다.

Claims (16)

  1. 제1기판에 배치된 수광소자와 제2기판에 배치된 주변회로가 3차원 구조로 집적된 이미지센서에 있어서,
    상기 제1기판과 상기 제2기판은 각각의 전면에 배치된 본딩 패드를 통해 접합되고, 접합 시 상기 제1기판의 배면이 위로 배치되며, 상기 제1기판의 배면 최상부에 마이크로렌즈가 구비된 것을 특징으로 하는 이미지센서.
  2. 제 1 항에 있어서,
    상기 제1기판은,
    SOI(Silicon On Insulator) 구조를 이루는 절연막과,
    상기 절연막과 상기 마이크로렌즈 사이에 게재된 칼라필터 어레이와,
    상기 절연막 하부에 배치된 포토다이오드와,
    상기 포토다이오드와 상기 본딩 패드 사이에 배치된 트랜스퍼 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지센서.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2기판은,
    상기 제2기판과 상기 본딩 패드 사이에 배치된 복수의 트랜지스터와,
    상기 제2기판을 관통하여 상기 본딩 패드와 접속된 연결부와,
    상기 제2기판의 배면에 배치되며, 상기 연결부에 전기적으로 접속된 입출력 패드를 더 포함하는 것을 특징으로 하는 이미지센서.
  4. 제 1 항에 있어서,
    상기 절연막은 산화막 계열이며, 0.3㎛ 내지 10㎛의 두께인 것을 특징으로 하는 이미지센서.
  5. 제 1 항에 있어서,
    상기 본딩 패드는 Cu를 포함하는 것을 특징으로 하는 이미지센서.
  6. 제 3 항에 있어서,
    상기 연결부는, 그 지름이 1㎛ 내지 5㎛이며, 길이가 5㎛ 내지 50㎛인 것을 특징으로 하는 이미지센서.
  7. 제1기판 내부에 제1절연막을 형성하는 단계;
    상기 제1절연막 상의 상기 제1기판에 에피층을 형성하는 단계;
    상기 에피층 내에 포토다이오드를 형성하는 단계;
    상기 포토다이오드와 인접한 상기 에피층에 트랜스퍼 트랜지스터를 형성하는 단계;
    상기 트랜스퍼 트랜지스터 상부에 제1본딩 패드를 형성하는 단계;
    제2기판에 복수의 트랜지스터를 형성하는 단계;
    상기 제2기판 내부로 확장된 연결부를 형성하는 단계;
    상기 연결부와 접속된 제2본딩 패드를 형성하는 단계;
    상기 제1본딩 패드와 상기 제2본딩 패드가 서로 대응하도록 상기 제1기판과 상기 제2기판의 전면을 접합시키는 단계;
    상기 제2기판의 배면에서 상기 연결부와 접속되도록 입출력 패드를 형성하는 단계;
    상기 제1기판의 배면에서 상기 제1절연막이 노출되도록 상기 제1기판의 배면을 제거하는 단계; 및
    상기 제1절연막 상부에 마이크로렌즈를 형성하는 단계
    를 포함하는 이미지센서 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1절연막은 산화막 계열이며, 0.3㎛ 내지 10㎛의 두께인 것을 특징으로 하는 이미지센서 제조 방법.
  9. 제 7 항에 있어서,
    상기 제1 및 제2본딩 패드는 Cu를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  10. 제 7 항에 있어서,
    상기 연결부는, 그 지름이 1㎛ 내지 5㎛이며, 길이가 5㎛ 내지 50㎛인 것을 특징으로 하는 이미지센서 제조 방법.
  11. 제 9 항에 있어서,
    상기 제1기판과 상기 제2기판의 전면을 접합시키는 단계는, 300℃ 내지 600℃의 온도에서 실시하는 것을 특징으로 하는 이미지센서 제조 방법.
  12. 제 7 항에 있어서,
    상기 입출력 패드를 형성하는 단계는,
    상기 제2기판의 배면에서 상기 연결부가 노출되도록 상기 제2기판의 배면을 제거하는 단계와,
    상기 노출된 연결부와 접속되도록 입출력 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  13. 제 12 항에 있어서,
    상기 제2기판의 배면을 제거하는 단계에서 상기 제2기판이 5㎛ 내지 50㎛의 두께가 남도록 하는 것을 특징으로 하는 이미지센서 제조 방법.
  14. 제 12 항에 있어서,
    상기 제2기판의 배면을 제거하는 단계에서, 기계적 연마 또는 화학기계적연마 방식을 이용하는 것을 특징으로 하는 이미지센서 제조 방법.
  15. 제 7 항에 있어서,
    상기 제2본딩 패드를 형성하는 단계는,
    상기 연결부 상에 제2절연막을 형성하는 단계와,
    상기 제2절연막을 선택적으로 식각하여 상기 연결부를 노출시키는 단계와,
    상기 노출된 연결부에 접속되며, 상기 제2절연막과 평탄화되도록 제2본딩 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2본딩 패드를 형성하는 단계 후,
    상기 제2절연막을 0.1㎛ 내지 1㎛ 리세스 시키는 단계를 더 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
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