JP5055026B2 - 撮像素子、撮像素子の製造方法、及び、撮像素子用の半導体基板 - Google Patents

Description

本発明は、入射した光を光電変換することで信号電荷を生成する撮像素子に関し、混色を低減することができる撮像素子、撮像素子の製造方法、及び、撮像素子用の半導体基板に関する。

現在、下記特許文献１等に示すように、量子効率や開口率を重視する特定の応用分野でのみ利用されていた裏面照射型の固体撮像装置が、デジタルカメラやデジタルビデオカメラ等の民生用撮像機器に利用することが提案されている。

裏面照射型の撮像素子の最大の特徴は、量子効率を大きくすることによって、光学感度を向上することができる点にある。これは、裏面入射構造が、表面入射構造のように光が入射する側に入射光を遮る構造物がなく、開口率を大きくすることができ、また、光電変換部を十分に厚く設計して入射光のほぼ１００％を光電変換させることができるためである。

図８は、光電変換を行うフォトダイオードの空乏層厚さごとに入射光の波長に対する吸収率を示したグラフである。図８に示すように、空乏層厚さが２．０μｍ、３．５μｍ、５μｍのフォトダイオードでは、波長が大きくなるとともにフォトダイオード内部での光吸収率が低下する。そこで、フォトダイオードの空乏層厚さを１０μｍにすると、入射光の波長に依存して吸収率が低下することを抑制できることがわかる。このように、フォトダイオードの厚さを厚くすることで、入射光の吸収率の低下を抑制して、光学感度の向上を図ることができる。

ITE Technical Report vol.30, No.25, pp.25-28"裏面照射CMOSイメージセンサ" 米国特許第５８２８０８８号明細書 特許第３７２２３６７号公報 特開２００５−１５０４６３号公報

ところで、光電変換層の厚さを厚くした場合には、撮像素子を製造する際に以下のような技術的な課題があった。
（１）光電変換層は、不純物濃度の異なる不純物拡散層をイオン注入装置によって形成するが、このときに、光電変換層の厚みが厚いと、イオンを十分な深さに打ち込むには装置側に限界があった。
（２）また、イオンを注入する際に、光電変換層の深い領域へイオンを打ち込むと、深くなるほどイオンが打ち込まれる範囲が広がるため、画素ごとの素子分離を適正に形成することが困難であった。
（３）製造時に、光電変換層の光の入射側及び信号電荷を転送する配線基板側の面に光学素子を重ね合わせる際に、高い重ね合わせ精度が必要となる。

このため、従来の裏面照射型の撮像素子の構成では、光電変換部を厚く設計した場合に、入射光が隣接する画素のフォトダイオードに入ることで信号電荷を発生させる、所謂、画素間クロストークによって、混色が顕著に発生してしまうことが懸念されている。

上記非特許文献１では、裏面照射ＣＭＯＳセンサのフォトダイオードの厚みが４．０μｍであって、従来の撮像素子と同じ程度の厚みで構成されている。このため、裏面照射型撮像素子の利点である、光電変換層の厚みを十分に厚くできる構成を採用したものではなく、光学感度を向上させて画素の微細化を図ることができない。現在、２．０μｍ角の画素サイズをもつイメージセンサが製品化され、さらにそれよりも小型の画素の開発が進められており、１．４〜１．６μｍ角の画素サイズ程度の微細な画素を実現可能な裏面照射型の撮像素子に対する要望が強くなっている。このとき、画素サイズは、１．５μｍ前後より小さく、光電変換層の厚さを１０μｍ以上のシリコン層を持つ撮像素子の構成とした場合、画素単位の光電変換層の幅と厚さとの比が、１：６以上となる。一般に、厚さの比が、１より大きくなると、クロストークによって混色が発生しやすくなることが知られている。上記非特許文献１は、光電変換層の厚みを厚くする構成でないうえ、画素単位の光電変換層の幅に対する厚さの比が大きくなるにつれて混色が生じやすくなる課題を解決するものではない。

本発明は、上記事情に鑑みてなされたもので、その目的は、光電変換部を厚く構成することができ、光学感度を向上させることができ、混色の発生を抑制することができる撮像素子、撮像素子の製造方法、及び、撮像素子用の半導体基板を提供することにある。

本発明の上記目的は、下記構成によって達成される。
（１）半導体基板の裏面側から光が照射され、前記光に応じて前記半導体基板内で発生した信号電荷を前記半導体基板の表面側から読み出して撮像を行う撮像素子であって、
前記半導体基板には、複数の不純物拡散層を有し、光電変換によって前記信号電荷を生成する光電変換層が形成され、前記光電変換層の前記裏面側の不純物拡散層に埋め込まれ、遮光性の材料からなる埋め込み部材が設けられており、
前記埋め込み部材が、隣接する画素同士の境界に配置された複数の遮光部材であり、
前記光電変換層には、隣接する画素同士の境界に画素分離領域が形成され、前記遮光部材が前記画素分離領域と接するように形成されていることを特徴とする撮像素子。
（２）前記遮光部材の外側が絶縁性材料で覆われていることを特徴とする上記（１）に記載の撮像素子。
（３）前記遮光部材に負電圧が印加されることを特徴とする上記（２）に記載の撮像素子。
（４）前記絶縁性材料が、金属材料からなる遮光部材に熱処理に行うことで形成された絶縁膜又は金属材料のシリサイド酸化膜であることを特徴とする上記（２）又は（３）に記載の撮像素子。
（５）前記遮光部材が、前記複数の不純物拡散層のうち非空乏層に覆われていることを特徴とする上記（１）に記載の撮像素子。
（６）前記遮光部材が接地されていることを特徴とする上記（５）に記載の撮像素子。
（７）前記埋め込み部材が、前記半導体基板の前記表面側と前記裏面側とのうち少なくとも一方に形成され、製造時に前記半導体基板に設ける光学素子の位置の基準となる位置合わせマークを有することを特徴とする上記（１）から（６）のいずれか１つに記載の撮像素子。
（８）前記半導体基板の裏面側に、それぞれ異なる波長の光を透過する複数のカラーフィルタを有するカラーフィルタ層が形成されていることを特徴とする上記（１）から（７）のいずれか１つに記載の撮像素子。
（９）前記半導体基板の裏面側に、酸化膜と反射防止膜が形成され、前記酸化膜と前記反射防止膜とのうちいずれかの外側に、隣接する画素同士の境界に配置された遮光膜が形成されていることを特徴とする上記（１）から（８）のいずれか１つに記載の撮像素子。
（１０）画素サイズに対する前記光電変換層の厚さの比率が４以上となることを特徴とする上記（１）から（９）のいずれか１つに記載の撮像素子。
（１１）画素サイズが２μｍ角以下であることを特徴とする上記（１）から（１０）のいずれか１つに記載の撮像素子。
（１２）前記光電変換層の厚さが８μｍ以上であることを特徴とする上記（１）から（１１）のいずれか１つに記載の撮像素子。
（１３）半導体基板の裏面側から光が照射され、前記光に応じて前記半導体基板内で発生した信号電荷を前記半導体基板の表面側から読み出して撮像を行う撮像素子の製造方法であって、
シリコン層上にエピタキシャル成長によってエピタキシャル層を形成する工程と、
前記エピタキシャル層に複数の不純物拡散層からなるセンサ領域を形成する工程と、
前記エピタキシャル層の前記表面側に支持基板を貼り合わせる工程と、を有し、
前記エピタキシャル層を形成する前に、シリコン層の表面に第１の位置合わせマークをパターン形成する工程と、
前記エピタキシャル層を形成した後に、該エピタキシャル層の表面に、前記第１の位置合わせマークを基準として第２の位置合わせマークをパターン形成する工程と、
前記センサ領域を形成する際に、前記第２の位置合わせマークを基準として該センサ領域の位置合わせを行う工程と、
前記第１の位置合わせマークを形成する際に、該第１の位置合わせマークと同じ部材で且つ遮光性を有する材料を用いて、隣接する画素同士の境界に遮光部材を形成する工程と、
を有することを特徴とする撮像素子の製造方法。
（１４）前記エピタキシャル層の前記裏面側に酸化膜と反射防止膜を形成し、前記酸化膜と前記反射防止膜とのうちいずれかの外側に、隣接する画素同士の境界に配置された遮光膜を形成する工程を有する上記（１３）に記載の撮像素子の製造方法。
（１５）前記エピタキシャル層の前記裏面側に酸化膜と反射防止膜を形成し、前記酸化膜と前記反射防止膜とのうちいずれかの外側に、第３の位置合わせマークを形成する工程と、前記エピタキシャル層の前記裏面側に、それぞれ異なる波長の光を透過する複数のカラーフィルタを有するカラーフィルタ層を形成する工程と、前記第３の位置合わせマークを基準に、前記カラーフィルタ層の位置合わせを行う工程を有する上記（１３）又は（１４）に記載の撮像素子の製造方法。
（１６）前記シリコン層上にエピタキシャル成長を行うとき、ＥＬＯ（エピタキシャル・ラテラル・オーバーグロース）法を用いて前記エピタキシャル層を形成することを特徴とする上記（１３）から（１５）のいずれか１つに記載の撮像素子の製造方法。
（１７）前記光電変換層に隣接する画素同士の境界に画素分離領域を形成する際に、前記遮光部材と前記画素分離領域とが接するように形成することを特徴とする上記（１６）に記載の撮像素子の製造方法。
（１８）前記遮光部材の外側を絶縁性材料で覆うことを特徴とする上記（１３）から（１７）のいずれか１つに記載の撮像素子の製造方法。
（１９）前記絶縁性材料が、金属材料からなる遮光部材に熱処理を行うことで形成された絶縁膜又は金属材料のシリサイド酸化膜であることを特徴とする上記（１８）に記載の撮像素子の製造方法。
（２０）前記遮光部材を、前記エピタキシャル層の非空乏層で覆うことを特徴とする上記（１３）に記載の撮像素子の製造方法。
（２１）裏面側から光が照射され、前記光に応じて内部で発生した信号電荷を基板の表面側から読み出して撮像を行う撮像素子用の半導体基板であって、複数の不純物拡散層を有し、前記光が入射することで光電変換によって信号電荷を生成する光電変換層が形成され、前記不純物拡散層に埋め込まれ、遮光性の材料からなる埋め込み部材が設けられており、
前記埋め込み部材が、隣接する画素同士の境界に配置された複数の遮光部材であり、
前記光電変換層には、隣接する画素同士の境界に画素分離領域が形成され、前記遮光部材が前記画素分離領域と接するように形成されていることを特徴とする撮像素子用の半導体基板。

本発明の撮像素子は、光電変換層に遮光性の材料からなる埋め込み部材が設けられている構成である。埋め込み部材は、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって、光電変換層における活性層の中に埋め込むことができる。
このような構成であれば、埋め込み部材を、隣接する画素同士の境界でクロストークを抑制するための遮光部材とすることで、混色の発生を抑制することができる。また、埋め込み部材を、光電変換層に対して所定の配置で形成する光学素子、カラーフィルタ層及びマイクロレンズの位置合わせの際に基準となる位置合わせマークとすることができる。こうすれば、位置合わせの精度を向上させることができ、位置合わせの際に生じる合わせズレによる混色の発生を抑制するこができる。同じ埋め込み部材によって遮光部材と位置合わせマークとの両方を構成することで、より確実に混色の発生を抑制することができる。

上記撮像素子の構成において、遮光部材の外側が絶縁性材料で覆われていることがこのましい。こうすれば、遮光部材を金属材料等の導電性部材で構成した場合に、遮光部材を埋め込むことで電子注入の発生が生じることを防止することができる。また、遮光部材が、複数の不純物層のうち非空乏層に覆われている構成としてもよい。

上記撮像素子の構成において、遮光部材に負電圧が印加されることが好ましい。こうすれば、光電変換層をシリコンで構成した場合に、絶縁膜界面からの発生電荷が暗電流として信号電荷に混入してしまうことを防止できる。

また、本発明にかかる撮像素子の製造方法は、シリコン層上にエピタキシャル成長によってエピタキシャル層を形成し、その後、エピタキシャル層の表面側にセンサ領域を形成することで、光電変換層を得るものである。このとき、エピタキシャル層を形成する前に、シリコン層上に第１の位置合わせマークを形成し、エピタキシャル層を形成した後、該エピタキシャル層の表面に第１の位置合わせマークを基準として第２の位置合わせマークを形成している。そして、センサ領域を形成する際には、第２の位置合わせマークを基準として位置合わせ行っている。エピタキシャル層の表面の第１の位置合わせマークを基準として第２の位置合わせマークを形成する場合には、エピタキシャル層の厚さによって位置合わせ精度が低下するが、第１の位置合わせマークに対する第２の位置合わせマークの位置は高い位置精度が要求されないため問題とならない。そして、エピタキシャル層の表面にセンサ領域を形成する際の位置合わせは、表面に形成された第２の位置合わせマークを基準に位置合わせを行うことで、エピタキシャル層の厚さによる位置合わせマークの検出精度の低下が少ないため、高い精度で位置合わせを行うことができる。こうすることで、光電変換層の厚みを厚くした場合に、位置合わせの際に、一方の面に形成された位置合わせマークを反対側の面から赤外線光等の検出光で検出することで厚みに応じて検出精度が低下してしまうことを回避することができる。したがって、光電変換層を厚くしても、高い精度で位置合わせを行うことができ、合わせズレによる混色の発生を抑制することができる。

本発明によれば、光電変換部を厚く構成することができ、光学感度を向上させることができ、混色の発生を抑制することができる撮像素子、撮像素子の製造方法、及び、撮像素子用の半導体基板を提供できる。

以下、本発明の実施形態を図面に基づいて詳しく説明する。
最初に、本発明にかかる撮像素子の製造方法を図面に基づいて説明する。撮像素子は、半導体基板の裏面側から光が照射され、光に応じて半導体基板内で発生した信号電荷を半導体基板の表面側から読み出して撮像を行うものである。

図１から４は、撮像素子の製造方法の手順を説明する図である。最初に、図１（ａ）に示すように、シリコン基板Ｓと、該シリコン基板Ｓの表面に酸化シリコン膜（ＳｉＯ_２）５１を形成し、酸化シリコン膜５１上にエピタキシャル用のシード層として機能するシリコン層５２を形成する。なお、酸化シリコン膜５１とシリコン層５２とを備えたＳＯＩ（Silicon on Insulator）構造の半導体ウエハを予め準備してもよい。酸化シリコン膜（ＳｉＯ_２）５１は、他の絶縁膜を用いることもできる。

図１（ｂ）に示すように、シリコン層５２の表面に遮光性の材料を用いて、位置合わせマーク（本実施形態のおいて第１の位置合わせマークとして機能する。）５４と、遮光部材５６をパターン形成する。位置合わせマーク５４と遮光部材５６は、同一の遮光性の材料を用いて、同じマスクによって一括に同一層としてパターン形成することができる。また、位置合わせマーク５４と、遮光部材５６は、フォトリソグラフィ処理によってレジストパターンを形成後に遮光性の材料を蒸着した後、フォトレジストを剥離してリフトオフを行う方法によって形成してもよい。こうすれば、シリコン層５２にエッチングダメージを与えることがない。

図１（ｃ）に示すように、シリコン層５２上に、エピタキシャル・ラテラル・オーバーグロース(Epitaxial Lateral Overgrowth=ＥＬＯ）法によってエピタキシャル成長を行いエピタキシャル層５８を形成する。こうすることで、シリコン層５２の表面に形成された位置合わせマーク５４と遮光部材５６とがエピタキシャル層５８に埋め込むことができる。なお、本願では、位置合わせマーク５４と遮光部材５６とを総称して、埋め込み部材ともいう。

図２（ａ）に示すように、エピタキシャル層５８の表面に第２の位置合わせマーク６４を形成する。第２の位置合わせマーク６４は、エピタキシャル層５８の裏面側に形成された第１の位置合わせマーク５４の位置を基準として、赤外光によるアライメント機能を有する露光装置を用いて、エピタキシャル層５８の表面側から第１の位置合わせマーク５４を検出し、ＬＯＣＯＳ（Local Oxidation of Silicon）法又はＳＴＩ（Shallow Trench Isolation）法によって形成される。第２の位置合わせマーク６４は、第１の位置合わせマーク５４と同じ遮光性の材料を用いて形成することができる。

第２の位置合わせマーク６４を形成した後、エピタキシャル層５８の表面にＣＶＤ（Chemical Vapor Deposition）法などによって絶縁膜６１を形成する。

図２（ｂ）に示すように、エピタキシャル層５８の表面に形成された第２の位置合わせマーク６４を基準として位置合わせされたセンサ領域６６を形成する。本実施形態では、一例としてＣＣＤイメージセンサ型の電荷転送電極６８を備えた構成としたがこれに限定されず、ＣＭＯＳイメージセンサ型の構成としてもよい。

図３（ａ）に示すように、エピタキシャル層５８の表面側に絶縁膜６１の表面に、透明な接着剤７２を塗布し、支持基板７４を貼り付ける。

また、エピタキシャル層５８の裏面に積層されているＳＯＩのシリコン基板Ｓを、水酸化カリウム（ＫＯＨ）などでエッチングを行って除去し、酸化シリコン膜５１を裏面に露出させる。

図３（ｂ）に示すように、エピタキシャル層５８の裏面側に露出した酸化シリコン膜５１に反射防止膜７５を形成する。そして、反射防止膜７５上にそれぞれ異なる波長の光を透過する複数のカラーフィルタを有するカラーフィルタ層７６を形成する。カラーフィルタ層７６は、複数のカラーフィルタを裏面側から見た状態で、（赤）Ｒ，（緑）Ｇ，（青）Ｂの色がマトリクス状に設けられている。

また、図４に示すように、反射防止膜７５上に、遮光部材５６と同じ遮光性の材料を用いて遮光部８２を形成してもよい。このとき、遮光部８２は、カラーフィルタ層７６と反射防止膜７５との界面において、隣接する画素同士の境界に設ける。

さらに、反射防止膜７５に第３の位置合わせマーク７８を形成してもよい。第３の位置合わせマークク７８は、遮光部８２と同じ遮光性の材料から構成された単一の層とし、一つのマスクによって同時にパターン形成してもよい。また、遮光部８２と同時に、有効画素の信号と差分に基づいて暗電流の直流分を除去するためのオプティカル・ブラック部８４を形成してもよい。遮光部８２及び第３の位置合わせマーク７８は、酸化シリコン膜５１上に形成してもよい。

また、上記手順によって、ＳＯＩ基板に埋め込み部材を設けた、面側から光が照射され、前記光に応じて内部で発生した信号電荷を基板の表面側から読み出して撮像を行う撮像素子に好適な半導体基板を製造することができる。

本発明にかかる撮像素子の製造方法によれば、シリコン層５２上にエピタキシャル成長によってエピタキシャル層５８を形成し、その後、エピタキシャル層５８の表面側にセンサ領域６６を形成することで、光電変換層を得るものである。このとき、エピタキシャル層５８を形成する前に、シリコン層５２上に第１の位置合わせマーク５４を形成し、エピタキシャル層５８を形成した後、該エピタキシャル層５８の表面に第１の位置合わせマーク５４を基準として第２の位置合わせマーク６４を形成している。そして、センサ領域６６を形成する際には、第２の位置合わせマーク６４を基準として位置合わせ行っている。エピタキシャル層５８の表面の第１の位置合わせマーク５４を基準として第２の位置合わせマーク６４を形成する場合には、エピタキシャル層５８の厚さによって位置合わせ精度が低下するが、第１の位置合わせマーク５４に対する第２の位置合わせマーク６４の位置は高い位置精度が要求されないため問題とならない。そして、エピタキシャル層５８の表面にセンサ領域を形成する際の位置合わせは、表面に形成された第２の位置合わせマーク６４を基準に位置合わせを行うことで、エピタキシャル層５８の厚さによる位置合わせマークの検出精度の低下が少ないため、高い精度で位置合わせを行うことができる。こうすることで、光電変換層の厚みを厚くした場合に、位置合わせの際に、一方の面に形成された位置合わせマークを反対側の面から赤外線光等の検出光で検出することで厚みに応じて検出精度が低下してしまうことを回避することができる。したがって、光電変換層を厚くしても、高い精度で位置合わせを行うことができ、合わせズレによる混色の発生を抑制することができる。

次に、本発明にかかる撮像素子の第１実施形態の構成を説明する。図５は、第１実施形態の撮像素子の構成を示す断面図である。撮像素子１０には、積層された複数の不純物拡散層を有し、光電変換によって信号電荷を生成する光電変換層を備えている。図中において上方の面を「表面」とし、下方の面を「裏面」とする。

光電変換層は、その裏面側から表面側へ向かって、順に、酸化シリコン膜（ＳｉＯ_２）２６と、エピタキシャル成長させる際にシード層として機能するシリコン層２２と、シリコン層２２の表面で且つ隣接する画素同士の境界に設けられた遮光部材２４と、シリコン層２２の表面において遮光部材２４が設けられていない領域に形成された高濃度ｐ＋型の不純物拡散層２１と、該不純物拡散層２１及び遮光部材２４を覆うように形成された、不純物拡散層２１よりも不純物濃度が低いｐ−型のシリコンからなるエピタキシャル層１９とを有する。

遮光部材２４は、例えば、金属材料から構成されており、外側が絶縁性材料の絶縁膜２３で覆われている。本実施形態では、遮光部材２４に熱処理を行うことで絶縁膜２３を形成してもよく、または、金属材料のシリサイド酸化膜であってもよい。

本実施形態の撮像素子１０は、駆動時に遮光部材２４に負電圧を印加し、また、遮光部材２４に対して裏面側のシリコン層２２を接地できるように配線回路が設けられ構成である。こうすれば、遮光部材２４を金属材料等の導電性部材で構成した場合に、周囲の活性層との間で電荷が発生することを防止することができる。

なお、図５に示さないが、シリコン層２２の表面側には、遮光部材２４と同じ材料で形成された、位置合わせマークが形成されていてもよい。

また、光電変換層において、エピタキシャル層１９の表面には、画素ごとの領域に不純物濃度が低いｎ−型の不純物拡散層１８がそれぞれ積層されている。ｎ−型の不純物拡散層１８はそれぞれ、隣の画素のものとは高い不純物濃度を有するｐ＋型の不純物拡散層によって形成された素子分離領域１７によって隔てられて設けられている。ｎ−型の不純物拡散層１８の表面側には、画素領域の一部領域にｎ型の不純物拡散層１４と高い不純物濃度を有するｐ＋型の不純物拡散層１３とが積層され、また、画素領域の残りの領域に、ｐ＋型の不純物拡散層１３よりも不純物濃度が低いｐ型の不純物拡散層１６が形成されている。ｐ型の不純物拡散層１６は、不純物拡散層１４とｐ＋型の不純物拡散層１３との積層部分に対して、同じ厚さで且つ水平方向（図５において左右方向）に隣接して形成されている。また、ｐ型の不純物拡散層１６の表面に一部が露出する状態で、高濃度のｎ型の不純物拡散層１５が形成されている。

ｐ＋型の不純物拡散層１３、ｐ型の不純物拡散層１６（ｐ型の不純物拡散層１６の表面に露出した不純物拡散層１５を含む。）の表面にゲート絶縁膜として機能する絶縁膜を介して、絶縁層１１が形成されている。絶縁層１１の裏面には垂直電荷転送部（ＶＣＣＤ）などの電荷転送領域１２が形成されている。なお、本実施形態では、ＣＣＤイメージセンサ型の電荷を読み出す構造としたが、特にこれに限定されず、光電変換層に蓄積した信号電荷を読み出して転送することができれば、例えば、ＣＭＯＳイメージセンサ型の電荷を読み出す構造としてもよい。ＣＭＯＳイメージセンサ型の場合、絶縁層１１に多層の配線電極を形成する。

光電変換層の裏面側には、酸化シリコン膜２６を介して反射防止膜２７が形成されている。また、該反射防止膜２７の裏面に、それぞれ異なる波長の光を透過する複数のカラーフィルタを裏面に対してマトリクス状に配列したカラーフィルタ層２８が形成されている。カラーフィルタ層２８の裏面には、光が入射する側にレンズ面が突出するように湾曲した上凸型のマイクロレンズが形成されていてもよい。

撮像素子１０は、画素サイズＷに対する光電変換層の厚さＴの比率が４以上となることが好ましい。言い換えると、Ｔ／Ｗ≧４となるように構成することが好ましい。ここで、画素サイズＷとは、裏面側（又は表面側）から見た状態で、正方形状に区画される画素領域の一辺の長さ（図５において左右方向の長さ）に相当する。また、画素サイズが２μｍ角以下であることが好ましい。こうすることで、光電変換層の厚さを厚くして光学感度を向上させるとともに、画素の微細化を図ることが可能となる。

撮像素子１０は、駆動時に、光電変換層の裏面側から光が入射してカラーフィルタ層２８を透過し、光電変換層の内部に照射される。そして、光電変換層に入射光が進入すると、光電変換によって信号電荷が生成される。生成された信号電荷は、不純物拡散層１４に一旦蓄積される。読み出し時に電極１２に読み出しパルスが印加されると、蓄積された信号電荷が電荷転送部１５に読み出され、転送される。このとき、光電変換層の、隣接する画素同士の境界に、埋め込み部材として遮光部材２４が形成されているため、カラーフィルタ層２８を透過した光が、周囲の画素領域に入射することを防止することができる。

本実施形態の撮像素子１０の構成によれば、埋め込み部材を、隣接する画素同士の境界でクロストークを抑制するための遮光部材２４とすることで、混色の発生を抑制することができる。また、埋め込み部材を、光電変換層に対して所定の配置で形成するセンサ領域、カラーフィルタ層２８及びマイクロレンズの位置合わせの際に基準となる位置合わせマークとすることができる。こうすれば、位置合わせの精度を向上させることができ、位置合わせの際に生じる合わせズレによる混色の発生を抑制するこができる。同じ埋め込み部材によって遮光部材２４と位置合わせマークとの両方を構成することで、より確実に混色の発生を抑制することができる。

図６に、本発明にかかる撮像素子の第２実施形態を示す。なお、以下に説明する実施形態において、すでに説明した部材などと同等な構成・作用を有する部材等については、図中に同一符号又は相当符号を付すことにより、説明を簡略化或いは省略する。
本実施形態の撮像素子１０は、シリコン層２６上に埋め込み部材として形成された遮光部材３５の構造と、該遮光部材３５の周囲のエピタキシャル層の構成が、上記第１実施形態のものと相違する。以下、相違する部分について説明する。

図６に示すように、酸化シリコン膜２６の表面に、隣接する画素同士の境界に金属材料などからなる遮光部材３５が形成されている。また、遮光部材３５は、高い不純物濃度を有するｐ＋型のエピタキシャル層３１によって覆われている。ここで、遮光部材３５を覆う層は、エピタキシャル層３１に限定されず、遮光部材３５との界面において電荷を発生させない非空乏層であれば、他のエピタキシャル層や不純物拡散層を用いてもよい。遮光部材３５は、駆動時に０Ｖに固定できるように接地回路に接続されている。こうすれば、遮光部材３５を金属材料等の導電性部材で構成した場合に、図５に示す構成のように金属材料部の外側に絶縁膜を形成する必要がないうえ、遮光部材３５の周囲の活性層との間で電荷が発生することを抑制することができる。なお、金属材料部の外側に絶縁膜を形成し、且つ、遮光部材３５を非空乏層で覆う構成としてもよい。こうすれば、遮光部材３５の周囲の活性層との間で電荷が発生することをより顕著に抑制することができる。

図７に、本発明にかかる撮像素子の第３実施形態を示す。本実施形態の撮像素子１０は、遮光部材２４を光電変換層の垂直方向（図７の上下方向）の表面側へ延ばした構成である。具体的には、シリコン層２２の上面に形成された遮光部材２４と該遮光部材２４の外側に形成された絶縁膜２３とが、光電変換層の表面側に向かって延びた状態で形成され、表面側の端部が、素子分離領域１７における裏面側の端部と接触又は近接するように構成されている。こうすれば、光電変換層に入射した光は、遮光部材２４によって周囲の画素領域に入射することを防止でき、混色の発生を低減させることができる。

撮像素子の製造手順を説明する説明図である。 撮像素子の製造手順を説明する説明図である。 撮像素子の製造手順を説明する説明図である。 撮像素子の製造手順を説明する説明図である。 本発明にかかる撮像素子の第１実施形態の構成を示す断面図である。 本発明にかかる撮像素子の第２実施形態の構成を示す断面図である。 本発明にかかる撮像素子の第３実施形態の構成を示す断面図である。 光電変換を行うフォトダイオードの空乏層厚さごとに、入射光の波長に対する吸収率を示すグラフである。

符号の説明

１０ 撮像素子
２３ 絶縁膜
２４ 遮光部材
２６ 酸化シリコン膜（酸化膜）
２７ 反射防止膜
２８ カラーフィルタ層

Claims (21)

1. 半導体基板の裏面側から光が照射され、前記光に応じて前記半導体基板内で発生した信号電荷を前記半導体基板の表面側から読み出して撮像を行う撮像素子であって、
   前記半導体基板には、複数の不純物拡散層を有し、光電変換によって前記信号電荷を生成する光電変換層が形成され、前記光電変換層の前記裏面側の不純物拡散層に埋め込まれ、遮光性の材料からなる埋め込み部材が設けられており、
   前記埋め込み部材が、隣接する画素同士の境界に配置された複数の遮光部材であり、
   前記光電変換層には、隣接する画素同士の境界に画素分離領域が形成され、前記遮光部材が前記画素分離領域と接するように形成されていることを特徴とする撮像素子。
2. 前記遮光部材の外側が絶縁性材料で覆われていることを特徴とする請求項１に記載の撮像素子。
3. 前記遮光部材に負電圧が印加されることを特徴とする請求項２に記載の撮像素子。
4. 前記絶縁性材料が、金属材料からなる遮光部材に熱処理に行うことで形成された絶縁膜又は金属材料のシリサイド酸化膜であることを特徴とする請求項２又は３に記載の撮像素子。
5. 前記遮光部材が、前記複数の不純物拡散層のうち非空乏層に覆われていることを特徴とする請求項１に記載の撮像素子。
6. 前記遮光部材が接地されていることを特徴とする請求項５に記載の撮像素子。
7. 前記埋め込み部材が、前記半導体基板の前記表面側と前記裏面側とのうち少なくとも一方に形成され、製造時に前記半導体基板に設ける光学素子の位置の基準となる位置合わせマークを有することを特徴とする請求項１から６のいずれか１つに記載の撮像素子。
8. 前記半導体基板の裏面側に、それぞれ異なる波長の光を透過する複数のカラーフィルタを有するカラーフィルタ層が形成されていることを特徴とする請求項１から７のいずれか１つに記載の撮像素子。
9. 前記半導体基板の裏面側に、酸化膜と反射防止膜が形成され、前記酸化膜と前記反射防止膜とのうちいずれかの外側に、隣接する画素同士の境界に配置された遮光膜が形成されていることを特徴とする請求項１から８のいずれか１つに記載の撮像素子。
10. 画素サイズに対する前記光電変換層の厚さの比率が４以上となることを特徴とする請求項１から９のいずれか１つに記載の撮像素子。
11. 画素サイズが２μｍ角以下であることを特徴とする請求項１から１０のいずれか１つに記載の撮像素子。
12. 前記光電変換層の厚さが８μｍ以上であることを特徴とする請求項１から１１のいずれか１つに記載の撮像素子。
13. 半導体基板の裏面側から光が照射され、前記光に応じて前記半導体基板内の光電変換層で発生した信号電荷を前記半導体基板の表面側から読み出して撮像を行う撮像素子の製造方法であって、
    シリコン層上にエピタキシャル成長によってエピタキシャル層を形成する工程と、
    前記エピタキシャル層に複数の不純物拡散層からなるセンサ領域を形成する工程と、
    前記エピタキシャル層の前記表面側に支持基板を貼り合わせる工程と、を有し、
    前記エピタキシャル層を形成する前に、シリコン層の表面に第１の位置合わせマークをパターン形成する工程と、
    前記エピタキシャル層を形成した後に、該エピタキシャル層の表面に、前記第１の位置合わせマークを基準として第２の位置合わせマークをパターン形成する工程と、
    前記センサ領域を形成する際に、前記第２の位置合わせマークを基準として該センサ領域の位置合わせを行う工程と、
    前記第１の位置合わせマークを形成する際に、該第１の位置合わせマークと同じ部材で且つ遮光性を有する材料を用いて、隣接する画素同士の境界に遮光部材を形成する工程と、
    を有することを特徴とする撮像素子の製造方法。
14. 前記エピタキシャル層の前記裏面側に酸化膜と反射防止膜を形成し、前記酸化膜と前記反射防止膜とのうちいずれかの外側に、隣接する画素同士の境界に配置された遮光膜を形成する工程を有する請求項１３に記載の撮像素子の製造方法。
15. 前記エピタキシャル層の前記裏面側に酸化膜と反射防止膜を形成し、前記酸化膜と前記反射防止膜とのうちいずれかの外側に、第３の位置合わせマークを形成する工程と、前記エピタキシャル層の前記裏面側に、それぞれ異なる波長の光を透過する複数のカラーフィルタを有するカラーフィルタ層を形成する工程と、前記第３の位置合わせマークを基準に、前記カラーフィルタ層の位置合わせを行う工程を有する請求項１３又は１４に記載の撮像素子の製造方法。
16. 前記シリコン層上にエピタキシャル成長を行うとき、ＥＬＯ（エピタキシャル・ラテラル・オーバーグロース）法を用いて前記エピタキシャル層を形成することを特徴とする請求項１３から１５のいずれか１つに記載の撮像素子の製造方法。
17. 前記光電変換層に隣接する画素同士の境界に画素分離領域を形成する際に、前記遮光部材と前記画素分離領域とが接するように形成することを特徴とする請求項１６に記載の撮像素子の製造方法。
18. 前記遮光部材の外側を絶縁性材料で覆うことを特徴とする請求項１３から１７のいずれか１つに記載の撮像素子の製造方法。
19. 前記絶縁性材料が、金属材料からなる遮光部材に熱処理を行うことで形成された絶縁膜又は金属材料のシリサイド酸化膜であることを特徴とする請求項１８に記載の撮像素子の製造方法。
20. 前記遮光部材を、前記エピタキシャル層の非空乏層で覆うことを特徴とする請求項１３に記載の撮像素子の製造方法。
21. 裏面側から光が照射され、前記光に応じて内部で発生した信号電荷を基板の表面側から読み出して撮像を行う撮像素子用の半導体基板であって、
    複数の不純物拡散層を有し、前記光が入射することで光電変換によって信号電荷を生成する光電変換層が形成され、前記不純物拡散層に埋め込まれ、遮光性の材料からなる埋め込み部材が設けられており、
    前記埋め込み部材が、隣接する画素同士の境界に配置された複数の遮光部材であり、
    前記光電変換層には、隣接する画素同士の境界に画素分離領域が形成され、前記遮光部材が前記画素分離領域と接するように形成されていることを特徴とする撮像素子用の半導体基板。

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