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TW202118028A - 攝像裝置 - Google Patents

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TW202118028A
TW202118028A TW109121740A TW109121740A TW202118028A TW 202118028 A TW202118028 A TW 202118028A TW 109121740 A TW109121740 A TW 109121740A TW 109121740 A TW109121740 A TW 109121740A TW 202118028 A TW202118028 A TW 202118028A
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TW
Taiwan
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substrate
transistor
pixel
wiring
imaging device
Prior art date
Application number
TW109121740A
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English (en)
Inventor
坂直樹
森茂貴
岡本晋太郎
中川進次
Original Assignee
日商索尼半導體解決方案公司
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Filing date
Publication date
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Abstract

本發明之一實施形態之第1攝像裝置具備：第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體；第2基板，其積層於第1基板，並且於具有與第1基板對向之一面之第2半導體基板中，具有構成感測像素之第2電晶體、及於積層方向貫通之開口，且於第2電晶體之閘極附近之開口之側面、及一面中與第1電晶體對向之區域之至少一者，形成有對第2電晶體之閾值電壓進行調整之調整部；及貫通配線，其設置於開口內，且將第1基板與第2基板電性連接。

Description

攝像裝置
本發明係關於具有三維構造之攝像裝置。
先前，二維構造之攝像裝置之每1像素之面積的微細化係藉由導入微細製程與提高安裝密度而實現。近年，為了實現攝像裝置之更小型化及像素之高密度化，而開發出三維構造之攝像裝置。三維構造之攝像裝置中，例如將具有複數個感測像素之半導體基板、與具有對利用各感測像素獲得之信號進行處理之信號處理電路的半導體基板相互積層。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-245506號公報
此外，對於三維構造之攝像裝置期望提高畫質。
人們期望提供能夠提高畫質之攝像裝置。
本發明之一實施形態之第1攝像裝置具備：第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體；第2基板，其與第1基板積層，並且於具有與第1基板對向之一面之第2半導體基板中，具有構成感測像素之第2電晶體、及於積層方向貫通之開口，且於第2電晶體之閘極附近之開口之側面、及一面中與第1電晶體對向之區域之至少一者，形成有調整第2電晶體之閾值電壓之調整部；及貫通配線，其設置於開口內，將第1基板與第2基板電性連接。
本發明之一實施形態之第2攝像裝置具備：第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體；第2基板，其積層於第1基板，且於第2半導體基板中具有於積層方向貫通、並且被埋設絕緣膜之開口；貫通配線，其貫通絕緣膜，將第1基板與第2基板電性連接；及第2電晶體，其於第2半導體基板中，構成感測像素，並且具有閘極，該閘極之至少與貫通配線鄰接之端部被埋設於絕緣膜。
本發明之一實施形態之第3攝像裝置具備：第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體；第2基板，其積層於第1基板，且於第2半導體基板中具有構成感測像素之第2電晶體與於積層方向貫通之開口；及貫通配線，其設置於開口內，將第1基板與第2基板電性連接，並且於俯視下，於與將第2電晶體之閘極沿延伸方向均等分割之第1中心線不同之位置，具有將該貫通配線沿與第1中心線相同之方向均等分割之第2中心線。
本發明之一實施形態之第1攝像裝置中，於第2半導體基板之、第2電晶體之閘極附近之開口之側面、及第1電晶體所對向之區域之至少一者，設置有對第2電晶體之閾值電壓進行調整之調整部。本發明之一實施形態之第2攝像裝置中，將設置於第2半導體基板之第2電晶體之、與電性連接第1基板與第2基板之貫通配線鄰接之閘極之端部埋設於絕緣膜，該絕緣膜埋設開口，該開口貫通第2半導體基板並且由貫通配線貫通。本發明之一實施形態之第3攝像裝置中，將於積層方向貫通設置於第2半導體基板之開口而將第1基板與第2基板電性連接之貫通配線，設置於自如下之中心線偏移之位置，該中心線係將設置於第2半導體基板之第2電晶體之閘極沿延伸方向均等分割。藉此，降低貫通配線之電場、第1電晶體之電場對接近配置之第2電晶體之影響。
以下，參照圖式對本發明之一實施形態進行詳細說明。以下說明係本發明之一具體例，本發明並不限定於以下樣態。又，本發明亦並不限定於各圖所示之各構成要素之配置、尺寸、尺寸比等。再者，說明之順序如下所述。 1.第1實施形態(具有3個基板之積層構造，於構成與貫通配線接近之像素電晶體之通道之第2半導體基板之側面、及與設置於第1基板之電晶體對向之第2基板之背面設置有調整部之例) 2.變化例1(調整部之製造方法之另一例) 3.第2實施形態(將與貫通配線接近之像素電晶體之閘極之端部埋設於元件分離區域之例) 4.第3實施形態(關於像素電晶體與貫通配線之位置關係) 5.變化例2(平面構成之例1) 6.變化例3(平面構成之例2) 7.變化例4(平面構成之例3) 8.變化例5(於像素陣列部之中央部具有基板間之接點部之例) 9.變化例6(具有平面型之傳輸電晶體之例) 10.變化例7(1個像素連接於1個像素電路之例) 11.變化例8(像素分離部之構成例) 12.變化例9(針對每複數個感測像素而設置有1個井用接點之例) 13.適用例(攝像系統) 14.應用例
＜1．第1實施形態＞ [攝像裝置之功能構成] 圖1係表示本發明之第1實施形態之攝像裝置(攝像裝置1)之功能構成之一例之方塊圖。
圖1之攝像裝置1例如包含輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
於像素陣列部540以陣列狀重複配置有像素541。更具體而言，包含複數個像素之像素共有單元539成為重複單位，其以包含列方向與行方向之陣列狀重複配置。再者，本說明書中存在如下情形，即，方便起見，將列方向稱為H方向，將與列方向正交之行方向稱為V方向。圖1之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D分別具有光電二極體PD(圖示於後述之圖6等)。像素共有單元539為共有1個像素電路(後述之圖3之像素電路210)之單位。換言之，於每4個像素(像素541A、541B、541C、541D)具有1個像素電路(後述之像素電路210)。藉由使該像素電路分時動作，而將像素541A、541B、541C、541D各者之像素信號依序讀出。像素541A、541B、541C、541D例如以2列×2行配置。於像素陣列部540設置有像素541A、541B、541C、541D、與複數條列驅動信號線542及複數條垂直信號線(行讀出線)543。列驅動信號線542於像素陣列部540中沿列方向排列配置，對複數個像素共有單元539各者中所含之像素541進行驅動。對像素共有單元539中沿列方向排列配置之各像素進行驅動。於像素共有單元539設置有複數個電晶體，對此下文將參照圖4進行詳細說明。為了分別驅動該複數個電晶體，而於1個像素共有單元539設置有複數條列驅動信號線542。於垂直信號線(行讀出線)543連接有像素共有單元539。自像素共有單元539中所含之像素541A、541B、541C、541D分別經由垂直信號線(行讀出線)543讀出像素信號。
列驅動部520例如包含：列位址控制部，換言之列解碼器部，其決定用以驅動像素之列之位置；及列驅動電路部，其產生用以驅動像素541A、541B、541C、541D之信號。
行信號處理部550例如具備負載電路部，該負載電路部與垂直信號線543連接，與像素541A、541B、541C、541D(像素共有單元539)形成源極隨耦電路。行信號處理部550亦可具有將經由垂直信號線543自像素共有單元539讀出之信號放大之放大電路部。行信號處理部550亦可具有雜訊處理部。雜訊處理部中，例如自作為光電轉換之結果而自像素共有單元539讀出之信號去除系統之雜訊位準。
行信號處理部550例如具有類比數位轉換器(ADC)。類比數位轉換器中，將自像素共有單元539讀出之信號或經上述雜訊處理之類比信號轉換為數位信號。ADC例如包含比較器部及計數器部。比較器部中，對成為轉換對象之類比信號與成為其比較對象之參照信號進行比較。計數器部中，計測直至比較器部中之比較結果反轉為止之時間。行信號處理部550亦可包含進行掃描讀出行之控制之水平掃描電路部。
時序控制部530基於向裝置輸入之基準時脈信號、時序控制信號，而向列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係對光電轉換之結果所獲得之資料，換言之攝像裝置1之拍攝動作之結果所獲得之資料實施各種信號處理之電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保持部。圖像信號處理部560亦可包含處理器部。
圖像信號處理部560中執行之信號處理之一例係色調曲線修正處理，即，若經AD(analog-to-digital，類比-數位)轉換之拍攝資料為拍攝較暗被攝體之資料之情形時，使其具有較多灰階，若為拍攝較亮被攝體之資料之情形時，將灰階減少。該情形時，較理想的是預先使圖像信號處理部560之資料保持部記憶基於哪一色調曲線對拍攝資料之灰階進行修正的色調曲線之特性資料。
輸入部510A例如用以將上述基準時脈信號、時序控制信號及特性資料等自裝置外部輸入至攝像裝置1。時序控制信號例如為垂直同步信號及水平同步信號等。特性資料例如用以記憶於圖像信號處理部560之資料保持部中。輸入部510A例如包含輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用以輸入資料之外部端子。輸入電路部512用以將輸入至輸入端子511之信號取入至攝像裝置1之內部。輸入振幅變更部513中，將利用輸入電路部512取入之信號之振幅變更為容易於攝像裝置1之內部利用之振幅。輸入資料轉換電路部514中，對輸入資料之資料行之排列進行變更。輸入資料轉換電路部514例如由串並聯轉換電路構成。該串並聯轉換電路中，將作為輸入資料而接收之串聯信號轉換為並聯信號。再者，輸入部510A中，亦可省略輸入振幅變更部513及輸入資料轉換電路部514。電源供給部基於自外部供給至攝像裝置1之電源，而供給設定為於攝像裝置1之內部所需之各種電壓之電源。
當攝像裝置1與外部之記憶體器件連接時，亦可於輸入部510A設置有接收來自外部之記憶體器件之資料的記憶體介面電路。外部之記憶體器件例如為快閃記憶體、SRAM(semirandom access memory，半隨機存取記憶體)及DRAM(dynamic random access memory，動態隨機存取記憶體)等。
輸出部510B將圖像資料輸出至裝置外部。該圖像資料例如為利用攝像裝置1拍攝之圖像資料、及經圖像信號處理部560進行信號處理之圖像資料等。輸出部510B例如包含輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515例如由並聯串聯轉換電路構成，輸出資料轉換電路部515中，將於攝像裝置1內部使用之並聯信號轉換為串聯信號。輸出振幅變更部516對在攝像裝置1之內部使用之信號之振幅進行變更。振幅經變更之信號容易於與攝像裝置1之外部連接之外部器件利用。輸出電路部517係自攝像裝置1之內部向裝置外部輸出資料之電路，藉由輸出電路部517而驅動與輸出端子518連接之攝像裝置1外部之配線。輸出端子518中，自攝像裝置1向裝置外部輸出資料。輸出部510B中，亦可省略輸出資料轉換電路部515及輸出振幅變更部516。
當攝像裝置1與外部之記憶體器件連接時，亦可於輸出部510B設置有向外部之記憶體器件輸出資料之記憶體介面電路。外部之記憶體器件例如為快閃記憶體、SRAM及DRAM等。
[攝像裝置1之概略構成] 圖2及圖3係表示攝像裝置1之概略構成之一例之圖。攝像裝置1具備3個基板(第1基板100、第2基板200、第3基板300)。圖2係示意性表示第1基板100、第2基板200、第3基板300各者之平面構成之圖，圖3係示意性表示相互積層之第1基板100、第2基板200及第3基板300之剖面構成之圖。圖3對應於沿圖2所示之III-III'線之剖面構成。攝像裝置1係將3個基板(第1基板100、第2基板200、第3基板300)貼合而構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，方便起見，將第1基板100、第2基板200及第3基板300之各基板中所含之配線與其周圍之層間絕緣膜合併稱為設置於各基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿積層方向依序配置有半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S。下文對第1基板100、第2基板200及第3基板300之具體構成進行說明。圖3所示之箭頭表示光L向攝像裝置1之入射方向。本說明書中存在如下情形，即，方便起見，於以下剖視圖中，將攝像裝置1之光入射側稱為「下」、「下側」、「下方」，將光入射側之相反側稱為「上」、「上側」、「上方」。又，本說明書中存在如下情形，即，方便起見，關於具備半導體層與配線層之基板，將配線層側稱為正面，將半導體層側稱為背面。再者，說明書之記載並不限定於上述稱呼。攝像裝置1例如為背面照射型攝像裝置，即，光自具有光電二極體之第1基板100之背面側入射。
像素陣列部540及像素陣列部540中所含之像素共有單元539均使用第1基板100及第2基板200之雙方構成。於第1基板100設置有像素共有單元539所具有之複數個像素541A、541B、541C、541D。該等像素541分別具有光電二極體(後述之光電二極體PD)及傳輸電晶體(後述之傳輸電晶體TR)。於第2基板200設置有像素共有單元539所具有之像素電路(後述之像素電路210)。像素電路將自像素541A、541B、541C、541D各者之光電二極體經由傳輸電晶體傳輸之像素信號讀出，或將光電二極體重置。該第2基板200除該像素電路以外，還具有於列方向延伸之複數條列驅動信號線542及於行方向延伸之複數條垂直信號線543。第2基板200進而具有於列方向延伸之電源線544。第3基板300例如具有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如於第1基板100、第2基板200及第3基板300之積層方向(以下，簡單地稱為積層方向)上，設置於一部分與像素陣列部540重疊之區域。更具體而言，列驅動部520於積層方向上設置於與像素陣列部540之H方向之端部附近重疊之區域(圖2)。行信號處理部550例如於積層方向上設置於一部分與像素陣列部540重疊之區域。更具體而言，行信號處理部550於積層方向上設置於與像素陣列部540之V方向之端部附近重疊之區域(圖2)。雖省略圖示，但輸入部510A及輸出部510B亦可配置於第3基板300以外之部分，例如亦可配置於第2基板200。或，亦可於第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。再者，設置於上述第2基板200之像素電路，亦存在用其他稱呼而稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路之情形。本說明書中，使用像素電路之稱呼。
第1基板100與第2基板200例如藉由貫通電極(後述之圖6之貫通電極120E、121E)電性連接。第2基板200與第3基板300例如經由接點部201、202、301、302電性連接。於第2基板200設置有接點部201、202，於第3基板300設置有接點部301、302。第2基板200之接點部201與第3基板300之接點部301相接，第2基板200之接點部202與第3基板300之接點部302相接。第2基板200具有設置有複數個接點部201之接點區域201R、與設置有複數個接點部202之接點區域202R。第3基板300具有設置有複數個接點部301之接點區域301R、與設置有複數個接點部302之接點區域302R。接點區域201R、301R於積層方向上設置於像素陣列部540與列驅動部520之間(圖3)。換言之，接點區域201R、301R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板200)於積層方向上重疊之區域、或其附近區域。接點區域201R、301R例如配置於該區域中之H方向之端部(圖2)。第3基板300中，例如於列驅動部520之一部分，具體而言於與列驅動部520之H方向之端部重疊之位置設置有接點區域301R(圖2、圖3)。接點部201、301例如將設置於第3基板300之列驅動部520與設置於第2基板200之列驅動信號線542連接。接點部201、301例如亦可將設置於第3基板300之輸入部510A與電源線544及基準電位線(後述之基準電位線VSS)連接。接點區域202R、302R於積層方向上設置於像素陣列部540與行信號處理部550之間(圖3)。換言之，接點區域202R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板200)於積層方向上重疊之區域、或其附近區域。接點區域202R、302R例如配置於該區域中之V方向之端部(圖2)。第3基板300中，例如於行信號處理部550之一部分，具體而言於與行信號處理部550之V方向之端部重疊之位置設置有接點區域301R(圖2、圖3)。接點部202、302例如用以將自像素陣列部540具有之複數個像素共有單元539各者輸出之像素信號(與在光電二極體進行光電轉換之結果產生之電荷量對應之信號)連接於設置於第3基板300之行信號處理部550。像素信號自第2基板200傳輸至第3基板300。
如上所述，圖3係攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T電性連接。例如攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，利用由導電材料形成之電極形成接點部201、202、301、302。導電材料例如包含銅(Cu)、鋁(Al)、金(Au)等金屬材料。接點區域201R、202R、301R、302R例如藉由將作為電極形成之配線彼此直接接合而將第2基板與第3基板電性連接，能夠於第2基板200與第3基板300之間進行信號之輸入及/或輸出。
將第2基板200與第3基板300電性連接之電性連接部可設置於所需部位。例如圖3中作為接點區域201R、202R、301R、302R所述般，亦可設置於與像素陣列部540於積層方向重疊之區域。又，亦可將電性連接部設置於不與像素陣列部540於積層方向重疊之區域。具體而言，亦可設置於與配置於像素陣列部540之外側之周邊部於積層方向重疊之區域。
於第1基板100及第2基板200例如設置有連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板200(圖3)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖2)。例如連接孔部H1於H方向上配置於較像素陣列部540更外側，連接孔部H2於V方向上配置於較像素陣列部540更外側。例如連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空洞，亦可於至少一部分包含導電材料。例如存在如下構成，即，於作為輸入部510A及/或輸出部510B形成之電極連接接合線。或，存在如下構成，即，將作為輸入部510A及/或輸出部510B形成之電極與設置於連接孔部H1、H2之導電材料連接。設置於連接孔部H1、H2之導電材料可嵌埋於連接孔部H1、H2之一部分或全部，亦可於連接孔部H1、H2之側壁形成導電材料。
再者，圖3中設為於第3基板300設置輸入部510A、輸出部510B之構造，但並不限定於此。例如亦可藉由經由配線層200T、300T將第3基板300之信號傳輸至第2基板200，而於第2基板200設置輸入部510A及/或輸出部510B。同樣，亦可藉由經由配線層100T、200T將第2基板200之信號傳輸至第1基板1000，而於第1基板100設置輸入部510A及/或輸出部510B。
圖4係表示像素共有單元539之構成之一例之等效電路圖。像素共有單元539包含複數個像素541(圖4中，示出像素541A、541B、541C、541D之4個像素541)、與該複數個像素541連接之1個像素電路210、及與像素電路210連接之垂直信號線543。像素電路210例如包含4個電晶體，具體而言包含放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG。如上所述，像素共有單元539藉由使1個像素電路210分時動作，而將像素共有單元539中所含之4個像素541(像素541A、541B、541C、541D)各自之像素信號依序輸出至垂直信號線543。於複數個像素541連接有1個像素電路210，將該複數個像素541之像素信號藉由1個像素電路210分時輸出之樣態稱為「複數個像素541共有1個像素電路210」。
像素541A、541B、541C、541D具有相互共通之構成要素。以下，為了將像素541A、541B、541C、541D之構成要素相互區分，而對像素541A之構成要素之符號末尾賦予識別編號1，對像素541B之構成要素之符號末尾賦予識別編號2，對像素541C之構成要素之符號末尾賦予識別編號3，對像素541D之構成要素之符號末尾賦予識別編號4。於無需將像素541A、541B、541C、541D之構成要素相互區分之情形時，省略像素541A、541B、541C、541D之構成要素之符號末尾之識別編號。
像素541A、541B、541C、541D例如具有光電二極體PD、與光電二極體PD電性連接之傳輸電晶體TR、及與傳輸電晶體TR電性連接之浮動擴散區FD。光電二極體PD(PD1、PD2、PD3、PD4)中，陰極與傳輸電晶體TR之源極電性連接，陽極與基準電位線(例如接地)電性連接。光電二極體PD對入射之光進行光電轉換而產生與其受光量對應之電荷。傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)例如係n型之CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電晶體。傳輸電晶體TR中，汲極與浮動擴散區FD電性連接，閘極與驅動信號線電性連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542(參照圖1)中之一部分。傳輸電晶體TR將於光電二極體PD產生之電荷傳輸至浮動擴散區FD。浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)係形成於p型半導體層中之n型擴散層區域。浮動擴散區FD係暫時保持自光電二極體PD傳輸之電荷之電荷保持機構，且係產生與其電荷量對應之電壓之電荷-電壓轉換機構。
1個像素共有單元539中所含之4個浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)相互電性連接，並且與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極電性連接。FD轉換增益切換電晶體FDG之汲極與重置電晶體RST之源極連接，FD轉換增益切換電晶體FDG之閘極與驅動信號線連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542中之一部分。重置電晶體RST之汲極與電源線VDD連接，重置電晶體RST之閘極與驅動信號線連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542中之一部分。放大電晶體AMP之閘極與浮動擴散區FD連接，放大電晶體AMP之汲極與電源線VDD連接，放大電晶體AMP之源極與選擇電晶體SEL之汲極連接。選擇電晶體SEL之源極與垂直信號線543連接，選擇電晶體SEL之閘極與驅動信號線連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542中之一部分。
當傳輸電晶體TR成為接通狀態時，傳輸電晶體TR將光電二極體PD之電荷傳輸至浮動擴散區FD。傳輸電晶體TR之閘極(傳輸閘極TG)例如包含所謂之豎型電極，如後述之圖6所示，自半導體層(後述之圖6之半導體層100S)之表面延伸至到達PD之深度而設置。重置電晶體RST將浮動擴散區FD之電位重置為特定電位。當重置電晶體RST成為接通狀態時，將浮動擴散區FD之電位重置為電源線VDD之電位。選擇電晶體SEL控制來自像素電路210之像素信號之輸出時序。放大電晶體AMP產生與浮動擴散區FD中保持之電荷之位準對應之電壓的信號作為像素信號。放大電晶體AMP經由選擇電晶體SEL與垂直信號線543連接。該放大電晶體AMP與行信號處理部550中連接於垂直信號線543之負載電路部(參照圖1)一起構成源極隨耦。放大電晶體AMP當選擇電晶體SEL成為接通狀態時，將浮動擴散區FD之電壓經由垂直信號線543輸出至行信號處理部550。重置電晶體RST、放大電晶體AMP及選擇電晶體SEL例如為N型之CMOS電晶體。
FD轉換增益切換電晶體FDG用於對浮動擴散區FD中之電荷-電壓轉換之增益進行變更時。一般而言，於在較暗場所拍攝時像素信號較小。於基於Q＝CV進行電荷電壓轉換時，若浮動擴散區FD之電容(FD電容C)較大，則利用放大電晶體AMP轉換為電壓時之V變小。另一方面，於較亮場所中，像素信號變大，因此若FD電容C不大，則利用浮動擴散區FD接收不完光電二極體PD之電荷。進而，需要FD電容C較大以不使利用放大電晶體AMP轉換為電壓時之V過大(換言之變小)。若基於該等，則於使FD轉換增益切換電晶體FDG接通時，FD電容C增加FD轉換增益切換電晶體FDG之閘極電容之量，FD電容C整體變大。另一方面，於使FD轉換增益切換電晶體FDG斷開時，FD電容C整體變小。如此，藉由對FD轉換增益切換電晶體FDG進行接通斷開切換而使FD電容C可變，從而可切換轉換效率。FD轉換增益切換電晶體FDG例如為N型之CMOS電晶體。
再者，亦能夠為未設置FD轉換增益切換電晶體FDG之構成。此時，例如，像素電路210由如放大電晶體AMP、選擇電晶體SEL及重置電晶體RST之3個電晶體構成。像素電路210例如具有放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG等像素電晶體之至少1者。
選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。該情形時，重置電晶體RST之汲極與電源線VDD及選擇電晶體SEL之汲極電性連接。選擇電晶體SEL之源極與放大電晶體AMP之汲極電性連接，選擇電晶體SEL之閘極與列驅動信號線542(參照圖1)電性連接。放大電晶體AMP之源極(像素電路210之輸出端)與垂直信號線543電性連接，放大電晶體AMP之閘極與重置電晶體RST之源極電性連接。再者，雖省略圖示，但共有1個像素電路210之像素541之個數亦可為4以外之數。例如2個或8個像素541共有1個像素電路210。
圖5係表示複數個像素共有單元539與垂直信號線543之連接樣態之一例之圖。例如於行方向排列之4個像素共有單元539分為4個組，於該4個組分別連接有垂直信號線543。圖5中，為簡化說明，表示4個組分別具有1個像素共有單元539之例，但4個組亦可分別包含複數個像素共有單元539。如此，攝像裝置1中，於行方向排列之複數個像素共有單元539亦可分為包含1個或複數個像素共有單元539之組。例如於該組分別連接有垂直信號線543及行信號處理部550，可自各組同時讀出像素信號。或，攝像裝置1中，亦可於沿行方向排列之複數個像素共有單元539連接有1條垂直信號線543。此時，自與1條垂直信號線543連接之複數個像素共有單元539分時依序讀出像素信號。
[攝像裝置1之具體構成] 圖6係表示相對於攝像裝置1之第1基板100、第2基板200及第3基板300之主面垂直之方向之剖面構成之一例的圖。圖6係為了容易明白構成要素之位置關係而示意性地表示之圖，亦可與實際剖面不同。攝像裝置1中，第1基板100、第2基板200及第3基板300依序積層。攝像裝置1進而於第1基板100之背面側(光入射面側)具有受光透鏡401。亦可於受光透鏡401與第1基板100之間設置有彩色濾光片層(未圖示)。受光透鏡401例如設置於各像素541A、541B、541C、541D。攝像裝置1例如為背面照射型之攝像裝置。攝像裝置1具有配置於中央部之像素陣列部540、與配置於像素陣列部540之外側之周邊部540B。
第1基板100自受光透鏡401側依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S例如由矽基板構成。半導體層100S例如於表面(配線層100T側之面)之一部分及其附近具有p井層115，且於除此以外之區域(較p井層115更深之區域)具有n型半導體區域114。例如由該n型半導體區域114及p井層115構成pn接面型之光電二極體PD。p井層115係p型半導體區域。
圖7A係表示第1基板100之平面構成之一例之圖。圖7A主要表示第1基板100之像素分離部117、光電二極體PD、浮動擴散區FD、VSS接點區域118及傳輸電晶體TR之平面構成。使用圖6及圖7A對第1基板100之構成進行說明。
於半導體層100S之表面附近設置有浮動擴散區FD及VSS接點區域118。浮動擴散區FD由設置於p井層115內之n型半導體區域構成。像素541A、541B、541C、541D各者之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)例如相互接近設置於像素共有單元539之中央部(圖7A)。雖後述詳情，但該像素共有單元539中所含之4個浮動擴散區(浮動擴散區FD1、FD2、FD3、FD4)於第1基板100內(更具體而言為配線層100T內)，經由電性連接機構(後述之焊墊部120)相互電性連接。進而，浮動擴散區FD經由電性機構(後述之貫通電極120E)自第1基板100連接至第2基板200(更具體而言，自配線層100T連接至配線層200T)。第2基板200(更具體而言為配線層200T之內部)中，浮動擴散區FD藉由該電性機構而與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極電性連接。
VSS接點區域118係與基準電位線VSS電性連接之區域，與浮動擴散區FD相隔配置。例如像素541A、541B、541C、541D中，於各像素之V方向之一端配置有浮動擴散區FD，且於另一端配置有VSS接點區域118(圖7A)。VSS接點區域118例如由p型半導體區域構成。VSS接點區域118例如與接地電位、固定電位連接。藉此，對半導體層100S供給基準電位。
於第1基板100設置有光電二極體PD、浮動擴散區FD及VSS接點區域118、與傳輸電晶體TR。該光電二極體PD、浮動擴散區FD、VSS接點區域118及傳輸電晶體TR設置於各像素541A、541B、541C、541D。傳輸電晶體TR設置於半導體層100S之正面側(與光入射面側為相反側，第2基板200側)。傳輸電晶體TR具有傳輸閘極TG。傳輸閘極TG例如包含與半導體層100S之表面對向之水平部分TGb、與設置於半導體層100S內之垂直部分TGa。垂直部分TGa於半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。由該種豎型電晶體構成傳輸電晶體TR，藉此不易產生像素信號之傳輸不良，可使像素信號之讀出效率提高。
傳輸閘極TG之水平部分TGb自與垂直部分TGa對向之位置，例如於H方向上朝像素共有單元539之中央部延伸(圖7A)。藉此，可使到達傳輸閘極TG之貫通電極(後述之貫通電極TGV)之H方向之位置，接近於與浮動擴散區FD、VSS接點區域118連接之貫通電極(後述之貫通電極120E、121E)之H方向之位置。例如設置於第1基板100之複數個像素共有單元539具有互為相同之構成(圖7A)。
於半導體層100S設置有將像素541A、541B、541C、541D相互分離之像素分離部117。像素分離部117於半導體層100S之法線方向(相對於半導體層100S之表面垂直之方向)延伸而形成。像素分離部117以將像素541A、541B、541C、541D相互分隔之方式設置，例如具有格子狀之平面形狀(圖7A、圖7B)。像素分離部117例如將像素541A、541B、541C、541D相互電性及光學性分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。遮光膜117A例如使用鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B例如包含氧化矽(SiO)。像素分離部117例如具有FTI(Full Trench Isolation，完全溝槽隔離)構造，且貫通半導體層100S。雖未圖示，但像素分離部117並不限定於貫通半導體層100S之FTI構造。例如亦可為不貫通半導體層100S之DTI(Deep Trench Isolation，深溝槽隔離)構造。像素分離部117於半導體層100S之法線方向延伸，且形成於半導體層100S之一部分區域。
於半導體層100S例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，且配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面，具體而言設置於像素分離部117與p井層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116例如由p型半導體區域構成。
於半導體層100S與絕緣膜111之間，設置有具有負之固定電荷之固定電荷膜112。藉由固定電荷膜112感應之電場，而於半導體層100S之受光面(背面)側之界面形成電洞儲存層之第1釘紮區域113。藉此，抑制由半導體層100S之受光面側之界面能階引起之暗電流之產生。固定電荷膜112例如由具有負之固定電荷之絕緣膜形成。作為具有該負之固定電荷之絕緣膜之材料，例如列舉氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
於固定電荷膜112與絕緣膜111之間設置有遮光膜117A。該遮光膜117A與構成像素分離部117之遮光膜117A連續設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A，例如選擇性地設置於與半導體層100S內之像素分離部117對向之位置。絕緣膜111以覆蓋該遮光膜117A之方式設置。絕緣膜111例如包含氧化矽。
設置於半導體層100S與第2基板200之間之配線層100T，自半導體層100S側依序具有層間絕緣膜119、焊墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳輸閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119跨及半導體層100S之整個表面而設置，且與半導體層100S相接。層間絕緣膜119例如由氧化矽膜構成。再者，配線層100T之構成並不限定於上述，只要為具有配線與絕緣膜之構成即可。
圖7B係表示圖7A所示之平面構成、與焊墊部120、121之構成。焊墊部120、121設置於層間絕緣膜119上之選擇區域。焊墊部120用以將像素541A、541B、541C、541D各者之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)相互連接。焊墊部120例如針對每一像素共有單元539，於俯視下配置於像素共有單元539之中央部(圖7B)。該焊墊部120以跨越像素分離部117之方式設置，且與浮動擴散區FD1、FD2、FD3、FD4各者之至少一部分重疊而配置(圖6、圖7B)。具體而言，焊墊部120形成於如下區域，該區域相對於共有像素電路210之複數個浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)各者之至少一部分、與形成於共有該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間之像素分離部117之至少一部分，於與半導體層100S之表面垂直之方向上重疊。於層間絕緣膜119設置有用以將焊墊部120與浮動擴散區FD1、FD2、FD3、FD4電性連接之連接通孔120C。連接通孔120C設置於各像素541A、541B、541C、541D。例如藉由將焊墊部120之一部分嵌埋於連接通孔120C，而將焊墊部120與浮動擴散區FD1、FD2、FD3、FD4電性連接。
焊墊部121用以將複數個VSS接點區域118相互連接。例如設置於沿V方向相鄰之一像素共有單元539之像素541C、541D之VSS接點區域118，與設置於另一像素共有單元539之像素541A、541B之VSS接點區域118藉由焊墊部121電性連接。焊墊部121例如以跨越像素分離部117之方式設置，且與該4個VSS接點區域118各者之至少一部分重疊而配置。具體而言，焊墊部121形成於如下區域，該區域相對於複數個VSS接點區域118各者之至少一部分、與形成於該複數個VSS接點區域118之間之像素分離部117之至少一部分，於與半導體層100S之表面垂直之方向上重疊。於層間絕緣膜119設置有用以將焊墊部121與VSS接點區域118電性連接之連接通孔121C。連接通孔121C設置於各像素541A、541B、541C、541D。例如藉由將焊墊部121之一部分嵌埋於連接通孔121C，而將焊墊部121與VSS接點區域118電性連接。例如於V方向排列之複數個像素共有單元539各者之焊墊部120及焊墊部121於H方向上配置於大致相同之位置(圖7B)。
藉由設置焊墊部120，可於整個晶片減少用以自各浮動擴散區FD向像素電路210(例如放大電晶體AMP之閘極電極)連接之配線。同樣，藉由設置焊墊部121，可於整個晶片減少向各VSS接點區域118供給電位之配線。藉此，能夠使整個晶片之面積縮小，抑制微細化之像素之配線間之電性干擾，及/或利用零件件數之削減實現成本削減等。
焊墊部120、121可設置於第1基板100、第2基板200之所需位置。具體而言，可將焊墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。於設置於配線層100T之情形時，亦可使焊墊部120、121與半導體層100S直接接觸。具體而言，焊墊部120、121亦可為與浮動擴散區FD及/或VSS接點區域118之各者之至少一部分直接連接之構成。又，亦可為如下構成，即，自與焊墊部120、121連接之浮動擴散區FD及/或VSS接點區域118之各者設置連接通孔120C、121C，於配線層100T、半導體層200S之絕緣區域2112之所需位置設置焊墊部120、121。
尤其，於將焊墊部120、121設置於配線層100T之情形時，可減少半導體層200S之絕緣區域212中之與浮動擴散區FD及/或VSS接點區域118連接之配線。藉此，可削減形成像素電路210之第2基板200中之絕緣區域212之面積，該絕緣區域212用以形成貫通配線，該貫通配線用以自浮動擴散區FD連接至像素電路210。藉此，可確保形成像素電路210之第2基板200之面積較大。藉由確保像素電路210之面積，可較大地形成像素電晶體，從而可有助於利用雜訊減少等提高畫質。
尤其，於像素分離部117使用FTI構造之情形時，由於浮動擴散區FD及/或VSS接點區域118較佳為設置於各像素541，因此藉由使用焊墊部120、121之構成，可大幅削減連接第1基板100與第2基板200之配線。
又，如圖7B，例如連接有複數個浮動擴散區FD之焊墊部120、與連接有複數個VSS接點區域118之焊墊部121於V方向上以直線狀交替配置。又，焊墊部120、121形成於被複數個光電二極體PD、複數個傳輸閘極TG、複數個浮動擴散區FD包圍之位置。藉此，於形成複數個元件之第1基板100中，可自由配置除浮動擴散區FD與VSS接點區域118以外之元件，從而可實現整個晶片佈局之效率化。又，可確保形成於各像素共有單元539之元件之佈局的對稱性，從而可抑制各像素541之特性不均。
焊墊部120、121例如包含多晶矽(Poly Si)，具體而言包含添加有雜質之摻雜多晶矽。焊墊部120、121較佳為包含多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性較高之導電性材料。藉此，能夠於將第2基板200之半導體層200S貼合於第1基板100之後形成像素電路210。以下，對其原因進行說明。再者，以下說明中，將於貼合第1基板100與第2基板200之半導體層200S之後形成像素電路210之方法稱為第1製造方法。
此處，亦可考慮於在第2基板200形成像素電路210之後，將該第2基板200貼合於第1基板100(以下稱為第2製造方法)。該第2製造方法中，預先於第1基板100之表面(配線層100T之表面)及第2基板200之表面(配線層200T之表面)分別形成電性連接用之電極。當將第1基板100與第2基板200貼合時，與此同時，分別形成於第1基板100之表面與第2基板200之表面之電性連接用之電極彼此接觸。藉此，於第1基板100中所含之配線與第2基板200中所含之配線之間形成電性連接。藉此，藉由設為使用第2製造方法之攝像裝置1之構成，例如可根據第1基板100與第2基板200各者之構成而使用適當製程進行製造，從而可製造高品質、高性能之攝像裝置。
該第2製造方法中，於將第1基板100與第2基板200貼合時，有時會因貼合用之製造裝置而產生位置對準之誤差。又，第1基板100及第2基板200例如具有直徑數十cm左右之大小，但於將第1基板100與第2基板200貼合時，有於該第1基板100、第2基板200各部分之微觀區域中產生基板伸縮之顧慮。該基板伸縮係由基板彼此接觸之時序略有偏差而引起。有時會因該第1基板100及第2基板200之伸縮，而導致於分別形成於第1基板100之表面及第2基板200之表面之電性連接用之電極位置產生誤差。第2製造方法中，較佳為預先加以處理以使即便產生該誤差，第1基板100及第2基板200各自之電極彼此亦會接觸。具體而言，預先考慮上述誤差而使第1基板100及第2基板200之電極之至少一者，較佳為兩者較大。因此，若使用第2製造方法，則例如形成於第1基板100或第2基板200之表面之電極之大小(基板平面方向之大小)，大於自第1基板100或第2基板200之內部沿厚度方向延伸至表面之內部電極之大小。
另一方面，藉由由耐熱性之導電材料構成焊墊部120、121，能夠使用上述第1製造方法。第1製造方法中，於形成包含光電二極體PD及傳輸電晶體TR等之第1基板100之後，將該第1基板100與第2基板200(半導體層2000S)貼合。此時，第2基板200為未形成構成像素電路210之主動元件及配線層等之圖案之狀態。由於第2基板200為形成圖案之前之狀態，因此即便假設於將第1基板100與第2基板200貼合時於其貼合位置產生誤差，亦不會因該貼合誤差而於第1基板100之圖案與第2基板200之圖案之間之位置對準產生誤差。其原因在於，第2基板200之圖案係於將第1基板100與第2基板200貼合之後形成。再者，於在第2基板形成圖案時，例如於用以形成圖案之曝光裝置，一面將形成於第1基板之圖案作為位置對準之對象一面形成圖案。藉由上述原因，第1基板100與第2基板200之貼合位置之誤差於第1製造方法中，於製造攝像裝置1時不會成為問題。藉由相同原因，第2製造方法中產生之基板伸縮所引起之誤差於第1製造方法中，於製造攝像裝置1時亦不會成為問題。
第1製造方法中，如此將第1基板100與第2基板200(半導體層200S)貼合之後，於第2基板200上形成主動元件。其後，形成貫通電極120E、121E及貫通電極TGV(圖6)。該貫通電極120E、121E、TGV之形成中，例如自第2基板200之上方使用曝光裝置之縮小投影曝光形成貫通電極之圖案。由於使用縮小曝光投影，因此即便假設於第2基板200與曝光裝置之位置對準中產生誤差，該誤差之大小於第2基板200中亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之倒數)。藉此，藉由設為使用第1製造方法之攝像裝置1之構成，形成於第1基板100與第2基板200各者之元件彼此容易位置對準，從而可製造高品質、高性能之攝像裝置。
使用該第1製造方法製造之攝像裝置1具有與利用第2製造方法製造之攝像裝置不同之特徵。具體而言，藉由第1製造方法製造之攝像裝置1中，例如貫通電極120E、121E、TGV自第2基板200至第1基板100成為大致固定之粗度(基板平面方向之大小)。或，於貫通電極120E、121E、TGV具有傾斜形狀時，具有固定斜率之傾斜形狀。具有該貫通電極120E、121E、TGV之攝像裝置1容易使像素541微細化。
此處，當藉由第1製造方法製造攝像裝置1時，於將第1基板100與第2基板200(半導體層200S)貼合之後，於第2基板200形成主動元件，因此形成主動元件時所需之加熱處理亦會影響到第1基板100。因此，如上所述，較佳為於設置於第1基板100之焊墊部120、121使用耐熱性較高之導電材料。例如較佳為於焊墊部120、121使用熔點較第2基板200之配線層200T中所含之配線材料之至少一部分高(即耐熱性較高)的材料。例如於焊墊部120、121使用摻雜多晶矽、鎢、鈦或氮化鈦等耐熱性較高之導電材料。藉此，能夠使用上述第1製造方法製造攝像裝置1。
鈍化膜122例如以覆蓋焊墊部120、121之方式跨及半導體層100S之整個表面而設置(圖6)。鈍化膜122例如由氮化矽(SiN)膜構成。層間絕緣膜123隔著鈍化膜122而覆蓋焊墊部120、121。該層間絕緣膜123例如跨及半導體層100S之整個表面而設置。層間絕緣膜123例如由氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言為配線層100T)與第2基板200之接合面。即，接合膜124與第2基板200相接。該接合膜124跨及第1基板100之整個主面而設置。接合膜124例如由氮化矽膜構成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111而與半導體層100S對向(圖6)。受光透鏡401例如設置於與像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側依序具有半導體層200S及配線層200T。半導體層200S由矽基板構成。半導體層200S中，跨及厚度方向設置有井區域211。井區域211例如為p型半導體區域。於第2基板20，設置有針對每一像素共有單元539而配置之像素電路210。該像素電路210例如設置於半導體層200S之正面側(配線層200T側)。攝像裝置1中，以第2基板200之背面側(半導體層200S側)朝向第1基板100之正面側(配線層100T側)之方式將第2基板200貼合於第1基板100。即，第2基板200以面對背貼合於第1基板100。
圖8～圖12示意性表示第2基板200之平面構成之一例。圖8表示設置於半導體層200S之表面附近之像素電路210之構成。圖9示意性表示配線層200T(具體而言為後述之第1配線層W1)、及與配線層200T連接之半導體層200S及第1基板100之各部分之構成。圖10～圖12表示配線層200T之平面構成之一例。以下，使用圖6及圖8～圖12對第2基板200之構成進行說明。圖8及圖9中以虛線表示光電二極體PD之外形(像素分離部117與光電二極體PD之邊界)，且以鏈線表示與構成像素電路210之各電晶體之閘極電極重疊之部分之半導體層200S與元件分離區域213或絕緣區域212之邊界。與放大電晶體AMP之閘極電極重疊之部分中，於通道寬度方向之一方設置有半導體層200S與元件分離區域213之邊界、及元件分離區域213與絕緣區域212之邊界。
於第2基板200設置有將半導體層200S分斷之絕緣區域212、與設置於半導體層200S之厚度方向之一部分之元件分離區域213(圖6)。例如於設置於沿H方向相鄰之2個像素電路210之間之絕緣區域212，配置有與該2個像素電路210連接之2個像素共有單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖9)。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖6)。半導體層200S被該絕緣區域212分斷。於該絕緣區域212配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212例如包含氧化矽。
貫通電極120E、121E於厚度方向貫通絕緣區域212而設置。貫通電極120E、121E之上端與配線層200T之配線(後述之第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)連接。該貫通電極120E、121E貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而設置，其下端與焊墊部120、121連接(圖6)。貫通電極120E係用以將焊墊部120與像素電路210電性連接者。即，藉由貫通電極120E將第1基板100之浮動擴散區FD電性連接於第2基板200之像素電路210。貫通電極121E係用以將焊墊部121與配線層200T之基準電位線VSS電性連接者。即，藉由貫通電極121E將第1基板100之VSS接點區域118電性連接於第2基板200之基準電位線VSS。
貫通電極TGV係於厚度方向貫通絕緣區域212而設置。貫通電極TGV之上端與配線層200T之配線連接。該貫通電極TGV貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119而設置，其下端與傳輸閘極TG連接(圖6)。該貫通電極TGV係用以將像素541A、541B、541C、541D各者之傳輸閘極TG(傳輸閘極TG1、TG2、TG3、TG4)與配線層200T之配線(列驅動信號線542之一部分，具體而言為後述之圖11之配線TRG1、TRG2、TRG3、TRG4)電性連接者。即，藉由貫通電極TGV將第1基板100之傳輸閘極TG電性連接於第2基板200之配線TRG，對傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)各者傳輸驅動信號。
絕緣區域212係用以將上述貫通電極120E、121E及貫通電極TGV與半導體層200S絕緣而設置之區域，上述貫通電極120E、121E及貫通電極TGV用以將第1基板100與第2基板200電性連接。例如，於設置於沿H方向相鄰之2個像素電路210(像素共有單元539)之間的絕緣區域212，配置有與該2個像素電路210連接之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如於V方向延伸而設置(圖8、圖9)。此處，藉由設計傳輸閘極TG之水平部分TGb之配置，而以與垂直部分TGa之位置相比，貫通電極TGV之H方向之位置較接近貫通電極120E、121E之H方向之位置的方式配置(圖7A、圖9)。例如，貫通電極TGV於H方向上配置於與貫通電極120E、120E大致相同之位置。藉此，可於沿V方向延伸之絕緣區域212一併設置貫通電極120E、121E及貫通電極TGV。作為另一配置例，亦可考慮僅於與垂直部分TGa重疊之區域設置水平部分TGb。該情形時，於垂直部分TGa之大致正上方形成貫通電極TGV，例如於各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較大地偏移。於貫通電極TGV及貫通電極120E、121E之周圍，例如設置絕緣區域212，用以與接近之半導體層200S電性絕緣。於貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置大為遠離的情形時，需要於貫通電極120E、121E、TGV各者之周圍獨立設置絕緣區域212，由此，半導體層200S會被較細地分斷。與此相比，於沿V方向延伸之絕緣區域212一併配置貫通電極120E、121E及貫通電極TGV之佈局，可增大半導體層200S之H方向之大小。藉此，可確保較大之半導體層200S之半導體元件形成區域之面積。藉此，例如能夠增大放大電晶體AMP之尺寸而抑制雜訊。
像素共有單元539如參照圖4所說明，具有如下構造，即，將設置於複數個像素541各者之浮動擴散區FD之間電性連接，且該複數個像素541共有1個像素電路210。而且，上述浮動擴散區FD間之電性連接係藉由設置於第1基板100之焊墊部120(圖6、圖7B)而實現。設置於第1基板100之電性連接部(焊墊部120)與設置於第2基板200之像素電路210經由1個貫通電極120E電性連接。作為另一構造例，亦可考慮將浮動擴散區FD間之電性連接部設置於第2基板200。該情形時，於像素共有單元539設置與浮動擴散區FD1、FD2、FD3、FD4各者連接之4個貫通電極。因此，於第2基板200中，貫通半導體層200S之貫通電極之個數增加，將該等貫通電極之周圍絕緣之絕緣區域212變大。與此相比，於第1基板100設置焊墊部120之構造(圖6、圖7B)可減少貫通電極之個數而將絕緣區域212減小，因此，可確保較大之半導體層200S之半導體元件形成區域之面積。藉此，例如能夠增大放大電晶體AMP之尺寸而抑制雜訊。
元件分離區域213設置於半導體層200S之正面側。元件分離區域213具有STI(Shallow Trench Isolation，淺溝槽隔離)構造。該元件分離區域213中，半導體層200S向厚度方向(與第2基板200之主面垂直之方向)凹陷，於該凹陷中嵌埋絕緣膜。該絕緣膜例如由氧化矽構成。元件分離區域213將構成像素電路210之複數個電晶體間對應於像素電路210之佈局而加以元件分離。半導體層200S(具體而言為井區域211)向元件分離區域213之下方(半導體層200S之深部)延伸。
此處，參照圖7A、圖7B及圖8，對第1基板100上之像素共有單元539之外形形狀(基板平面方向之外形形狀)、與第2基板200上之像素共有單元539之外形形狀之不同進行說明。
攝像裝置1中，跨及第1基板100及第2基板200之兩者而設置有像素共有單元539。例如設置於第1基板100之像素共有單元539之外形形狀，與設置於第2基板200之像素共有單元539之外形形狀互不相同。
圖7A、圖7B中，以單點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如第1基板100之像素共有單元539由沿H方向鄰接配置之2個像素541(像素541A、541B)、及於V方向與其鄰接配置之2個像素541(像素541C、541D)構成。即，第1基板100之像素共有單元539由鄰接之2列×2行之4個像素541構成，第1基板100之像素共有單元539具有大致正方形之外形形狀。像素陣列部540中，該種像素共有單元539於H方向以2像素間距(相當於2個像素541量之間距)、且於V方向以2像素間距(相當於2個像素541量之間距)鄰接配置。
圖8及圖9中，以單點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如第2基板200之像素共有單元539之外形形狀於H方向較第1基板100之像素共有單元539小，於V方向較第1基板100之像素共有單元539大。例如第2基板200之像素共有單元539於H方向以相當於1個像素量之大小(區域)形成，於V方向以相當於4個像素之大小形成。即，第2基板200之像素共有單元539以相當於鄰接之配置為1列×4行之像素之大小形成，第2基板200之像素共有單元539具有大致長方形之外形形狀。
例如各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG依序於V方向排列配置(圖8)。藉由將各像素電路210之外形形狀如上述般設置為大致長方形狀，可於一方向(圖8中為V方向)排列配置4個電晶體(選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG)。藉此，可於一擴散區域(與電源線VDD連接之擴散區域)共有放大電晶體AMP之汲極與重置電晶體RST之汲極。例如亦能夠將各像素電路210之形成區域設置為大致正方形狀(參照後述之圖48)。該情形時，沿一方向配置2個電晶體，難以於一擴散區域共有放大電晶體AMP之汲極與重置電晶體RST之汲極。藉此，藉由可將像素電路210之形成區域設置為大致長方形狀而易於將4個電晶體接近配置，從而可使像素電路210之形成區域變小。即，可進行像素之微細化。又，當無需使像素電路210之形成區域變小時，能夠使放大電晶體AMP之形成區域變大而抑制雜訊。
例如於半導體層200S之表面附近，除選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG以外，還設置有與基準電位線VSS連接之VSS接點區域218。VSS接點區域218例如由p型半導體區域構成。VSS接點區域218經由配線層200T之配線及貫通電極121E與第1基板100(半導體層100S)之VSS接點區域118電性連接。該VSS接點區域218例如隔著元件分離區域213而設置於與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖8)。
其次，參照圖7B及圖8對設置於第1基板100之像素共有單元539與設置於第2基板200之像素共有單元539之位置關係進行說明。例如第1基板100之於V方向排列之2個像素共有單元539中之一(例如圖7B之紙面上側)像素共有單元539，與第2基板200之於H方向排列之2個像素共有單元539中之一(例如圖8之紙面左側)像素共有單元539連接。例如第1基板100之於V方向排列之2個像素共有單元539中之另一(例如圖7B之紙面下側)像素共有單元539，與第2基板200之於H方向排列之2個像素共有單元539中之另一(例如圖8之紙面右側)像素共有單元539連接。
例如第2基板200之於H方向排列之2個像素共有單元539中，一像素共有單元539之內部佈局(電晶體等之配置)，大致等於使另一像素共有單元539之內部佈局於V方向及H方向反轉而成之佈局。以下，對藉由該佈局而獲得之效果進行說明。
第1基板100之於V方向排列之2個像素共有單元539中，各焊墊部120配置於像素共有單元539之外形形狀之中央部，即像素共有單元539之V方向及H方向之中央部(圖7B)。另一方面，第2基板200之像素共有單元539如上所述具有於V方向較長之大致長方形之外形形狀，因此例如與焊墊部120連接之放大電晶體AMP，配置於自像素共有單元539之V方向之中央向紙面上方偏移之位置。例如當第2基板200之於H方向排列之2個像素共有單元539之內部佈局相同時，一像素共有單元539之放大電晶體AMP與焊墊部120(例如圖7B之紙面上側之像素共有單元539之焊墊部120)之距離相對變短。但，另一像素共有單元539之放大電晶體AMP與焊墊部120(例如圖7B之紙面下側之像素共有單元539之焊墊部120)之距離變長。因此，有該放大電晶體AMP與焊墊部120之連接所需之配線之面積變大，像素共有單元539之配線佈局變得複雜之顧慮。因此，有可能影響到攝像裝置1之微細化。
與此相對，藉由於第2基板200之於H方向排列之2個像素共有單元539使相互之內部佈局至少於V方向反轉，可縮短該等2個像素共有單元539兩者之放大電晶體AMP與焊墊部120之距離。因此，與使第2基板200之於H方向排列之2個像素共有單元539之內部佈局相同之構成相比，易於進行攝像裝置1之微細化。再者，第2基板200之複數個像素共有單元539各者之平面佈局，於圖8記載之範圍內左右對稱，但當包含後述圖9中記載之第1配線層W1之佈局時成為左右非對稱。
又，第2基板200之於H方向排列之2個像素共有單元539之內部佈局，較佳為相互亦於H方向反轉。以下，對其原因進行說明。如圖9所示，第2基板200之於H方向排列之2個像素共有單元539分別與第1基板100之焊墊部120、121連接。例如於第2基板200之於H方向排列之2個像素共有單元539之H方向之中央部(於H方向排列之2個像素共有單元539之間)配置有焊墊部120、121。因此，藉由使第2基板200之於H方向排列之2個像素共有單元539之內部佈局相互於H方向反轉，可縮短第2基板200之複數個像素共有單元539各者與焊墊部120、121之距離。即，更容易進行攝像裝置1之微細化。
又，第2基板200之像素共有單元539之外形線之位置，亦可不與第1基板100之像素共有單元539之任一外形線之位置一致。例如第2基板200之於H方向排列之2個像素共有單元539中之一(例如圖9之紙面左側)像素共有單元539中，V方向之一(例如圖9之紙面上側)外形線，配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面上側)之V方向之一外形線的外側。又，第2基板200之於H方向排列之2個像素共有單元539中之另一(例如圖9之紙面右側)像素共有單元539中，V方向之另一(例如圖9之紙面下側)外形線，配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面下側)之V方向之另一外形線的外側。如此，藉由將第2基板200之像素共有單元539與第1基板100之像素共有單元539交替配置，能夠縮短放大電晶體AMP與焊墊部120之距離。因此，易於進行攝像裝置1之微細化。
又，於第2基板200之複數個像素共有單元539之間，相互之外形線之位置亦可不一致。例如第2基板200之於H方向排列之2個像素共有單元539係將V方向之外形線之位置偏移而配置。藉此，能夠縮短放大電晶體AMP與焊墊部120之距離。因此，易於進行攝像裝置1之微細化。
參照圖7B及圖9對像素陣列部540中之像素共有單元539之重複配置進行說明。第1基板100之像素共有單元539於H方向具有2個像素541量之大小，及於V方向具有2個像素541量之大小(圖7B)。例如第1基板100之像素陣列部540中，相當於該4個像素541之大小之像素共有單元539於H方向以2像素間距(相當於2個像素541量之間距)、且於V方向以2像素間距(相當於2個像素541量之間距)鄰接重複配置。或，亦可於第1基板100之像素陣列部540，設置有於V方向鄰接配置有2個像素共有單元539之一對像素共有單元539。第1基板100之像素陣列部540中，例如該一對像素共有單元539於H方向以2像素間距(相當於2個像素541量之間距)、且於V方向以4像素間距(相當於4個像素541量之間距)鄰接重複配置。第2基板200之像素共有單元539於H方向具有1個像素541量之大小、及於V方向具有4個像素541量之大小(圖9)。例如於第2基板200之像素陣列部540，設置有包含2個相當於該4個像素541之大小之像素共有單元539的一對像素共有單元539。該像素共有單元539於H方向鄰接配置，且於V方向偏移配置。第2基板200之像素陣列部540中，例如該一對像素共有單元539於H方向以2像素間距(相當於2個像素541量之間距)、且於V方向以4像素間距(相當於4個像素541量之間距)無間隙地鄰接重複配置。藉由該種像素共有單元539之重複配置，能夠將像素共有單元539無間隙地配置。因此，易於進行攝像裝置1之微細化。
放大電晶體AMP例如亦可具有平面構造，但較佳為例如具有鰭型等三維構造(例如Fin-FET(Field-Effect Transistor，場效電晶體)、Tri-Gate(三閘極)FET或雙閘極FET)(圖6)，該三維構造係通道區域具有凹凸構造。藉此，實效之閘極寬度之大小變大，能夠抑制雜訊。選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG例如具有平面構造。放大電晶體AMP亦可具有平面構造。或，選擇電晶體SEL、重置電晶體RST或FD轉換增益切換電晶體FDG亦可具有三維構造。
圖13係表示作為本實施形態之攝像裝置1之主要部分之一例的例如圖6所示之區域X內之構成之立體圖。圖14A表示圖13所示之I-I線上之剖面構成，圖14B表示圖13所示之II-II線上之剖面構成。如上所述，於半導體層200S設置有構成像素電路210之例如4個電晶體(以下，於無需特別區分放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG之情形時，稱為像素電晶體)。又，於半導體層200S設置有將半導體層200S分斷為複數個區塊之絕緣區域212。於該絕緣區域212設置有複數條貫通配線(貫通電極120E、121E及貫通電極TGV)，該等貫通配線將第1基板100與第2基板200電性連接，並且於厚度方向貫通絕緣區域212。
本實施形態之半導體層200S於像素電晶體與上述貫通配線接近之側面、及與設置於第1基板100之電晶體(例如傳輸電晶體TR)對向之背面(面S2)，分別設置有調整部220(調整部220A、220B)。圖13、圖14A及圖14B中，表示作為一例之選擇電晶體SEL及與其接近配置之貫通電極TGV。
調整部220係用以使對與像素電晶體接近配置之貫通配線、設置於第1基板之電晶體施加偏壓時產生的寄生電晶體之閾值電壓變大而減少像素電晶體之特性變動者。
具體而言，設置於半導體層200S之側面之調整部220A例如係用以於對貫通電極TGV施加偏壓時，例如提高於接近配置之選擇電晶體SEL產生之寄生電晶體之閾值電壓而減少洩漏電流之產生者。設置於半導體層200S之背面(面S2)之調整部220B例如係用以於對設置於第1基板100之傳輸電晶體TR施加偏壓時，例如提高於對向配置之選擇電晶體SEL產生之寄生電晶體之閾值電壓而減少洩漏電流之產生者。
圖15A表示未設置調整部220A之情形時之、不對貫通電極TGV施加偏壓之狀態(斷開狀態)與對貫通電極TGV施加偏壓之狀態(接通狀態)下之選擇電晶體SEL之特性變動。圖15B表示設置有調整部220A之情形時(攝像裝置1)之、不對貫通電極TGV施加偏壓之狀態(斷開狀態)與對貫通電極TGV施加偏壓之狀態(接通狀態)下之選擇電晶體SEL之特性變動。
當對貫通電極TGV施加偏壓(接通狀態)時，於未設置調整部220A之情形時，與斷開狀態相比，選擇電晶體SEL之閾值電壓Vth向負方向偏移。另一方面，於設置有調整部220A之情形時，於斷開狀態及接通狀態下均未確認到選擇電晶體SEL之閾值電壓Vth之變化。即，藉由於構成與貫通電極TGV接近配置之選擇電晶體SEL之通道的半導體層200S之側面設置調整部220A，可防止施加至貫通電極TGV之偏壓之影響導致洩漏電流產生。
再者，對貫通電極TGV施加偏壓時之洩漏電流之產生起因於，載子集中於選擇電晶體SEL之閘極附近之半導體層200S。因此，圖13中表示將調整部220A設置於與貫通電極TGV對向之半導體層200S之整個側面之例，但藉由至少形成於選擇電晶體SEL之閘極與半導體層200S之接面及其附近，可減少洩漏電流之產生。
至於調整部220B亦同樣如此。圖13中表示將調整部220B形成於半導體層200S之整個背面(面S2)之例，但藉由至少形成於與設置在第1基板100之電晶體(例如傳輸電晶體TR)對向之區域，可減少施加至傳輸電晶體TR之偏壓之影響，從而可減少洩漏電流之產生。
調整部220A、220B例如由摻雜有雜質之雜質區域構成。由雜質區域構成之調整部220A、220B較佳為具有與半導體層200S之井相同之導電型，例如可形成為摻雜有作為p型雜質之例如硼(P)之p型半導體區域。又，p型半導體區域之雜質濃度例如具有與形成於半導體層200S之p井層(例如p井層215，例如參照圖20A)之雜質濃度同等或其以上之濃度。調整部220A、220B例如亦可使用金屬氧化膜形成。具體而言，例如列舉氧化鋁(Al2 O3 )膜、氧化鉿(HfO2 )膜、氧化釔(Y2 O3 )膜及氧化鑭(La2 O3 )膜等。
再者，本實施形態中，作為一例，使用貫通電極TGV及設置於其附近之選擇電晶體SEL來進行說明，但本技術亦可適用於其他貫通配線(例如貫通電極120E、121E)與其他像素電晶體(例如放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG)接近配置之情形，且可獲得相同效果。
調整部220A、220B例如能以如下方式製造。圖16A～圖16F表示半導體層200S之製造工序之一例。
首先，如圖16A所示，於半導體層200S例如藉由離子植入而形成調整部220B。繼而，如圖16B所示，於調整部220B上形成例如氧化矽膜作為接合膜124之後，將該接合膜124作為接合面而與另行製作之第1基板100(層間絕緣膜123)貼合。
其次，根據需要而如圖16C所示使半導體層200S薄壁化。此時，使半導體層200S之厚度為形成像素電路210所需之膜厚。半導體層200S之厚度一般為數百nm左右。然而，根據像素電路210之概念，亦能夠為FD(Fully Depletion，完全空乏)型，因此該情形時，作為半導體層200S之厚度，可採用數nm～數μm之範圍。
繼而，如圖16D所示，設置貫通半導體層200S及調整部220B之開口H而將半導體層200S適當分離。其次，如圖16E所示，於特定位置形成抗蝕劑膜PR之後，藉由離子植入而形成調整部220A。具體而言，於除欲形成調整部220A之位置以外之半導體層200S上及藉由開口H而露出之接合膜124上使抗蝕劑膜PR圖案化之後，藉由離子植入而將例如硼(B)植入至自抗蝕劑膜PR露出之半導體層200S。藉此，於開口H之側面形成調整部220A。
繼而，如圖16F所示將抗蝕劑膜PR除去，以嵌埋開口H之方式例如形成氧化矽膜。藉此，形成絕緣區域212。其後，於半導體層200S形成包含放大電晶體AMP等之像素電路210。如此，製造具有調整部220(調整部220A、220B)之攝像裝置1。
配線層200T例如包含鈍化膜221、層間絕緣膜222及複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之表面相接，覆蓋半導體層200S之整個表面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222而將複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222例如包含氧化矽。
於配線層200T，例如自半導體層200S側依序設置有第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，且該等藉由層間絕緣膜222而相互絕緣。於層間絕緣膜222設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4與該等之下層連接之連接部。連接部係於設置於層間絕緣膜222之連接孔中埋設有導電材料之部分。例如於層間絕緣膜222設置有將第1配線層W1與半導體層200S之VSS接點區域218連接之連接部218V。例如將該種第2基板200之元件彼此連接之連接部之孔徑，與貫通電極120E、121E及貫通電極TGV之孔徑不同。具體而言，將第2基板200之元件彼此連接之連接孔之孔徑，較佳為較貫通電極120E、121E及貫通電極TGV之孔徑小。以下，對其原因進行說明。設置於配線層200T內之連接部(連接部218V等)之深度較貫通電極120E、121E及貫通電極TGV之深度小。因此，連接部與貫通電極120E、121E及貫通電極TGV相比，可更容易向連接孔中填埋導電材料。藉由該連接部之孔徑較貫通電極120E、121E及貫通電極TGV之孔徑小，而易於進行攝像裝置1之微細化。
例如藉由第1配線層W1而將貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言為到達FD轉換增益切換電晶體FDG之源極之連接孔)連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此，半導體層200S之VSS接點區域218與半導體層100S之VSS接點區域118電性連接。
其次，使用圖10～圖12對配線層200T之平面構成進行說明。圖10係表示第1配線層W1及第2配線層W2之平面構成之一例之圖。圖11係表示第2配線層W2及第3配線層W3之平面構成之一例之圖。圖12係表示第3配線層W3及第4配線層W4之平面構成之一例之圖。
例如第3配線層W3包含沿H方向(列方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖11)。該等配線相當於參照圖4說明之複數條列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4分別用以對傳輸閘極TG1、TG2、TG3、TG4傳輸驅動信號。配線TRG1、TRG2、TRG3、TRG4各者經由第2配線層W2、第1配線層W1及貫通電極120E與傳輸閘極TG1、TG2、TG3、TG4連接。配線SELL用以對選擇電晶體SEL之閘極傳輸驅動信號，配線RSTL用以對重置電晶體RST之閘極傳輸驅動信號，配線FDGL用以對FD轉換增益切換電晶體FDG之閘極傳輸驅動信號。配線SELL、RSTL、FDGL各者經由第2配線層W2、第1配線層W1及連接部，與選擇電晶體SEL、重置電晶體RST、FD轉換增益切換電晶體FDG各者之閘極連接。
例如第4配線層W4包含沿V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖12)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部而與放大電晶體AMP之汲極及重置電晶體RST之汲極連接。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V而與VSS接點區域218連接。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及焊墊部121而與第1基板100之VSS接點區域118連接。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部而與選擇電晶體SEL之源極(Vout)連接。
接點部201、202亦可於俯視下設置於與像素陣列部540重疊之位置(例如圖3)，或，亦可設置於像素陣列部540之外側之周邊部540B(例如圖6)。接點部201、202設置於第2基板200之表面(配線層200T側之面)。接點部201、202例如包含Cu(銅)及Al(鋁)等金屬。接點部201、202露出於配線層200T之表面(第3基板300側之面)。接點部201、202用於第2基板200與第3基板300之電性連接、及第2基板200與第3基板300之貼合。
圖6中圖示出於第2基板200之周邊部540B設置有周邊電路之例。該周邊電路亦可包含列驅動部520之一部分或行信號處理部550之一部分等。又，如圖3所記載，亦可不於第2基板200之周邊部540B配置周邊電路，而於像素陣列部540之附近配置連接孔部H1、H2。
第3基板300例如自第2基板200側依序具有配線層300T及半導體層300S。例如半導體層300S之表面設置於第2基板200側。半導體層300S由矽基板構成。於該半導體層300S之正面側之部分設置有電路。具體而言，於半導體層300S之正面側之部分，例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T，例如包含層間絕緣膜、藉由該層間絕緣膜分離之複數條配線層、及接點部301、302。接點部301、302露出於配線層300T之表面(第2基板200側之面)，接點部301與第2基板200之接點部201相接，接點部302與第2基板200之接點部202相接。接點部301、302與形成於半導體層300S之電路(例如輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)電性連接。接點部301、302例如包含Cu(銅)及鋁(Al)等金屬。例如外部端子TA經由連接孔部H1與輸入部510A連接，外部端子TB經由連接孔部H2與輸出部510B連接。
此處，對攝像裝置1之特徵進行說明。
一般而言，攝像裝置就主要構成而言包含光電二極體與像素電路。此處，當使光電二極體之面積變大時，光電轉換之結果產生之電荷增加，其結果像素信號之信號/雜訊比(S/N(signal-to-noise)比)得以改善，攝像裝置可輸出更佳之圖像資料(圖像資訊)。另一方面，當使像素電路中所含之電晶體之尺寸(尤其是放大電晶體之尺寸)變大時，於像素電路中產生之雜訊減少，其結果可改善拍攝信號之S/N比，攝像裝置輸出更佳之圖像資料(圖像資訊)。
但，將光電二極體與像素電路設置於同一半導體基板之攝像裝置中，當於半導體基板之有限面積中使光電二極體之面積變大時，認為像素電路所具備之電晶體之尺寸會變小。又，當使像素電路具備之電晶體之尺寸變大時，認為光電二極體之面積會變小。
為了解決上述問題，例如本實施形態之攝像裝置1使用如下構造，即，複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊配置。藉此，可於半導體基板之有限面積中，實現使光電二極體PD之面積儘量大、與使像素電路210具備之電晶體之尺寸儘量大。藉此，可改善像素信號之S/N比，攝像裝置1輸出更佳之圖像資料(圖像資訊)。
當實現複數個像素541共有1個像素電路210，且將該1個像素電路210與該光電二極體PD重疊配置之構造時，延伸有自複數個像素541各者之浮動擴散區FD連接至1個像素電路210之複數條配線。為了確保形成像素電路210之半導體基板200S之面積較大，例如可形成將該等延伸之複數條配線之間相互連接而彙總為1個之連接配線。至於自VSS接點區域118延伸之複數條配線，亦可同樣形成將延伸之複數條配線之間相互連接而彙總為1個之連接配線。
例如當於形成像素電路210之半導體基板200S形成將自複數個像素541各者之浮動擴散區FD延伸之複數條配線之間相互連接之連接配線時，認為形成像素電路210中所含之電晶體之面積變小。同樣，當於形成像素電路210之半導體基板200S形成將自複數個像素541各者之VSS接點區域118延伸之複數條配線之間相互連接而彙總為1個之連接配線時，認為由此導致形成像素電路210中所含之電晶體之面積變小。
為了解決上述問題，例如本實施形態之攝像裝置1可具備如下構造，即，複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊配置，且於第1基板100設置有將上述複數個像素541各者之浮動擴散區FD之間相互連接而彙總為1個之連接配線、與將上述複數個像素541各者具備之VSS接點區域118之間相互連接而彙總為1個之連接配線。
此處，作為用以於第1基板100設置將上述複數個像素541各者之浮動擴散區FD之間相互連接而彙總為1個之連接配線、與將上述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1個之連接配線的製造方法，當使用上述第2製造方法時，例如可根據第1基板100及第2基板200各者之構成而使用適當製程來製造，從而可製造高品質、高性能之攝像裝置。又，可利用容易之製程形成第1基板100及第2基板200之連接配線。具體而言，於使用上述第2製造方法之情形時，於成為第1基板100與第2基板200之貼合邊界面之第1基板100之表面與第2基板200之表面，分別設置與浮動擴散區FD連接之電極、及與VSS接點區域118連接之電極。進而，較佳為使形成於該等2個基板表面之電極較大，以使即便於將第1基板100與第2基板200貼合時在設置於該等2個基板表面之電極間產生位置偏移，形成於該等2個基板表面之電極彼此亦會接觸。該情形時，認為難以於攝像裝置1具備之各像素之有限面積中配置上述電極。
為了解決第1基板100與第2基板200之貼合邊界面需要較大電極之問題，例如本實施形態之攝像裝置1可使用上述第1製造方法作為其製造方法，即，複數個像素541共有1個像素電路210，且將共有像素電路210與光電二極體PD重疊配置。藉此，形成於第1基板100及第2基板200各者之元件彼此容易位置對準，可製造高品質、高性能之攝像裝置。進而，可具備藉由使用該製造方法而產生之固有構造。即，具備將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、及配線層200T依序積層而成之構造，換言之具備將第1基板100與第2基板200以面對背積層而成之構造，且具備自第2基板200之半導體層200S之正面側貫通半導體層200S與第1基板100之配線層100T到達第1基板100之半導體層100S之表面的貫通電極120E、121E。
於第1基板100設置有將上述複數個像素541各者之浮動擴散區FD之間相互連接而彙總為1個之連接配線、與將上述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1個之連接配線的構造中，當使用上述第1製造方法積層該構造與第2基板200而於第2基板200形成像素電路210時，形成像素電路210具備之主動元件時所需之加熱處理有可能影響到形成於第1基板100之上述連接配線。
由此，為了解決形成上述主動元件時之加熱處理影響到上述連接配線之問題，本實施形態之攝像裝置1較理想的是於如下兩種連接配線使用耐熱性較高之導電材料，該連接配線係將上述複數個像素541各者之浮動擴散區FD彼此相互連接而彙總為1個之連接配線，及將上述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1個之連接配線。具體而言，耐熱性較高之導電材料，可使用熔點較第2基板200之配線層200T中所含之配線材料之至少一部分高之材料。
如此，例如本實施形態之攝像裝置1藉由具備如下構造，能夠不於第1基板100與第2基板200之界面具備較大電極而於第1基板100設置將複數個像素541各者具備之浮動擴散區FD之間相互連接而彙總為1個之連接配線、與將複數個像素541各者具備之VSS接點區域118之間相互連接而彙總為1個之連接配線，上述構造係：(1)將第1基板100與第2基板200以面對背積層而成之構造(具體而言，將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、配線層200T依序積層而成之構造)；(2)設置有自第2基板200之半導體層200S之正面側貫通半導體層200S與第1基板100之配線層100T到達第1基板100之半導體層100S之表面的貫通電極120E、121E之構造；及(3)使用耐熱性較高之導電材料形成將複數個像素541各者具備之浮動擴散區FD之間相互連接而彙總為1個之連接配線、與將複數個像素541各者具備之VSS接點區域118之間相互連接而彙總為1個之連接配線的構造。
[攝像裝置1之動作] 其次，使用圖13及圖14對攝像裝置1之動作進行說明。圖13及圖14係對圖3追加表示各信號路徑之箭頭之圖。圖13以箭頭表示自外部輸入至攝像裝置1之輸入信號與電源電位及基準電位之路徑。圖14以箭頭表示自攝像裝置1輸出至外部之像素信號之信號路徑。例如經由輸入部510A輸入至攝像裝置1之輸入信號(例如像素時脈及同步信號)向第3基板300之列驅動部520傳輸，且於列驅動部520產生列驅動信號。該列驅動信號經由接點部301、201傳輸至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542到達像素陣列部540之各像素共有單元539。到達第2基板200之像素共有單元539之列驅動信號中除傳輸閘極TG以外之驅動信號輸入至像素電路210，對像素電路210中所含之各電晶體進行驅動。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，對像素541A、541B、541C、541D進行驅動(圖13)。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部301、201傳輸至第2基板200，且經由配線層200T內之配線供給至各像素共有單元539之像素電路210。基準電位進而亦經由貫通電極121E供給至第1基板100之像素541A、541B、541C、541D。另一方面，於第1基板100之像素541A、541B、541C、541D進行光電轉換而得之像素信號，經由貫通電極120E針對每一像素共有單元539傳輸至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部202、302傳輸至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
[效果] 本實施形態中，於半導體層200S之側面及底面分別設置有調整部220A、220B，該半導體層200S構成與貫通配線(例如貫通電極120E、121E及貫通電極TGV)、設置於第1基板100之電晶體(例如傳輸電晶體TR)等接近配置之像素電晶體(例如放大電晶體AMP、重置電晶體RST、選擇電晶體SEL及FD轉換增益切換電晶體FDG)。藉此，例如能夠減少來自貫通電極TGV、傳輸電晶體TR之電場對接近配置之像素電晶體之影響，從而能夠抑制電晶體特性之變動。
具有複數個感測像素之半導體基板、與具有對利用各感測像素獲得之信號進行處理之信號處理電路之半導體基板相互積層而成之三維構造之攝像裝置中，於將形成於上層之半導體基板之電晶體之通道部分、與鄰接之貫通配線(TCS)之距離配置得較近(例如0.25 μm以下)之情形時，有因向TCS施加偏壓而於電晶體之通道產生寄生性之電流通路，從而電晶體特性劣化之虞。具體而言，如圖15A所示，閾值電壓Vth向負方向偏移。
為了減少閾值電壓Vth之偏移，需要充分確保貫通配線(TCS)與電晶體之距離。作為一例，需要使貫通配線(TCS)與電晶體之距離離開100 nm至250 nm左右，成為對像素單元設計(例如單元尺寸1 μm以下)之設計限制。如上所述，於確保貫通配線(TCS)與電晶體之距離之情形時，例如若設單元尺寸為0.7 μm，則能夠用於形成像素電路之半導體基板之面積降低至約一半左右。
相對於此，本實施形態之攝像裝置1中，例如於在選擇電晶體SEL之附近例如配置貫通電極TGS之情形時，於構成選擇電晶體SEL之通道之半導體層200S之側面形成調整部220A。又，例如於在選擇電晶體SEL附近之第1基板100例如配置傳輸電晶體TR之情形時，於半導體層200S之背面(面S2)形成調整部220B。調整部220A、220B例如由p型半導體區域或金屬氧化膜構成。藉此，能夠減少對貫通電極TGS及傳輸電晶體TR施加偏壓時對選擇電晶體SEL之影響。具體而言，能夠使對貫通電極TGS及傳輸電晶體TR施加偏壓時產生之寄生電晶體之閾值電壓Vth變大，減少洩漏電流之產生。
如上所述，本實施形態中，於構成與沿厚度方向貫通絕緣區域212之貫通配線(例如貫通電極TGS)、設置於第1基板100之電晶體(例如傳輸電晶體TR)等接近配置之像素電晶體(例如選擇電晶體SEL)之通道的半導體層200S之側面及背面(面S2)，分別設置調整部220A、220B，減少對上述元件施加偏壓時對接近之電晶體之影響。藉此，減少構成像素電路210之電晶體中之洩漏電流之產生等電晶體之特性降低。藉此，能夠使畫質提高。又，能夠使可靠性提高。
又，本實施形態中如上所述，無需為了減少來自接近配置之貫通配線(TCS)之影響，而確保各貫通電極120E、121E及貫通電極TGS、與像素電晶體(例如放大電晶體AMP、重置電晶體RST、選擇電晶體SEL及FD轉換增益切換電晶體FDG)之距離。藉此，能夠使像素單元設計中之面積效率提高。
本實施形態中，像素541A、541B、541C、541D(像素共有單元539)與像素電路210設置於互不相同之基板(第1基板100及第2基板200)。藉此，與將像素541A、541B、541C、541D及像素電路210形成於同一基板之情形相比，可擴大像素541A、541B、541C、541D及像素電路210之面積。其結果，能夠使藉由光電轉換而獲得之像素信號之量增大，且能夠減少像素電路210之電晶體雜訊。藉此，能夠改善像素信號之信號/雜訊比，攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。又，能夠使攝像裝置1微細化(換言之使像素尺寸縮小及使攝像裝置1小型化)。攝像裝置1可藉由縮小像素尺寸而使每單位面積之像素數增加，從而可輸出高畫質之圖像。
又，攝像裝置1中，第1基板100及第2基板200藉由設置於絕緣區域212之貫通電極120E、121E而相互電性連接。例如亦可考慮將第1基板100與第2基板200藉由焊墊電極彼此之接合而連接之方法、藉由貫通半導體層之貫通配線(例如TSV(Thorough Si Via，貫通矽通孔))而連接之方法。與該種方法相比，藉由於絕緣區域212設置貫通電極120E、121E，可使第1基板100及第2基板200之連接所需之面積變小。藉此，可縮小像素尺寸，從而可使攝像裝置1更小型化。又，藉由每1像素之面積更微細化，可使解析度更高。當無需晶片尺寸小型化時，可擴大像素541A、541B、541C、541D及像素電路210之形成區域。其結果，能夠使藉由光電轉換而獲得之像素信號之量增大，且能夠減少像素電路210具備之電晶體之雜訊。藉此，能夠改善像素信號之信號/雜訊比，從而攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。
又，攝像裝置1中，像素電路210與行信號處理部550及圖像信號處理部560設置於互不相同之基板(第2基板200及第3基板300)。藉此，與將像素電路210與行信號處理部550及圖像信號處理部560形成於同一基板之情形相比，可擴大像素電路210之面積與行信號處理部550及圖像信號處理部560之面積。藉此，能夠減少於行信號處理部550產生之雜訊，或能夠於圖像信號處理部560搭載更高性能之圖像處理電路。藉此，能夠改善像素信號之信號/雜訊比，從而攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。
又，攝像裝置1中，像素陣列部540設置於第1基板100及第2基板200，且行信號處理部550及圖像信號處理部560設置於第3基板300。又，將第2基板200與第3基板300連接之接點部201、202、301、302形成於像素陣列部540之上方。因此，接點部201、202、301、302之佈局能夠不受像素陣列具備之各種配線之干擾而自由佈局。藉此，能夠於第2基板200與第3基板300之電性連接使用接點部201、202、301、302。藉由使用接點部201、202、301、302，例如行信號處理部550及圖像信號處理部560之佈局自由度提高。藉此，可降低於行信號處理部550產生之雜訊，或能夠於圖像信號處理部560搭載更高性能之圖像處理電路。因此，能夠改善像素信號之信號/雜訊比，從而攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。
又，攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便於因每1像素之面積微細化而使得相鄰之像素(像素541A、541B、541C、541D)之距離變近之情形時，亦可抑制像素541A、541B、541C、541D之間之混色。藉此，能夠改善像素信號之信號/雜訊比，從而攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。
又，攝像裝置1中，針對每一像素共有單元539而設置有像素電路210。藉此，與於各像素541A、541B、541C、541D設置像素電路210之情形相比，能夠使構成像素電路210之電晶體(放大電晶體AMP、重置電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域變大。例如藉由使放大電晶體AMP之形成區域變大而能夠抑制雜訊。藉此，能夠改善像素信號之信號/雜訊比，從而攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。
進而，攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)電性連接之焊墊部120設置於第1基板100。藉此，與將該焊墊部120設置於第2基板200之情形相比，可減少連接第1基板100與第2基板200之貫通電極(貫通電極120E)之個數。因此，可使絕緣區域212變小，以充分大小確保構成像素電路210之電晶體之形成區域(半導體層200S)。藉此，能夠降低像素電路210具備之電晶體之雜訊，改善像素信號之信號/雜訊比，從而攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。
又，本實施形態中，關於第2基板200示出如下例，即，可構成像素電路210之放大電晶體AMP、重置電晶體RST、選擇電晶體SEL形成於1個半導體層200S，但亦可將至少1個電晶體形成於半導體層200S-1，且將剩餘之電晶體形成於與半導體層100S及半導體層200S-1不同之半導體層200S-2。對於半導體層200S-2雖未圖示，但例如係於半導體層200S-1(相當於半導體層200S)上形成絕緣層、連接部及連接配線後，進而積層半導體層200S-2。該新的半導體層200S-2可積層於層間絕緣膜123之與積層於半導體層100S之面為相反側之面而形成所需電晶體。作為一例，可於半導體層200S-1形成放大電晶體AMP，且於半導體層200S-2形成重置電晶體RST及/或選擇電晶體SEL。
又，亦可設置複數個新的半導體層，且分別於各半導體層設置所需之像素電路210之電晶體。作為一例，可於半導體層200S-1形成放大電晶體AMP。進而，可於半導體層200S積層絕緣層、連接部及連接配線，進而再積層半導體層200S-2後，於半導體層200S-2形成重置電晶體RST。可於半導體層200S-2積層絕緣層、連接部及連接配線，進而再積層半導體層200S-3之後，於半導體層200S-3形成選擇電晶體SEL。形成於半導體層200S-1、200S-2、200S-3之電晶體亦可為構成像素電路210之任一電晶體。
如此，藉由於第2基板200設置複數個半導體層之構成，可使1個像素電路210於半導體層200S所占之面積變小。只要可使各像素電路210之面積變小，或可使各電晶體微細化，則就能縮小晶片面積。又，可擴大能構成像素電路210之放大電晶體、重置電晶體、選擇電晶體中之所需電晶體之面積。尤其，藉由擴大放大電晶體之面積，亦可期待雜訊減少效果。
再者，即便如上所述將像素電路210分開形成於複數個半導體層(例如半導體層200S-1、200S-2、200S-3)之情形時，於在設置於各半導體層之像素電晶體之附近配置貫通電極(例如貫通電極TGS)之情形時，亦可於構成該像素電晶體之通道之半導體層之側面及背面分別設置調整部220A、220B。
以下，對第2、第3實施形態及變化例1～8進行說明。以下，對與上述第1實施形態相同之構成要素附上同一符號，並適當省略其說明。
＜2.變化例1＞ 圖20A示意性表示上述第1實施形態之變化例(變化例1)之攝像裝置(攝像裝置1A)之主要部分即第1基板100與第2基板200之經由貫通配線之電性連接部及其附近之剖面構成。圖20B示意性表示與圖20A不同之剖面上之攝像裝置1A之構成。圖21示意性表示攝像裝置1A之第2基板200之水平方向之平面構成之一例。再者，圖20A表示圖21所示之III-III線上之剖面，圖20B表示圖21所示之IV-IV線上之剖面。本變化例之攝像裝置1A例如於形成有具有STI構造之元件分離區域213之半導體層200S之側面設置有調整部220A。
本變化例之調整部220A可以放大電晶體AMP、重置電晶體RST等像素電晶體之閘極為遮罩，藉由例如植入而形成。因此，調整部220A例如圖21所示，以包圍半導體層200S之方式連續設置。
又，本變化例之調整部220A例如與接地(GND)電極電性連接，於半導體層200S內與形成於半導體層200S之p井層215相接。藉此，可減少對形成於第1基板100之電晶體(例如傳輸電晶體TR)施加偏壓時對像素電晶體之影響。
本變化例之攝像裝置1A例如亦可如下般製造。圖22A、圖22B表示調整部220A之製造工序之一例。
首先，與上述第1實施形態相同，將與第1基板100貼合之半導體層200S分斷而形成絕緣區域212及元件分離區域213。繼而，如圖22A所示，於半導體層200S之表面(面S1)形成像素電晶體之閘極210G，且以該閘極210G為遮罩進行離子植入。藉此，如圖22B所示，利用自對準而俯視下於閘極210G之兩端形成調整部220A。
又，本變化例之攝像裝置1A例如亦可如下般製造。圖23A～圖23C表示調整部220A之製造工序之另一例。
首先，與上述第1實施形態相同，將與第1基板100貼合之半導體層200S分斷而形成絕緣區域212及元件分離區域213。繼而，如圖23A所示，於半導體層200S、絕緣區域212及元件分離區域213上形成成為閘極210G之導電膜210X之後，於該導電膜210X上例如圖23B所示形成經圖案化之抗蝕劑膜PR1。
其次，如圖23C所示，對導電膜210X例如進行蝕刻之後，以導電膜210X及導電膜210X上之抗蝕劑膜PR1為遮罩進行離子植入。藉此，如圖23D所示，利用自對準而俯視下於閘極210G之兩端形成調整部220A。
繼而，將抗蝕劑膜PR1除去之後，例如圖23E所示，於導電膜210X上形成與各像素電晶體之閘極210G對應之抗蝕劑膜PR2，例如藉由蝕刻使導電膜210X圖案化而形成閘極210G。
如上所述，以構成閘極210G之導電膜210X及抗蝕劑膜PR為遮罩形成調整部220A，藉此可容易調整離子植入之深度。
如此，本變化例中，以設置於半導體層200S之像素電晶體(例如放大電晶體AMP、重置電晶體RST、選擇電晶體SEL及FD轉換增益切換電晶體FDG)之閘極210G為遮罩，藉由離子植入而形成調整部220A。藉此，除上述第1實施形態之效果以外，例如能夠於閘極210G與元件分離區域213之間之狹窄範圍局部地形成調整部220A。
＜3.第2實施形態＞ 圖24示意性表示本發明之第2實施形態之攝像裝置(攝像裝置2)之主要部分即第1基板100與第2基板200之經由貫通配線之電性連接部之剖面構成之一例。圖25示意性表示圖24所示之選擇電晶體SEL之平面形狀。圖26示意性表示本發明之第2實施形態之攝像裝置2之剖面構成之另一例。再者，圖24及圖26表示圖25所示之V-V線上之攝像裝置2之剖面。本實施形態之攝像裝置2將與貫通配線(例如貫通電極TGV)接近配置之像素電晶體(例如選擇電晶體SEL)之、閘極210G之貫通配線側之端部、或對向之兩端部埋設於設置於像素電晶體周圍之絕緣膜(例如元件分離區域213)中，該貫通配線將第1基板100與第2基板200電性連接。
閘極210G之剖面形狀，例如與半導體層200S之表面(面S1)對向之寬度(W)及埋設於元件分離區域213之閘極210G之端部(埋設部210B)之高度(H)，例如亦可以貫通半導體層200S之方式延伸至半導體層200S之背面。具體而言，閘極210G之剖面形狀可根據像素電晶體之構成而採用以下樣態。
例如於像素電晶體採用平面構造之情形時，一般為了調整閾值電壓Vth，而多數情況係於半導體層200S之對應位置形成通道植入(n- 或p- )(工作區域214)及p井植入(p井層215)。該情形時，閘極210G之剖面形狀較佳為例如圖27所示之寬度(W)＞高度(H)。上述構成中，埋設部210B之底面較佳為形成於較通道植入(n- 或p- )及p井之植入峰位置(Rp)更靠下。藉此，通道(電流通路或電子之通道)成為被閘極210G包圍之部分，閘極210G成為屏蔽體從而減少施加至貫通電極TGV之偏壓之影響。又，閘極210G之剖面形狀亦可為圖28所示之寬度(W)≦高度(H)。
例如於在p井層215上形成非摻雜層216之情形時，閘極210G之剖面形狀較佳為例如圖29所示之寬度(W)≦高度(H)。上述構成中，埋設部210B之底面較佳為形成於較非摻雜層216之底面及p井之植入峰位置(Rp)更靠上。藉此，可改善互導gm、雜訊特性。再者，亦可無埋設部210B之底面下方之p井層215。又，閘極210G之剖面形狀亦可為圖30所示之寬度(W)＞高度(H)。
圖24所示之攝像裝置2例如亦可如下般製造。圖31A～圖31F表示本實施形態之像素電晶體(例如選擇電晶體SEL)及貫通配線之製造工序之一例。
首先，於第1基板100(層間絕緣膜123)上隔著接合膜124貼合半導體層200S，根據需要使半導體層200S薄壁化後，如圖31A所示，將半導體層200S分離而形成絕緣區域212及元件分離區域213。繼而，於半導體層200S形成p井層215之後，進行通道植入而形成工作區域214。
繼而，如圖31B所示，使抗蝕劑膜PR於半導體層200S、絕緣區域212及元件分離區域213上圖案化之後，例如使用氫氟酸藉由濕式蝕刻而將通道植入時使用之植入通過膜(例如氧化矽膜，未圖示)除去。同時，亦將脫離抗蝕劑膜PR之元件分離區域213之一部分除去而形成開口213H。
其次，將抗蝕劑膜PR除去之後，如圖31C所示，例如利用熱氧化使藉由除去植入通過膜及元件分離區域213而露出之半導體層200S之表面(面S1)及開口213H內之側面氧化而形成絕緣膜223。
繼而，如圖31D所示，以嵌埋開口213H之方式於絕緣區域212、元件分離區域213及絕緣膜223上，例如藉由化學氣相生長法(chemical vapor deposition：CVD)而使成為閘極210G之多晶矽(Poly Si)成膜。其次，如圖31E所示，使抗蝕劑膜PR於多晶矽(Poly Si)上圖案化並進行蝕刻。藉此，形成一端部埋設於元件分離區域213之閘極210G。
繼而，如圖31F所示，例如藉由CVD使鈍化膜221及層間絕緣膜222於絕緣區域212、元件分離區域213及閘極210G上成膜之後，例如藉由化學機械研磨(Chemical Mechanical Polishing：CMP)使層間絕緣膜222之表面平坦化。其後，於層間絕緣膜222之特定位置例如形成到達半導體層100S之貫通孔，於該貫通孔例如嵌埋鎢(W)。藉此，形成貫通配線(例如圖24所示之貫通電極TGV)。
圖26所示之攝像裝置2例如亦可如下般製造。圖32A～圖32E表示本實施形態之像素電晶體(例如選擇電晶體SEL)及貫通配線之製造工序之一例。
首先，與上述攝像裝置2之製造方法相同，於半導體層200S形成p井層215之後，進行通道植入而形成工作區域214。繼而，如圖32A所示，使抗蝕劑膜PR於半導體層200S、絕緣區域212及元件分離區域213上圖案化之後，例如使用氫氟酸藉由濕式蝕刻而將通道植入時使用之植入通過膜(例如氧化矽膜，未圖示)及脫離抗蝕劑膜PR之元件分離區域213之一部分除去。
其次，除去抗蝕劑膜PR之後，如圖32B所示，例如藉由熱氧化而使藉由除去植入通過膜及元件分離區域213而露出之半導體層200S之表面(面S1)及開口213H內之側面氧化而形成絕緣膜223。
繼而，如圖32C所示，以嵌埋開口213H之方式於絕緣區域212、元件分離區域213及絕緣膜223上，例如藉由CVD使成為閘極210G之多晶矽(Poly Si)成膜。其中，將磷(P)、砷(As)或硼(B)例如以摻雜量1e15～5e15 cm-2 進行通道植入，使多晶矽(Poly Si)為n型或p型而形成閘極210G。其次，如圖32D所示，使抗蝕劑膜PR於多晶矽(Poly Si)上圖案化並進行蝕刻。藉此，形成兩端部埋設於元件分離區域213之閘極210G。
繼而，如圖32E所示，例如藉由CVD使鈍化膜221及層間絕緣膜222於絕緣區域212、元件分離區域213及閘極210G上成膜之後，例如藉由CMP使層間絕緣膜222之表面平坦化。其後，於層間絕緣膜222之特定位置，例如形成到達半導體層100S之貫通孔，於該貫通孔例如嵌埋鎢(W)。藉此，形成貫通配線(例如圖26所示之貫通電極TGV)。
圖26所示之攝像裝置2例如亦可如下般製造。圖33A～圖33F表示本實施形態之像素電晶體(例如選擇電晶體SEL)及貫通配線之製造工序之另一例。
首先，與上述攝像裝置2之製造方法相同，如圖33A所示，於半導體層200S形成p井層215之後，進行通道植入而形成工作區域214。繼而，如圖33B所示，例如使用氫氟酸藉由濕式蝕刻而將通道植入時使用之植入通過膜(例如氧化矽膜，未圖示)及元件分離區域213及絕緣區域212去除至特定深度。
其次，如圖33C所示，例如藉由熱氧化使藉由除去植入通過膜及元件分離區域213而露出之半導體層200S之表面(面S1)、及藉由濕式蝕刻而露出之半導體層200S之側面氧化而形成絕緣膜223。
繼而，如圖33D所示，於絕緣區域212、元件分離區域213及絕緣膜223上，例如藉由CVD使成為閘極210G之多晶矽(Poly Si)成膜。其次，如圖33E所示，使抗蝕劑膜PR於多晶矽(Poly Si)上圖案化並進行蝕刻。藉此，形成兩端部埋設於元件分離區域213之閘極210G。
繼而，如圖33F所示，例如藉由CVD使鈍化膜221及層間絕緣膜222於絕緣區域212、元件分離區域213及閘極210G上成膜之後，例如藉由CMP使層間絕緣膜222之表面平坦化。其後，於層間絕緣膜222之特定位置，例如形成到達半導體層100S之貫通孔，於該貫通孔例如嵌埋鎢(W)。藉此，形成貫通配線(例如圖26所示之貫通電極TGV)。
如上所述，本實施形態中，將像素電晶體(例如放大電晶體AMP、重置電晶體RST、選擇電晶體SEL及FD轉換增益切換電晶體FDG)之閘極210G之、與貫通配線鄰接之端部、或與貫通配線鄰接之端部及與其對向之端部之兩端部，埋設於設置於像素電晶體周圍之絕緣膜(例如元件分離區域213)，該像素電晶體與貫通配線(例如貫通電極120E、121E及貫通電極TGV)接近配置。藉此，例如能夠減少來自貫通電極TGV等貫通配線之電場之影響，抑制像素電晶體之電晶體特性之變動。
如上所述，具有複數個感測像素之半導體基板、與具有對利用各感測像素獲得之信號進行處理之信號處理電路的半導體基板相互積層而成之三維構造之攝像裝置中，形成上層之半導體基板之電晶體有因對貫通配線施加偏壓而產生洩漏電流之虞。
該洩漏電流之產生係由接近於貫通配線之半導體基板之側壁之表面成為反轉狀態而形成電流洩漏通路所引起。上述原因所致之洩漏電流之產生，於構成信號處理電路之電晶體(像素電晶體)中一般構成為摻雜量較多之空乏型電晶體之選擇電晶體SEL等中較為顯著。
相對於此，本實施形態之攝像裝置2中，例如對與貫通電極TGV接近配置之例如選擇電晶體SEL採用大致鰭型電晶體構造，即，將與貫通電極TGV鄰接之閘極210G之端部、或與該閘極端部對向之端部之兩端部埋設於元件分離區域213。藉此，能夠減少對貫通電極TGV施加偏壓時對選擇電晶體SEL之影響，從而能夠減少洩漏電流之產生等電晶體特性之劣化。藉此，能夠使畫質提高。又，能夠使可靠性提高。
又，亦可藉由於像素電晶體之工作區域例如圖34所示，例如於與貫通電極TGV對向之半導體層200S之側面如上述第1實施形態般例如形成p型半導體區域(調整部220A)，而減少由對貫通配線施加偏壓所致之對接近配置之像素電晶體之影響。然而，工作區域之寬度(通道寬度(W))會相應變窄形成該p型半導體區域之量，因此若考慮電晶體之通道寬度(W)/通道長度(L)之設計，則結果有電晶體之尺寸變大之虞。
相對於此，本實施形態中，將閘極210G之端部埋設於元件分離區域213等形成於半導體層200S周圍之絕緣膜，因此可不改變佔據面積尺寸，而減少對鄰接之貫通配線施加偏壓時對像素電晶體之影響。藉此，能夠使像素單元設計中之面積效率提高。
再者，即便如上述第1實施形態所述將像素電路210分開形成於複數個半導體層(例如半導體層200S-1、200S-2、200S-3)之情形時，亦可將各像素電晶體之閘極之端部埋設於形成於各半導體層周圍之絕緣膜(元件分離區域)。藉此，能夠使像素單元設計中之面積效率進一步提高。
＜4.第3實施形態＞ 圖35係示意性表示本發明之第3實施形態之例如攝像裝置1之主要部分即貫通配線(例如貫通電極TGV)與和貫通電極TGV接近配置之像素電晶體之閘極210G之位置關係之一例的俯視圖。圖36示意性表示圖35所示之VI-VI線上之攝像裝置1之剖面構成。於厚度方向貫通絕緣區域212且將第1基板100與第2基板200電性連接之貫通配線(例如貫通電極120E、121E及貫通電極TGV)例如圖35所示以如下方式配置，即俯視下，將貫通電極TGV均等分割之中心線B相對於將像素電晶體之閘極210G沿延伸方向均等分割的中心線A而成為不同之位置。以下，對貫通配線(例如貫通電極TGV)與和貫通電極TGV接近配置之像素電晶體之閘極210G之位置關係進行詳細說明。
圖37係示意性表示本實施形態之例如貫通電極TGV與像素電晶體之閘極210G之位置關係之另一例之俯視圖。圖37示意性表示圖36所示之VII-VII線上之攝像裝置1之剖面構成。圖39表示貫通配線之中心線(例如貫通電極TGV之中心線B)與像素電晶體之閘極210G之中心線A一致時的貫通電極TGV與閘極210G之距離與像素電晶體之閾值電壓ΔVth之關係。圖40表示閘極長度500 nm、貫通電極TGV距閘極210G之直線距離100 nm下的貫通電極TGV之中心線B相對於閘極210G之中心線A之偏移量與像素電晶體之閾值電壓ΔVth之關係。
如圖39所示，例如可藉由使貫通電極TGV之中心線B相對於像素電晶體之閘極210G之中心線A偏移，而減少對貫通電極TGV施加偏壓時對接近配置之像素電晶體之影響。
但，如圖40所示，貫通電極TGV之中心線B相對於閘極210G之中心線A之偏移方向為像素電晶體之源極210S側或為汲極210D側，其效果差異較大。
例如於使貫通電極TGV之中心線B於自閘極210G之延伸方向之中心向源極210S側之閘極210G之端面之間偏移的情形時，像素電晶體之閾值電壓ΔVth較閘極210G之中心線A與貫通電極TGV之中心線B一致的情形小。另一方面，於使貫通電極TGV之中心線B於自閘極210G之延伸方向之中心向汲極210D側之閘極210G之端面之間偏移的情形時，像素電晶體之閾值電壓ΔVth，較閘極210G之中心線A與貫通電極TGV之中心線B一致的情形大。
即，貫通電極TGV較佳為以電場對接近配置之像素電晶體，具體而言電場對像素電晶體之通道之影響較小之方式偏移。例如於將像素電晶體之周圍如圖41所示分為5個區域之情形時，藉由貫通電極TGV配置於除區域X1以外之區域X2、X3、X4、X5，可減小電場對像素電晶體之通道之影響小。進而，區域X2、X3、X4、X5中，區域X3較區域X2佳，區域X4較區域X3佳，像素電晶體之源極210S或汲極210D之延長線上之區域X5最佳。
根據以上所述，構成第2基板200上之像素電路210之像素電晶體、與將第1基板100與第2基板200電性連接之貫通配線，較佳為以電場對接近配置之像素電晶體之影響變小、具體而言遠離像素電晶體之通道之方式佈局貫通配線。
作為一例，後述之圖49所示之佈局中，較佳為進而使貫通電極TGV3例如向選擇電晶體SEL之汲極側偏移。例如，若在選擇電晶體SEL與貫通電極TGV3接近之半導體層200S之側面，例如形成有1015 cm-3 以上1017 cm-3 以下之雜質區域(例如調整部220A)之情形時，較佳為以貫通電極TGV3之中心線B相對於選擇電晶體SEL之閘極之中心線A的最短距離相隔100 nm以上之方式佈局。又，較佳為以選擇電晶體SEL之閘極端與貫通電極TGV3之最短距離相隔250 nm以上之方式佈局。藉此，於貫通電極TGV3被施加偏壓時，能夠減少對選擇電晶體SEL之影響。進而，藉由將貫通電極TGV3配置於選擇電晶體SEL之源極及汲極之延長線上，構成源極或汲極之n型擴散區域會成為阻障，從而能夠幾乎忽略貫通電極TGV3被施加偏壓時對選擇電晶體SEL之影響。
如上所述，本實施形態中，以電場對接近配置之像素電晶體之通道之影響、具體而言電場對像素電晶體之通道之影響較小之方式，使於厚度方向貫通絕緣區域212、將第1基板100與第2基板200電性連接之貫通配線(例如貫通電極120E、121E及貫通電極TGV)之位置偏移。具體而言，以俯視下將貫通電極TGV均等分割之中心線B相對於將像素電晶體之閘極210G於延伸方向均等分割之中心線A為不同位置之方式配置。藉此，對貫通配線施加偏壓時，可減少對接近配置之像素電晶體之影響，從而能夠防止電晶體特性之變動。由此，能夠使畫質提高。又，能夠使可靠性提高。
再者，即便於如上述第1實施形態所述，將像素電路210分開形成於複數個半導體層(例如半導體層200S-1、200S-2、200S-3)之情形下，亦能以電場對設置於各半導體層之像素電晶體之通道之影響較小之方式，使上述貫通配線之位置偏移。
再者，本實施形態中，以像素電晶體為NMOS之情形為例進行說明，但本技術亦可適用於像素電晶體為PMOS之情形，且可獲得相同效果。
＜5.變化例2＞ 圖42～圖46表示上述實施形態之攝像裝置1之平面構成之一變化例。圖42示意性表示第2基板200之半導體層200S之表面附近之平面構成，且對應於上述實施形態中說明之圖8。圖43示意性表示第1配線層W1及與第1配線層W1連接之半導體層200S及第1基板100之各部分之構成，對應於上述實施形態中說明之圖9。圖44表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態中說明之圖10。圖45表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態中說明之圖11。圖46表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態中說明之圖12。
本變化例中，如圖43所示，第2基板200之於H方向排列之2個像素共有單元539中之一(例如紙面右側)像素共有單元539之內部佈局，成為使另一(例如紙面左側)像素共有單元539之內部佈局僅於H方向反轉而成之構成。又，一像素共有單元539之外形線與另一像素共有單元539之外形線之間之V方向的偏移，大於上述實施形態中說明之偏移(圖9)。如此，藉由使V方向之偏移較大，可縮小另一像素共有單元539之放大電晶體AMP、與連接於其之焊墊部120(圖7B中記載之於V方向排列之2個像素共有單元539中之另一者(紙面下側)之焊墊部120)之間之距離。藉由該佈局，圖42～圖46中記載之攝像裝置1之變化例1不使於H方向排列之2個像素共有單元539之平面佈局相互於V方向反轉，便可使其面積與上述實施形態中說明之第2基板200之像素共有單元539之面積相同。再者，第1基板100之像素共有單元539之平面佈局與上述實施形態中說明之平面佈局(圖7A、圖7B)相同。因此，本變化例之攝像裝置1可獲得與上述實施形態中說明之攝像裝置1相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態及本變化例中說明之配置。
＜6.變化例3＞ 圖47～圖52表示上述實施形態之攝像裝置1之平面構成之一變化例。圖47示意性表示第1基板100之平面構成，對應於上述實施形態中說明之圖7A。圖48示意性表示第2基板200之半導體層200S之表面附近之平面構成，對應於上述實施形態中說明之圖8。圖49示意性表示第1配線層W1及與第1配線層W1連接之半導體層200S及第1基板100之各部分之構成，對應於上述實施形態中說明之圖9。圖50表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態中說明之圖10。圖51表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態中說明之圖11。圖52表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態中說明之圖12。
本變化例中，各像素電路210之外形具有大致正方形之平面形狀(圖48等)。本變化例之攝像裝置1之平面構成於該方面與上述實施形態中說明之攝像裝置1之平面構成不同。
例如第1基板100之像素共有單元539係與上述實施形態中說明者相同跨及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖47)。例如各像素共有單元539中，一像素行之像素541A及像素541C之傳輸閘極TG1、TG3之水平部分TGb，自與垂直部分TGa重疊之位置於H方向上向朝像素共有單元539之中央部之方向(更具體而言，朝像素541A、541C之外緣之方向，且朝像素共有單元539之中央部之方向)延伸，另一像素行之像素541B及像素541D之傳輸閘極TG2、TG4之水平部分TGb，自與垂直部分TGa重疊之位置於H方向上向朝像素共有單元539之外側之方向(更具體而言，朝像素541B、541D之外緣之方向，且朝像素共有單元539之外側之方向)延伸。與浮動擴散區FD連接之焊墊部120設置於像素共有單元539之中央部(像素共有單元539之H方向及V方向之中央部)，與VSS接點區域118連接之焊墊部121至少於H方向上(圖47中於H方向及V方向上)設置於像素共有單元539之端部。
作為另一配置例，亦可考慮將傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施形態中說明者相同，容易較細地分斷半導體層200S。因此，難以將像素電路210之電晶體形成得較大。另一方面，若使傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例般自與垂直部分TGa重疊之位置於H方向延伸，則與上述實施形態中說明者相同，能夠使半導體層200S之寬度變大。具體而言，能夠使與傳輸閘極TG1、TG3連接之貫通電極TGV1、TGV3之H方向的位置接近於貫通電極120E之H方向之位置來配置，使與傳輸閘極TG2、TG4連接之貫通電極TGV2、TGV4之H方向的位置接近於貫通電極121E之H方向之位置來配置(圖49)。藉此，與上述實施形態中說明者相同，可使於V方向上延伸之半導體層200S之寬度(H方向之大小)變大。藉此，能夠使像素電路210之電晶體之尺寸，尤其是放大電晶體AMP之尺寸變大。其結果，能夠改善像素信號之信號/雜訊比，攝像裝置1能夠輸出更佳之像素資料(圖像資訊)。
第2基板200之像素共有單元539例如與第1基板100之像素共有單元539之H方向及V方向之大小大致相同，例如跨及與大致2列×2行之像素區域對應之區域而設置。例如各像素電路210中，選擇電晶體SEL及放大電晶體AMP沿V方向排列配置於沿V方向延伸之1個半導體層200S，FD轉換增益切換電晶體FDG及重置電晶體RST沿V方向排列配置於沿V方向延伸之1個半導體層200S。設置有該選擇電晶體SEL及放大電晶體AMP之1個半導體層200S，與設置有FD轉換增益切換電晶體FDG及重置電晶體RST之1個半導體層200S隔著絕緣區域212而排列於H方向。該絕緣區域212於V方向延伸(圖48)。
此處，參照圖48及圖49對第2基板200之像素共有單元539之外形進行說明。例如圖47所示之第1基板100之像素共有單元539，連接於設置於焊墊部120之H方向之一方(圖49之紙面左側)之放大電晶體AMP及選擇電晶體SEL、及設置於焊墊部120之H方向之另一方(圖49之紙面右側)之FD轉換增益切換電晶體FDG及重置電晶體RST。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重置電晶體RST之第2基板200之像素共有單元539之外形由以下4個外緣決定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之一端(圖49之紙面上側之端)之外緣。該第1外緣設置於該像素共有單元539中所含之放大電晶體AMP、與和該像素共有單元539之V方向之一方(圖49之紙面上側)相鄰之像素共有單元539中所含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向的中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之另一端(圖49之紙面下側之端)之外緣。該第2外緣設置於該像素共有單元539中所含之選擇電晶體SEL、與和該像素共有單元539之V方向之另一方(圖49之紙面下側)相鄰之像素共有單元539中所含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向的中央部。第3外緣係包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之另一端(圖49之紙面下側之端)之外緣。該第3外緣設置於該像素共有單元539中所含之FD轉換增益切換電晶體FDG、與和該像素共有單元539之V方向之另一方(圖49之紙面下側)相鄰之像素共有單元539中所含之重置電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重置電晶體RST之間之元件分離區域213之V方向的中央部。第4外緣係包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之一端(圖49之紙面上側之端)之外緣。該第4外緣設置於該像素共有單元539中所含之重置電晶體RST、與和該像素共有單元539之V方向之一方(圖49之紙面上側)相鄰之像素共有單元539中所含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重置電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)之V方向的中央部。
包含該第1、第2、第3、第4外緣之第2基板200之像素共有單元539之外形中，第3、第4外緣相對於第1、第2外緣向V方向之一側偏移配置(換言之向V方向之一側偏移)。藉由使用該佈局，能夠將放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極均儘量接近於焊墊部120來配置。因此，使連接該等之配線之面積變小，易於進行攝像裝置1之微細化。再者VSS接點區域218設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S、與包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如複數個像素電路210具有互為相同之配置。
具有該第2基板200之攝像裝置1亦可獲得與上述實施形態中說明者相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態及本變化例中說明之配置。
＜7.變化例4＞ 圖53～圖58表示上述實施形態之攝像裝置1之平面構成之一變化例。圖53示意性表示第1基板100之平面構成，對應於上述實施形態中說明之圖7B。圖54示意性表示第2基板200之半導體層200S之表面附近之平面構成，對應於上述實施形態中說明之圖8。圖55示意性表示第1配線層W1以及與第1配線層W1連接之半導體層200S及第1基板100之各部分之構成，對應於上述實施形態中說明之圖9。圖56表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態中說明之圖10。圖57表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態中說明之圖11。圖58表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態中說明之圖12。
本變化例中，第2基板200之半導體層200S於H方向延伸(圖55)。即，大致對應於使上述圖48等所示之攝像裝置1之平面構成旋轉90度而成之構成。
例如第1基板100之像素共有單元539與上述實施形態中說明者相同，跨及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖53)。例如各像素共有單元539中，一像素列之像素541A及像素541B之傳輸閘極TG1、TG2於V方向朝像素共有單元539之中央部延伸，另一像素列之像素541C及像素541D之傳輸閘極TG3、TG4於V方向朝像素共有單元539之外側方向延伸。與浮動擴散區FD連接之焊墊部120設置於像素共有單元539之中央部，與VSS接點區域118連接之焊墊部121至少於V方向(圖53中於V方向及H方向)設置在像素共有單元539之端部。此時，傳輸閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置接近貫通電極120E之V方向之位置，傳輸閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置接近貫通電極121E之V方向之位置(圖55)。因此，根據與上述實施形態中說明者相同之原因，可使於H方向延伸之半導體層200S之寬度(V方向之大小)變大。藉此，能夠使放大電晶體AMP之尺寸變大，從而能夠抑制雜訊。
各像素電路210中，選擇電晶體SEL及放大電晶體AMP排列配置於H方向，於與選擇電晶體SEL隔著絕緣區域212於V方向相鄰之位置配置有重置電晶體RST(圖54)。FD轉換增益切換電晶體FDG與重置電晶體RST排列配置於H方向。VSS接點區域218以島狀設置於絕緣區域212。例如第3配線層W3於H方向延伸(圖57)，第4配線層W4於V方向延伸(圖58)。
具有該第2基板200之攝像裝置1亦可獲得與上述實施形態中說明者相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態及本變化例中說明之配置。例如上述實施形態及變化例1中說明之半導體層200S亦可於H方向延伸。
＜8.變化例5＞ 圖59示意性表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖59對應於上述實施形態中說明之圖3。本變化例中，攝像裝置1除接點部201、202、301、302以外，還於與像素陣列部540之中央部對向之位置具有接點部203、204、303、304。本變化例之攝像裝置1於該方面與上述實施形態中說明之攝像裝置1不同。
接點部203、204設置於第2基板200，於第2基板200之與第3基板300之接合面露出。接點部303、304設置於第3基板300，於第3基板300之與第2基板200之接合面露出。接點部203與接點部303相接，接點部204與接點部304相接。即，該攝像裝置1中，第2基板200與第3基板300除藉由接點部201、202、301、302以外，還藉由接點部203、204、303、304連接。
其次，使用圖60及圖61對該攝像裝置1之動作進行說明。圖60中以箭頭表示自外部輸入至攝像裝置1之輸入信號與電源電位及基準電位之路徑。圖61中以箭頭表示自攝像裝置1輸出至外部之像素信號之信號路徑。例如經由輸入部510A輸入至攝像裝置1之輸入信號傳輸至第3基板300之列驅動部520，且於列驅動部520產生列驅動信號。該列驅動信號經由接點部303、203傳輸至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542到達像素陣列部540之各像素共有單元539。到達第2基板200之像素共有單元539之列驅動信號中之除傳輸閘極TG以外之驅動信號輸入至像素電路210，對像素電路210中所含之各電晶體進行驅動。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，對像素541A、541B、541C、541D進行驅動。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位，經由接點部303、203傳輸至第2基板200，且經由配線層200T內之配線供給至各像素共有單元539之像素電路210。基準電位進而亦經由貫通電極121E供給至第1基板100之像素541A、541B、541C、541D。另一方面，於第1基板100之像素541A、541B、541C、541D進行光電轉換而得之像素信號針對每一像素共有單元539傳輸至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部204、304傳輸至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
具有該接點部203、204、303、304之攝像裝置1亦可獲得與上述實施形態中說明者相同之效果。可根據配線經由接點部303、304之連接地即第3基板300之電路等之設計而改變接點部之位置及個數等。
＜9.變化例6＞ 圖62表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖62對應於上述實施形態中說明之圖6。本變化例中，於第1基板100設置有具有平面構造之傳輸電晶體TR。本變化例之攝像裝置1於該方面與上述實施形態中說明之攝像裝置1不同。
該傳輸電晶體TR僅由水平部分TGb構成傳輸閘極TG。換言之，傳輸閘極TG不具有垂直部分TGa，且與半導體層100S對向設置。
具有該平面構造之傳輸電晶體TR之攝像裝置1亦可獲得與上述實施形態中說明者相同之效果。進而，藉由於第1基板100設置平面型之傳輸閘極TG，與將豎型傳輸閘極TG設置於第1基板100之情形相比，可將光電二極體PD形成至更靠半導體層100S之表面附近，藉此，亦認為會使飽和信號量(Qs)增加。又，於第1基板100形成平面型之傳輸閘極TG之方法，與於第1基板100形成豎型傳輸閘極TG之方法相比，製造工序數較少，亦認為不易產生由製造工序所引起之對光電二極體PD之不良影響。
＜10.變化例7＞ 圖63表示上述實施形態之攝像裝置1之像素電路之一變化例。圖63對應於上述實施形態中說明之圖4。本變化例中，針對每1個像素(像素541A)設置有像素電路210。即，像素電路210不被複數個像素共有。本變化例之攝像裝置1於該方面與上述實施形態中說明之攝像裝置1不同。
本變化例之攝像裝置1將像素541A與像素電路210設置於互不相同之基板(第1基板100及第2基板200)之方面，與上述實施形態中說明之攝像裝置1相同。因此，本變化例之攝像裝置1亦可獲得與上述實施形態中說明者相同之效果。
＜11.變化例8＞ 圖64表示上述實施形態中說明之像素分離部117之平面構成之一變化例。亦可於包圍像素541A、541B、541C、541D各者之像素分離部117設置間隙。即，像素541A、541B、541C、541D之全周亦可不被像素分離部117包圍。例如像素分離部117之間隙設置於焊墊部120、121附近(參照圖7B)。
上述實施形態中，對像素分離部117具有貫通半導體層100S之FTI構造之例(參照圖6)進行了說明，但像素分離部117亦可具有FTI構造以外之構成。例如像素分離部117亦可不以完全貫通半導體層100S之方式設置，亦可具有所謂之DTI(Deep Trench Isolation，深溝槽隔離)構造。
＜13.適用例＞ 圖71表示具備上述實施形態及其變化例之攝像裝置1之攝像系統7之概略構成之一例。
攝像系統7例如係數位靜態相機、拍攝機等攝像裝置、智慧型手機、平板型終端等便攜終端裝置等電子機器。攝像系統7例如具備上述實施形態及其變化例之攝像裝置1、DSP(digital signal processor，數位信號處理器)電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248。攝像系統7中，上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248經由匯流排線249相互連接。
上述實施形態及其變化例之攝像裝置1輸出與入射光對應之圖像資料。DSP電路243係對自上述實施形態及其變化例之攝像裝置1輸出之信號(圖像資料)進行處理之信號處理電路。圖框記憶體244以圖框單位暫時保持經DSP電路243處理之圖像資料。顯示部245例如包含液晶面板、有機EL(Electro Luminescence，電致發光)面板等面板型顯示裝置，顯示利用上述實施形態及其變化例之攝像裝置1拍攝之動態圖像或靜態圖像。記憶部246將利用上述實施形態及其變化例之攝像裝置1拍攝之動態圖像或靜態圖像之圖像資料記錄於半導體記憶體、硬碟等記錄媒體中。操作部247依照使用者操作，發出關於攝像系統7具有之各種功能之操作指令。電源部248將成為上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246及操作部247之動作電源之各種電源適當供給至該等供給對象。
其次，對攝像系統7之拍攝程序進行說明。
圖72表示攝像系統7之拍攝動作之流程之一例。使用者藉由對操作部247進行操作而指示開始拍攝(步驟S101)。然後，操作部247將拍攝指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體而言為系統控制電路36)當接收到拍攝指令時，以特定拍攝方式執行拍攝(步驟S103)。
攝像裝置1將藉由拍攝而獲得之圖像資料輸出至DSP電路243。此處，圖像資料係指基於暫時保持於浮動擴散區FD中之電荷而產生之像素信號之全像素量之資料。DSP電路243基於自攝像裝置1輸入之圖像資料而進行特定信號處理(例如減少雜訊處理等)(步驟S104)。DSP電路243使經特定信號處理之圖像資料保持於圖框記憶體244，圖框記憶體244使圖像資料記憶於記憶部246(步驟S105)。如此進行攝像系統7之拍攝。
本適用例中，上述實施形態及其變化例之攝像裝置1適用於攝像系統7。藉此，可使攝像裝置1小型化或高精細化，因此可提高小型或高精細之攝像系統7。
＜13.變化例9＞ 上述第1實施形態中對如下構造進行了說明，即，於複數個感測像素之各者，分別配置有1個與浮動擴散區FD電性連接之配線(即，浮動擴散區用接點)、及與井層WE電性連接之配線(即，井用接點)。然而，本發明之實施形態並不限定於此。本發明之實施形態中，亦可於每複數個感測像素配置有1個浮動擴散區用接點。例如互為相鄰之4個感測像素亦可共有1個浮動擴散區用接點。同樣，亦可於每複數個感測像素配置有1個井用接點。例如互為相鄰之4個感測像素亦可共有1個井用接點。
圖65至圖67係表示本發明之變化例9之攝像裝置1A之構成例之厚度方向之剖視圖。圖68至圖70係表示本發明之變化例9之複數個像素單元PU之佈局例之水平方向之剖視圖。再者，圖65至圖67所示之剖視圖只不過為示意圖，並非為旨在嚴格準確表示實際構造之圖。圖65至圖67所示之剖視圖為了於紙面上容易理解地說明攝像裝置1A之構成，而自位置sec1至sec3有意圖地改變電晶體、雜質擴散層之水平方向上之位置來顯示。
具體而言，圖65所示之攝像裝置1A之像素單元PU中，位置sec1上之剖面對應於以A1-A1'線切斷圖68而得之剖面，位置sec2上之剖面對應於以B1-B1'線切斷圖69而得之剖面，位置sec3上之剖面對應於以C1-C1'線切斷圖70而得之剖面。同樣，圖66所示之攝像裝置1A中，位置sec1上之剖面對應於以A2-A2'線切斷圖68而得之剖面，位置sec2上之剖面對應於以B2-B2'線切斷圖69而得之剖面，位置sec3上之剖面對應於以C2-C2'線切斷圖70而得之剖面。圖67所示之攝像裝置1A中，位置sec1上之剖面對應於以A3-A3'線切斷圖68而得之剖面，位置sec2上之剖面對應於以B3-B3'線切斷圖69而得之剖面，位置sec3上之剖面對應於以C3-C3'線切斷圖70而得之剖面。
如圖66及圖70所示，攝像裝置1A共有以跨及複數個感測像素1012之方式配置之共通焊墊電極1102、及設置於共通焊墊電極1102上之1條配線L1002。例如於攝像裝置1A存在俯視下4個感測像素1012之各浮動擴散區FD1至FD4隔著元件分離層1016互為相鄰之區域。於該區域設置有共通焊墊電極1102。共通焊墊電極1102以跨及4個浮動擴散區FD1至FD4之方式配置，分別與4個浮動擴散區FD1至FD4電性連接。共通焊墊電極1102例如由摻雜有n型雜質或p型雜質之多晶矽膜構成。
於共通焊墊電極1102之中心部上設置有1條配線L1002(即，浮動擴散區用接點)。如圖66、圖68至圖70所示，設置於共通焊墊電極1102之中心部上之配線L1002，自第1基板1010貫通第2基板1020之下側基板1210而延伸設置至第2基板1020之上側基板1220為止，經由設置於上側基板1220之配線等與放大電晶體AMP之閘極電極AG連接。
又，如圖65及圖70所示，攝像裝置1A亦可共有以跨及複數個感測像素1012之方式配置之共通焊墊電極1110、及設置於共通焊墊電極1110上之1條配線L1010。例如於攝像裝置1A存在俯視下4個感測像素1012之各井層WE隔著元件分離層1016互為相鄰之區域。於該區域設置有共通焊墊電極1110。共通焊墊電極1110以跨及4個感測像素1012之各井層WE之方式配置，分別與4個感測像素1012之各井層WE電性連接。若列舉一例，則共通焊墊電極1110配置於沿Y軸方向排列之一共通焊墊電極1102與另一共通焊墊電極1102之間。於Y軸方向上，共通焊墊電極1102、1110交替排列配置。共通焊墊電極1110例如由摻雜有n型雜質或p型雜質之多晶矽膜構成。
於共通焊墊電極1110之中心部上設置有1條配線L1010(即，井用接點)。如圖65、圖67至圖70所示，設置於共通焊墊電極1110之中心部上之配線L1010自第1基板1010貫通第2基板1020之下側基板1210而延伸設置至第2基板1020之上側基板1220為止，且經由設置於上側基板1220之配線等與供給基準電位(例如接地電位：0 V)之基準電位線連接。
設置於共通焊墊電極1110之中心部上之配線L1010分別與共通焊墊電極1110之上表面、設置於下側基板1210之貫通孔之內側面、及設置於上側基板1220之貫通孔之內側面電性連接。藉此，第1基板1010之半導體基板1011之井層WE、與第2基板1020之下側基板1210之井層及上側基板1220之井層與基準電位(例如接地電位：0 V)連接。
本發明之變化例9之攝像裝置1A發揮與第1實施形態之攝像裝置1相同之效果。又，攝像裝置1A進而具備共通焊墊電極1102、1110，該等共通焊墊電極1102、1110設置於構成第1基板1010之半導體基板1011之正面11a側，且以跨及互為相鄰之複數個(例如4個)感測像素1012之方式配置。共通焊墊電極1102與4個感測像素1012之浮動擴散區FD電性連接。共通焊墊電極1110與4個感測像素1012之井層WE電性連接。藉此，可針對每4個感測像素1012而使與浮動擴散區FD連接之配線L1002共通化。可針對每4個感測像素1012而使與井層WE連接之配線L1010共通化。藉此，可減少配線L1002、L1010之條數，因此能夠減少感測像素1012之面積，從而能夠使攝像裝置1A小型化。
＜14.應用例＞ [應用例1] 本發明之技術(本技術)可應用於各種製品。例如本發明之技術亦可作為搭載於汽車、電動汽車、油電混合汽車、機車、自行車、個人乘坐移動機器、飛行器、無人機、船舶、機器人等任一種移動體之裝置而實現。
圖73係表示可適用本發明之技術之移動體控制系統之一例即車輛控制系統之概略性構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。圖73所示之例中，車輛控制系統12000具備驅動系統控制單元12010、車身系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010依照各種程式控制與車輛驅動系統關聯之裝置之動作。例如驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛驅動力之驅動力產生裝置、用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛舵角之轉向機構、及產生車輛制動力之制動裝置等之控制裝置發揮功能。
車身系統控制單元12020依照各種程式控制車體上裝備之各種裝置之動作。例如車身系統控制單元12020作為無鑰匙進入系統、智慧鑰匙系統、電動窗裝置、或頭燈、尾燈、刹車燈、轉向燈或霧燈等各種燈之控制裝置發揮功能。該情形時，可對車身系統控制單元12020輸入自代替鑰匙之便攜器發送之電波或各種開關信號。車身系統控制單元12020受理該等電波或信號之輸入而控制車輛之門鎖裝置、電動窗裝置、燈等。
車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛外部之資訊。例如於車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外圖像，並且接收拍攝之圖像。車外資訊檢測單元12030亦可基於接收到之圖像而進行人、車、障礙物、標識或路面上之文字等物體檢測處理或距離檢測處理。
攝像部12031係接收光並輸出與該光之受光量對應之電氣信號之光感測器。攝像部12031亦可將電氣信號以圖像形式輸出，亦可作為測距資訊輸出。又，攝像部12031接收之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內資訊。於車內資訊檢測單元12040例如連接有檢測駕駛員狀態之駕駛員狀態檢測部12041。駕駛員狀態檢測部12041例如包含拍攝駕駛員之相機，車內資訊檢測單元12040可基於自駕駛員狀態檢測部12041輸入之檢測資訊而算出駕駛員之疲勞程度或集中程度，亦可判別駕駛員是否瞌睡。
微電腦12051可基於利用車外資訊檢測單元12030或車內資訊檢測單元12040獲取之車內外資訊而運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，對驅動系統控制單元12010輸出控制指令。例如微電腦12051可進行以實現包含車輛碰撞回避或衝擊緩和、基於車間距離之追隨行駛、車速維持行駛、車輛碰撞警告或車輛之車道偏離警告等之ADAS(Advanced Driver Assistance System，高級駕駛輔助系統)之功能為目的之協調控制。
又，微電腦12051基於利用車外資訊檢測單元12030或車內資訊檢測單元12040獲取之車輛周圍資訊而控制驅動力產生裝置、轉向機構或制動裝置等，藉此可進行以不依賴駕駛員之操作地自律行駛之自動駕駛等為目的之協調控制。
又，微電腦12051可基於利用車外資訊檢測單元12030獲取之車外資訊而對車身系統控制單元12020輸出控制指令。例如微電腦12051可根據利用車外資訊檢測單元12030偵測出之前車或對向車之位置而控制頭燈，進行以將遠光切換為近光等謀求防眩為目的之協調控制。
聲音圖像輸出部12052向能夠對車輛搭乗者或車外於視覺上或聽覺上通知資訊之輸出裝置發送聲音及圖像中之至少一輸出信號。圖57之例中，例示音響揚聲器12061、顯示部12062及儀錶板12063作為輸出裝置。顯示部12062例如亦可包含板載顯示器及抬頭顯示器之至少一者。
圖74係表示攝像部12031之設置位置之例之圖。
圖74中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前保險桿、側鏡、後保險桿、尾門及車室內之前擋玻璃之上部等位置。設置於前保險桿之攝像部12101及設置於車室內之前擋玻璃之上部之攝像部12105主要獲取車輛12100前方之圖像。設置於側鏡之攝像部12102、12103主要獲取車輛12100側方之圖像。設置於後保險桿或尾門之攝像部12104主要獲取車輛12100後方之圖像。利用攝像部12101及12105獲取之前方圖像主要用於檢測前車輛或行人、障礙物、信號機、交通標識或車道等。
再者，圖74表示攝像部12101至12104之撮影範圍之一例。拍攝範圍12111表示設置於前保險桿之攝像部12101之拍攝範圍，拍攝範圍12112、12113表示分別設置於側鏡之攝像部12102、12103之拍攝範圍，拍攝範圍12114表示設置於後保險桿或尾門之攝像部12104之拍攝範圍。例如藉由將利用攝像部12101至12104拍攝之圖像資料加以重合而獲得自上方觀察車輛12100之俯視圖像。
攝像部12101至12104之至少1者亦可具有獲取距離資訊之功能。例如攝像部12101至12104之至少1者可為包含複數個攝像元件之立體相機，亦可為具有相位差檢測用之像素之攝像元件。
例如微電腦12051基於由攝像部12101至12104獲得之距離資訊而求出至拍攝範圍12111至12114內之各立體物之距離、與該距離之時間性變化(相對於車輛12100之相對速度)，藉此擷取尤其位於車輛12100之行進路上之最近的立體物中向與車輛12100大致相同之方向以特定速度(例如0 km/h以上)行駛之立體物作為前車。進而，微電腦12051可設定應與前車之近前確保之車間距離，進行自動刹車控制(亦包含追隨停止控制)、自動加速控制(亦包含追隨起動控制)等。如此，可進行以不依賴於駕駛員之操作而自律地行駛之自動駕駛等為目的之協調控制。
例如微電腦12051可基於由攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分類為2輪車、普通車輛、大型車輛、行人、電線桿等其他立體物加以擷取而用於自動回避障礙物。例如微電腦12051將車輛12100周邊之障礙物識別為車輛12100之駕駛員能夠視辨之障礙物與難以視辨之障礙物。而且，微電腦12051判斷表示與各障礙物之碰撞危險度之碰撞風險，於碰撞風險為設定值以上而有可能碰撞之狀況時，可經由音響揚聲器12061或顯示部12062對駕駛員輸出警報，或經由驅動系統控制單元12010進行強制減速或回避操舵，藉此進行用於回避碰撞之駕駛支援。
攝像部12101至12104之至少1者亦可為檢測紅外線之紅外線相機。例如微電腦12051可藉由判定攝像部12101至12104之拍攝圖像中是否存在行人而辨識行人。該行人辨識係藉由例如以下程序而進行，該程序係：擷取作為紅外線相機之攝像部12101至12104之拍攝圖像中之特徵點之程序；及對表示物體輪廓之一連串特徵點進行圖案匹配處理而判別是否為行人之程序。微電腦12051當判定攝像部12101至12104之拍攝圖像中存在行人，並辨識出行人時，聲音圖像輸出部12052以於該辨識出之行人重疊顯示用於強調之方形輪廓線之方式控制顯示部12062。又，聲音圖像輸出部12052以將表示行人之圖標等顯示於所需位置之方式控制顯示部12062。
以上，對可適用本發明之技術之移動體控制系統之一例進行說明。本發明之技術可適用於以上說明之構成中之攝像部12031。具體而言，上述實施形態及其變化例之攝像裝置1可適用於攝像部12031。藉由於攝像部12031適用本發明之技術，可獲得雜訊較少之高精細之撮影圖像，因此可於移動體控制系統中進行利用撮影圖像之高精度控制。
[應用例2] 圖75係表示可適用本發明之技術(本技術)之內視鏡手術系統之概略性構成之一例之圖。
圖75中圖示手術人員(醫生)11131使用內視鏡手術系統11000對病床11133上之患者11132進行手術之情況。如圖示，內視鏡手術系統11000包含內視鏡11100、與氣腹管11111、能量處置具11112等其他手術工具11110、及支持內視鏡11100之支持臂裝置11120、搭載有用於內視鏡下手術之各種裝置之手推車11200。
內視鏡11100包含：鏡筒11101，其自前端至特定長度之區域插入至患者11132之體腔內；及相機鏡頭11102，其與鏡筒11101之基端連接。圖示之例中，圖示構成為具有硬性鏡筒11101之所謂硬性鏡之內視鏡11100，但內視鏡11100亦可構成為具有軟性鏡筒之所謂軟性鏡。
於鏡筒11101之前端設置有嵌入有物鏡之開口部。光源裝置11203與內視鏡11100連接，藉由該光源裝置11203產生之光，由沿鏡筒11101之內部延伸設置之導光件導引至該鏡筒之前端，且經由物鏡向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡，亦可為斜視鏡或側視鏡。
於相機鏡頭11102之內部設置有光學系統及攝像元件，來自觀察對象之反射光(觀察光)藉由該光學系統而聚光於該攝像元件。藉由該攝像元件對觀察光進行光電轉換，產生與觀察光對應之電氣信號，即與觀察像對應之圖像信號。將該圖像信號作為原始資料發送至相機控制單元(CCU：Camera Control Unit)11201。
CCU11201包含CPU(Central Processing Unit，中央處理單元)、GPU(Graphics Processing Unit，圖形處理單元)等，總括性地控制內視鏡11100及顯示裝置11202之動作。進而，CCU11201自相機鏡頭11102接收圖像信號，對該圖像信號實施例如顯影處理(解馬賽克處理)等用以顯示基於該圖像信號之圖像之各種圖像處理。
顯示裝置11202藉由自CCU11201之控制，而顯示基於經該CCU11201實施圖像處理之圖像信號之圖像。
光源裝置11203例如包含LED(Light Emitting Diode，發光二極體)等光源，對內視鏡11100供給拍攝手術部等時之照射光。
輸入裝置11204係相對於內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204對內視鏡手術系統11000進行各種資訊輸入、指示輸入。例如使用者輸入變更內視鏡11100之拍攝條件(照射光之種類、倍率及焦點距離等)之意旨之指示等。
處置具控制裝置11205控制用於組織燒灼、切開或血管封閉等之能量處置具11112之驅動。氣腹裝置11206為了能使患者11132之體腔膨脹以確保內視鏡11100之視野及確保手術人員之作業空間，而經由氣腹管11111對該體腔內送入氣體。記錄器11207係能夠記錄與手術相關之各種資訊之裝置。印表機11208係能夠以文本、圖像或曲線圖等各種形式印刷與手術相關之各種資訊之裝置。
再者，對內視鏡11100供給拍攝手術部時之照射光之光源裝置11203，例如包含LED、雷射光源或由該等組合構成之白色光源。於由RGB(Red-Green-Blue，紅綠藍)雷射光源之組合構成白色光源之情形時，可高精度地控制各色(各波長)之輸出強度及輸出時序，因此可於光源裝置11203中進行拍攝圖像之白平衡調整。又，該情形時，將來自RGB雷射光源各者之雷射光分時照射至觀察對象，且與其照射時序同步地對相機鏡頭11102之攝像元件之驅動進行控制，藉此亦能夠分時拍攝與RGB各者對應之圖像。根據該方法，即便不於該攝像元件設置彩色濾光片亦可獲得彩色圖像。
又，光源裝置11203之驅動亦可被控制為於每一特定時間變更輸出之光之強度。與該光強度變更之時序同步地控制相機鏡頭11102之攝像元件之驅動而分時獲取圖像，並將該圖像加以合成，藉此可產生沒有所謂之暗部缺陷及高光溢出之高動態範圍之圖像。
又，光源裝置11203亦可構成為能夠供給與特殊光觀察對應之特定波長頻帶之光。特殊光觀察中，例如利用體組織之光吸收波長依存性，照射與通常觀察時之照射光(即，白色光)相比更窄頻帶之光，藉此以高對比度拍攝黏膜表層之血管等特定組織，即進行所謂之窄頻帶光觀察(Narrow Band Imaging)。或，特殊光觀察中，亦可進行利用由照射激發光產生之螢光來獲得圖像之螢光觀察。螢光觀察中，可進行對體組織照射激發光而觀察來自該體組織之螢光(自身螢光觀察)，或將靛青綠(Indocyanine Green，ICG)等試劑局注於體組織，並且對該體組織照射與該試劑之螢光波長對應之激發光而獲得螢光像等。光源裝置11203可構成為能夠供給與該特殊光觀察對應之窄頻帶光及/或激發光。
圖76係表示圖75所示之相機鏡頭11102及CCU11201之功能構成之一例之方塊圖。
相機鏡頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、相機鏡頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、控制部11413。相機鏡頭11102與CCU11201藉由傳輸纜線11400能夠相互通信地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端取入之觀察光被導引至相機鏡頭11102並入射至該透鏡單元11401。透鏡單元11401係將包含變焦透鏡及聚焦透鏡之複數個透鏡組合而構成。
攝像部11402由攝像元件構成。構成攝像部11402之攝像元件可為1個(所謂之單板式)，亦可為複數個(所謂之多板式)。於攝像部11402以多板式構成之情形時，例如亦可藉由各攝像元件產生與RGB各者對應之圖像信號，且將該等加以合成，藉此獲得彩色圖像。或，攝像部11402亦可構成為具有1對攝像元件，該1對攝像元件用以分別獲取與3D(Dimensional，維)顯示對應之右眼用及左眼用之圖像信號。藉由進行3D顯示，手術人員11131能夠更準備地掌握手術部之生物體組織之深處。再者，於攝像部11402以多板式構成之情形時，亦可對應於各攝像元件而設置有複數個系統之透鏡單元11401。
又，攝像部11402亦可不必設置於相機鏡頭11102。例如攝像部11402亦可於鏡筒11101之內部設置於物鏡之正後方。
驅動部11403由致動器構成，藉由來自相機鏡頭控制部11405之控制，而使透鏡單元11401之變焦透鏡及聚焦透鏡沿光軸移動特定距離。藉此，可適當調整攝像部11402之拍攝圖像之倍率及焦點。
通信部11404由用以於與CCU11201之間接收發送各種資訊之通信裝置構成。通信部11404將由攝像部11402獲得之圖像信號作為原始資料經由傳輸纜線11400發送至CCU11201。
又，通信部11404自CCU11201接收用以控制相機鏡頭11102之驅動之控制信號並供給至相機鏡頭控制部11405。該控制信號中例如包含指定拍攝圖像之圖框速率之意旨之資訊、指定拍攝時之曝光值之意旨之資訊、及/或指定拍攝圖像之倍率及焦點之意旨之資訊等與拍攝條件相關之資訊。
再者，上述圖框速率、曝光值、倍率、焦點等拍攝條件可由使用者適當指定，亦可由CCU11201之控制部11413基於獲取之圖像信號自動設定。後者情形時，於內視鏡11100搭載有所謂之AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動聚焦)功能及AWB(Auto White Balance，自動白平衡)功能。
相機鏡頭控制部11405基於經由通信部11404接收之來自CCU11201之控制信號，控制相機鏡頭11102之驅動。
通信部11411由用以於與相機鏡頭11102之間接收發送各種資訊之通信裝置構成。通信部11411自相機鏡頭11102接收經由傳輸纜線11400發送之圖像信號。
又，通信部11411對相機鏡頭11102發送用以控制相機鏡頭11102之驅動之控制信號。圖像信號、控制信號可藉由電氣通信、光通信等發送。
圖像處理部11412對自相機鏡頭11102發送之原始資料即圖像信號實施各種圖像處理。
控制部11413進行與利用內視鏡11100拍攝手術部等、及顯示藉由拍攝手術部等而獲得之拍攝圖像相關之各種控制。例如控制部11413產生用以控制相機鏡頭11102之驅動之控制信號。
又，控制部11413基於經圖像處理部11412實施圖像處理之圖像信號，使顯示裝置11202顯示映出有手術部等之拍攝圖像。此時，控制部11413亦可使用各種圖像辨識技術辨識拍攝圖像內之各種物體。例如控制部11413可藉由檢測拍攝圖像中所含之物體之邊沿形狀、顏色等，而辨識鉗子等手術工具、特定生物體部位、出血、能量處置具11112之使用時之霧等。控制部11413於使顯示裝置11202顯示拍攝圖像時，亦可使用其辨識結果使各種手術支援資訊重疊顯示於該手術部之圖像上。藉由重疊顯示手術支援資訊而提示給手術人員11131，能夠減輕手術人員11131之負擔，手術人員11131可確實地進行手術。
連接相機鏡頭11102及CCU11201之傳輸纜線11400，係與電氣信號之通信對應之電氣信號纜線、與光通信對應之光纖、或該等之複合纜線。
此處，圖示之例中，使用傳輸纜線11400進行有線通信，但相機鏡頭11102與CCU11201之間亦可進行無線通信。
以上，對可適用本發明之技術之內視鏡手術系統之一例進行了說明。本發明之技術可較佳地適用於以上說明之構成中設置於內視鏡11100之相機鏡頭11102之攝像部11402。藉由於攝像部11402適用本發明之技術，可使攝像部11402小型化或高精細化，因此可提供小型或高精細之內視鏡11100。
以上，對第1～第3實施形態及其變化例1～8、適用例及應用例對本發明進行了說明，但本發明並不限定於上述實施形態等，能夠進行各種變化。
再者，本說明書中記載之效果只不過為例示。本發明之效果並不限定於本說明書中記載之效果。本發明亦可具有本說明書中記載之效果以外之效果。
再者，本發明亦能夠採用以下構成。根據以下構成之第1實施形態之本技術，於第2半導體基板之、第2電晶體之閘極附近之開口的側面及第1電晶體對向之區域之至少一者，設置有對第2電晶體之閾值電壓進行調整之調整部。本發明之一實施形態之第2攝像裝置中，將設置於第2半導體基板之第2電晶體之、和電性連接第1基板與第2基板之貫通配線鄰接之閘極之端部埋設於絕緣膜，該絕緣膜埋設開口，該開口貫通第2半導體基板並且由貫通配線貫通。本發明之一實施形態之第3攝像裝置中，將於積層方向貫通設置於第2半導體基板之開口而將第1基板與第2基板電性連接之貫通配線設置於如下位置，該位置自將設置於第2半導體基板之第2電晶體之閘極沿延伸方向均等分割之中心線偏移。藉此，能夠減少貫通配線之電場、第1電晶體之電場對第2電晶體之影響，從而能夠減少第2電晶體之特性變動。藉此，能夠使畫質提高。 (1) 一種攝像裝置，其具備： 第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體； 第2基板，其積層於上述第1基板，並且於具有與上述第1基板對向之一面之第2半導體基板中，具有構成上述感測像素之第2電晶體、及於積層方向貫通之開口，於上述第2電晶體之閘極附近之上述開口之側面、及上述一面中與上述第1電晶體對向之區域之至少一者，形成有對上述第2電晶體之閾值電壓進行調整之調整部；及 貫通配線，其設置於上述開口內，且將上述第1基板與上述第2基板電性連接。 (2) 如上述(1)記載之攝像裝置，其中 上述調整部形成於上述第2半導體基板之上述開口之整個側面。 (3) 如上述(1)或(2)記載之攝像裝置，其中 上述調整部形成於上述第2半導體基板之整個上述一面。 (4) 如上述(1)至(3)中任一項記載之攝像裝置，其中 上述調整部包含摻雜有p型雜質之雜質區域。 (5) 如上述(4)記載之攝像裝置，其中 於上述雜質區域摻雜有硼(B)。 (6) 如上述(1)至(3)中任一項記載之攝像裝置，其中 上述調整部由金屬氧化膜形成。 (7) 如上述(6)記載之攝像裝置，其中 上述金屬氧化膜係氧化鋁膜、氧化鉿膜、氧化釔膜或氧化鑭膜。 (8) 一種攝像裝置，其具備： 第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體； 第2基板，其積層於上述第1基板，且於第2半導體基板中具有於積層方向貫通並且被埋設絕緣膜之開口； 貫通配線，其貫通上述絕緣膜，將上述第1基板與上述第2基板電性連接；及 第2電晶體，其於上述第2半導體基板中，構成上述感測像素，並且具有閘極，該閘極之至少與上述貫通配線鄰接之端部被埋設於上述絕緣膜。 (9) 如上述(8)記載之攝像裝置，其中 被埋設於上述絕緣膜之上述閘極之端部，延伸至上述第2半導體基板之與上述第1基板對向之一面。 (10) 一種攝像裝置，其具備： 第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體； 第2基板，其積層於上述第1基板，且於第2半導體基板中具有構成上述感測像素之第2電晶體、及於積層方向貫通之開口；及 貫通配線，其設置於上述開口內，將上述第1基板與上述第2基板電性連接，並且於俯視下，於與將上述第2電晶體之閘極沿延伸方向均等分割之第1中心線不同的位置，具有將該貫通配線沿與上述第1中心線相同之方向均等分割之第2中心線。 (11) 如上述(10)記載之攝像裝置，其中 上述貫通配線配設為，其相對於上述第2電晶體之通道區域之電場，小於上述第1中心線與上述第2中心線一致時相對於上述第2電晶體之通道區域之電場。 (12) 如上述(10)或(11)記載之攝像裝置，其中 上述第2中心線相對於上述第1中心線向上述第2電晶體之汲極側偏移。 (13) 如上述(10)或(11)記載之攝像裝置，其中 上述貫通配線配置於上述第2電晶體之源極及汲極之延長線上。 (14) 如上述(10)至(13)中任一項記載之攝像裝置，其中 上述第2半導體基板於上述貫通配線附近之側面，進而具有經摻雜p型雜質之雜質區域。 (15) 如上述(14)記載之攝像裝置，其中 當上述雜質區域中之上述p型雜質之濃度為1015 cm-3 以上1017 cm-3 以下，且上述第2電晶體之閘極與上述貫通配線之間之直線距離為100 nm以上250 nm以下時， 上述第2中心線相對於上述第1中心線之最短距離相隔100 nm以上。 (16) 如上述(14)記載之攝像裝置，其中 當上述雜質區域中之上述p型雜質之濃度為1015 cm-3 以上1017 cm-3 以下，且上述第2電晶體之閘極與上述貫通配線之間之直線距離為100 nm以上250 nm以下時， 上述貫通配線配置於上述第2電晶體之源極及汲極之延長線上。 (17) 如上述(14)記載之攝像裝置，其中 當上述雜質區域中之上述p型雜質之濃度為1015 cm-3 以上1017 cm-3 以下，且上述第2電晶體之閘極與上述貫通配線之間之直線距離為100 nm以上250 nm以下時， 上述第2電晶體之閘極端與上述貫通配線之最短距離為250 nm以上。
本申請案基於2019年6月26日向日本專利廳提出申請之日本專利申請案編號2019-119045號而主張優先權，並將該申請案之全部內容藉由參照而引用於本申請案中。
本領域技術人員可根據設計上之必要條件、其他因素而想到各種修正、組合、子組合、及變更，但當理解該等包含於隨附申請專利範圍及其均等物之範圍內。
1:攝像裝置 1A:攝像裝置 2:攝像裝置 11a:正面 100:第1基板 100S:半導體層 100T:配線層 111:絕緣膜 112:固定電荷膜 113:第1釘紮區域 114:n型半導體區域 115:p井層115 116:第2釘紮區域 117:像素分離部 117A:遮光膜 117B:絕緣膜 118:VSS接點區域 119:層間絕緣膜 120:焊墊部 120C:連接通孔 120E:貫通電極 121:焊墊部 121C:連接通孔 121E:貫通電極 122:鈍化膜 123:層間絕緣膜 124:接合膜 200:第2基板 200S:半導體層 200T:半導體層 201:接點部 201R:接點區域 202:接點部 202R:接點區域 210:像素電路 210B:埋設部 210D:汲極 210G:閘極 210S:源極 210X:導電膜 212:絕緣區域 213:元件分離區域 213H:開口 214:工作區域 215:p井層 216:非摻雜層 218:VSS接點區域 218V:連接部 220:調整部 220A:調整部 220B:調整部 221:鈍化膜 222:層間絕緣膜 223:絕緣膜 243:DSP電路 244:圖框記憶體 245:顯示部 246:記憶部 247:操作部 248:電源部 249:匯流排線 300:第3基板 300S:半導體層 300T:配線層 301:接點部 301R:接點區域 302:接點部 302R:接點區域 510A:輸入部 510B:輸出部 511:輸入端子 512:輸入電路部 513:輸出振幅變更部 514:輸入資料轉換電路部 515:輸出資料轉換電路部 516:輸出振幅變更部 517:輸出電路部 518:輸出端子 520:列驅動部 530:時序控制部 539:像素共有單元 540:像素陣列部 541:像素 541A:像素 541B:像素 541C:像素 541D:像素 542:列驅動信號線 543:垂直信號線 550:行信號處理部 560:圖像信號處理部 1010:第1基板 1011:半導體基板 1016:元件分離層 1020:第2基板 1102:共通焊墊電極 1110:共通焊墊電極 1210:下側基板 1220:上側基板 11000:內視鏡手術系統 11100:內視鏡 11101:鏡筒 11102:相機鏡頭 11110:手術工具 11111:氣腹管 11112:能量處置具 11120:支持臂裝置 11131:手術人員 11132:患者 11133:病床 11201:CCU 11202:顯示裝置 11203:光源裝置 11204:輸入裝置 11205:處置具控制裝置 11206:氣腹裝置 11207:記錄器 11208:印表機 11401:透鏡單元 11402:攝像部 11403:驅動部 11404:通信部 11405:相機鏡頭控制部 11102:相機鏡頭 11411:通信部 11412:圖像處理部 11413:控制部 12000:車輛控制系統 12001:通信網路 12010:驅動系統單元 12020:車身系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛員狀態檢測部 12050:綜合控制單元 12051:微電腦 12052:聲音圖像輸出部 12053:車載網路I/F 12061:音響揚聲器 12062:顯示部 12063:儀錶板 12101:攝像部 12102:攝像部 12103:攝像部 12104:攝像部 12105:攝像部 12111:拍攝範圍 12112:拍攝範圍 12113:拍攝範圍 12114:拍攝範圍 A:中心線 AG:閘極電極 AMP:放大電晶體 A1-A1':線 A2-A2':線 A3-A3':線 B:中心線 B1-B1':線 B2-B2':線 B3-B3':線 C1-C1':線 C2-C2':線 C3-C3':線 FD:浮動擴散區 FD1:浮動擴散區 FD2:浮動擴散區 FD3:浮動擴散區 FD4:浮動擴散區 FDG:FD轉換增益切換電晶體 FDGL:配線 GND:接地 H:方向 H1:連接孔部 H2:連接孔部 L:光 L1002:配線 L1010:配線 PD:光電二極體 PD1:光電二極體 PD2:光電二極體 PD3:光電二極體 PD4:光電二極體 PU:像素單元 PR:抗蝕劑膜 PR1:抗蝕劑膜 PR2:抗蝕劑膜 RST:重置電晶體 RSTL:配線 S1:面 S2:面 S101:步驟 S102:步驟 S103:步驟 S104:步驟 S105:步驟 SEL:選擇電晶體 SELL:配線 sec1:位置 sec2:位置 sec3:位置 TA:外部端子 TB:外部端子 TCS:貫通配線 TG:傳輸閘極 TG1:傳輸閘極 TG2:傳輸閘極 TG3:傳輸閘極 TG4:傳輸閘極 TGa:垂直部分 TGb:水平部分 TGV:貫通電極 TGV1:貫通電極 TGV2:貫通電極 TGV3:貫通電極 TGV4:貫通電極 TR:傳輸電晶體 TR1:傳輸電晶體 TR2:傳輸電晶體 TR3:傳輸電晶體 TR4:傳輸電晶體 TRG1:配線 TRG2:配線 TRG3:配線 TRG4:配線 V:方向 VDD:電源線 VSS:基準電位線 W:通道寬度 W1:第1配線層 W2:第2配線層 W3:第3配線層 W4:第4配線層 WE:井層 X:區域 X1:區域 X2:區域 X3:區域 X4:區域 X5:區域 Y:軸 ΔVth:閾值電壓 I-I:線 II-II:線 III-III':線 IV-IV:線 V-V:線
圖1係表示本發明之第1實施形態之攝像裝置之功能構成之一例之方塊圖。 圖2係表示圖1所示之攝像裝置之概略構成之示意俯視圖。 圖3係表示沿圖2所示之III-III'線之剖面構成之示意圖。 圖4係圖1所示之像素共有單元之等效電路圖。 圖5係表示複數個像素共有單元與複數條垂直信號線之連接樣態之一例之圖。 圖6係表示圖3所示之攝像裝置之具體構成之一例之示意剖視圖。 圖7A係表示圖6所示之第1基板之主要部分之平面構成之一例之示意圖。 圖7B係表示圖7A所示之第1基板之主要部分與焊墊部之平面構成之示意圖。 圖8係表示圖6所示之第2基板(半導體層)之平面構成之一例之示意圖。 圖9係表示圖6所示之第1配線層與像素電路及第1基板之主要部分之平面構成之一例之示意圖。 圖10係表示圖6所示之第1配線層及第2配線層之平面構成之一例之示意圖。 圖11係表示圖6所示之第2配線層及第3配線層之平面構成之一例之示意圖。 圖12係表示圖6所示之第3配線層及第4配線層之平面構成之一例之示意圖。 圖13係用以對圖1所示之攝像裝置之主要部分之構成進行說明之立體圖。 圖14A係表示圖13所示之I-I線上之剖面構成之示意圖。 圖14B係表示圖13所示之II-II線上之剖面構成之示意圖。 圖15A係對作為比較例之有無對貫通配線施加偏壓所致之像素電晶體之特性變動進行說明之圖。 圖15B係對具有圖14A所示之構成之半導體裝置中之有無對貫通配線施加偏壓所致之像素電晶體之特性變動進行說明之圖。 圖16A係對圖14A所示之調整部之製造工序之一例進行說明之示意剖視圖。 圖16B係表示圖16A之後續工序之示意剖視圖。 圖16C係表示圖16B之後續工序之示意剖視圖。 圖16D係表示圖16C之後續工序之示意剖視圖。 圖16E係表示圖16D之後續工序之示意剖視圖。 圖16F係表示圖16E之後續工序之示意剖視圖。 圖17A係對圖14A所示之調整部之製造工序之另一例進行說明之示意剖視圖。 圖17B係表示圖17A之後續工序之示意剖視圖。 圖18係用以對輸入信號向圖3所示之攝像裝置之輸入路徑進行說明之示意圖。 圖19係用以對圖3所示之攝像裝置之像素信號之信號路徑進行說明之示意圖。 圖20A係表示本發明之變化例1之攝像裝置之主要部分之剖面構成之示意圖。 圖20B係表示圖20A所示之攝像裝置之另一剖面構成之示意圖。 圖21係表示圖20A所示之攝像裝置之水平方向之平面構成之示意圖。 圖22A係對圖20A所示之攝像裝置之製造工序之一例進行說明之示意剖視圖。 圖22B係表示圖22A之後續工序之示意剖視圖。 圖23A係對圖20A所示之攝像裝置之製造工序之另一例進行說明之示意剖視圖。 圖23B係表示圖23A之後續構成之示意俯視圖。 圖23C係表示圖23B之後續工序之示意剖視圖。 圖23D係表示圖23C之後續工序之示意剖視圖。 圖23E係表示圖23C之後續工序之示意俯視圖。 圖24係表示本發明之第2實施形態之攝像裝置之主要部分之剖面構成之一例之示意圖。 圖25係表示圖24所示之選擇電晶體之平面形狀之示意圖。 圖26係表示本發明之第2實施形態之攝像裝置之主要部分之剖面構成之另一例之示意圖。 圖27係表示圖26所示之閘極形狀之一具體例之示意剖視圖。 圖28係表示圖26所示之閘極形狀之一具體例之示意剖視圖。 圖29係表示圖26所示之閘極形狀之一具體例之示意剖視圖。 圖30係表示圖26所示之閘極形狀之一具體例之示意剖視圖。 圖31A係對圖24所示之攝像裝置之製造工序之一例進行說明之示意剖視圖。 圖31B係表示圖31A之後續工序之示意剖視圖。 圖31C係表示圖31B之後續工序之示意剖視圖。 圖31D係表示圖31C之後續工序之示意剖視圖。 圖31E係表示圖31D之後續工序之示意剖視圖。 圖31F係表示圖31E之後續工序之示意剖視圖。 圖32A係對圖26所示之攝像裝置之製造工序之一例進行說明之示意剖視圖。 圖32B係表示圖32A之後續工序之示意剖視圖。 圖32C係表示圖32B之後續工序之示意剖視圖。 圖32D係表示圖32C之後續工序之示意剖視圖。 圖32E係表示圖32D之後續工序之示意剖視圖。 圖33A係對圖26所示之攝像裝置之製造工序之另一例進行說明之示意剖視圖。 圖33B係表示圖33A之後續工序之示意剖視圖。 圖33C係表示圖33B之後續工序之示意剖視圖。 圖33D係表示圖33C之後續工序之示意剖視圖。 圖33E係表示圖33D之後續工序之示意剖視圖。 圖33F係表示圖33E之後續工序之示意剖視圖。 圖34係對藉由離子植入而緩和來自貫通配線之影響之情形時之像素電晶體之工作區域進行說明之示意俯視圖。 圖35係表示本發明之第3實施形態之攝像裝置之主要部分之平面構成之一例之示意圖。 圖36係圖35所示之平面構成之攝像裝置之示意剖視圖。 圖37係表示本發明之第3實施形態之攝像裝置之主要部分之平面構成之另一例之示意圖。 圖38係圖37所示之平面構成之攝像裝置之示意剖視圖。 圖39係表示貫通配線與閘極之距離與像素電晶體之閾值電壓之關係之特性圖。 圖40係表示貫通配線中心相對於閘極中心之偏移量與像素電晶體之閾值電壓之關係之特性圖。 圖41係對貫通配線之形成位置進行說明之俯視圖。 圖42係表示圖8所示之第2基板(半導體層)之平面構成之一變化例之示意圖。 圖43係表示圖42所示之像素電路與第1配線層及第1基板之主要部分之平面構成之示意圖。 圖44係表示圖43所示之第1配線層與第2配線層之平面構成之一例之示意圖。 圖45係表示圖44所示之第2配線層與第3配線層之平面構成之一例之示意圖。 圖46係表示圖45所示之第3配線層與第4配線層之平面構成之一例之示意圖。 圖47係表示圖7A所示之第1基板之平面構成之一變化例之示意圖。 圖48係表示積層於圖47所示之第1基板之第2基板(半導體層)之平面構成之一例之示意圖。 圖49係表示圖48所示之像素電路與第1配線層之平面構成之一例之示意圖。 圖50係表示圖49所示之第1配線層與第2配線層之平面構成之一例之示意圖。 圖51係表示圖50所示之第2配線層與第3配線層之平面構成之一例之示意圖。 圖52係表示圖51所示之第3配線層與第4配線層之平面構成之一例之示意圖。 圖53係表示圖47所示之第1基板之平面構成之另一例之示意圖。 圖54係表示積層於圖53所示之第1基板之第2基板(半導體層)之平面構成之一例之示意圖。 圖55係表示圖54所示之像素電路與第1配線層之平面構成之一例之示意圖。 圖56係表示圖55所示之第1配線層與第2配線層之平面構成之一例之示意圖。 圖57係表示圖56所示之第2配線層與第3配線層之平面構成之一例之示意圖。 圖58係表示圖57所示之第3配線層與第4配線層之平面構成之一例之示意圖。 圖59係表示圖3所示之攝像裝置之另一例之示意剖視圖。 圖60係用以對輸入信號向圖59所示之攝像裝置之輸入路徑進行說明之示意圖。 圖61係用以對圖59所示之攝像裝置之像素信號之信號路徑進行說明之示意圖。 圖62係表示圖6所示之攝像裝置之另一例之示意剖視圖。 圖63係表示圖4所示之等效電路之另一例之圖。 圖64係表示圖7A等所示之像素分離部之另一例之示意俯視圖。 圖65係表示本發明之變化例9之攝像裝置之構成例之厚度方向之剖視圖。 圖66係表示本發明之變化例9之攝像裝置之構成例之厚度方向之剖視圖。 圖67係表示本發明之變化例9之攝像裝置之構成例之厚度方向之剖視圖。 圖68係表示本發明之變化例9之複數個像素單元之佈局例之水平方向之剖視圖。 圖69係表示本發明之變化例9之複數個像素單元之佈局例之水平方向之剖視圖。 圖70係表示本發明之變化例9之複數個像素單元之佈局例之水平方向之剖視圖。 圖71係表示具備上述實施形態及其變化例之攝像裝置之攝像系統之概略構成之一例之圖。 圖72係表示圖71所示之攝像系統之拍攝程序之一例之圖。 圖73係表示車輛控制系統之概略性構成之一例之方塊圖。 圖74係表示車外資訊檢測部及攝像部之設置位置之一例之說明圖。 圖75係表示內視鏡手術系統之概略性構成之一例之圖。 圖76係表示相機鏡頭及CCU之功能構成之一例之方塊圖。
100:第1基板
100S:半導體層
100T:配線層
119:層間絕緣膜
122:鈍化膜
123:層間絕緣膜
124:接合膜
200:第2基板
200S:半導體層
200T:半導體層
210G:閘極
212:絕緣區域
213:元件分離區域
220:調整部
220A:調整部
220B:調整部
221:鈍化膜
222:層間絕緣膜
H:方向
TG:傳輸閘極
TGa:垂直部分
TGb:水平部分
TGV:貫通電極
W1:第1配線層
Y:軸

Claims (17)

  1. 一種攝像裝置，其具備： 第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體； 第2基板，其積層於上述第1基板，並且於具有與上述第1基板對向之一面之第2半導體基板中，具有構成上述感測像素之第2電晶體、及於積層方向貫通之開口，於上述第2電晶體之閘極附近之上述開口之側面、及上述一面中與上述第1電晶體對向之區域之至少一者，形成有對上述第2電晶體之閾值電壓進行調整之調整部；及 貫通配線，其設置於上述開口內，且將上述第1基板與上述第2基板電性連接。
  2. 如請求項1之攝像裝置，其中 上述調整部形成於上述第2半導體基板之上述開口之整個側面。
  3. 如請求項1之攝像裝置，其中 上述調整部形成於上述第2半導體基板之整個上述一面。
  4. 如請求項1之攝像裝置，其中 上述調整部包含摻雜有p型雜質之雜質區域。
  5. 如請求項4之攝像裝置，其中 於上述雜質區域摻雜有硼(B)。
  6. 如請求項1之攝像裝置，其中 上述調整部由金屬氧化膜形成。
  7. 如請求項6之攝像裝置，其中 上述金屬氧化膜係氧化鋁膜、氧化鉿膜、氧化釔膜或氧化鑭膜。
  8. 一種攝像裝置，其具備： 第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體； 第2基板，其積層於上述第1基板，且於第2半導體基板中具有於積層方向貫通、並且被埋設絕緣膜之開口； 貫通配線，其貫通上述絕緣膜，將上述第1基板與上述第2基板電性連接；及 第2電晶體，其於上述第2半導體基板中，構成上述感測像素，並且具有閘極，該閘極之至少與上述貫通配線鄰接之端部被埋設於上述絕緣膜。
  9. 如請求項8之攝像裝置，其中 被埋設於上述絕緣膜之上述閘極之端部延伸至上述第2半導體基板之與上述第1基板對向之一面。
  10. 一種攝像裝置，其具備： 第1基板，其於第1半導體基板中具有構成感測像素之光電轉換部及第1電晶體； 第2基板，其積層於上述第1基板，且於第2半導體基板中具有構成上述感測像素之第2電晶體、及於積層方向貫通之開口；及 貫通配線，其設置於上述開口內，將上述第1基板與上述第2基板電性連接，並且於俯視下，於與將上述第2電晶體之閘極沿延伸方向均等分割之第1中心線不同的位置，具有將該貫通配線沿與上述第1中心線相同之方向均等分割之第2中心線。
  11. 如請求項10之攝像裝置，其中 上述貫通配線配設為，其相對於上述第2電晶體之通道區域之電場，小於上述第1中心線與上述第2中心線一致時相對於上述第2電晶體之通道區域之電場。
  12. 如請求項10之攝像裝置，其中 上述第2中心線相對於上述第1中心線向上述第2電晶體之汲極側偏移。
  13. 如請求項10之攝像裝置，其中 上述貫通配線配置於上述第2電晶體之源極及汲極之延長線上。
  14. 如請求項10之攝像裝置，其中 上述第2半導體基板於上述貫通配線附近之側面，進而具有經摻雜p型雜質之雜質區域。
  15. 如請求項14之攝像裝置，其中 當上述雜質區域中之上述p型雜質之濃度為1015 cm-3 以上1017 cm-3 以下，且上述第2電晶體之閘極與上述貫通配線之間之直線距離為100 nm以上250 nm以下時， 上述第2中心線相對於上述第1中心線之最短距離相隔100 nm以上。
  16. 如請求項14之攝像裝置，其中 當上述雜質區域中之上述p型雜質之濃度為1015 cm-3 以上1017 cm-3 以下，且上述第2電晶體之閘極與上述貫通配線之間之直線距離為100 nm以上250 nm以下時， 上述貫通配線配置於上述第2電晶體之源極及汲極之延長線上。
  17. 如請求項14之攝像裝置，其中 當上述雜質區域中之上述p型雜質之濃度為1015 cm-3 以上1017 cm-3 以下，且上述第2電晶體之閘極與上述貫通配線之間之直線距離為100 nm以上250 nm以下時， 上述第2電晶體之閘極端與上述貫通配線之最短距離為250 nm以上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834377B (zh) * 2022-04-08 2024-03-01 美商豪威科技股份有限公司 具有相位偵測自動聚焦之九個單元像素之影像感測器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022107201A (ja) * 2021-01-08 2022-07-21 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
US12088937B2 (en) * 2022-04-08 2024-09-10 Omnivision Technologies, Inc. Bitline settling and power supply rejection ratio in a nine cell pixel image sensor with phase detection autofocus
JPWO2024014209A1 (zh) * 2022-07-12 2024-01-18
KR20240018250A (ko) * 2022-08-02 2024-02-13 삼성전자주식회사 이미지 센서
KR20240143528A (ko) * 2023-03-24 2024-10-02 삼성전자주식회사 이미지 센서

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087275A (en) * 1997-04-26 2000-07-11 Advanced Micro Devices, Inc. Reduction of n-channel parasitic transistor leakage by using low power/low pressure phosphosilicate glass
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5489705B2 (ja) * 2009-12-26 2014-05-14 キヤノン株式会社 固体撮像装置および撮像システム
US9473714B2 (en) * 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
US8471310B2 (en) * 2011-01-11 2013-06-25 Aptina Imaging Corporation Image sensor pixels with back-gate-modulated vertical transistor
JP2016219660A (ja) * 2015-05-22 2016-12-22 ソニー株式会社 半導体装置、製造方法、固体撮像素子、および電子機器
US10163948B2 (en) * 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
KR20240058952A (ko) * 2016-02-09 2024-05-03 소니그룹주식회사 반도체 장치 및 반도체 장치의 제조 방법 및 고체 촬상 소자 및 전자 기기
JP2019075515A (ja) * 2017-10-19 2019-05-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置、製造装置
JP7183522B2 (ja) 2018-01-04 2022-12-06 三菱マテリアル株式会社 硬質被覆層が優れた耐チッピング性を発揮する表面被覆切削工具
TWI778071B (zh) * 2018-06-01 2022-09-21 聯華電子股份有限公司 半導體裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834377B (zh) * 2022-04-08 2024-03-01 美商豪威科技股份有限公司 具有相位偵測自動聚焦之九個單元像素之影像感測器

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Publication number Publication date
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JP7592013B2 (ja) 2024-11-29
KR20220025718A (ko) 2022-03-03
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