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JP6270572B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
これまでの技術開発の進歩により、半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどのＧａＮ系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的高耐圧化や低オン抵抗化が可能である。
特開２００９−２３１４５８号公報
本発明が解決しようとする課題は、高い耐圧を実現する半導体装置を提供することにある。
実施形態の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上に設けられるソース電極と、第２のＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極の間に設けられ、第１のゲート電極端部を有し、第１のゲート電極端部が第２のＧａＮ系半導体層上のドレイン電極の側に設けられるゲート電極と、第１のＧａＮ系半導体層とゲート電極の間に設けられ、第１のＧａＮ系半導体層とゲート電極が対向する間の少なくとも一部が第１のＧａＮ系半導体層と第２のＧａＮ系半導体層のうちの第２のＧａＮ系半導体層のみに接し、又は、第１のＧａＮ系半導体層とゲート電極が対向する間の少なくとも一部が第１のＧａＮ系半導体層及び第２のＧａＮ系半導体層に接し、第１のゲート絶縁膜端部を有し、第１のゲート絶縁膜端部が第２のＧａＮ系半導体層上のゲート電極とドレイン電極の間に設けられるゲート絶縁膜と、ゲート絶縁膜と第２のＧａＮ系半導体層の間に設けられるｐ型の第３のＧａＮ系半導体層と、第３のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に設けられる第１の絶縁膜と、第１の絶縁膜の第３のＧａＮ系半導体層と反対側に設けられる第１のフィールドプレート電極と、を備え、第１のフィールドプレート電極のドレイン電極側の端部と、第２のＧａＮ系半導体層との間に、第３のＧａＮ系半導体層が位置し、ゲート電極と第１のＧａＮ系半導体層の間の第２のＧａＮ系半導体層の膜厚が、ソース電極と第１のＧａＮ系半導体層の間の第２のＧａＮ系半導体層の膜厚よりも薄い。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用を説明する図。 第１の実施形態の半導体装置の作用を説明する図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の変形例の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の変形例の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の半導体装置の模式断面図。 第８の実施形態の半導体装置の模式断面図。 第９の実施形態の半導体装置の模式断面図。
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
本明細書中、「アクセプタ」とは、半導体中で活性化されているｐ型不純物を意味するものとする。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上に設けられるソース電極と、第２のＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極の間に、第１のＧａＮ系半導体層との間にゲート絶縁膜を介在させて設けられ、第１のＧａＮ系半導体との間の第２のＧａＮ系半導体層の膜厚が、ソース電極と第１のＧａＮ系半導体との間の第２のＧａＮ系半導体層の膜厚よりも薄いゲート電極と、ゲート電極のドレイン電極側の端部と第２のＧａＮ系半導体層との間に、ゲート電極との間にゲート絶縁膜を介在させて設けられるｐ型の第３のＧａＮ系半導体層と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。そして、本実施形態のＨＥＭＴは、半導体層に形成された溝内にゲート電極が埋め込まれる、いわゆるリセスゲート構造を備える。
図１に示すように、半導体装置（ＨＥＭＴ）１００は、基板１０、バッファ層１２、チャネル層（第１のＧａＮ系半導体層）１４、バリア層（第２のＧａＮ系半導体層）１６、ソース電極１８、ドレイン電極２０、ゲート絶縁膜２２、リサーフ層（第３のＧａＮ系半導体層）２４、ゲート電極２６およびソースフィールドプレート電極（第１のフィールドプレート電極）２８を備える。ゲート電極２８およびリサーフ層２４とソースフィールドプレート電極２８の間には、絶縁膜３０が設けられる。また、ソースフィールドプレート電極２８上には、絶縁膜３２が設けられる。
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
チャネル層１４上に、バリア層１６が設けられる。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。バリア層１６の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。ＨＥＭＴ１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
バリア層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１８およびドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、５μｍ以上３０μｍ以下である。
ソース電極１８とドレイン電極２０の間のバリア層１６に設けられたトレンチ２１の内面にゲート絶縁膜２２が形成される。ゲート絶縁膜２２上には、ゲート電極２６が設けられる。トレンチ２１内はゲート電極２６で埋め込まれている。トレンチ２１底部はチャネル層１４にある。
言い換えれば、ゲート電極２６は、ソース電極１８とドレイン電極２０の間に、バリア層１６およびチャネル層１４との間に、ゲート絶縁膜２２を介在させて設けられる。ゲート電極２６とチャネル層１４との間が最も近い部分でのバリア層１６の膜厚が、その他の領域、例えば、ソース電極１８とチャネル層１４との間のバリア層１６の膜厚よりも薄い。なお、本実施形態では、トレンチ２１底部がチャネル層１４に達していることから、ゲート電極２６のチャネル層１４に最も近い部分とチャネル層１４との間のバリア層１６の膜厚はゼロである。
本実施形態のＨＥＭＴ１００は、リセスゲート構造を備える。そして、トレンチ２１の底部は、チャネル層１４に達し、ゲート電極２６直下はＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造となっている。ゲート電極２６に印加される電圧でチャネル層１４中の反転層と空乏層の形成を制御し、チャネルのオン・オフを制御する。したがって、ノーマリーオフ型のＨＥＭＴを形成することが可能となる。
ゲート絶縁膜２２は、例えば、シリコン酸化膜、または、アルミニウム酸化膜（アルミナ膜）である。また、ゲート電極２６は、例えば、金属電極である。金属電極は、例えば、窒化チタン（ＴｉＮ）である。
ゲート電極２６とドレイン電極２０との間のバリア層１６上に、ｐ型のリサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）層２４が設けられる。ゲート電極２６とリサーフ層２４との間には、ゲート絶縁膜２２が介在する。
ゲート電極２６のドレイン電極２０にもっとも近い部分、すなわち、ゲート電極２６のドレイン電極２０側の端部と、バリア層１６との間にリサーフ層２４が設けられる。
リサーフ層２４は、例えば、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）である。より具体的には、例えば、ｐ型ＧａＮである。リサーフ層２４は、ｐ型不純物を含む。ｐ型不純物は、例えば、マグネシウム（Ｍｇ）である。
リサーフ層２４は、フローティングである。すなわち、グラウンド、電源、信号源等に電気的に接続されていない。したがって、リサーフ層２４は、ソース電極１８、ドレイン電極２０、ゲート電極２６には電気的に接続されていない。
リサーフ層２４は、主に、横方向の電界を緩和する機能を備える。本実施形態では、リサーフ層２４はバリア層１６に直接接して設けられる。リサーフ層２４は、フローティングであるため、リサーフ層２４からのホール注入は生じない。したがって、リサーフ層２４が存在することによるスイッチング速度の劣化は生じない。
また、ゲート電極２６とソース電極１８との間のバリア層１６上に、ｐ型のリサーフ層（第４のＧａＮ系半導体層）５４が設けられる。ゲート電極２６とリサーフ層５４との間には、ゲート絶縁膜２２が介在する。
ゲート電極２６のソース電極１８に最も近い部分、すなわち、ゲート電極２６のソース電極１８側の端部と、バリア層１６との間にリサーフ層５４が設けられる。
リサーフ層５４は、例えば、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）である。より具体的には、例えば、ｐ型ＧａＮである。リサーフ層５４は、ｐ型不純物を含む。ｐ型不純物は、例えば、マグネシウム（Ｍｇ）である。
リサーフ層５４は、フローティングである。すなわち、グラウンド、電源、信号源等に電気的に接続されていない。したがって、リサーフ層５４は、ソース電極１８、ドレイン電極２０、ゲート電極２６には電気的に接続されていない。
リサーフ層５４は、主に、横方向の電界を緩和する機能を備える。本実施形態では、リサーフ層５４はバリア層１６に直接接して設けられる。リサーフ層５４は、フローティングであるため、リサーフ層５４からのホール注入は生じない。したがって、リサーフ層５４が存在することによるスイッチング速度の劣化は生じない。
ゲート電極２８およびリサーフ層２４上に、絶縁膜３０が設けられる。絶縁膜３０は、例えば、シリコン酸化膜またはシリコン窒化膜である。
ゲート電極２８との間およびリサーフ層２４との間に、絶縁膜３０を介在させて、ソースフィールドプレート電極（第１のフィールドプレート電極）２８が設けられる。図１中点線矢印で示すように、ソースフィールドプレート電極２８のドレイン電極２０側の端部と、バリア層１６との間にリサーフ層２４が位置する。言い換えれば、ソースフィールドプレート電極２８のドレイン電極２０側の端部の直下に、リサーフ層２４が位置する。
ソースフィールドプレート電極２８は、ソース電極１８に電気的に接続される。ソースフィールドプレート電極２８は、主に、横方向の電界を緩和する機能を備える。
ソースフィールドプレート電極２８上に、絶縁膜３２が設けられる。絶縁膜３２は、例えば、シリコン酸化膜またはシリコン窒化膜である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
本実施形態の半導体装置の製造方法は、第１のＧａＮ系半導体層上にエピタキシャル成長法により、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層を形成し、第２のＧａＮ系半導体層上に、ｐ型の第３のＧａＮ系半導体層を形成し、ｐ型の第３のＧａＮ系半導体層を貫通し、第２のＧａＮ系半導体層に達するトレンチを形成し、トレンチおよび第３のＧａＮ系半導体層の表面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の一方の側の第２のＧａＮ系半導体層上にソース電極を形成し、ゲート電極の他方の側の第２のＧａＮ系半導体層上にドレイン電極を形成する。
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。
次に、バッファ層１２上に、チャネル層（第１のＧａＮ系半導体層）１４となるアンドープのＧａＮ、バリア層（第２のＧａＮ系半導体層）１６となるアンドープのＡｌ０．２Ｇａ０．８Ｎをエピタキシャル成長により形成する。
次に、バリア層１６上に、後にリサーフ層（第３のＧａＮ系半導体層）２４となるｐ型ＧａＮ（第３のＧａＮ系半導体層）１７を、エピタキシャル成長により成膜する（図２）。
次に、ｐ型ＧａＮ１７をパターニングする（図３）。
次に、ｐ型ＧａＮ１７を貫通し、バリア層１６およびチャネル層１４に達するトレンチ２１を、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により形成する（図４）。
次に、トレンチ２１およびｐ型ＧａＮ１７の表面に、シリコン酸化膜のゲート絶縁膜２２を、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次に、ゲート絶縁膜２２上に、ＴｉＮのゲート電極２６をスパッタリング法とエッチングにより形成する。次に、ゲート絶縁膜２２、ｐ型ＧａＮ１７をパターニングし、リサーフ層２４、リサーフ層５４を形成する（図５）。
次に、バリア層１６上に、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造のソース電極１８とドレイン電極２０を、リフトオフ法により形成する（図６）。
その後、絶縁膜３０、ソースフィールドプレート電極２８、絶縁膜３２を形成し、図１に示す半導体装置１００が製造される。
なお、ｐＧａＮ層１７の形成を、アンドープのＧａＮのエピタキシャル成長と、選択的なｐ型不純物、例えば、マグネシウムのイオン注入により形成することも可能である。
次に、本実施形態の半導体装置１００の作用および効果について説明する。
図７、図８は、本実施形態の半導体装置の作用および効果を説明する図である。図７は、リサーフ層を設けないＨＥＭＴ、図８は、リサーフ層を設けた本実施形態のＨＥＭＴである。それぞれの場合について、ＨＥＭＴのオフ時の電界強度分布を模式的に示す。
図７に示すように、ゲート電極２６のドレイン電極２０側の端部と、ソースフィールドプレート電極２８のドレイン電極２０側の端部の２か所に電界が集中し電界強度のピークが現れる。集中する電界は、主に横方向の電界である。このように、電界が集中する箇所で、絶縁膜や半導体の破壊が生じ、デバイスの耐圧が劣化するおそれがある。図７のように電極の端部に電界が集中するのは、バリア層１６とチャネル層１４との界面にできる２次元電子系が不連続に空乏化することによると考えられる。
図８に示すように、リサーフ層２４を設けた場合、ゲート電極２６のドレイン電極２０側の端部と、ソースフィールドプレート電極２８のドレイン電極２０側の端部の電界強度のピークがなだらかになり、電界強度が、リサーフ層２４が無い場合に比べ小さくなる。これは、フローティングのリサーフ層２４中の正電荷により、空乏層の広がりの不連続性が緩和されることによると考えられる。
なお、リサーフ層２４のアクセプタの面密度が、リサーフ層２４やゲート電極２６の無い領域におけるチャネル層１４とバリア層１６との界面に生成される２次元電子ガスの面密度よりも低いことが望ましい。リサーフ層２４のアクセプタの面密度が、上記２次元電子ガスの面密度よりも高くなると、２次元電子ガスの密度が低下し、オン抵抗が増大するおそれがある。
また、リサーフ層２４のアクセプタの面密度が、リサーフ層２４やゲート電極２６の無い領域におけるチャネル層１４とバリア層１６との界面に生成される２次元電子ガスの面密度の１０％よりも高いことが望ましい。リサーフ層２４のアクセプタの面密度が、上記面密度よりも低くなると、電界緩和効果が十分得られないおそれがある。
例えば、チャネル層１４がアンドープのＧａＮで、バリア層１６がアンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１）である場合、２次元電子ガスの面密度は、ｙ×４×１０１３［ｃｍ−２］で表される。したがって、この場合、リサーフ層２４のアクセプタの面密度が、ｙ×４×１０１３［ｃｍ−２］より低く、ｙ×０．４×１０１３［ｃｍ−２］よりも高いことが望ましい。
リサーフ層２４の膜厚をｄ［ｃｍ］、アクセプタ濃度をＮＡ［ｃｍ−３］とすると、リサーフ層２４のアクセプタの面密度は、ｄ×ＮＡ［ｃｍ−２］で表される。したがって、
ｙ×０．４×１０１３＜ｄ×ＮＡ＜ｙ×４×１０１３・・・（式１）
の関係を充足することが望ましい。
なお、ｐ型ＧａＮ系半導体中のｐ型不純物の活性化率は、１０％程度である。したがって、ｐ型不純物の原子濃度をＮＰ［ｃｍ−２］とすると、上記（式１）は、
ｙ×４×１０１３＜ｄ×ＮＰ＜ｙ×４０×１０１３・・・（式２）
と変形される。
リサーフ層２４のアクセプタ濃度は、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であることが望ましい。リサーフ層２４のｐ型不純物の原子濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下であることが望ましい。また、リサーフ層２４の膜厚は、１０ｎｍ以上１００ｎｍ以下であることが望ましい。上記アクセプタ濃度またはｐ型不純物の原子濃度、および、上記膜厚の範囲でリサーフ層２４を形成することで、十分な電界緩和効果を実現するリサーフ層２４を容易に形成することが可能となる。
なお、本実施形態のＨＥＭＴ１００は、ゲート電極２６とソース電極１８との間のバリア層１６上にも、ｐ型のリサーフ層５４が設けられる。リサーフ層５４によって、ゲート電極２６のソース電極１８側の端部における電界集中も緩和される。
以上、本実施形態の半導体装置によれば、リサーフ層２４、５４による横方向電界の緩和効果により、高い耐圧を実現する半導体装置を提供することが可能になる。
（第２の実施形態）
本実施形態の半導体装置は、ゲート電極の第１のＧａＮ系半導体層に最も近い部分と第１のＧａＮ系半導体との間に第２のＧａＮ系半導体層が存在すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図９は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図９に示すように、半導体装置（ＨＥＭＴ）２００のトレンチ２１は、第１の実施形態のＨＥＭＴ１００よりも浅く、トレンチ２１底部に、薄いバリア層１６が存在する。ゲート電極２６直下では、バリア層１６が薄いことにより分極量が低減し、２次元電子ガス濃度が低下する。したがって、ノーマリーオフ型のＨＥＭＴを形成することが可能となる。
本実施形態によれば、第１の実施形態同様、高い耐圧を実現する半導体装置を提供することが可能になる。また、ゲート電極２６直下のチャネル部にも２次元電子ガスが存在するため、第１の実施形態よりもオン抵抗の低減した半導体装置が実現可能である。
（第３の実施形態）
本実施形態の半導体装置は、第２のＧａＮ系半導体層とゲート絶縁膜との界面が傾斜していること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１０は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１０に示すように、半導体装置（ＨＥＭＴ）３００では、チャネル層１４、バリア層１６、および、リサーフ層２４と、ゲート絶縁膜２１との界面が傾斜している。言い換えれば、トレンチ２１の側面が、チャネル層１４とバリア層１６との界面に対して垂直ではなく傾斜している。
本実施形態によれば、トレンチ２１の側面が傾斜することで電界緩和効果が、さらに大きくなり、さらに高い耐圧を実現する半導体装置を提供することが可能になる。
図１１は、本実施形態の変形例の半導体装置の模式断面図である。電界緩和の観点から、図１１に示すように、トレンチ２１側面の傾斜をトレンチ２１の上部に向けて緩やかにすることが、より望ましい。また、図１１に示すように、リサーフ層２４のドレイン電極２０側の端部の側壁も傾斜面とすることが、リサーフ層２４端部の電界を緩和する観点から、より望ましい。
（第４の実施形態）
本実施形態の半導体装置は、ゲート絶縁膜と第３のＧａＮ系半導体層との間に、ゲート絶縁膜と材料の異なる保護膜を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１２は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１２に示すように、半導体装置（ＨＥＭＴ）４００では、ゲート絶縁膜２２とリサーフ層２４との間に、ゲート絶縁膜２２と材料の異なる保護膜３８を備える。ゲート絶縁膜２２が、例えば、シリコン酸化膜、または、アルミニウム酸化膜の場合、保護膜３８はシリコン窒化膜、または、シリコン酸窒化膜である。
例えば、保護膜３８としてシリコン窒化膜、または、シリコン酸窒化膜を用いることにより、リサーフ層２４との間の界面の準位が低減する。したがって、例えば、電流コラプスが生じにくくなり、ＨＥＭＴの信頼性が向上する。また、ゲート電極２６とリサーフ層２４との間に保護膜３８が介在すことにより、ゲート絶縁膜２２に印加される電界が緩和し、信頼性が向上する。
本実施形態によれば、第１の実施形態同様、高い耐圧を実現する半導体装置を提供することが可能になる。また、さらに信頼性に優れた半導体装置が実現可能である。
図１３は、本実施形態の変形例の半導体装置の模式断面図である。ゲート絶縁膜２２の信頼性向上の観点から、図１３に示すように、トレンチ２１側面部のリサーフ層２４とゲート絶縁膜２２の間にも、保護膜３８を設ける構成とすること可能である。
（第５の実施形態）
本実施形態の半導体装置は、第３のＧａＮ系半導体層とドレイン電極との間の、第２のＧａＮ系半導体層の第１のＧａＮ系半導体層と反対側に設けられ、第３のＧａＮ系半導体層と分離されるｐ型の第５のＧａＮ系半導体層を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１４に示すように、半導体装置（ＨＥＭＴ）５００は、ゲート電極２６とドレイン電極２０との間に、複数のリサーフ層、すなわち、リサーフ層（第３のＧａＮ系半導体層）２４、リサーフ層（第５のＧａＮ系半導体層）３４、リサーフ層（第５のＧａＮ系半導体層）３６を備える。
リサーフ層（第５のＧａＮ系半導体層）３４、３６は、リサーフ層２４とドレイン電極２０の間のバリア層１６上に設けられる。リサーフ層３４、３６は、リサーフ層２４と分離される。
本実施形態によれば、複数のリサーフ層をゲート電極２６とドレイン電極２０との間のバリア層１６上に設けることで、さらに、横方向の電界が緩和され、高い耐圧を実現する半導体装置を提供することが可能になる。
（第６の実施形態）
本実施形態の半導体装置は、第２のＧａＮ系半導体層と第３のＧａＮ系半導体層との間にｉ型の第６のＧａＮ系半導体層を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１５に示すように、半導体装置（ＨＥＭＴ）６００は、バリア層１６とリサーフ層２４との間にｉ（ｉｎｔｒｉｎｓｉｃ）型のＧａＮ層（第６のＧａＮ系半導体層）４０を含む。
本実施形態の半導体装置によれば、第１の実施形態同様、リサーフ層２４による横方向電界の緩和効果により、高い耐圧を実現する半導体装置を提供することが可能になる。
（第７の実施形態）
本実施形態の半導体装置は、第１のフィールドプレート電極との間に絶縁膜を介在させ、第３のＧａＮ系半導体層との間に絶縁膜を介在させて設けられる第２のフィールドプレート電極をさらに備え、第２のフィールドプレート電極のドレイン電極側の端部と、第２のＧａＮ系半導体層との間に、第３のＧａＮ系半導体層が位置すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１６に示すように、半導体装置（ＨＥＭＴ）７００は、ソースフィールドプレート電極（第１のフィールドプレート電極）２８との間に絶縁膜３２を挟み、かつ、リサーフ層２４との間に絶縁膜３０を挟んで、ゲートフィールドプレート電極（第２のフィールドプレート電極）４２が設けられる。図１中点線矢印で示すように、ゲートフィールドプレート電極４２のドレイン電極２０側の端部と、バリア層１６（第２のＧａＮ系半導体層）との間に、リサーフ層２４が位置する。
したがって、ゲートフィールドプレート電極４２のドレイン電極２０側の端部における横方向電界の集中は、リサーフ層２４によって緩和される。
以上、本実施形態の半導体装置によれば、第１の実施形態の効果に加え、ゲートフィールドプレート電極４２を設けることで、さらに、高い耐圧を実現する半導体装置を提供することが可能になる。
（第８の実施形態）
本実施形態の半導体装置は、バファ層とチャネル層との間に、第７のＧａＮ系半導体層と、第７のＧａＮ系半導体層上に設けられ、第７のＧａＮ系半導体層よりバンドギャップの大きい第８のＧａＮ系半導体層とをさらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１７は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１７に示すように、半導体装置（ＨＥＭＴ）８００は、バファ層１２上に、第２のチャネル層６４と第２のバリア層６６とを備える。
第２のチャネル層６４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。第２のチャネル層６４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
第２のチャネル層６４上に、第２のバリア層６６が設けられる。第２のバリア層６６のバンドギャップは、第２のチャネル層６４のバンドギャップよりも大きい。第２のバリア層６６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。第２のバリア層６６の膜厚は、例えば、３ｎｍ以上５０ｎｍ以下である。
第２のチャネル層６４と第２のバリア層６６との間は、ヘテロ接合界面となる。ＨＥＭＴ８００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
本実施形態のＨＥＭＴ８００によれば、２次元電子ガス（２ＤＥＧ）が、２層形成される。したがって、オン抵抗の低減したＨＥＭＴが実現される。
本実施形態の半導体装置によれば、第１の実施形態同様、リサーフ層２４による横方向電界の緩和効果により、高い耐圧を実現する半導体装置を提供することが可能になる。また、さらにオン抵抗の低減した半導体装置が実現される。
（第９実施形態）
本実施形態の半導体装置は、第１のフィールドプレート電極を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１８、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１８に示すように、半導体装置（ＨＥＭＴ）９００は、第１の実施形態のＨＥＭＴ１００と異なり、ソースフィールドプレート電極を備えない。
本実施形態の半導体装置によれば、リサーフ層２４により、ゲート電極２６のドレイン電極２０側の端部の電界集中が緩和される。よって、本実施形態によれば、フィールドプレート電極との間の寄生容量を低減するとともに、リサーフ層２４による横方向電界の緩和効果により、高い耐圧を実現する半導体装置を提供することが可能になる。
実施形態では、ＧａＮ系半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、ＧａＮ系半導体層の材料としてＡｌＮを適用することも可能である。
また、実施形態では、バリア層として、アンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ チャネル層（第１のＧａＮ系半導体層）
１６ バリア層（第２のＧａＮ系半導体層）
１８ ソース電極
２０ ドレイン電極
２２ ゲート絶縁膜
２４ リサーフ層（第３のＧａＮ系半導体層）
２６ ゲート電極
２８ ソースフィールドプレート電極（第１のフィールドプレート電極）
３０ 絶縁膜
３２ 絶縁膜
３４ リサーフ層（第５のＧａＮ系半導体層）
３６ リサーフ層（第５のＧａＮ系半導体層）
４２ ゲートフィールドプレート電極（第２のフィールドプレート電極）
５４ リサーフ層（第４のＧａＮ系半導体層）
１００ ＨＥＭＴ（半導体装置）
２００ ＨＥＭＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）
４００ ＨＥＭＴ（半導体装置）
５００ ＨＥＭＴ（半導体装置）
６００ ＨＥＭＴ（半導体装置）
７００ ＨＥＭＴ（半導体装置）
８００ ＨＥＭＴ（半導体装置）
９００ ＨＥＭＴ（半導体装置）

Claims (14)

  1. 第１のＧａＮ系半導体層と、
    前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、
    前記第２のＧａＮ系半導体層上に設けられるソース電極と、
    前記第２のＧａＮ系半導体層上に設けられるドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に設けられ、第１のゲート電極端部を有し、前記第１のゲート電極端部が前記第２のＧａＮ系半導体層上の前記ドレイン電極の側に設けられるゲート電極と、
    前記第１のＧａＮ系半導体層と前記ゲート電極の間に設けられ、前記第１のＧａＮ系半導体層と前記ゲート電極が対向する間の少なくとも一部が前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層のうちの前記第２のＧａＮ系半導体層のみに接し、又は、前記第１のＧａＮ系半導体層と前記ゲート電極が対向する間の少なくとも一部が前記第１のＧａＮ系半導体層及び前記第２のＧａＮ系半導体層に接し、第１のゲート絶縁膜端部を有し、前記第１のゲート絶縁膜端部が前記第２のＧａＮ系半導体層上の前記ゲート電極と前記ドレイン電極の間に設けられるゲート絶縁膜と、
    前記ゲート絶縁膜と前記第２のＧａＮ系半導体層の間に設けられるｐ型の第３のＧａＮ系半導体層と、
    前記第３のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に設けられる第１の絶縁膜と、
    前記第１の絶縁膜の前記第３のＧａＮ系半導体層と反対側に設けられる第１のフィールドプレート電極と、
    を備え、
    前記第１のフィールドプレート電極の前記ドレイン電極側の端部と、前記第２のＧａＮ系半導体層との間に、前記第３のＧａＮ系半導体層が位置し、
    前記ゲート電極と前記第１のＧａＮ系半導体層の間の前記第２のＧａＮ系半導体層の膜厚が、前記ソース電極と前記第１のＧａＮ系半導体層の間の前記第２のＧａＮ系半導体層の膜厚よりも薄い半導体装置。
  2. 第１のＧａＮ系半導体層と、
    前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、
    前記第２のＧａＮ系半導体層上に設けられるソース電極と、
    前記第２のＧａＮ系半導体層上に設けられるドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に設けられ、第１のゲート電極端部を有し、前記第１のゲート電極端部が前記第２のＧａＮ系半導体層上の前記ドレイン電極の側に設けられるゲート電極と、
    前記第１のＧａＮ系半導体層と前記ゲート電極の間に設けられ、第１のゲート絶縁膜端部を有し、前記第１のゲート絶縁膜端部が前記第２のＧａＮ系半導体層上の前記ゲート電極と前記ドレイン電極の間に設けられるゲート絶縁膜と、
    前記ゲート絶縁膜と前記第２のＧａＮ系半導体層の間に設けられるｐ型の第３のＧａＮ系半導体層と、
    前記第３のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に設けられる第１の絶縁膜と、
    前記第１の絶縁膜の前記第３のＧａＮ系半導体層と反対側に設けられる第１のフィールドプレート電極と、
    を備え、
    前記第１のフィールドプレート電極の前記ドレイン電極側の端部と、前記第２のＧａＮ系半導体層との間に、前記第３のＧａＮ系半導体層が位置し、
    前記ゲート電極と前記第１のＧａＮ系半導体層の間の前記第２のＧａＮ系半導体層の膜厚が、前記ソース電極と前記第１のＧａＮ系半導体層の間の前記第２のＧａＮ系半導体層の膜厚よりも薄く、
    前記第３のＧａＮ系半導体層のアクセプタの面密度が、前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層との界面に生成される２次元電子ガスの面密度よりも低い、
    半導体装置。
  3. 前記第３のＧａＮ系半導体層がフローティングである請求項１または請求項２記載の半導体装置。
  4. 前記第３のＧａＮ系半導体層が前記第２のＧａＮ系半導体層に接する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート絶縁膜が前記第１のＧａＮ系半導体層に接する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第２のＧａＮ系半導体層と前記ゲート絶縁膜との界面が傾斜している請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記ゲート絶縁膜と前記第３のＧａＮ系半導体層との間に、前記ゲート絶縁膜と材料の異なる保護膜を、さらに備える請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記ゲート電極が、前記第２のＧａＮ系半導体層上の前記ソース電極の側に設けられる第２のゲート電極端部を有し、
    前記ゲート絶縁膜が、前記第２のＧａＮ系半導体層上の前記ゲート電極と前記ソース電極の間に設けられる第２のゲート絶縁膜端部を有し、
    前記ゲート絶縁膜と前記第２のＧａＮ系半導体層の間に設けられるｐ型の第４のＧａＮ系半導体層を、さらに備える請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第３のＧａＮ系半導体層と前記ドレイン電極との間の、前記第２のＧａＮ系半導体層の前記第１のＧａＮ系半導体層と反対側に設けられ、前記第３のＧａＮ系半導体層と分離されるｐ型の第５のＧａＮ系半導体層を、さらに備える請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第３のＧａＮ系半導体層の膜厚が、１０ｎｍ以上１００ｎｍ以下である請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第１の絶縁膜と前記第１のフィールドプレート電極の間に設けられる第２の絶縁膜と、
    前記第１の絶縁膜と前記第２の絶縁膜の間に設けられる第２のフィールドプレート電極をさらに備え、
    前記第２のフィールドプレート電極の前記ドレイン電極側の端部と、前記第２のＧａＮ系半導体層との間に、前記第３のＧａＮ系半導体層が位置する請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 第１のＧａＮ系半導体層上にエピタキシャル成長法により、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層を形成し、
    前記第２のＧａＮ系半導体層上に、ｐ型の第３のＧａＮ系半導体層を形成し、
    前記ｐ型の第３のＧａＮ系半導体層を貫通するトレンチを形成し、
    前記トレンチおよび前記第３のＧａＮ系半導体層の表面に少なくとも一部が前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層のいずれか一方に接するゲート絶縁膜を形成し、
    前記トレンチの前記表面に形成された前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極の一方の側の前記第２のＧａＮ系半導体層上にソース電極を形成し、前記ゲート電極の他方の側の前記第２のＧａＮ系半導体層上にドレイン電極を形成し、
    前記ゲート電極上に絶縁膜を形成し、
    前記絶縁膜上に第１のフィールドプレート電極を、前記第１のフィールドプレート電極の前記ドレイン電極側の端部と前記第２のＧａＮ系半導体層の間に前記ｐ型の第３のＧａＮ系半導体層が位置するように形成する半導体装置の製造方法。
  13. 第１のＧａＮ系半導体層上にエピタキシャル成長法により、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層を形成し、
    前記第２のＧａＮ系半導体層上に、ｐ型の第３のＧａＮ系半導体層を形成し、
    前記ｐ型の第３のＧａＮ系半導体層を貫通するトレンチを形成し、
    前記トレンチおよび前記第３のＧａＮ系半導体層の表面にゲート絶縁膜を形成し、
    前記トレンチの前記表面に形成された前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極の一方の側の前記第２のＧａＮ系半導体層上にソース電極を形成し、前記ゲート電極の他方の側の前記第２のＧａＮ系半導体層上にドレイン電極を形成し、
    前記ゲート電極上に絶縁膜を形成し、
    前記絶縁膜上に第１のフィールドプレート電極を、前記第１のフィールドプレート電極の前記ドレイン電極側の端部と前記第２のＧａＮ系半導体層の間に前記ｐ型の第３のＧａＮ系半導体層が位置するように形成し、
    前記第３のＧａＮ系半導体層のアクセプタの面密度が、前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層との界面に生成される２次元電子ガスの面密度よりも低い、
    半導体装置の製造方法。
  14. 前記ｐ型の第３のＧａＮ系半導体層をエピタキシャル成長法により形成する請求項１２又は請求項１３記載の半導体装置の製造方法。
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