JP2009246205A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。
【選択図】 図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、ノーマリーオフ型のＩＩＩ族窒化物半導体を用いた半導体装置および半導体装置の製造方法に関する。

ＩＩＩ族窒化物半導体に代表される化合物系ワイドバンドギャップ半導体は、高い絶縁破壊電圧、飽和キャリア移動度、熱伝導度など、現在半導体材料として主流であるシリコンと比べて優れた特性を持つことから、高温環境下、ハイパワーあるいは高周波用の半導体デバイスの材料として注目されている。また、例えばＩＩＩ族窒化物半導体を用いた半導体デバイスであるＡｌＧａＮ／ＧａＮ系ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、ピエゾ電界によって発生する、ヘテロ構造の界面の２次元電子ガスによって高いキャリア密度と電子移動度とを持つことが知られている。このＨＦＥＴは、低いオン抵抗や高速スイッチング特性、高温動作可能といった特徴を有するため、ハイパワースイッチング素子としての応用が期待されている。

通常のＡｌＧａＮ／ＧａＮ系ＨＦＥＴは、ゲートに電圧が印加されていなくとも電流が流れ、ゲートに負の電圧を印加することで電流が遮断される、いわゆるノーマリーオン型のデバイスとして構成される。しかし、パワースイッチング素子においては、デバイスが壊れたときの安全性を確保するために、ゲートに電圧が印加されていないときには電流が流れず、ゲートに正の電圧が印加されることによって電流が流れる、いわゆるノーマリーオフ型のデバイスとしてトランジスタを構成することが要求される。

ノーマリーオフ型のトランジスタとしては、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴが存在する。また、ＭＯＳＦＥＴの耐圧特性を向上させるために、ドレイン−ゲート間に電界緩和領域を配置した構成が知られている（例えば非特許文献１参照）。この電界緩和領域は、ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）とも呼ばれ、ゲートにバイアス電圧が印加されていない状態（オフ状態）でドレイン電圧が上昇した際に生じるにゲート近傍の電界集中を緩和する役割を持つ。このため、ＲＥＳＵＲＦ領域が形成されたＭＯＳＦＥＴ（以下、ＲＥＳＵＲＦ−ＭＯＳＦＥＴという）は、絶縁破壊し難く、高い耐圧特性が得られる。

M.Kuraguchi et al., "Normally-off GaN-MISFET with well-controlled threshold voltage," International Workshop on Nitride Semiconductors 2006(IWS2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4

しかしながら、従来のＲＥＳＵＲＦ−ＭＯＳＦＥＴは、ソース−ドレイン間の抵抗がきわめて高く、十分な電流増幅ができないため、大きなドレイン電流が得られないという問題が存在した。また、このような問題を回避するために、例えばソース−ドレイン間のシートキャリア濃度を高くすると、ゲート近傍に生じる電界集中を十分に緩和できず、耐圧特性が低下してしまうという問題が発生する。

そこで本発明は、上記問題に鑑みてなされたものであり、耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明による半導体装置は、チャネル形成領域と、チャネル長方向において前記チャネル形成領域と接する領域に形成された第１ドープ領域と、上面において前記チャネル形成領域および前記第１ドープ領域を挟む２つの領域に形成され、前記第１ドープ領域よりも不純物濃度が高い第２ドープ領域とを有し、ＩＩＩ族窒化物半導体よりなる半導体層と、前記チャネル形成領域上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、を有し、前記第１ドープ領域および／または前記第２ドープ領域がｎ型の導電性を有する原子と窒素原子とをドーパントとして含むことを特徴とする。

また、上記した本発明による半導体装置は、前記チャネル形成領域がｐ型の導電性を有し、前記第２ドープ領域がｎ型の導電性を有することを特徴とする。

また、上記した本発明による半導体装置は、前記半導体層が、ｐ型の導電性を有するＩＩＩ族窒化物半導体よりなる第１半導体層と、該第１半導体層上の一部に形成された前記ｎ型の導電性を有するＩＩＩ族窒化物半導体よりなる第２半導体層とを有し、前記第２ドープ領域のうち一方が前記第１半導体層に形成され、他方が前記第２半導体層に形成されており、前記第１ドープ領域が前記第２半導体層に形成されていることを特徴とする。

また、上記した本発明による半導体装置は、前記ＩＩＩ族窒化物半導体が、ＧａＮ、ＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮおよびＩｎＮのいずれかであることを特徴とする。

また、上記した本発明による半導体装置は、前記ｎ型の導電性を有する原子が、Ｓｉ、Ｇｅ、Ｓｅ、Ｓ、ＯまたはＴｅであることを特徴とする。

また、上記した本発明による半導体装置は、前記第１ドープ領域のシートキャリア濃度が５×１０^１３／ｃｍ^２以下であることを特徴とする。

また、上記した本発明による半導体装置は、前記第１ドープ領域における前記ｎ型の導電性を有する原子に対する前記窒素原子の比率が０．５以上３以下であることを特徴とする。

また、上記した本発明による半導体装置は、前記第２ドープ領域の前記半導体層上面からの深さが３０ｎｍ以上１００ｎｍ以下であることを特徴とする。

また、本発明による半導体装置の製造方法は、ＩＩＩ族窒化物半導体よりなる半導体層を備えた基板を準備する準備工程と、前記半導体層における離間した２つの領域である第１および第２領域にｎ型の導電性を有する不純物を注入する第１注入工程と、前記半導体層における前記第１領域と前記第２領域とに挟まれた領域であって一方の前記第２領域と接する第３領域に、前記第１および第２領域よりも低い不純物濃度となるようにｎ型の導電性を有する不純物を注入する第２注入工程と、前記第１から第３領域のうち少なくともいずれか１つに窒素原子を注入する第３注入工程と、を有することを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記半導体層が、前記ＩＩＩ族窒化物半導体よりなるｐ型の導電性を有する第１半導体層と、該第１半導体層上の一部に形成されたｎ型の導電性を有する第２半導体層とよりなり、前記第１領域が前記第１半導体層の一部の領域であり、前記第２領域が前記第２半導体層の一部の領域であり、前記第３領域が前記第２半導体層の一部の領域であることを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記第３領域のシートキャリア濃度が５×１０^１３／ｃｍ^２以下であることを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記第３領域における前記ｎ型の導電性を有する原子に対する前記窒素原子の比率が０．５以上３以下であることを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記第３領域の前記半導体層上面からの深さが３０ｎｍ以上１００ｎｍ以下であることを特徴とする。

また、本発明による半導体装置の製造方法は、ＩＩＩ族窒化物半導体よりなり、ｐ型の導電性を有する第１半導体層を備えた基板を準備する準備工程と、前記第１半導体層上の一部にｎ型の導電性を有する不純物と窒素原子とがドープされた第２半導体層を形成する半導体層形成工程と、前記第１半導体層の一部の第１領域と前記第２半導体層の一部の第２領域とにｎ型の導電性を有する不純物を注入する不純物注入工程と、を有することを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記第２半導体層のシートキャリア濃度が５×１０^１３／ｃｍ^２以下であることを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記第２半導体層における前記ｎ型の導電性を有する原子に対する前記窒素原子の比率が０．５以上３以下であることを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記ＩＩＩ族窒化物半導体が、ＧａＮ、ＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮおよびＩｎＮのいずれかであることを特徴とする。

また、上記した本発明による半導体装置の製造方法は、前記ｎ型の導電性を有する原子が、Ｓｉ、Ｇｅ、Ｓｅ、Ｓ、ＯまたはＴｅであることを特徴とする。

上記した本発明によれば、電界緩和領域（第１ドープ領域／第３領域／第２半導体層）を備えた構成において、窒素原子が注入された領域のシートキャリア濃度を低く保ちつつシート抵抗を低減することが可能となるため、結果としてソース−ドレイン間におけるシートキャリア濃度を抑えつつ抵抗値を下げることができる。これにより、耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を実現することが可能となる。

以下に、本発明にかかる半導体装置および半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

（実施の形態１）
まず、本発明の実施の形態１について、図面を参照して詳細に説明する。本実施の形態では、ＩＩＩ族窒化物半導体を用いたノーマリーオフ型の半導体装置としてＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００を例に挙げる。図１は、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の概略構成を示す断面図である。なお、図１では、基板と垂直であってゲート長方向と平行な面でＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００を切断した際の概略構成を示す。

図１に示すように、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００は、シリコン基板などの基板１０１上に形成されたにバッファ層１０２およびｐ型半導体層１０３を有する。ｐ型半導体層１０３の上層部分における離間した２つの領域には、それぞれソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓ（第２ドープ領域）とドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄ（第２ドープ領域）とが形成されている。また、ｐ型半導体層１０３の上層部分における２つのｎ^＋型コンタクト領域１０４ｓおよび１０４ｄに挟まれた領域であってドレイン側のｎ^＋型コンタクト領域１０４ｄと接する領域には、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の耐圧特性を高めることを目的としたＲＥＳＵＲＦ領域１１０（第１ドープ領域）が形成されている。なお、ｐ型半導体層１０３における２つのｎ^＋型コンタクト領域１０４ｓおよび１０４ｄで挟まれた領域は、チャネル形成領域１０３ａとして機能する。ｐ型半導体層１０３上であって少なくともチャネル形成領域１０３ａ上には、シリコン酸化膜（ＳｉＯ_２）などの絶縁膜で形成されたゲート絶縁膜１０５が形成され、さらにゲート絶縁膜１０５上にはゲート電極１０６が形成されている。また、ソース側のｎ^＋型コンタクト領域１０４ｓ上にはソース電極１０７ｓが、ドレイン側のｎ^＋型コンタクト領域１０４ｄにはドレイン電極１０７ｄが、それぞれ形成されている。

上記において、基板１０１には、上述したシリコン基板の他に、例えばサファイア（Ａｌ_２Ｏ_３）基板や炭化シリコン（ＳｉＣ）基板やホウ化ジルコニウム（ＺｒＢ_２）基板などを適用することもできる。

バッファ層１０２は、基板１０１とｐ型半導体層１０３との密着性を確保するための層であり、これには例えばアンドープのＡｌＧａＮ（窒化アルミニウムガリウム）と窒化ガリウム（ＧａＮ）とよりなる積層膜（ＡｌＧａＮ／ＧａＮ膜）を適用することができる。また、その膜厚は、合計で例えば５００ｎｍ程度とすることができる。

ｐ型半導体層１０３は、しきい値調整のためにｐ型の不純物がドープされたＩＩＩ族窒化物半導体よりなる層（下地膜ともいう）である。本実施の形態では、ＩＩＩ族窒化物半導体にＧａＮを使用し、ｐ型の不純物にマグネシウム（Ｍｇ）を使用する。また、その不純物濃度を例えば１×１０^１５／ｃｍ^３から５×１０^１７／ｃｍ^３程度とし、その膜厚を２μｍ程度とする。ただし、これに限定されず、ｐ型の不純物として、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、カーボン（Ｃ）などを適用することもできる。また、本実施の形態ではＩＩＩ族窒化物半導体としてＧａＮを適用しているが、本発明はこれに限定されず、例えば組成がＡｌ_０．２Ｇａ_０．８ＮやＡｌ_０．３Ｇａ_０．７ＮなどのようなＡｌＧａＮや、例えば組成がＢ_０．０５Ｇａ_０．９５ＮなどのようなＢＧａＮや、Ｂ_０．０３Ａｌ_０．９７ＮなどのようなＢＡｌＮなど、または、窒化インジウムガリウム（ＩｎＧａＮ）や窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）など、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができる。

ｎ^＋型コンタクト領域１０４ｓおよび１０４ｄは、ｎ型の不純物が比較的高濃度にドープされた領域であり、上述したように、それぞれがソース用コンタクトまたはドレイン用コンタクトとして機能する。本実施の形態では、ｎ型の不純物にＳｉイオンを使用する。ただし、これに限定されず、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、硫黄（Ｓ）、酸素（Ｏ）、テルル（Ｔｅ）などを使用することもできる。

ＲＥＳＵＲＦ領域１１０は、ｎ型の不純物とＮイオン（ｐ型の不純物）との両方がドープされた電界緩和領域であり、上述したようにＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の耐圧特性を高めることを目的として形成されている。本実施の形態では、ＲＥＳＵＲＦ領域１１０にドーパントとして、ｎ型の不純物にＳｉイオンを適用する。これにより、本実施の形態によるＲＥＳＵＲＦ領域１１０のシート抵抗が低減され、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の電流増幅特性が改善される。なお、本実施の形態により実現されるＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の電流増幅特性および耐圧特性については後述する。

ｐ型半導体層１０３上の少なくともチャネル形成領域１０３ａ上に形成されたゲート絶縁膜１０５は、上述したシリコン酸化膜（ＳｉＯ_２）の他に、例えばシリコン窒化膜（ＳｉＮ）などの絶縁膜を適用することもできる。また、その膜厚は、例えば６０ｎｍ程度とすることができる。

ゲート絶縁膜１０５上に形成されたゲート電極１０６は、例えばリン（Ｐ）などの不純物を含むことで導電性を持つポリシリコン膜で形成される。ただし、これに限定されず、金（Ａｕ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）などの導体膜を適用することもできる。

ソース電極１０７ｓまたはドレイン電極１０７ｄは、それぞれｎ^＋型コンタクト領域１０４ｓまたは１０４ｄと図示しない上層配線との間における抵抗を低減するための構成である。これには、例えばチタニウム（Ｔｉ）とアルミニウム（Ａｌ）とからなる積層膜（Ｔｉ／Ａｌ膜）を適用することができる。ただし、これに限定されず、ｎ^＋型コンタクト領域１０４ｓおよび１０４ｄとオーミック接触することが可能な導体膜であれば種々変形することができる。

次に、本実施の形態によるＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の電流増幅特性および耐圧特性について図面を用いて詳細に説明する。

図２は、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の電流経路における各抵抗成分を示した模式図である。図２に示すように、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の電流経路には、ソース電極１０７ｓとｎ^＋型コンタクト領域１０４ｓとの間に存在する抵抗成分Ｒ_ｓｃｏｎと、チャネル形成領域１０３ａの抵抗成分（チャネル抵抗）Ｒ_ｃｈと、ＲＥＳＵＲＦ領域１１０の抵抗成分Ｒ_ＲＥＳと、ｎ^＋型コンタクト領域１０４ｄとドレイン電極１０７ｄとの間に存在する抵抗成分Ｒ_ｄｃｏｎとが直列に接続されている。なお、ＲＥＳＵＲＦ領域１１０を有さない通常のＭＯＳＦＥＴの電流経路では、上記抵抗成分からＲＥＳＵＲＦ領域１１０の抵抗成分が除かれる。

ここで、通常のＭＯＳＦＥＴにおける線形領域時と飽和領域時とのドレイン電流Ｉｄは、それぞれ以下の式１または式２で表される。なお、式３に単位面積当たりのゲート絶縁膜（１０５）の容量Ｃ_ｏｘを示す。

上記式１および式２において、Ｗ_ｃｈおよびＬ_ｃｈは、それぞれチャネル幅Ｗ_ｃｈおよびチャネル長Ｌ_ｃｈである。μ_ＮＲは通常のＭＯＳＦＥＴにおける移動度である。言い換えれば、μ_ＮＲは抵抗成分Ｒ_ｓｃｏｎとチャネル抵抗Ｒ_ｃｈと抵抗成分Ｒ_ｄｃｏｎとの影響を受けた後の移動度である。Ｖ_ｇ’、Ｖ_ｔｈ’およびＶ_ｄｓは、それぞれゲート電圧、しきい値電圧およびドレイン電圧である。ε_０とε_ｏｘとは、それぞれ真空の誘電率とゲート絶縁膜（１０５）の比誘電率とである。また、ｄ_ｏｘはゲート絶縁膜（１０５）の膜厚である。

一方、上記式１、２および図２に示す抵抗成分より、本実施の形態によるＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００のドレイン電流Ｉ_{ｄ＿ＲＥＳ}は、以下の式４で表される。

上記式４において、Ｌ_ＲＥＳはＲＥＳＵＲＦ領域１１０のゲート長方向の長さである。また、Ｒ_{ＲＥＳ＿ＳＨＥＥＴ}はＲＥＳＵＲＦ領域１１０のシート抵抗である。

次に、上記式４より導き出されるＲＥＳＵＲＦ領域１１０のシート抵抗Ｒ_{ＲＥＳ＿ＳＨＥＥＴ}とＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００のドレイン電流Ｉ_{ｄ＿ＲＥＳ}との関係を図３に示す。なお、図３の関係を導き出すにあたり、ゲート電極１０６のチャネル幅を２００ｍｍとし、６００Ｖ・１０Ａ級のＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００を設計した。また、図３において、Ｌ１はＲＥＳＵＲＦ領域１１０のゲート長方向の長さを５μｍとした場合の関係曲線を示し、Ｌ２はＲＥＳＵＲＦ領域１１０のゲート長方向の長さを１０μｍとした場合の関係曲線を示し、Ｌ３はＲＥＳＵＲＦ領域１１０のゲート長方向の長さを１５μｍとした場合の関係曲線を示し、Ｌ４はＲＥＳＵＲＦ領域１１０のゲート長方向の長さを２０μｍとした場合の関係曲線を示し、Ｌ５はＲＥＳＵＲＦ領域１１０のゲート長方向の長さを２５μｍとした場合の関係曲線を示し、Ｌ６はＲＥＳＵＲＦ領域１１０のゲート長方向の長さを３０μｍとした場合の関係曲線を示す。さらに、図３において、通常のＭＯＳＦＥＴのドレイン電流Ｉｄを直線Ｌ０で示す。

図３を参照すると明らかなように、ＲＥＳＵＲＦ領域１１０のシート抵抗Ｒ_{ＲＥＳ＿ＳＨＥＥＴ}を１０ｋΩ／ｃｍ^２程度以下とした場合に、６００Ｖ・１０Ａ級のＭＯＳＦＥＴにおいて望ましいとされる１０Ａ程度以上のドレイン電流Ｉ_{ｄ＿ＲＥＳ}を得ることができた。

一般的に、不純物が注入された領域のシート抵抗は、この領域のシートキャリア濃度を高くすることで低減することができる。しかしながら、ＲＥＳＵＲＦ領域１１０のシートキャリア濃度を高くしすぎると、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の耐圧特性が低下してしまう。図４に、ＲＥＳＵＲＦ領域１１０のシートキャリア濃度とＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の絶縁破壊電圧との関係を示す。なお、図４の関係を導き出すにあたり、ＲＥＳＵＲＦ領域のゲート長方向の長さを２０μｍとした。また、図４において、Ｌ１１はチャネル形成領域１０３ａの不純物濃度を５×１０^１５／ｃｍ^３、ｐ型半導体層（ｐ−ＧａＮ層）１０３の膜厚を６μｍとした場合の関係曲線を示し、Ｌ１２は同じく不純物濃度を５×１０^１５／ｃｍ^３、ｐ型半導体層１０３の膜厚を１０μｍとした場合の関係曲線を示し、Ｌ１３は同じく不純物濃度を１×１０^１６／ｃｍ^３、ｐ型半導体層１０３の膜厚を６μｍとした場合の関係曲線を示し、Ｌ１４は同じく不純物濃度を１×１０^１６／ｃｍ^３、ｐ型半導体層１０３の膜厚を１０μｍとした場合の関係曲線を示し、Ｌ１５は同じく不純物濃度を５×１０^１６／ｃｍ^３、ｐ型半導体層１０３の膜厚を６μｍとした場合の関係曲線を示す。

図４を参照すると明らかなように、ＲＥＳＵＲＦ領域１１０のシートキャリア濃度が１×１０^１３／ｃｍ^３程度のときに最も高い絶縁破壊電圧が得られ、また、５×１０^１３／ｃｍ^３程度以下の範囲で高い絶縁破壊電圧が得られる。すなわち、この範囲で特に良好な耐圧特性を得ることができる。

ただし、例えばＳｉイオンのみを注入してＲＥＳＵＲＦ領域１１０を形成した場合、ＲＥＳＵＲＦ領域１１０のシートキャリア濃度が５×１０^１３／ｃｍ^２程度以下の範囲では、シート抵抗が１×１０^４Ω／ｃｍ^２程度以上と、高い値を示す。そこで、本実施の形態では、Ｓｉイオンと合わせてＮイオンを注入してＲＥＳＵＲＦ領域１１０を形成することで、ＲＥＳＵＲＦ領域１１０のシートキャリア濃度を抑えつつ、シート抵抗を低減する。図５に、Ｓｉイオンのみを注入して活性化アニールを行った場合のシートキャリア濃度とシート抵抗との関係と、ＳｉイオンとＮイオンとの両方を１対１の割合で注入して活性化アニールを行った場合のシートキャリア濃度とシート抵抗との関係とを示す。なお、図５において、プロット‘×’はＳｉイオンのみを注入した場合の測定結果を示し、プロット‘●’はＳｉイオンとＮイオンとの両方を注入した場合の測定結果を示す。

図５を参照すると明らかなように、Ｓｉイオンのみを注入した場合では、シートキャリア濃度が５×１０^１３／ｃｍ^２程度以下の範囲においてシート抵抗が１×１０^４Ω／ｃｍ^２程度以上を示しているのに対し、ＳｉイオンとＮイオンとの両方を注入した場合では、同範囲のシートキャリア濃度においてシート抵抗が１×１０^３Ω／ｃｍ^２程度と、一桁程度低減されている。このことから、ＳｉイオンとＮイオンとの両方を注入して活性化アニールを行うことで形成したＲＥＳＵＲＦ領域１１０を有するＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の方が、より良好な耐圧特性と電流増幅特性とを備えていることがわかる。

なお、本実施の形態では、ＲＥＳＵＲＦ領域１１０のドーパントをＮイオンとｎ型のＳｉイオンとの両方としたが、本発明はこれに限定されず、例えばｎ^＋型コンタクト領域１０４ｓおよび／または１０４ｄのドーパントをｎ型のＳｉイオンとｐ型のＮイオンとの両方としてもよい。また、これらすべてにｎ型のＳｉイオンとｐ型のＮイオンとの両方をドープするように構成してもよい。これにより、ＲＥＳＵＲＦ領域１１０を備えたことで高い耐圧特性を有するＭＯＳＦＥＴにおいてｎ^＋型コンタクト領域１０４ｓ／１０４ｄのシート抵抗を低減することが可能となるため、高い電流増幅特性を実現することができる。ただし、図５から明らかなように、シートキャリア濃度が５×１０^１３／ｃｍ^２程度以上の比較的高濃度であるｎ^＋型コンタクト領域１０４ｓおよび／または１０４ｄに両方のイオンを注入することでドレイン電流Ｉ_{ｄ＿ＲＥＳ}を増加させるよりも、シートキャリア濃度が５×１０^１３／ｃｍ^２程度以下の比較的低濃度であるＲＥＳＵＲＦ領域１１０にＳｉイオンとＮイオンとの両方を注入することでドレイン電流Ｉ_{ｄ＿ＲＥＳ}を増加させた場合の方が、注入した領域のシートキャリア濃度を低く保ちつつシート抵抗を低減することができるため、より高い耐圧特性と電流増幅特性とを実現することが可能である。

また、図５には、ＳｉイオンとＮイオンとの比率を１（＝Ｎイオン／Ｓｉイオン）とした実験の測定結果を示したが、本発明はこれに限定されず、この比率を例えば０．５から３程度など、所望するシートキャリア濃度とシート抵抗とに応じて種々変更することが可能である。なお、この比率を０．５から３程度とすることで、良好なシートキャリア濃度とシート抵抗との関係が得られる。

また、本実施の形態では、ＲＥＳＵＲＦ領域１１０の深さを３０ｎｍ程度以上１００ｎｍ程度以下とする。これは、ＲＥＳＵＲＦ領域１１０形成時の不純物注入の深さを１００ｎｍ程度より大きくすると、ＲＥＳＵＲＦ領域１１０における単位堆積あたりのキャリア濃度が小さくなり、ＲＥＳＵＲＦ領域１１０のシート抵抗が増大してしまうためである。また、３０ｎｍ程度より小さくすると、電流経路の断面積が小さくなり、導電率が減少してＲＥＳＵＲＦ領域１１０の抵抗値が増大してしまうためである。さらに、不純物注入の深さを３０ｎｍ程度より小さくする場合、加速エネルギーを低く設定しなければならないが、通常のイオン注入装置では加速エネルギーを２５ｋｅＶよりも低く設定することができないため、不純物注入の深さを３０ｎｍ程度より小さくすることが困難であることからも、不純物注入の深さを３０ｎｍ程度以上とすることが好ましい。

次に、本実施の形態によるＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の製造方法について、図面を用いて詳細に説明する。図６（ａ）から図７（ｃ）は、本実施の形態によるＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００の製造方法を示すプロセス図である。なお、各図の断面は、図１に示す断面と対応する。

本製造方法では、まず、例えばＭＯＣＶＤ（有機金属気相成長法）を用いることで、処理対象である基板１０１上にアンドープのＡｌＧａＮとアンドープのＧａＮとを、合計の膜厚が例えば５００ｎｍ程度となるように順次エピタキシャル成長させることで、アンドープＡｌＧａＮ／ＧａＮの積層膜よりなるバッファ層１０２（図６（ａ）参照）を形成する。

続いて、同じく例えばＭＯＣＶＤ法を用いることで、バッファ層１０２上に、ＭｇがドープされたＧａＮ膜を、膜厚が例えば２．０μｍ程度となるようにエピタキシャル成長させることで、ｐ型の導電性を有するｐ型半導体層１０３（図６（ａ）参照）を形成する（準備工程）。この際、ｐ型半導体層１０３中の不純物が例えば１×１０^１５／ｃｍ^３から５×１０^１７／ｃｍ^３程度となるようにドーパント（Ｍｇ）の流量を制御する。これにより、図６（ａ）に示す断面構造が得られる。なお、上記バッファ層１０２とｐ型半導体層１０３との成膜は、上記したＭＯＣＶＤ法に限らず、例えばＨＶＰＥ法（ハライド気相エピタキシ法）やＭＢＥ法（分子線エピタキシ法）などを適用することもできる。

次に、ｐ型半導体層１０３上にフォトレジスト液をスピン塗布し、これを露光および現像することで、素子分離領域に沿って開口が形成されたフォトレジストを形成する（フォトリソグラフィ工程）。続いて、当該フォトレジストをマスクとして用いつつ、ｐ型半導体層１０３をエッチングすることで、ｐ型半導体層１０３表面からの深さが例えば２００ｎｍ程度のトレンチ（図示せず）を形成する（エッチング工程）。これにより、ｐ型半導体層１０３上層が１つ以上の素子形成領域に区画される（素子分離）。なお、上記エッチングには、例えば反応性イオンエッチング（ＲＩＥ）や誘導結合プラズマＲＩＥ（ＩＣＰ−ＲＩＥ）などの異方性ドライエッチングを適用することができる。ただし、これに限定されず、種々の素子分離技術を適用することができる。

次に、ｐ型半導体層１０３上のフォトレジストを例えばアセトンで除去した後、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いることで、ｐ型半導体層１０３上に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、フォトリソグラフィ工程およびエッチング工程を用いてシリコン酸化膜をパターニングすることで、ｐ型半導体層１０３におけるｎ^＋型コンタクト領域１０４ｓおよび１０４ｄを形成する領域（第１および第２領域）上に開口を有するマスク酸化膜Ｍ１（図６（ｂ）参照）を形成する。なお、マスク酸化膜Ｍ１のパターニングには、例えばフッ酸系水溶液を用いたウェットエッチングを使用することができる。

続いて、上記フォトリソグラフィ工程およびエッチング工程で用いたｐ型半導体層１０３上のフォトレジストを例えばアセトンで除去した後、例えばＰＥＣＶＤ法を用いることで、基板上面全体に、膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ２（図２（ｂ）参照）を形成する。なお、マスク酸化膜Ｍ１は後の工程においてＳｉイオンが注入される領域を制限するための膜であり、保護膜Ｍ２はＳｉイオンが注入される際にｐ型半導体層１０３表面が受けるダメージを低減するための膜である。

続いて、図６（ｂ）に示すように、既存のイオン注入装置により、マスク酸化膜Ｍ１をマスクとして用いつつ、Ｓｉイオンを注入することで、ｐ型半導体層１０３の上層部分に注入領域１０４ａを形成する（第１注入工程）。

なお、本実施の形態では、Ｓｉイオンを複数段階に分けて注入する。この際、各段階でドーズ量および加速エネルギーを変えることにより、ｐ型半導体層１０３表面から所望する深さまで、概ね満遍なくＳｉイオンが注入された注入領域１０４ａを形成することができる。本実施の形態では、例として不純物注入を４段階に分け、各段階におけるドーズ量および加速エネルギーの組み合わせを、それぞれ例えば、３×１０^１４ｃｍ^−２および３０ＫｅＶ、４×１０^１４ｃｍ^−２および６０ＫｅＶ、８×１０^１４ｃｍ^−２および１２０ＫｅＶ、ならびに１．５×１０^１５ｃｍ^−２および１６０ＫｅＶとする。

以上のようにＳｉイオンを注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐ型半導体層１０３上のシリコン酸化膜を２０ｎｍ程度除去する。これにより、保護膜Ｍ２が除去され、注入領域１０４ａが露出される。

続いて、例えば上記と同様の工程を用いることで、ＲＥＳＵＲＦ領域１１０（第３領域）を形成する領域上に開口を有するマスク酸化膜Ｍ３（図６（ｃ）参照）と基板上面全体を覆う保護膜Ｍ４（図６（ｃ）参照）とを、ｐ型半導体層１０３上に例えばシリコン酸化膜で形成する（第２注入工程）。

続いて、図６（ｃ）に示すように、既存のイオン注入装置により、マスク酸化膜Ｍ３をマスクとして用いつつ、ＳｉイオンとＮイオンとを注入することで、ｐ型半導体層１０３の上層部分に注入領域１１０ａを形成する。

なお、本実施の形態では、まず、Ｎイオンを注入し、その後、Ｓｉイオンを注入する。Ｎイオンの注入条件としては、ドーズ量を例えば７×１０^１４／ｃｍ^２程度とし、加速エネルギーを例えば７５ＫｅＶ程度とすることができる。また、Ｓｉイオンの注入条件としては、ドーズ量を３×１０^１４／ｃｍ^２程度とし、加速エネルギーを例えば４５ＫｅＶ程度とすることができる。なお、Ｎイオンについては、所望する活性化率に応じてドーズ量が変化される。

以上のようにＮイオンとＳｉイオンとを注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐ型半導体層１０３上のマスク酸化膜Ｍ３および保護膜Ｍ４を完全に除去する。続いて、例えばＰＥＣＶＤ法を用いることで、基板上面全体に、膜厚が例えば５００ｎｍ程度のシリコン酸化膜よりなる飛散防止膜Ｍ５を形成する。なお、飛散防止膜Ｍ５は、後のアニール工程において、ｐ型半導体層１０３を構成する原子、特にＮ原子が飛散することを防止するための膜である。

続いて、既存のアニール装置を用いて飛散防止膜Ｍ５が形成された基板をアニールすることで、注入領域１０４ａおよび１１０ａに注入されているＳｉイオンおよびＮイオンをそれぞれ拡散および活性化させる（アニール工程）。これにより、図６（ｄ）に示すように、ｎ^＋型コンタクト領域１０４ｓおよび１０４ｄならびにＲＥＳＵＲＦ領域１１０が形成される。この際のアニールは、例えば設定温度を１２００℃とした電気炉において、窒素雰囲気中で例えば１０秒間処理される。

次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐ型半導体層１０３上の飛散防止膜Ｍ５をすべて除去する。続いて、例えばＰＥＣＶＤ法を用いることで、図７（ａ）に示すように、ｐ型半導体層１０３上に、膜厚が例えば６０ｎｍ程度のシリコン酸化膜よりなるゲート絶縁膜１０５を形成する。

その後、例えばフォトリソグラフィ工程およびエッチング工程を用いることで、ゲート絶縁膜１０５に、ｎ^＋型コンタクト領域１０４ｓおよび１０４ｄを露出させる開口を形成し、この開口内に例えばチタニウム（Ｔｉ）とアルミニウム（Ａｌ）との積層膜（Ｔｉ／Ａｌ膜）を形成する。これにより、図７（ｂ）に示すように、ｎ^＋型コンタクト領域１０４ｓおよび１０４ｄとそれぞれオーミック接触するソース電極１０７ｓおよびドレイン電極１０７ｄが形成される。

次に、例えばＬＰＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ ＣＶＤ）法もしくはスパッタリング法を用いることで、図７（ｃ）に示すように、基板上面全体にポリシリコン膜１０６Ａを形成する。続いて、ポリシリコン膜１０６Ａが形成された基板をＰＯＣｌ_３ガスが封入された熱拡散炉内に２０分程度放置する。この際、熱拡散炉内の温度を９００℃程度に設定する。これにより、ポリシリコン膜１０６Ａに不純物としてのリン（Ｐ）がドーピングされ、これが導体膜として機能するようになる。なお、ポリシリコン膜１０６Ａへの不純物のドーピング方法としては、上述した方法の他にも、例えばポリシリコン膜１０６Ａ上にリン（Ｐ）を蒸着し、これを熱拡散によりポリシリコン膜へドーピングする方法など、種々変更することが可能である。

続いて、フォトリソグラフィ工程およびエッチング工程を用いることで、ポリシリコン膜１０６Ａをゲート電極１０６にパターニングする。これにより、図１に示すような断面構造を有するＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００が製造される。

以上のように、本実施の形態によるＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００は、電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えた構成において、窒素原子が注入された領域のシートキャリア濃度を低く保ちつつシート抵抗を低減することが可能となるため、結果としてソース−ドレイン間におけるシートキャリア濃度を抑えつつ抵抗値を下げることができる。これにより、耐圧特性と電流増幅特性とに優れたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００を実現することが可能となる。

（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。なお、以下の説明において、実施の形態１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない事項については実施の形態１と同様である。

本実施の形態では、ＩＩＩ族窒化物半導体を用いたノーマリーオフ型の半導体装置としてＲＥＳＵＲＦ−ＭＯＳＦＥＴ２００を例に挙げる。図８は、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ２００の概略構成を示す断面図である。なお、図８でも、図１と同様に、基板と垂直であってゲート長方向と平行な面でＲＥＳＵＲＦ−ＭＯＳＦＥＴ２００を切断した際の概略構成を示す。

図８に示すように、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ２００は、図１に示すＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００と同様の構成において、ｐ型半導体層１０３（第１半導体層）上面におけるドレイン側の領域にｎ⁻型半導体層２０３（第２半導体層）を有し、このｎ⁻型半導体層２０３の上層部分にＲＥＳＵＲＦ領域２１０（ＲＥＳＵＲＦ領域１１０に対応）およびドレイン側のｎ^＋型コンタクト領域２０４ｄ（ｎ^＋型コンタクト領域１０４ｄに対応）が形成された構成を有する。また、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００におけるゲート絶縁膜１０５がソース側のｐ型半導体層１０３上面からｎ⁻型半導体層２０３の側面を通ってこれの上面を覆うゲート絶縁膜２０５に置き換えられ、同じくゲート電極１０６がソース側におけるｐ型半導体層１０３上からｎ⁻型半導体層２０３の側面を通ってＲＥＳＵＲＦ領域２１０の上まで延在するゲート電極２０６に置き換えられている。

上記において、ｎ⁻型半導体層２０３は、ｎ型の不純物がドープされたＩＩＩ族窒化物半導体よりなる層である。本実施の形態では、ＩＩＩ族窒化物半導体にＧａＮを使用し、ｎ型の不純物にＳｉイオンを使用する。また、その不純物濃度を例えば１×１０^１７／ｃｍ^３から１×１０^１８／ｃｍ^３程度とし、その膜厚を例えば１３０ｎｍ程度とする。ただし、これに限定されず、ｎ型の不純物として、Ｓｉ、Ｇｅ、Ｓｅ、Ｓ、Ｏ、Ｔｅなどを適用することもできる。また、本実施の形態ではＩＩＩ族窒化物半導体としてＧａＮを適用しているが、本発明はこれに限定されず、例えば組成がＡｌ_０．２Ｇａ_０．８ＮやＡｌ_０．３Ｇａ_０．７ＮなどのようなＡｌＧａＮや、例えば組成がＢ_０．０５Ｇａ_０．９５ＮなどのようなＢＧａＮや、Ｂ_０．０３Ａｌ_０．９７ＮなどのようなＢＡｌＮなど、または、窒化インジウムガリウム（ＩｎＧａＮ）や窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）など、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができる。

ＲＥＳＵＲＦ領域２１０は、本発明の実施の形態１におけるＲＥＳＵＲＦ領域１１０と同様に、ｎ型の不純物とＮイオン（ｐ型の不純物）との両方がドープされた電界緩和領域である。ただし、本実施の形態では、ｎ型の不純物（Ｓｉ）を成膜過程においてドープし、Ｎをイオン注入法によって注入して活性化アニールを行うことで、ＲＥＳＵＲＦ領域２１０を形成する。なお、本実施の形態でも、本発明の実施の形態１と同様に、ＲＥＳＵＲＦ領域２１０のドーパントとして、Ｎイオンとｎ型の不純物であるＳｉイオンとを適用する。

ドレイン側においてｎ⁻型半導体層２０３の上層部分に形成されたｎ^＋型コンタクト領域２０４ｄは、本発明の実施の形態１におけるｎ^＋型コンタクト領域１０４ｄに対応する構成である。また、ゲート絶縁膜２０５とゲート電極２０６とも、本発明の実施の形態１におけるゲート絶縁膜１０５およびゲート電極１０６にそれぞれ対応する構成である。よって、ここでは詳細な説明を省略し、以下における製造方法の説明において触れる。また、なお、他の構成は、ＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００と同様であるため、ここでは詳細な説明を省略する。

次に、本実施の形態によるＲＥＳＵＲＦ−ＭＯＳＦＥＴ２００の製造方法について、図面を用いて詳細に説明する。図９（ａ）から図１１（ｃ）は、本製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１と同様の工程については、その説明を引用することで詳細な説明を省略する。

本製造方法では、まず、本発明の実施の形態１において図６（ａ）を用いて説明した工程と同様の工程を用いることで、基板１０１上にバッファ層１０２とｐ型半導体層１０３とを形成し、続いて、ｐ型半導体層１０３上面からトレンチを形成することで、ｐ型半導体層１０３上層を１つ以上の素子形成領域に区画する。なお、素子分離の際に使用したフォトレジストは例えばアセトンなどで除去される。

次に、例えばＰＥＣＶＤ法を用いることで、ｐ型半導体層１０３上に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、フォトリソグラフィ工程およびエッチング工程を用いてシリコン酸化膜をパターニングすることで、ｐ型半導体層１０３におけるソース側のｎ^＋型コンタクト領域１０４ｓを形成する領域上に開口を有するマスク酸化膜Ｍ２１（図９（ａ）参照）を形成する。なお、マスク酸化膜Ｍ２１のパターニングには、例えばフッ酸系水溶液を用いたウェットエッチングを使用することができる。

続いて、上記フォトリソグラフィ工程およびエッチング工程で用いたマスク酸化膜Ｍ２１上のフォトレジストを例えばアセトンで除去した後、例えばＰＥＣＶＤ法を用いることで、基板上面全体に、膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ２２（図９（ａ）参照）を形成する。

続いて、図９（ａ）に示すように、既存のイオン注入装置により、マスク酸化膜Ｍ２１をマスクとして用いつつ、Ｓｉイオンを注入することで、ｐ型半導体層１０３の上層部分におけるソース側に注入領域１０４ａを形成する。

次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐ型半導体層１０３上のマスク酸化膜Ｍ２１および保護膜Ｍ２２を除去した後、例えばＭＯＣＶＤ法を用いることで、ｐ型半導体層１０３上に、ＳｉがドープされたＧａＮ膜２０３Ａ（図９（ｂ）参照）を、膜厚が例えば１３０ｎｍ程度となるようにエピタキシャル成長させる。この際、ＧａＮ膜２０３ＡにおけるＳｉ濃度が例えば６×１０^１７／ｃｍ^３程度となるように制御する。

続いて、例えばＰＥＣＶＤ法を用いることで、ＧａＮ膜２０３Ａ上に、膜厚が例えば３００ｎｍ程度のシリコン酸化膜を形成する。続いて、フォトリソグラフィ工程およびエッチング工程を用いてシリコン酸化膜におけるソース側の部分を除去することで、図９（ｂ）に示すように、ＧａＮ膜２０３Ａ上におけるドレイン側にのみマスク酸化膜Ｍ２３を形成する。なお、マスク酸化膜Ｍ２３のパターニングには、例えばフッ酸系水溶液を用いたウェットエッチングを使用することができる。

次に、マスク酸化膜Ｍ２３をマスクとして用いつつ、例えばフッ酸系水溶液を用いたウェットエッチングによりＧａＮ膜２０３Ａをパターニングすることで、図９（ｃ）に示すように、ｐ型半導体層１０３上におけるドレイン側にｎ⁻型のＧａＮ膜よりなるｎ⁻型半導体層２０３を形成すると共に、ｐ型半導体層１０３表面におけるソース側を露出させる。

続いて、例えばフッ酸系水溶液を用いたウェットエッチングによりｎ⁻型半導体層２０３上のマスク酸化膜Ｍ２３を除去した後、例えばＰＥＣＶＤ法を用いることで、露出されたｐ型半導体層１０３およびｎ⁻型半導体層２０３上に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、フォトリソグラフィ工程およびエッチング工程を用いてシリコン酸化膜をパターニングすることで、後にｎ^＋型コンタクト領域２０４ｄを形成する領域上に開口を有するマスク酸化膜Ｍ２４を（図１０（ａ）参照）形成する。なお、マスク酸化膜Ｍ２４のパターニングには、例えばフッ酸系水溶液を用いたウェットエッチングを使用することができる。

続いて、上記のフォトリソグラフィ工程およびエッチング工程で使用したマスク酸化膜Ｍ２４上のフォトレジストを例えばアセトンで除去した後、例えばＰＥＣＶＤ法を用いることで、基板上面全体に、膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ２５（図１０（ａ）参照）を形成する。

続いて、図１０（ａ）に示すように、既存のイオン注入装置により、マスク酸化膜Ｍ２４をマスクとして用いつつ、Ｓｉイオンを注入することで、ｎ⁻型半導体層２０３の上層部分に注入領域２０４ａを形成する。

次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐ型半導体層１０３およびｎ⁻型半導体層２０３上のマスク酸化膜Ｍ２４および保護膜Ｍ２５をすべて除去した後、上記と同様の工程を用いることで、今度はＲＥＳＵＲＦ領域２１０が形成される領域上に開口を有するマスク酸化膜Ｍ２６（図１０（ｂ）参照）を形成し、続いて、基板上面全体を覆い、膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ２７（図１０（ｂ）参照）を形成する。

続いて、図１０（ｂ）に示すように、既存のイオン注入装置により、マスク酸化膜Ｍ２６をマスクとして用いつつ、Ｎイオンを注入することで、ｎ⁻型半導体層２０３の上層部分に注入領域２１０ａを形成する。なお、Ｎイオンの注入方法は、本発明の実施の形態１におけるＮイオンの注入方法（図６（ｃ）参照）と同様の方法を使用できるため、ここでは詳細な説明を省略する。

以上のようにＮイオンを注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐ型半導体層１０３上およびｎ⁻型半導体層２０３上のマスク酸化膜Ｍ２６および保護膜Ｍ２７をすべて除去する。続いて、例えばＰＥＣＶＤ法を用いることで、基板上面全体に、膜厚が例えば５００ｎｍ程度のシリコン酸化膜よりなる飛散防止膜Ｍ２８（図１１（ａ）参照）を形成する。

続いて、既存のアニール装置を用いて飛散防止膜Ｍ２８が形成された基板をアニールすることで、注入領域１０４ａ、２０４ａおよび２１０ａに注入されているＳｉイオンおよびＮイオンをそれぞれ拡散および活性化させる。これにより、図１１（ａ）に示すように、ｎ^＋型コンタクト領域１０４ｓおよび２０４ｄならびにＲＥＳＵＲＦ領域２１０が形成される。この際のアニールは、例えば設定温度を１２００℃とした電気炉において、窒素雰囲気中で例えば１０秒間処理される。

次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐ型半導体層１０３およびｎ⁻型半導体層２０３表面の飛散防止膜Ｍ２８をすべて除去する。続いて、例えばＰＥＣＶＤ法を用いることで、ｐ型半導体層１０３およびｎ⁻型半導体層２０３表面全体に、膜厚が例えば６０ｎｍ程度のシリコン酸化膜よりなるゲート絶縁膜２０５（図１１（ｂ）参照）を形成する。

その後、例えばフォトリソグラフィ工程およびエッチング工程を用いることで、ゲート絶縁膜２０５に、ｐ型半導体層１０３におけるｎ^＋型コンタクト領域１０４ｓが形成された領域の一部およびｎ⁻型半導体層２０３におけるｎ^＋型コンタクト領域２０４ｄが形成された領域の一部を露出させる開口を形成し、この開口内に例えばＴｉ／Ａｌ膜を形成する。これにより、図１１（ｂ）に示すように、ｎ^＋型コンタクト領域１０４ｓおよび２０４ｄとそれぞれオーミック接触するソース電極１０７ｓおよびドレイン電極１０７ｄが形成される。

次に、例えばＬＰＣＶＤ法もしくはスパッタリング法を用いることで、図１１（ｃ）に示すように、基板上面全体にポリシリコン膜２０６Ａを形成する。続いて、ポリシリコン膜２０６Ａが形成された基板をＰＯＣｌ_３ガスが封入された熱拡散炉内に２０分程度放置する。この際、熱拡散炉内の温度を９００℃程度に設定する。これにより、ポリシリコン膜２０６Ａに不純物としてのリン（Ｐ）がドーピングされ、これが導体膜として機能するようになる。なお、ポリシリコン膜２０６Ａへの不純物のドーピング方法としては、上述した方法の他にも、例えばポリシリコン膜２０６Ａ上にリン（Ｐ）を蒸着し、これを熱拡散によりポリシリコン膜２０６Ａへドーピングする方法など、種々変更することが可能である。

続いて、フォトリソグラフィ工程およびエッチング工程を用いることで、ポリシリコン膜２０６Ａをゲート電極２０６にパターニングする。これにより、図８に示すような断面構造を有するＲＥＳＵＲＦ−ＭＯＳＦＥＴ２００が製造される。

なお、本実施の形態でも、本発明の実施の形態１と同様に、ＲＥＳＵＲＦ領域２１０のドーパントをＮイオンとｎ型のＳｉイオンとの両方としたが、本発明はこれに限定されず、例えばｎ^＋型コンタクト領域１０４ｓおよび／または２０４ｄのドーパントをＮイオンとｎ型のＳｉイオンとの両方としてもよい。また、これらすべてにｎ型のＳｉイオンとｐ型のＮイオンとの両方をドープするように構成してもよい。これにより、ＲＥＳＵＲＦ領域２１０を備えたことで高い耐圧特性を有するＭＯＳＦＥＴにおいてｎ^＋型コンタクト領域１０４ｓ／２０４ｄおよび／またはＲＥＳＵＲＦ領域２１０のシート抵抗を低減することが可能となるため、高い電流増幅特性を実現することができる。

以上のように、本実施の形態によるＲＥＳＵＲＦ−ＭＯＳＦＥＴ２００は、電界緩和領域として機能するＲＥＳＵＲＦ領域２１０を備えた構成において、窒素原子が注入された領域のシートキャリア濃度を低く保ちつつシート抵抗を低減することが可能となるため、結果としてソース−ドレイン間におけるシートキャリア濃度を抑えつつ抵抗値を下げることができる。これにより、耐圧特性と電流増幅特性とに優れたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００を実現することが可能となる。

なお、本実施の形態では、ｎ⁻型半導体層２０３を、例えばノンドープのＧａＮ膜で構成してもよい。この場合、ＧａＮ膜が残留ドナーの影響によって若干ｎ型の導電性を示す。また、ｎ⁻型半導体層２０３をノンドープのＧａＮ膜で構成した場合、ＲＥＳＵＲＦ領域２１０は、本発明の実施の形態１におけるＲＥＳＵＲＦ領域１１０と同様に、ｎ型の不純物とＮイオンとの両方を注して活性化させることで形成される。

さらに、本実施の形態では、ｎ⁻型半導体層２０３へ整形されるＧａＮ膜２０３Ａを、例えばＭＯＣＶＤ法を用いてｎ型の不純物（例えばＳｉイオン）がドープされた状態でエピタキシャル成長させて形成したが、本発明はこれに限定されず、例えばｎ型の不純物（例えばＳｉイオン）とＮイオンとがドープされた状態でエピタキシャル成長して形成してもよい。この場合、図８におけるＲＥＳＵＲＦ領域２１０が省略され、ｎ⁻型半導体層２０３におけるｎ^＋型コンタクト領域２０４ｄが形成されていない領域がＲＥＳＵＲＦ領域として機能する。また、図１０（ｂ）を用いて説明したＮイオンの注入工程を省略することができる。

本発明の実施の形態１によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの構成を示す断面図である。 本発明の実施の形態１によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの電流経路における各抵抗成分を示した模式図である。 本発明の実施の形態１において式４より導き出されるＲＥＳＵＲＦ領域のシート抵抗とＲＥＳＵＲＦ−ＭＯＳＦＥＴのドレイン電流との関係を示すグラフである。 本発明の実施の形態１よるＲＥＳＵＲＦ領域のシートキャリア濃度とＲＥＳＵＲＦ−ＭＯＳＦＥＴの絶縁破壊電圧との関係を示すグラフである。 本発明の実施の形態１においてＳｉイオンのみを注入して活性化アニールを行った場合のシートキャリア濃度とシート抵抗との関係とＳｉイオンとＮイオンとの両方を１対１の割合で注入して活性化アニールを行った場合のシートキャリア濃度とシート抵抗との関係とを示すグラフである。 本発明の実施の形態１によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１）。 本発明の実施の形態１によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（２）。 本発明の実施の形態２によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの構成を示す断面図である。 本発明の実施の形態２によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１）。 本発明の実施の形態２によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（２）。 本発明の実施の形態２によるＲＥＳＵＲＦ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（３）。

符号の説明

１００、２００ ＲＥＳＵＲＦ−ＭＯＳＦＥＴ
１０１ 基板
１０２ バッファ層
１０３ ｐ型半導体層
１０３ａ チャネル形成領域
１０４ａ、２０４ａ、２１０ａ 注入領域
１０４ｄ ｎ^＋型コンタクト領域
１０４ｓ ｎ^＋型コンタクト領域
１０５、２０５ ゲート絶縁膜
１０６、２０６ ゲート電極
１０６Ａ ポリシリコン膜
１０７ｄ ドレイン電極
１０７ｓ ソース電極
１１０、２１０ ＲＥＳＵＲＦ領域
１１０ａ 注入領域
２０３ ｎ⁻型半導体層
２０３Ａ ＧａＮ膜
２０４ｄ ｎ^＋型コンタクト領域
２０６Ａ ポリシリコン膜
Ｍ１、Ｍ３、Ｍ２１、Ｍ２３、Ｍ２４、Ｍ２６ マスク酸化膜
Ｍ２、Ｍ４、Ｍ２２、Ｍ２５、Ｍ２７ 保護膜
Ｍ５、Ｍ２８ 飛散防止膜

Claims (18)

1. チャネル形成領域と、チャネル長方向において前記チャネル形成領域と接する領域に形成された第１ドープ領域と、上面において前記チャネル形成領域および前記第１ドープ領域を挟む２つの領域に形成され、前記第１ドープ領域よりも不純物濃度が高い第２ドープ領域とを有し、ＩＩＩ族窒化物半導体よりなる半導体層と、
   前記チャネル形成領域上に形成された絶縁膜と、
   前記絶縁膜上に形成されたゲート電極と、を有し、
   前記第１ドープ領域および／または前記第２ドープ領域は、ｎ型の導電性を有する原子と窒素原子とをドーパントとして含むことを特徴とする半導体装置。
2. 前記チャネル形成領域は、ｐ型の導電性を有し、
   前記第２ドープ領域は、ｎ型の導電性を有することを特徴とする請求項１記載の半導体装置。
3. 前記半導体層は、ｐ型の導電性を有するＩＩＩ族窒化物半導体よりなる第１半導体層と、該第１半導体層上の一部に形成された前記ｎ型の導電性を有するＩＩＩ族窒化物半導体よりなる第２半導体層とを有し、
   前記第２ドープ領域のうち一方は、前記第１半導体層に形成され、他方は前記第２半導体層に形成されており、
   前記第１ドープ領域は、前記第２半導体層に形成されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記ＩＩＩ族窒化物半導体は、ＧａＮ、ＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮおよびＩｎＮのいずれかであることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記ｎ型の導電性を有する原子は、Ｓｉ、Ｇｅ、Ｓｅ、Ｓ、ＯまたはＴｅであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記第１ドープ領域は、シートキャリア濃度が５×１０^１３／ｃｍ^２以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記第１ドープ領域は、前記ｎ型の導電性を有する原子に対する前記窒素原子の比率が０．５以上３以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記第２ドープ領域は、前記半導体層上面からの深さが３０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
9. ＩＩＩ族窒化物半導体よりなる半導体層を備えた基板を準備する準備工程と、
   前記半導体層における離間した２つの領域である第１および第２領域にｎ型の導電性を有する不純物を注入する第１注入工程と、
   前記半導体層における前記第１領域と前記第２領域とに挟まれた領域であって一方の前記第２領域と接する第３領域に、前記第１および第２領域よりも低い不純物濃度となるようにｎ型の導電性を有する不純物を注入する第２注入工程と、
   前記第１から第３領域のうち少なくともいずれか１つに窒素原子を注入する第３注入工程と、
   を有することを特徴とする半導体装置の製造方法。
10. 前記半導体層は、前記ＩＩＩ族窒化物半導体よりなり、ｐ型の導電性を有する第１半導体層と、該第１半導体層上の一部に形成され、ｎ型の導電性を有する第２半導体層とよりなり、
    前記第１領域は、前記第１半導体層の一部の領域であり、
    前記第２領域は、前記第２半導体層の一部の領域であり、
    前記第３領域は、前記第２半導体層の一部の領域であることを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記第３領域は、シートキャリア濃度が５×１０^１３／ｃｍ^２以下であることを特徴とする請求項９または１０記載の半導体装置の製造方法。
12. 前記第３領域は、前記ｎ型の導電性を有する原子に対する前記窒素原子の比率が０．５以上３以下であることを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置の製造方法。
13. 前記第３領域は、前記半導体層上面からの深さが３０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
14. ＩＩＩ族窒化物半導体よりなり、ｐ型の導電性を有する第１半導体層を備えた基板を準備する準備工程と、
    前記第１半導体層上の一部にｎ型の導電性を有する不純物と窒素原子とがドープされた第２半導体層を形成する半導体層形成工程と、
    前記第１半導体層の一部の第１領域と前記第２半導体層の一部の第２領域とにｎ型の導電性を有する不純物を注入する不純物注入工程と、
    を有することを特徴とする半導体装置の製造方法。
15. 前記第２半導体層は、シートキャリア濃度が５×１０^１３／ｃｍ^２以下であることを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記第２半導体層は、前記ｎ型の導電性を有する原子に対する前記窒素原子の比率が０．５以上３以下であることを特徴とする請求項１４または１５記載の半導体装置の製造方法。
17. 前記ＩＩＩ族窒化物半導体は、ＧａＮ、ＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮおよびＩｎＮのいずれかであることを特徴とする請求項９〜１６のいずれか一つに記載の半導体装置の製造方法。
18. 前記ｎ型の導電性を有する原子は、Ｓｉ、Ｇｅ、Ｓｅ、Ｓ、ＯまたはＴｅであることを特徴とする請求項９〜１７のいずれか一つに記載の半導体装置の製造方法。

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