JP5190923B2 - ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法 - Google Patents

Description

本発明は窒化物半導体材料を用いた電子デバイスに関し、特にキャップ層を有しＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法に関するものである。

バンドギャップの大きい窒化物半導体材料であるＧａＮは、絶縁破壊電圧が高い、飽和ドリフト速度が大きい、などの特徴がある。そのためＧａＮ材料を用いれば、シリコン系の電子デバイスと比較し、耐圧特性を犠牲にすることなく低抵抗化が可能である。また化学的に安定で、よって高温で安定なため、大出力化が必要な電子デバイスの材料に用いることが可能である。

電子デバイスに用いるＧａＮは、良質な結晶成長が可能な六方晶系に属するウルツ鉱型の結晶であり、結晶方位のｃ軸方向に分極を持つ。そのため、ｃ面に平行にＡｌＧａＮ／ＧａＮ接合などのヘテロ接合構造を形成すれば、ピエゾ効果によりヘテロ接合界面にプラスの空間固定電荷を発生させることができる。これを利用してヘテロ接合界面に２次元電子ガスを形成できる。

このため、トランジスタ等において、キャリアが走行する、つまり電子の走行するチャンネル部分の形成には、ｃ面と平行に形成されたＡｌＧａＮ／ＧａＮヘテロ接合やＩｎＡｌＮ／ＧａＮヘテロ接合が用いられる。

現在主に製造されているヘテロ接合に形成されたチャンネルを用いる電子デバイスは、ＡｌＧａＮ／ＧａＮをチャネル層とする窒化物半導体トランジスタである。このトランジスタは次のように作製される。層構造としては基板上に約２〜３μmのノンドープのＧａＮを成長し、その上にＡｌＧａＮバリアー層を１０〜５０ｎｍ程度成長する。ＡｌＧａＮバリアー層には、オーミック抵抗の低減のため、ｎ型のドーピングを行う。ソース電極とドレイン電極は、Ti/Al/Auなどの金属を用いて、ＡｌＧａＮバリアー層上の形成される。またゲート電極には、Ni/AuやPt等の金属が用いられる。

一方、ＡｌＧａＮ／ＧａＮヘテロ接合を形成するＡｌＧａＮ層表面には、表面準位が存在する。ＡｌＧａＮ層は１０〜５０ｎｍと薄いため、ＡｌＧａＮ／ＧａＮヘテロ接合部に形成されたチャンネル内の電子は、電界で加速されると容易にＡｌＧａＮ層を通り抜ける。

この通り抜けた電子は、ＡｌＧａＮ層表面の表面準位にトラップされるが、この表面準位のエネルギーが伝導帯端よりも深いエネルギーの位置にあるため、トラップされた電子は容易にもどることができない。表面準位の深さにも依存するが、数秒から数分以上かかる。その結果、チャンネル内を流れる電流量が減少することが起こる。これは、電流コラプスと呼ばれる。

電子デバイスを実用する場合には、これは大きな問題となる。トランジスタに同じドレイン電圧を加えているにもかかわらず、時間経過とともにドレイン電流が減少する。またドレイン電圧が高いほど、電流コラプスが大きく、窒化物半導体トランジスタをスイッチングデバイスとして用いる場合には、大きな問題となる。

電流コラプスを低減するために、ＧａＮキャップで半導体表面を覆う方法がある（非特許文献１）。これによりＡｌＧａＮ表面に形成される表面準位の影響は防げるが、ＧａＮキャップ層上には、まだ深い準位が残されており、スイッチングデバイスのように、必要とされる耐圧の高いデバイスでは改善する必要がある。

また、ＧａＮキャップを用いる素子において、ＡｌＧａＮバリアー層から半導体表面のＧａＮキャップ層に至るまで、連続的に組成を変化させる構造がある（特許文献２）。これにより電流コラプスの低減と、ホールの形成を防ぐことができるとされている。しかしながら、ＧａＮキャップ層上の準位が残る問題点がある。

さらに、ゲートとドレイン間の半導体表面側のＧａＮ層又はｐ型ＧａＮキャップ層上にフィールドプレートを形成する方法が示されているが、空乏層領域でのアバランシェ増幅により発生したホールの排出を容易にする構造として用いられている（特許文献１）。これについてもＧａＮキャップ層上に形成される表面準位の問題がある。またホールの排出をさらに効果的に行うために、ｐ型ＩｎＧａＮキャップ層を用いる例も示されているが、コンタクト抵抗を下げ、フィールドプレート電極を通してホールの排出を容易にするためのものである。
特開２００４−３４９０７号公報 米国特許出願第２００５／００７７５４１号公開明細書 Applied PhysicsLetters, vol. 85, No. 23, pp. 5745, 2004

したがって本発明が解決しようとする課題は、ＧａＮをチャネル層とする窒化物半導体トランジスタにおいて、ヘテロ接合構造に形成されたチャンネル内の電子が加速された場合に、容易に表面準位にトラップされないようにすることである。またトラップされた電子が容易に戻れるようにすることである。

すなわち本発明では、次のようなＧａＮをチャネル層とする窒化物半導体トランジスタとその作製方法を提供することにより課題は解決される。
（１）ドレインとゲートの間又はゲートとソースの間の半導体表面に、Ｉｎ及びＮ並びに、Ａｌ及び／又はＧａを含有し、格子定数がＧａＮ結晶よりも大きいキャップ層を有する、ＧａＮをチャネル層とする窒化物半導体トランジスタ。
（２）上記キャップ層がｐ型ドーピングされている、（１）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（３）上記キャップ層は、チャンネル側の界面を除いて、ｐ型ドーピングされている、（１）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（４）上記ｐ型ドーピングのドーパント濃度が５×１０^１８ｃｍ^-３以上である、（２）又は（３）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（５）上記キャップ層は、チャンネル側の界面にｎ型ドーパントが、デルタドープされている、（１）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（６）上記ｎ型ドーパントの濃度が、１×１０^１８ｃｍ^-３以下である、（５）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（７）上記キャップ層の格子定数が、半導体表面に行くに従いステップ状に大きくなるように変化していることを特徴とする（１）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（８）上記キャップ層の格子定数が、半導体表面に行くに従い連続的に大きくなるように変化していることを特徴とする（１）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（９）キャリアを生成する効果のあるバリアー層の厚さが、ゲート部のみ薄くなっており、ソースとドレイン間の半導体表面上の全面に平坦化されたキャップ層が形成してある構造を持つ（１）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタ。
（１０）キャリアを生成する効果のあるバリアー層のゲート部にリセス構造を形成した後に、ソースとドレイン間の半導体表面上の全面に、再成長によりキャップ層を形成する工程を含む、（９）に記載のＧａＮをチャネル層とする窒化物半導体トランジスタの作製方法。

本発明によれば、ＧａＮをチャネル層とする窒化物半導体トランジスタにおいて、電流コラプスを低減させることができる。

本発明で用いることの可能な窒化物半導体材料は、III族元素とV族元素から構成される窒素を含む半導体である。主な結晶の構造は、良質な結晶成長が可能な六方晶系に属するウルツ鉱型の結晶であり、結晶方位のｃ軸方向に分極を持つものである。

キャリアが走行するチャンネル部分には、ＧａＮなどの二元素からなる結晶が適している。これは、ＡｌＧａＮやＩｎＧａＮ、ＩｎＡｌＮなどの三元素の混晶さらに四元素の混晶は、組成の不均一性から生じる合金散乱が大きいためである。しかしながら、Ｉｎについては電子の有効質量を小さくできることから、ＩｎＧａＮ、ＩｎＡｌＮの場合には、移動度の向上が期待できる。

また用いることが可能なヘテロ接合チャンネルは、ＡｌＧａＮ／ＧａＮヘテロ接合、ＡｌＧａＩｎＮ／ＧａＮヘテロ接合、ＩｎＡｌＮ／ＧａＮヘテロ接合などのシングルヘテロ構造である。また、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ、ＩｎＡｌＮ／ＧａＮ／ＩｎＡｌＮなどのダブルヘテロ構造などにも用いることが可能である。ダブルヘテロ構造の場合には、バリアーに挟まれた井戸部がチャンネルである。

以下本発明についてＡｌＧａＮ／ＧａＮをチャネル層とする窒化物半導体トランジスタに用いた実施例を例示して詳細に説明する。
（実施例１）
図１は、本発明によるＩｎＧａＮキャップ層を有するＡｌＧａＮ／ＧａＮをチャネル層とする窒化物半導体トランジスタの構造を示す。

トランジスタの半導体結晶構造を形成するための結晶基板１としては、サファイア基板、ＳｉＣ基板、シリコン基板、ＧａＮ基板等が用いられる。結晶成長には、ＭＯＣＶＤ法でよい。基板側から低温成長ＧａＮバッファ層２などの結晶性を向上させる構造を形成した後に、高抵抗のＧａＮ層３を成長する。

その後ＡｌＧａＮバリアー層４を成長する。チャンネルは、高抵抗のＧａＮ層３とＡｌＧａＮバリアー層４のヘテロ接合面の高抵抗ＧａＮ層３側に形成される。ＡｌＧａＮバリアー層４には、必要に応じて一部分もしくは全体にｎ型ドーピングを行う。

その後ＩｎＧａＮ層５を成長させる。Ｉｎ組成が４％、ＩｎＧａＮ層厚５ｎｍでも効果があった。またＩｎ組成が１５％の場合には、より強い効果があった。

つぎに、トランジスタにチャンネルとして用いるヘテロ接合構造のみを残して、メサ構造を形成する。つまりヘテロ接合構造に形成される二次元電子ガスを通して他の素子との不必要な電気的導通を防ぐために、素子と素子の間のヘテロ接合構造を除去し電気的に分離する。

このためには、フォトレジストを用いて、ソース電極１０、ゲート電極１１、ドレイン電極１２が並ぶ方向に２０μm、ゲート幅方向に５０μmの長方形のフォトレジストのメサのパターンを作製する。メサの幅や長さは必要に応じて変えてもよい。ゲート電極１１の幅とメサの幅は同じ幅にする。

フォトレジストのパターン作製方法は、通常に用いられているステッパーを用いた露光方法を用いればよい。その後メサの形状になっているフォトレジストをマスクとして用いて、成長した基板表面をドライエッチングによりメサパターン状に加工する。

ドライエッチングは例えば電子サイクロトロン共鳴（ＥＣＲ）法を用いた塩素プラズマを用いて行う。ドライエッチングはウエットエッチング法に比べエッチングの方向性があり、エッチング速度の制御が簡単である。エッチングレートはエピタキシャル膜の結晶品質、塩素プラズマの圧力、加速エネルギー（プラズマの引き出し電圧）などによって異なるが１時間に２００〜３００ｎｍである。１００ｎｍ程度エッチングして、メサ以外の部分のＡｌＧａＮ層４とＧａＮ層３の一部を除去する。

このメサの形成により同じ基板上の素子と素子の間が分離され、お互いの素子間に電流が流れないようになる。素子分離については、塩素系のガスを用いたドライエッチング以外にもイオン注入によっても可能である。窒素イオン等を高速で打ち込むことにより、電気的に絶縁性を持たせて、素子分離を行えばよい。

メサエッチング後、メサ以外の部分に絶縁膜を形成する。絶縁膜には、酸化硅素膜、窒化硅素膜等を用いることができる。例えば、ウエハ表面全体に絶縁膜をプラズマＣＶＤ等を用いて厚さ１００ｎｍ程度成膜した後、メサ以外の部分をフォトレジストにより被覆し、メサ上部の絶縁膜のみエッチングにより除去する。メサの端で、ゲート電極１１がある部分は注意する。メサの界面のＡｌＧａＮ／ＧａＮヘテロ接合部のチャンネルにゲート電極１１が接すると、ゲートリーク電流が増加する為である。そこでメサ界面も絶縁膜によりカバーされるようにする。

その後、ソース電極１０とドレイン電極１２を形成する。ソース電極１０及びドレイン電極１２の電極金属としては、基板表面側から、Ti/Al/Ni/Au(30/220/40/50nm)の構造などを用いる。電極パターンの形成には、リフトオフ法を用いればよい。

電子ビーム蒸着法などにより電極金属の蒸着をする。電極金属の蒸着後、リフトオフ法でソース及びドレイン部分のパターン以外の電極金属を除去する。リフトオフ用の溶液としてはアセトンを用いればよい。その後、電極金属の合金化のためアニールを行う。アニールは高速のランプアニール法（RTA）を用い、８００℃で３０秒間行う。

その後、ゲート電極１１を形成する。同じくリフトオフ法を用いればよい。このときにゲート電極１１の形状のレジストのパターニングはフォトリソグラフィ法を用いるが、ゲート長が短く微細パターンを用いる場合には電子ビームリソグラフィ法を用いる。例えば、ゲート長が２００ｎｍ以下の場合は電子ビームリソグラフィ法を用いる。

ゲート電極メタルとしては、基板表面側から、Ni/Au(50/200nm)を用いる。ゲートメタルの形成には、高真空電子ビーム蒸着法でよい。この場合は、電子ビームにより蒸着源を加熱し、熱的に蒸発させる。
ゲート部直下のＩｎＧａＮ層５は必要に応じて除去してもよい。その場合には、ドライエッチングを用いればよい。エッチングレートが速いため、ほぼ選択的にエッチングが可能である。

また、ソース・ドレイン間の表面等の素子表面には、耐圧の向上などのために、プラズマＣＶＤなどにより窒化珪素膜や酸化珪素膜を形成する。

図２は、実施例１の本発明の方法により作製した素子を約１秒間隔でスイッチングした結果である。横軸は時間であり、縦軸はゲート電圧と、ドレイン電流である。ゲート電圧を−３Ｖと０Ｖで、約１秒間隔でスイッチングしてある。ドレイン電圧は３０Ｖである。またドレイン電流は、ｍｍ当たりの電流量に規格化されている。

図２で測定結果を示す素子の作製に用いたウエハのＡｌＧａＮバリアー層４は、Ａｌ組成比が約２５％、膜厚約１５ｎｍである。またＩｎＧａＮキャップ層５のＩｎ組成は約３〜５％、膜厚約５ｎｍである。成長した直後のチャンネル抵抗は約８００Ωである。ソースとゲートの間隔は２μｍ、ゲート長は３μｍである。また、コラプスの影響を調べるために、ドレインとゲートの距離が５０μｍと長いものを測定した。
図２を見てわかるように、ゲート電圧が０Ｖになった直後に、ドレイン電流が立上り、ほぼパルス状のドレイン電流が得られていることがわかる。

また図３に、比較のために、ＩｎＧａＮキャップ層がない素子の測定結果を示す。この素子のＡｌＧａＮバリアー層厚は１５ｎｍである。ソースとドレインの間隔は９μｍ、ソースとゲートの間隔は２μｍ、ゲート長は１μｍである。またゲート幅は５０μｍである。ドレイン電圧は１０Ｖの条件で測定してある。ゲート電圧を−１５Ｖと０Ｖで約１秒間隔でスイッチングさせている。ドレイン電流は、ｍｍ当たりの電流量に規格化している。

図３の場合には、ゲート電圧を０Ｖにしても、なかなかドレイン電流が立ち上がらず、また、ドレイン電流がスイッチングとともに、減少していることがわかる。これは、電流コラプスであり、ＡｌＧａＮバリアー層表面にある深い表面準位に電子がトラップされてしまうためである。回復には数分程度かかると考えられる。
図２と図３を比較してわかるように、本発明を用いれば、電流コラプスを低減できることがわかった。

ＩｎＧａＮの格子定数が大きいため、ＩｎＧａＮ層とＡｌＧａＮ層の間にピエゾ効果により負の空間電荷が発生する。その結果、その負の空間電荷が電子をブロックしたものと考えられる。

（実施例２）
また、図１のＩｎＧａＮキャップ層５と同様に、ＧａＮ層よりも格子定数の大きなＡｌＧａＩｎＮ層やＩｎＡｌＮ層を用いることも可能である。ＭＯＣＶＤ法などの結晶成長法を用いて、ＩｎＧａＮキャップ層５の代わりに、ＡｌＧａＩｎＮ層やＩｎＡｌＮ層を成長すればよい。ＡｌＧａＮ層やＡｌＧａＩｎＮ層、ＩｎＡｌＮ層は最適な成長温度が組成によって異なるため、成長中断等が必要ならば成長中断し、成長温度を変化させた後に、ＡｌＧａＩｎＮ層やＩｎＡｌＮ層を成長する。素子の作製方法等は、実施例１と同様である。

ＡｌＧａＩｎＮ層の格子定数がＧａＮ層よりも大きければ、ＩｎＧａＮ層をキャップ層として用いた場合と同様にピエゾ効果により負の空間電荷が発生する。よって、この場合にも電流コラプスの低減が可能であった。またＩｎＡｌＮ層をキャップ層として用いた場合も同様に電流コラプスの低減が可能であった。

（実施例３）
また、負の空間電荷の効果をさらに高めるために、ｐ型ドーピングをキャップ層に行ったところ、さらに効果があった。この時、キャップ層の基板側の界面は、もっとも格子の歪が大きいため、そこにＭｇ等のドーピングを高濃度に行うと、格子欠陥が発生し、格子の歪を緩和してしまう。そこで、ｐ型ドーピングをキャップ層の基板側界面近辺をさけて行ったところ、電流コラプスの低減に効果があった。

実際に作製した素子では、Ａｌ組成２５％で厚さ２０ｎｍのＡｌＧａＮバリアー層上にＩｎ組成１５％程度のＩｎＧａＮキャップ層を１０ｎｍを形成した。ＩｎＧａＮ層の基板側５ｎｍ部分はＭｇドーピングを行わず、それよりも表面側のみ約１×１０^１９ｃｍ^-３程度のドーパントの濃度でドーピングを行った。その結果、格子緩和することもなく、電流コラプス低減の効果があった。Ｍｇドーパントの活性化率は数％程度であるが、約５×１０¹⁸ｃｍ^-３以上のドーパントの濃度で効果があった。

（実施例４）
また、成長中断を行い成長温度を変え、その後ＩｎＧａＮキャップ層を成長したが、成長中断中にＳｉを供給し、ＩｎＧａＮキャップ層とそのすぐ基板側の層の間の界面に、Ｓｉを偏析させたところ、キャップ層表面の平坦性が向上した。ｎ型のドーパントであるＳｉ等は、アンチサーファクタント等の効果がある。ＩｎＧａＮキャップ層の成長初期になんらかの効果があったためと考えられる。ドーパントの密度は、約１×１０^１８ｃｍ^-３以下であった。

（実施例５）
次に、キャップ層の組成変化をもたせる方法について述べる。キャップ層は格子定数が大きいため格子に歪みが発生し、キャップ層のヘテロ界面側、つまり基板側の界面にピエゾ効果により負の空間固定電荷が形成されて、その電荷が電子をブロックしていると考えられる。しかし一方で、キャップ層の格子定数がその直下にあるバリアー層の格子定数と異なるため、キャップ層の基板側の界面で転移が発生し、格子が緩和してしまうことがあった。

そこで、Ｉｎ組成の高い格子定数の大きなキャップ層を直接成長せずに、キャップ層をいくつかの層に分けて、基板側から最表面に行くにしたがい、徐々にＩｎＧａＮ層のＩｎ組成を上げて格子定数が大きくなるようにする。隣り合う各々の層の格子定数（a軸、緩和時の値）の差が、約０．５％以下になるように変化させた。実施例として、Ｉｎ組成５％のＩｎＧａＮ層５ｎｍ、Ｉｎ組成１０％のＩｎＧａＮ層５ｎｍ、Ｉｎ組成１５％のＩｎＧａＮ５ｎｍの順番に成長した所、コラプスの抑制において安定した結果が得られた。以上は、５ｎｍづつに分ける場合であるが、１０ｎｍづつ、あるいは１５ｎｍづつでもよい。

またキャップ層としてＡｌＧａＩｎＮ層やＩｎＡｌＮ層を用いる場合も同様である。５ｎｍ以上の膜厚間隔で、格子定数（a軸、緩和時の値）が約０．５％づつ変化するように、ステップ状に組成を変えて層状にすればよい。

以上は、キャップ層をいくつかの層に分けてステップ状に組成を変化させて、格子定数の変化が急峻にならないようにする方法であるが、実際には、連続的に変化させる方法でもよい。
膜厚が１０ｎｍの範囲で、格子定数が２％程度変化する程度の割合で行ったところ、安定した結果が得られた。

（実施例６）
また、ヘテロ構造界面のバリアー層の組成からキャップ層最表面の組成までを、バンドギャップが不連続にならないように、連続的に変化させることが可能である。この場合には、表面にトラップされた電子が、再びバリアー中をチャンネルに向かって戻る時のポテンシャルの不連続性を極力なくすことが可能であり、電流コラプスの回復時間を短くできる。

このキャップ層の組成の変化のさせ方を、図を用いて説明する。トランジスタのチャンネルを形成するヘテロ接合の種類として、ＡｌＧａＮ／ＧａＮ接合やＩｎＡｌＮ／ＧａＮ接合、ＡｌＧａＩｎＮ／ＧａＮ接合等がある。いずれもＧａＮよりも格子定数が小さい半導体とＧａＮを接合させて、ピエゾ効果により二次元電子ガスを形成している。ここでは、Ａｌ_0.2Ｇａ_0.8Ｎ／ＧａＮ接合の場合を例にとって説明する。

図４に、格子定数とバンドギャップの関係を示す。この図で、ＡｌＮの格子定数はａ軸方向が３．１１Å、ｃ軸方向が４．９８Å、バンドギャップが６．２ｅＶである。また、ＧａＮの格子定数はａ軸方向が３．１９Å、ｃ軸方向が５．１９Å、バンドギャップが３．４ｅＶである。また、ＩｎＮの格子定数はａ軸方向が３．５５Å、ｃ軸方向が５．７６Å、バンドギャップが０．８ｅＶである。

チャンネル近辺のバリアーは、Ａｌ_0.2Ｇａ_0.8Ｎ層である。ある程度の厚さが必要であり、１５ｎｍ以下の厚さになると表面にあるキャップ層の影響で、キャリアが減少してしまい、シート抵抗が増大する。そのため、１５ｎｍ以上は必要である。

そのＡｌ_0.2Ｇａ_0.8Ｎバリアー層上に形成するキャップ層の組成変化のさせ方は、半導体素子表面にいくにしたがって、格子定数が大きくなるようにする。つまり図４において、右の方向にいくように、組成を変化させる。Ｉｎ_0.15Ｇａ_0.85Ｎが最表面になるようにする場合には、一例を示すが、図４において、Ａｌ_0.2Ｇａ_0.8Ｎ→ＧａＮ→Ｉｎ_0.15Ｇａ_0.85Ｎ、又は、Ａｌ_0.2Ｇａ_0.8Ｎ→ＡｌＧａＩｎＮ(Eg=3.7eV,a=3.2Å)→Ｉｎ_0.15Ｇａ_0.85Ｎのように組成を変化させればよい。

あるいは、ＩｎＡｌＮ（a=3.23Å)を最表面にするには、Ａｌ_0.2Ｇａ_0.8Ｎ→ＩｎＡｌＮ（a=3.23Å)になるように、図４において右上に向かって、ＩｎとＡｌの組成と増やしていけばよい。また最終層がＡｌＧａＩｎＮ層(Eg=4.4eV,a=3.23Å)にする場合も同様である。

（実施例７）
以上において、格子定数が大きいＩｎＧａＮやＡｌＧａＩｎＮ，ＩｎＡｌＮ層をキャップ層として用いて電流コラプスを低減させる方法について述べたが、これらのＩｎＧａＮキャップ層やＡｌＧａＩｎＮキャップ層、ＩｎＡｌＮ層をゲート部分のリセス構造の表面層に用いる場合について説明する。

窒化物半導体トランジスタでは、バンドギャップがＧａＮよりも大きく、一方で格子定数がＧａＮよりも小さいＡｌＧａＮ層などをＧａＮ層と接合させて、ピエゾ効果を利用して、ヘテロ接合界面にキャリアを発生させる。これは、キャリアを生成する効果のあるバリアー層である。ノーマリオフ化に用いるリセス構造では、ゲート部のみこのキャリアを生成する効果のあるバリアー層を薄くして、ゲート部のみキャリア密度を下げる。

たとえば、キャリアを生成する効果のあるバリアー層として、ＡｌＧａＮ層を用いる場合には、ゲート部のみＡｌＧａＮ層の厚さを１０ｎｍ程度にし、他のソースとゲート間や、ドレインとゲート間ではＡｌＧａＮ層の厚さを３０ｎｍ程度にする。これによりゲート部のみキャリア密度が低くなり、ノーマリオフ化が可能になる。

一方、実施例１において、格子定数が大きいＩｎＧａＮやＡｌＧａＩｎＮ、ＩｎＡｌＮ層をキャップ層として用いて電流コラプスを低減させる方法について述べたが、これらの格子定数の大きいキャップ層は、負の空間固定電荷を形成するめ、チャンネル内の電子を枯渇する働きがある。よってこれらのＩｎＧａＮキャップ層やＡｌＧａＩｎＮキャップ層、ＩｎＡｌＮ層をゲート部分のリセス構造の表面層に用いれば、しきい電圧をよりプラス側にシフトさせてノーマリオフ化することが容易になる。

そのためには、キャリアを生成する効果のあるバリアー層のゲート部にリセス構造を形成した後に、ＩｎＧａＮキャップ層やＡｌＧａＩｎＮキャップ層、又はＩｎＡｌＮ層を再成長により形成することになる。
このときに、同時にソースとゲート間、及びドレインとゲート間の表面上にも再成長すれば、不連続な結晶の部分が発生しないため、トランジスタの性能を劣化させることがない。

図５にその構造を示す。ヘテロ接合に隣接するヘテロ接合バリアー８と、再成長層９からなっている。ヘテロ接合バリアー８は、チャンネルにキャリアを生成する効果のあるバリアー層であり、ＡｌＧａＮ層やＡｌＧａＩｎＮ層、ＩｎＡｌＮ層等を用いることが可能である。この構造においては、キャリアを生成する効果のあるバリアーは、ゲート部のみにおいて薄く、それ以外のところでは厚くなっている。

再成長層は、ヘテロ接合バリアーのゲート部にリセス構造を形成した後に、再成長により形成したＩｎＧａＮ層やＡｌＧａＩｎＮ層、ＩｎＮ層などのキャップ層である。実施例３や実施例４、実施例５、実施例６などのようにドーピングや組成変化をさせてもよい。

また、ＩｎＧａＮキャップ層や、ＡｌＧａＩｎＮキャップ層、ＩｎＧａＮキャップ層も含めて初めから１回目の成長で形成しておき、その後で、ゲート部にリセス構造を形成し、ＩｎＧａＮキャップ層や、ＡｌＧａＩｎＮキャップ層、ＩｎＧａＮキャップ層を重複して再成長してもよい。

再成長によりＩｎＧａＮキャップ層やＡｌＧａＩｎＮキャップ層、ＩｎＧａＮキャップ層をリセス構造部を含めて全体に成長するため、リセス構造部のストレスでの劣化を抑えることができる。

また、成長条件を最適化させることにより、ゲート部表面の高さを、ドレインとゲートの間や、ソースとゲートの間の表面と同じ高さになるように、再成長層９の表面を平坦化させることが可能である。この場合においても、バンドギャップ変化型構造層はリセス構造となっているため、ノーマリオフ化が可能であった。一方でゲート部の表面が平坦であるため、長さの短いゲート電極の微細パターンを用いたプロセスで、有利であった。

家庭用電源のインバータ、コンバータ等に使用可能である。横型素子で低損失のまま高耐圧化が可能であるため、例えば、他の電子部品と集積化が可能であり、家庭用ＤＣ電源のＡＣ−ＤＣ変換部等を小型化できる。また、高速動作が可能であり、省エネルギー化にも効果がある。

ドレインとゲート間、及びソースとゲート間のＡｌＧａＮヘテロ構造上にＩｎＧａＮ層を有する、ＧａＮをチャネル層とする窒化物半導体トランジスタの模式図である。 ＩｎＧａＮキャップ層がある場合のドレイン電流の変化の測定結果である。 ＩｎＧａＮキャップ層がない場合のドレイン電流の変化の測定結果である。 格子定数とバンドギャップエネルギーの関係図である。 ヘテロ接合バリアー層と再成長層からなるノーマリオフ型窒化物半導体トランジスタの模式図である。

符号の説明

１：基板
２：バッファー層
３：ＧａＮ層
４：ヘテロバリアー層
５：ＩｎＧａＮキャップ層
８：ヘテロ接合バリアー
９：再成長層
１０：ソース電極
１１：ゲート電極
１２：ドレイン電極

Claims (4)

1. ドレインとゲートの間又はゲートとソースの間の半導体表面に、Ｉｎ及びＮ並びに、Ａｌ及び／又はＧａを含有し、格子定数がＧａＮ結晶よりも大きいキャップ層を有する、ＧａＮをチャネル層とする窒化物半導体トランジスタであって、
   上記キャップ層の格子定数が、半導体表面に行くに従いステップ状に大きくなるように変化していることを特徴とする窒化物半導体トランジスタ。
2. ドレインとゲートの間又はゲートとソースの間の半導体表面に、Ｉｎ及びＮ並びに、Ａｌ及び／又はＧａを含有し、格子定数がＧａＮ結晶よりも大きいキャップ層を有する、ＧａＮをチャネル層とする窒化物半導体トランジスタであって、
   上記キャップ層の格子定数が、半導体表面に行くに従い連続的に大きくなるように変化していることを特徴とする窒化物半導体トランジスタ。
3. ドレインとゲートの間又はゲートとソースの間の半導体表面に、Ｉｎ及びＮ並びに、Ａｌ及び／又はＧａを含有し、格子定数がＧａＮ結晶よりも大きいキャップ層を有する、ＧａＮをチャネル層とする窒化物半導体トランジスタであって、
   キャリアを生成する効果のあるバリアー層の厚さが、ゲート部のみ薄くなっており、ソースとドレイン間の半導体表面上の全面に平坦化されたキャップ層が形成されていることを特徴とする窒化物半導体トランジスタ。
4. キャリアを生成する効果のあるバリアー層のゲート部にリセス構造を形成した後に、ソースとドレイン間の半導体表面上の全面に、再成長によりキャップ層を形成する工程を含むことを特徴とする、請求項３に記載の窒化物半導体トランジスタの作製方法。

Images