JP5703565B2

JP5703565B2 - 化合物半導体装置

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Publication number: JP5703565B2
Application number: JP2010004417A
Authority: JP
Inventors: 史一八巻; 井上　和孝; 和孝井上
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2010-01-12
Filing date: 2010-01-12
Publication date: 2015-04-22
Anticipated expiration: 2030-01-12
Also published as: JP2011146446A; US8242512B2; US20110169014A1

Description

本発明は、化合物半導体装置に関するものである。

半導体デバイスの高電圧化および高電力密度化が要求されている。この要求に応える材料として窒化物半導体等のワイドバンドギャップ半導体に対する期待が高まっている。特に、広いバンドギャップ、良好な熱伝導性、ヘテロ接合特性等の特長を備えるＧａＮ等の窒化物半導体に対する期待が高まっている。ＧａＮ等の窒化物半導体を利用したトランジスタとしては、ＧａＮからなる電子走行層上にＡｌＧａＮからなる電子供給層を設けた、いわゆるＨＥＭＴ構造が知られている。

しかしながら、このような窒化物半導体を用いたトランジスタには電流コラプス（高周波の大出力動作により電流出力が低下する現象）を抑制しなければならないという課題が残されている。そこで、電流コラプスを抑制するために、ＡｌＧａＮからなる電子供給層上にＧａＮ薄膜（以下、ＧａＮキャップ層）を設けることがある（例えば、特許文献１参照）。

特開２００５−２８６１３５号公報

しかしながら、高周波かつ高出力のデバイスを目指した場合、さらに電流コラプスを抑制しなければならない。そこで本発明者らは、トランジスタのゲート・ドレイン間にフィールドプレート電極を配置することを検討した。しかし、フィールドプレート電極は、ソース電位（接地電位）であり、ドレイン電極に対して寄生容量を生じることになる。この寄生容量は、高周波動作において無視することができない。

本発明は、上記課題に鑑みてなされたものであり、フィールドプレート電極を用いないで、電流コラプスを効果的に低減できる化合物半導体装置を提供することを目的とする。

本発明に係る化合物半導体装置は、ＧａＮからなる電子走行層と、ＡｌＧａＮからなる電子供給層と、電子供給層上に設けられたソース電極、ゲート電極およびドレイン電極と、少なくともソース電極とゲート電極との間およびゲート電極とドレイン電極との間に設けられたｎ型ＧａＮからなるキャップ層と、ゲート電極とドレイン電極との間のキャップ層に設けられたリセス部と、リセス部とドレイン電極との間のキャップ層に設けられリセス部よりも大きな厚みを有する層厚部と、を具備し、ソース電極およびドレイン電極は、電子供給層の表面に接して形成されてなることを特徴とするものである。本発明に係る化合物半導体装置においては、フィールドプレート電極を用いないで、電流コラプスを抑制することができる。

ゲート電極は、リセス部に埋め込まれてなるものであってもよい。ゲート電極は、電子供給層と接触して設けられていてもよい。層厚部は、リセス部から複数の段階を経て厚みが大きくなる領域を備えていてもよい。リセス部は、ゲート電極とドレイン電極との間およびゲート電極とソース電極との間のキャップ層に設けられてなるものであってもよい。

ゲート電極とソース電極との間のリセス部とソース電極との間には、リセス部よりも大きな厚みを有する層厚部が設けられていてもよい。キャップ層の最厚部の厚みは、１０ｎｍ以上であってもよい。リセス部のキャップ層の厚みは、２ｎｍ以上６ｎｍ以下であってもよい。ゲート電極の端部とドレイン電極側のリセス部の端部との距離は、０．２μｍ以上１μｍ以下であってもよい。電子供給層を構成するＡｌＧａＮのＡｌ組成は、２０％以上４０％以下であってもよい。

本発明に係る化合物半導体装置によれば、フィールドプレート電極を用いないで、電流コラプスを低減できる。フィールドプレート電極を用いないため、本発明の半導体装置は、ドレイン寄生容量を低減できる。

第１の実施形態に係る化合物半導体装置１００の全体構成を示す模式的断面図である。キャップ層厚の検討を単純化するために、キャップ層の厚みを一定にした構造を表した図である。キャップ層厚と各特性との関係についての実験結果である。キャップ層厚と各特性との関係についての実験結果である。化合物半導体装置の製造方法の一例を示すフロー図である。第２の実施形態に係る化合物半導体装置の模式的な断面図である。第３の実施形態に係る化合物半導体装置の模式的な断面図である。第４の実施形態に係る化合物半導体装置の模式的な断面図である。第５の実施形態に係る化合物半導体装置の模式的な断面図である。

以下、本発明を実施するための最良の形態を説明する。

（第１の実施形態）
図１は、第１の実施形態に係る化合物半導体装置１００の全体構成を示す模式的断面図である。図１に示すように、化合物半導体装置１００は、基板１１０上に、バッファ層１１５、電子走行層１２０、電子供給層１３０、キャップ層１４０、ソース電極１５０、ゲート電極１６０、ドレイン電極１７０、および保護膜１８０が形成された構造を有する。

基板１１０は、例えば、ＳｉＣからなる。バッファ層１１５は、ＡｌＮとＡｌＧａＮの積層構造からなる。電子走行層１２０は、基板１１０上にエピタキシャル成長にて形成されたｉ型ＧａＮからなる。電子供給層１３０は、電子走行層１２０上にエピタキシャル成長にて形成されたｎ型ＡｌＧａＮからなる（ｉ型ＡｌＧａＮを用いることもできる）。一例として、電子供給層１３０を構成するＡｌＧａＮのＡｌ組成は、２０％以上４０％以下とすることができる。ソース電極１５０およびドレイン電極１７０は、例えば基板１１０側からＴｉとＡｌとが順に積層されたオーミック電極であり、電子供給層１３０上において互いに離間して設けられている。ゲート電極１６０は、例えば基板１１０側からＮｉとＡｕとが順に積層されたショットキ電極であり、ソース電極１５０とドレイン電極１７０との間に設けられている。本実施形態においては、ソース電極１５０、ゲート電極１６０およびドレイン電極１７０は、電子供給層１３０と接触して設けられている。

キャップ層１４０は、ｎ型ＧａＮからなり、ソース電極１５０とゲート電極１６０との間およびゲート電極１６０とドレイン電極１７０との間の電子供給層１３０上に設けられている。キャップ層１４０は、ゲート電極１６０からソース電極１５０およびドレイン電極１７０側にかけて、厚くなるように形成されている。

例えば、図１に示すように、キャップ層１４０にはソース電極１５０とドレイン電極１７０との間において部分的に薄くなっているリセス部１４１が形成されており、ゲート電極１６０は、このリセス部１４１部内に埋め込まれている。ゲート電極１６０は、リセス部１４１に埋め込まずに、リセス部１４１の表面に接して設けてもよい。キャップ層１４０のリセス部１４１よりも厚い部分を層厚部と称し、ソース電極１５０側の層厚部を層厚部１４２、ドレイン電極１７０側の層厚部を層厚部１４３と称する。

保護膜１８０は、パッシベーション用のＳｉＮ膜からなり、電子供給層１３０の露出部分と、ソース電極１５０およびドレイン電極１７０の側面、上面と、キャップ層１４０の露出部分と、を覆うように設けられている。

本実施形態によれば、層厚部１４２，１４３が設けられたことにより、化合物半導体の表面位置を電子走行層から離すことができる。電流コラプスの原因である表面電荷は、化合物半導体表面に生じるため、これを電子走行層から離すことで、電流コラプスを有効に低減することができる。これにより、本実施形態ではフィールドプレート電極を設ける必要がなくなる。また、フィールドプレート電極を設けないことによって、ドレイン寄生容量が低減されて高周波特性が改善される。

ここで、キャップ層厚と電流コラプスとの関係について検討する。図２（ａ）は、キャップ層厚の検討を単純化するために、キャップ層１４０の厚みを一定にした構造を表した図である。図２（ｂ）は、ゲート電極とドレイン電極との間にフィールドプレート１９０を設けた構造を表した図である。フィールドプレート１９０は、接地されている。

図３（ａ）〜図４（ｂ）は、図２（ａ）、図２（ｂ）におけるキャップ層厚と各特性との関係についてのパルスＩＶ測定結果である。図３（ａ）〜図４（ｂ）において、「ＤＣ０Ｖ」とは、ソース電極を接地電位としてゲート電極に対してドレイン電極に印加される基底電圧が０Ｖであることを示し、「ＤＣ５０Ｖ」とは、ソース電極を接地電位としてゲート電極に対してドレイン電極に印加される基底電圧が５０Ｖであることを示す。

図３（ａ）および図３（ｂ）において、横軸はソース・ドレイン電圧Ｖｄｓを示し、縦軸はソース・ドレイン電流Ｉｄｓを示す。図３（ａ）は、図２（ａ）の構造において、キャップ層厚を４ｎｍとした場合の実験結果を示し、図３（ｂ）は、同構造において、キャップ層厚を１８ｎｍとした場合の実験結果を示す。

図３（ａ）に示すように、キャップ層厚が４ｎｍである場合には、ＤＣ０Ｖ時のソース・ドレイン電流Ｉｄｓに対して、ＤＣ５０Ｖ時のソース・ドレイン電流Ｉｄｓが小さくなった。したがって、電流コラプスが生じていることがわかる。これに対して、図３（ｂ）に示すように、キャップ層厚が１８ｎｍである場合には、ＤＣ０Ｖ時のソース・ドレイン電流Ｉｄｓに対して、ＤＣ５０Ｖ時のソース・ドレイン電流Ｉｄｓがほとんど低下しなかった。したがって、キャップ層厚を大きくすることによって、電流コラプスを抑制できることがわかった。そこで、キャップ層厚を変化させた場合のソース・ドレイン電流Ｉｄｓについて調べた。

図４（ａ）において、横軸はキャップ層厚を示し、縦軸はＤＣ０Ｖ時のソース・ドレイン電流Ｉｄｓに対するＤＣ５０Ｖ時におけるソース・ドレイン電流Ｉｄｓの比を示す。図４（ａ）においては、図２（ｂ）に示した、フィールドプレート電極有りの場合の実験結果についても併記している。図４（ａ）に示すように、フィールドプレート電極を設けた場合においては、キャップ層厚が４ｎｍと小さくても、ＤＣ０Ｖ時に対するＤＣ５０Ｖ時におけるソース・ドレイン電流Ｉｄｓが８０％程度に維持された。

フィールドプレートを設けなかった場合においては、キャップ層厚が８ｎｍ以下では、ＤＣ０Ｖ時に対するＤＣ５０Ｖ時におけるソース・ドレイン電流Ｉｄｓが小さくなった。したがって、電流コラプスが大きく生じていることがわかる。しかしながら、キャップ層厚が１０ｎｍ以上では、ＤＣ０Ｖ時に対するＤＣ５０Ｖ時におけるソース・ドレイン電流Ｉｄｓが８０％以上に維持された。したがって、電流コラプスがフィールドプレート電極を設けた場合と同じかそれ以上に抑制されていることがわかる。

図４（ｂ）において、横軸はソース・ドレイン電圧Ｖｄｓを示し、縦軸はＤＣ０Ｖ時のソース・ドレイン電流Ｉｄｓに対するＤＣ５０Ｖ時におけるソース・ドレイン電流Ｉｄｓの比を示す。図４（ｂ）に示すように、フィールドプレート電極を設けた場合においては、キャップ層厚が４ｎｍと小さくても、ソース・ドレイン電圧を５０Ｖ印加してもＤＣ０Ｖ時に対するＤＣ５０Ｖ時におけるソース・ドレイン電流Ｉｄｓが８０％程度に維持された。

フィールドプレート電極を設けなかった場合においては、キャップ層厚が８ｎｍ以下では、ソース・ドレイン電圧が大きくなるにつれて、ＤＣ０Ｖ時に対するＤＣ５０Ｖ印加時におけるソース・ドレイン電流Ｉｄｓの低下幅が大きくなった。しかしながら、キャップ層厚が１０ｎｍ以上では、ソース・ドレイン電圧を５０Ｖ印加しても、ＤＣ０Ｖ時に対するＤＣ５０Ｖ時におけるソース・ドレイン電流Ｉｄｓが８０％以上に維持された。

以上のことから、フィールドプレート電極を設けなかった場合においても、キャップ層厚を大きく（たとえば１０ｎｍ以上）とすることによって、電流コラプスを抑制することができることがわかった。

しかしながら、キャップ層厚を大きくすることは、電子走行層１２０に対する電子供給層１３０へのピエゾ電界の緩和につながる。このピエゾ電界の緩和は、電子走行層１２０における二次元電子ガス濃度を低下させてしまうという問題がある。

キャップ層厚を大きくすることによるピエゾ電界の緩和を抑制するには、電子供給層１３０を構成するＡｌＧａＮのＡｌ組成を大きくするか、または、電子供給層１３０の厚みを大きくすることが考えられる。しかし、ＡｌＧａＮのＡｌ組成を大きくすることは、ＡｌＧａＮ結晶の表面モフォロジの劣化を誘引することになる。結晶成長方法にもよるが、Ａｌ組成を３５％以上、さらには４０％以上にまで大きくすると、表面モフォロジの劣化により、所望のデバイス特性が得られない。

また、電子供給層１３０の厚みを大きくすることは、ゲート電極１６０と電子走行層１２０との距離を大きくする結果となり、ピンチオフ特性が劣化して、所望の利得が得られないという問題を生じる。

以上のような、キャップ層を全体的に厚膜化することによる弊害を解消するために、本実施形態では、リセス部１４１を設けている。リセス部１４１は、電流コラプスを抑制するために大きい厚みを付与された層厚部１４２，１４３よりも小さい厚みを有している。これにより、前述したピエゾ電界の緩和が抑制され、電子供給層１３０のＡｌ組成や厚みを大きくする必要性をなくせる、あるいは低減できる。キャップ層の厚層部１４２，１４３の大きさは１０ｎｍ以上であることが好ましい。

いっぽう、リセス部１４１は、電子供給層１３０の表面保護のために最小限の厚みを有していればよい。したがってリセス部１４１は、６ｎｍ以下、少なくとも単位格子３個分に相当する２ｎｍ程度の厚みを有していればよい。

なお、リセス部１４１のドレイン電極１７０側の幅を広くすると、電流コラプス抑制の効果が低下するおそれがある。そこで、ゲート電極１６０の端部と層厚部１４３の端部との距離（リセス１４１のドレイン電極１７０側の幅）は、１μｍ以下であることが好ましい。一方で、ピエゾ電界緩和の抑制効果を考慮して、この距離は、０．２μｍ以上であることが好ましい。

図５（ａ）〜図５（ｆ）は、化合物半導体装置１００の製造方法の一例を示すフロー図である。図５（ａ）に示すように、基板１１０上にバッファ層１１５、電子走行層１２０、電子供給層１３０およびキャップ層１４０が積層された積層体を準備する。この積層体は、基板１１０上に、バッファ層１１５、電子走行層１２０、電子供給層１３０およびキャップ層１４０をエピタキシャル成長させることによって作製することができる。

次に、図５（ｂ）に示すように、キャップ層１４０に、ＲＩＥエッチング装置を用いた塩素系ガスによるドライエッチング処理によって凹部を形成する。ＲＩＥエッチング装置に代えて、ＩＣＰエッチング装置を用いることもできる。それにより、キャップ層１４０にリセス部１４１および層厚部１４２，１４３が形成される。

次いで、図５（ｃ）に示すように、後にソースおよびドレイン電極が設けられる位置のキャップ層１４０にＲＩＥエッチング装置を用いた塩素系ガスによるドライエッチング処理を施す。それにより、電子供給層１３０の一部を露出させる。

次に、図５（ｄ）に示すように、電子供給層１３０の上面の一方の露出部分にソース電極１５０を形成するとともに、電子供給層１３０の上面の他方の露出部分にドレイン電極１７０を形成する。次いで、図５（ｅ）に示すように、キャップ層１４０、ソース電極１５０、ドレイン電極１７０、および電子供給層１３０の露出部分を覆うように、保護膜１８０を形成する。

次に、図５（ｆ）に示すように、リセス部１４１において保護膜１８０に対してＲＩＥエッチング装置を用いたフッ素系ガスによるドライエッチング処理を施す。

図５（ｆ）のドライエッチング処理においては、電子供給層１３０が露出するまでエッチング処理を継続する。その場合には、リセス部１４１に対してＲＩＥエッチング装置を用いた塩素系ガスによるドライエッチング処理を施す。それにより、リセス部１４１に孔が形成される。次に、この孔にゲート電極１６０を形成する。最後に、ソース電極１５０およびドレイン電極１７０の上面を露出させることによって、化合物半導体装置１００が完成する。

（第２の実施形態）
図６は、第２の実施形態に係る化合物半導体装置１００ａの模式的な断面図である。図６に示すように、化合物半導体装置１００ａが図１の化合物半導体装置１００と異なる点は、層厚部１４２がソース電極１５０と電子供給層１３０との間にまで設けられ、層厚部１４３がドレイン電極１７０と電子供給層１３０との間にまで設けられている点である。本実施形態においても、キャップ層１４０がゲート電極１６０からソース電極１５０およびドレイン電極１７０にかけて厚くなることから、電流コラプスを抑制しつつ所望の電流特性を得ることができる。

（第３の実施形態）
図７は、第３の実施形態に係る化合物半導体装置１００ｂの模式的な断面図である。図７に示すように、化合物半導体装置１００ｂが図１の化合物半導体装置１００と異なる点は、ゲート電極１６０がキャップ層１４０と接触している点である。このゲート電極１６０が設けられる部分のキャップ層１４０は、リセス部１４１よりもさらに小さい厚みを有する。本実施形態においても、キャップ層１４０がゲート電極１６０からソース電極１５０およびドレイン電極１７０にかけて厚くなることから、電流コラプスを抑制しつつ所望の電流特性を得ることができる。

（第４の実施形態）
図８は、第４の実施形態に係る化合物半導体装置１００ｃの模式的な断面図である。図８に示すように、化合物半導体装置１００ｃが図１の化合物半導体装置１００と異なる点は、キャップ層１４０に層厚部１４２が設けられていない点である。すなわち、本実施形態においては、キャップ層１４０は、ゲート電極１６０からソース電極１５０にかけて一定の厚みを有し、ゲート電極１６０からドレイン電極１７０にかけてのみ厚くなっている。ゲート・ソース間に比べ、ゲート・ドレイン間には高い電界が印加されるため、保護膜１８０側にトラップされるキャリアは、ゲート・ドレイン間の方が圧倒的に多数である。したがって、電流コラプスはゲート・ドレイン間のトラップキャリアが支配的であり、ゲート・ソース間には、層厚部を設けずとも、電流コラプスを抑制することができる。

（第５の実施形態）
図９は、第５の実施形態に係る化合物半導体装置１００ｄの模式的な断面図である。図９に示すように、化合物半導体装置１００ｄが図１の化合物半導体装置１００と異なる点は、層厚部１４２および層厚部１４３の厚みがゲート電極１６０側から離れるに従って厚くなるよう、複数段のステップが設けられている点である。本実施形態においては、層厚部１４２，１４３が複数段のステップを有しているため、層厚部によるコラプス低減効果のほか、各ステップにおいて電界が分散されて、耐圧が向上する。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００化合物半導体装置
１１０基板
１１５バッファ層
１２０電子走行層
１３０電子供給層
１４０キャップ層
１４１リセス部
１４２，１４３層厚部
１５０ソース電極
１６０ゲート電極
１７０ドレイン電極
１８０保護膜

Claims

ＧａＮからなる電子走行層と、
ＡｌＧａＮからなる電子供給層と、
前記電子供給層上に設けられたソース電極、ゲート電極およびドレイン電極と、
少なくとも、前記ソース電極と前記ゲート電極との間、および、前記ゲート電極と前記ドレイン電極との間に設けられたｎ型ＧａＮからなるキャップ層と、
前記ゲート電極と前記ドレイン電極の間の前記キャップ層に設けられたリセス部と、
前記リセス部と前記ドレイン電極の間の前記キャップ層に設けられ、前記リセス部よりも大きな厚みを有する層厚部と、を具備し、
前記ソース電極および前記ドレイン電極は、前記電子供給層の表面に接して形成されてなることを特徴とする化合物半導体装置。
前記ゲート電極は、前記リセス部に埋め込まれてなることを特徴とする請求項１記載の化合物半導体装置。
前記ゲート電極は、前記電子供給層と接触して設けられていることを特徴とする請求項１または２記載の化合物半導体装置。
前記層厚部は、前記リセス部から複数の段階を経て厚みが大きくなる領域を備えることを特徴とする請求項１〜３のいずれかに記載の化合物半導体装置。
前記リセス部は、前記ゲート電極と前記ドレイン電極の間および前記ゲート電極とソース電極の間のキャップ層に設けられてなることを特徴とする請求項１記載の化合物半導体装置。
前記ゲート電極とソース電極の間のリセス部と前記ソース電極との間には、前記リセス部よりも大きな厚みを有する層厚部が設けられてなることを特徴とする請求項５記載の化合物半導体装置。
前記キャップ層の最厚部の厚みは、１０ｎｍ以上であることを特徴とする請求項１〜５のいずれかに記載の化合物半導体装置。
前記リセス部の前記キャップ層の厚みは、２ｎｍ以上６ｎｍ以下であることを特徴とする請求項１〜５のいずれかに記載の化合物半導体装置。
前記ゲート電極の端部と前記ドレイン電極側の前記リセス部の端部との距離は、０．２μｍ以上１μｍ以下であることを特徴とする請求項１〜５のいずれかに記載の化合物半導体装置。
前記電子供給層を構成するＡｌＧａＮのＡｌ組成は、２０％以上４０％以下であることを特徴とする請求項１〜５のいずれかに記載の化合物半導体装置。