JP2010232503A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体層１３と、半導体層１３上のゲート電極１５、ソース電極１６ｓおよびドレイン領域１６ｄと、を備えたＭＯＳＦＥＴ１は、半導体層１３中であってこの半導体層１３の上面および下面それぞれから離間する中間領域に所定の導電性を備えたドーパント（例えばシリコン（Ｓｉ））を含む縦方向電界緩和領域１９を備えている。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特にＩＩＩ族窒化物半導体を用いた半導体装置および半導体装置の製造方法に関する。

従来、ＩＩＩ族窒化物半導体を用いた電界効果型トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、単にＦＥＴという）としては、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ））やＧａＮ系ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）が知られている。ＩＩＩ族窒化物半導体は、従来のシリコンや砒化ガリウム（ＧａＡｓ）、インジウムリン（ＩｎＰ）などのＩＩＩ族化合物半導体よりも高い絶縁破壊電圧や飽和移動度を備えていることから、パワーデバイスに適するというメリットを有している。

例えば以下に示す非特許文献１には、ＲＥＳＵＲＦ（表面電界緩和：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）層を備えることで９４０Ｖもの高い耐圧特性を実現したＧａＮ系ＭＯＳＦＥＴが開示されている。さらに、以下に示す非特許文献２には、ＩＩＩ族窒化物半導体を用いたＦＥＴとして、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ構造が開示されている。

しかしながら、上記非特許文献２が開示するところのＩＩＩ族窒化物を用いたＡｌＧａＮ／ＧａＮ系ＨＥＭＴは、そのしきい値電圧が＋１Ｖ程度と低く、十分な耐圧特性が得られていないという問題が存在した。また、ＧａＮ系ＭＯＳＦＥＴでは、１０００Ｖ近い耐圧特性を備えた半導体デバイスなどが報告されているものの、例えば自動車用電源回路などのような、より高い電圧が印加される回路にＧａＮ系ＭＯＳＦＥＴを適用するには、さらなる耐圧特性の改善が必要であった。

Huang W., Khan T., Chow T.P., "Enhancement-Mode n-Channel GaN MOSFETs on p and n-GaN/Sapphire Substrates," in 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2006 (Italy), 10-1. M. Kuraguchi et al., "Normally-off GaN-MISFET with well-controlled threshold voltage," International Workshop on Nitride Semiconductors 2006 (IWN2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4.

ここで、ゲート・ドレイン間に不純物が比較低濃度にドープされたＲＥＳＵＲＦ層を設けることで、ゲートをオフした際にゲート・ドレイン間にかかる横方向電界を緩和する技術が存在する。しかしながら、横方向の電界はＲＥＳＵＲＦ層の導入によって緩和できるものの、縦方向の電界はＲＥＳＵＲＦ層を導入したとしても緩和することができない。このため、現在においても、この縦方向の電界によって半導体層が破壊してしまうという問題は存在した。

このような問題を解決する方法としては、破壊される可能性がある層の膜厚を厚くすることが考えられる。しかしながら、膜厚を厚くする方法では、結晶成長に要する成長時間の増加や材料消費の増加などによるコスト増を招くだけでなく、半導体チップの厚みが増加することによる半導体デバイスの大型化を招くなどの問題を生じる。

本発明は、上記の問題に鑑みてなされたものであり、コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供することを目的とする。

かかる目的を達成するために、本発明による半導体装置は、半導体層と、該半導体層上に形成されたゲート電極、ソース電極およびドレイン電極と、を備えた半導体装置であって、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を備えたことを特徴とする。

上記した本発明による半導体装置は、前記縦方向電界緩和領域が、前記半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする。

上記した本発明による半導体装置は、前記縦方向電界緩和領域のキャリア濃度が、１×１０^１０／ｃｍ^２以上８×１０^１２／ｃｍ^２以下であることを特徴とする。

上記した本発明による半導体装置は、前記縦方向電界緩和領域が、前記半導体層の導電性と反対の導電性を備えた、または同じの導電性であって前記半導体層とキャリア濃度の異なる不純物ドープ層であることを特徴とする。

上記した本発明による半導体装置は、前記半導体層の表層であって前記ドレイン電極の下方に前記所定の導電性を備えたドーパントをドープすることで形成されたドレイン領域と、前記半導体層の表層であって前記ゲート電極と前記ドレイン電極との間に形成され、前記ドレイン領域よりも前記ドーパントの濃度が低い横方向電界緩和領域を備え、前記縦方向電界緩和領域が、前記半導体層中の前記横方向電界緩和領域の下方であって該横方向電界緩和領域と離間する領域に形成されていることを特徴とする。

上記した本発明による半導体装置は、前記半導体層が、下部半導体層と、前記下部半導体層上に形成された窒化物系化合物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層よりもバンドギャップの大きい窒化物系化合物半導体からなる電子供給層とを有するヘテロ接合構造を備え、前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記電子供給層上に形成され、前記縦方向電界緩和領域が、前記下部半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする。

また、本発明による半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程と、を含む半導体装置の製造方法であって、前記半導層形成工程が、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を形成する工程を含むことを特徴とする。

上記した本発明による半導体装置の製造方法は、前記縦方向電界緩和層が、イオン注入法によって形成されることを特徴とする。

本発明によれば、半導体層中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を実現することが可能となる。

図１は、本発明の実施の形態１によるＩＩＩ族窒化物半導体を用いたノーマリーオフ型のＭＯＳＦＥＴの概略構造を示す断面図である。 図２は、本発明の実施の形態１における比較例によるＩＩＩ族窒化物半導体を用いたノーマリーオフ型のＭＯＳＦＥＴの概略構造を示す断面図である。 図３−１は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その１）。 図３−２は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その２）。 図３−３は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その３）。 図３−４は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その４）。 図３−５は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その５）。 図３−６は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その６）。 図３−７は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その７）。 図３−８は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その８）。 図３−９は、本発明の実施の形態１によるＭＯＳＦＥＴの製造方法を示すプロセス図である（その９）。 図４は、本発明の実施の形態１による縦方向電界緩和領域のキャリア濃度を変化させたときのＭＯＳＦＥＴの破壊電圧をシミュレーションした結果を示すグラフである。 図５は、本発明の実施の形態２によるＩＩＩ族窒化物半導体を用いたゲートリセス構造を備えるＨＥＭＴの概略構造を示す断面図である。 図６−１は、本発明の実施の形態２によるＨＥＭＴの製造方法を示すプロセス図である（その１）。 図６−２は、本発明の実施の形態２によるＨＥＭＴの製造方法を示すプロセス図である（その２）。 図７は、本発明の実施の形態３によるＩＩＩ族窒化物半導体を用いたゲートリセス構造を備えるＭＯＳＦＥＴの概略構造を示す断面図である。

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。

＜実施の形態１＞
以下に、本発明の実施の形態１にかかる半導体装置および半導体装置の製造方法を、図面を用いて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、本実施の形態では、半導体装置として、図１に示すＩＩＩ族窒化物半導体を用いたノーマリーオフ型のＭＯＳＦＥＴ１を例に挙げる。

（構成）
図１は、本実施の形態によるＩＩＩ族窒化物半導体を用いたノーマリーオフ型のＭＯＳＦＥＴ１の概略構造を示す断面図である。なお、図１（ａ）では、基板（基板１１）と垂直であってゲート幅方向と平行な面におけるＭＯＳＦＥＴ１の概略断面構成を示す。

図１（ａ）に示すように、ＭＯＳＦＥＴ１は、ｎ型のシリコン基板などの基板１１上に形成されたにバッファ層１２と、バッファ層１２上に形成された半導体層１３を有する。半導体層１３は、例えば、ｐ型のドーパントが比較的低濃度にドープされたｐ⁻ＧａＮ層、あるいは、アンドープのＧａＮ層である。ｐ型のドーパントとしては、マグネシウム（Ｍｇ）などを用いることができる。また、ＧａＮ層に限らず、ＡｌＧａＮ層などのＩＩＩ族窒化物半導体層を適用することも可能である。以下では、ｐ型のドーパントとしてＭｇを用い、半導体層１３としてｐ⁻ＧａＮ層を用いた場合を例に挙げる。

なお、基板１１には、シリコン基板の他に、例えばサファイア（Ａｌ_２Ｏ_３）基板、炭化シリコン（ＳｉＣ）基板、ホウ化ジルコニウム（ＺｒＢ_２）基板などを適用することもできる。また、バッファ層１２は、基板１１と半導体層１３との密着性を確保し、かつ、基板１１とその上に形成する半導体層１３との格子不整合を緩和するための層である。これには例えば、アンドープのＡｌＮ（窒化アルミニウム）と窒化ガリウム（ＧａＮ）とからなる積層膜（ＡｌＮ／ＧａＮ膜）を適用することができる。以下では、基板１１としてシリコン基板を用い、バッファ層１２としてＡｌＮ／ＧａＮ層からなる複合層を１２層重ねた積層膜を用いた場合を例に挙げる。

半導体層１３の表層部分における離間した２つの領域には、それぞれｎ型のドーパントが比較的高濃度にドープされたソース領域１６ｓおよびドレイン領域１６ｄが形成されている。ソース領域１６ｓ／ドレイン領域１６ｄは、ソース用コンタクト／ドレイン用コンタクトのオーミック接触のための領域として機能し、後述するソース電極１８ｓ／ドレイン電極１８ｄと略オーミック接触する。なお、ｎ型のドーパントとしては、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、または、フッ素（Ｆ）などを用いることができる。以下では、ｎ型のドーパントとしてＳｉを用いた場合を例に挙げる。

また、半導体層１３の表層部分におけるソース領域１６ｓおよびドレイン領域１６ｄに挟まれた領域であってドレイン領域１６ｄと接する領域には、ＭＯＳＦＥＴ１の耐圧特性を高めることを目的としたＲＥＳＵＲＦ（横方向電界緩和領域）１７が形成されている。ＲＥＳＵＲＦ１７は、例えばｎ型のドーパントが比較的低濃度にドープされた領域であり、ドレイン領域１６ｄから後述するゲート電極１５下の一部にまで延在している。ｎ型のドーパントには、ソース領域１６ｓおよびドレイン領域１６ｄと同様に、例えばＳｉ、Ｇｅ、Ｏ、Ｆなどを用いることができる。以下では、ｎ型のドーパントとしてＳｉを用いた場合を例に挙げる。なお、半導体層１３におけるソース領域１６ｓおよびＲＥＳＵＲＦ１７で挟まれた領域は、チャネル形成領域１３ａとして機能する。

半導体層１３上であって少なくともチャネル形成領域１３ａ上には、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）などの絶縁膜で形成されたゲート絶縁膜１４が形成されている。また、ゲート絶縁膜１４上には、例えば不純物を含むことで導電性を備えたポリシリコン膜や金属膜などの導体膜よりなるゲート電極１５が形成されている。以下では、ゲート絶縁膜１４としてＳｉＯ_２を用い、ゲート電極１５として不純物がドープされたポリシリコン膜を用いた場合を例に挙げる。

さらに、ソース領域１６ｓおよびドレイン領域１６ｄ上には、それぞれソース電極１８ｓおよびドレイン電極１８ｄが形成されている。ソース電極１８ｓおよびドレイン電極１８ｄは、例えば金属性の単層または多層膜などを用いることができる。ここで、ソース電極１８ｓおよびドレイン電極１８ｄは、それぞれソース領域１６ｓおよびドレイン領域１６ｄとオーミック接触またはこれに近い程度に低抵抗に接触することが可能な導体を用いて形成されることが好ましい。以下では、ソース電極１８ｓおよびドレイン電極１８ｄとしてチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層膜（Ｔｉ／Ａｌ膜）を用いた場合を例に挙げる。

また、半導体層１３中であって少なくともＲＥＳＵＲＦ１７に対して下方の領域には、ｎ型のドーパントがドープされた縦方向電界緩和領域１９が形成されている。この縦方向電界緩和領域１９は、半導体層１３の上面および下面のそれぞれから離間する領域（中間領域）に形成されている。この縦方向電界緩和領域１９は、ＭＯＳＦＥＴ１における縦方向（特にゲート・ドレイン間の縦方向）の電界強度のピークを緩和するための層であり、半導体層１３におけるＲＥＳＵＲＦ１４とバッファ層１２とに挟まれた位置に配置される。なお、縦方向電界緩和領域１９のｎ型のドーパントには、例えばＳｉ、Ｇｅ、Ｏ、Ｆなどを用いることができる。以下では、ｎ型のドーパントにＳｉを用いた場合を例に挙げる。

ここで比較例として、縦方向電界緩和領域１９が設けられていないＭＯＳＦＥＴ１００の構造を図２に示し、このＭＯＳＦＥＴ１００と図１に示すＭＯＳＦＥＴ１とにおける電界分布の差を説明する。なお、図１（ａ）に示すＭＯＳＦＥＴ１と図２（ａ）に示すＭＯＳＦＥＴ１００とにおいて、同一の構成には同一の符号を付す。

図１（ｂ）と図２（ｂ）とを比較すると明らかなように、縦方向電界緩和領域１９を設けることで、縦方向の電界を分散させることが可能である。この結果、半導体層１３の１個所に集中する電界強度のピークを低下させることができるため、ＭＯＳＦＥＴ１の耐圧特性を向上することが可能となる。なお、図１（ａ）に示すＭＯＳＦＥＴ１と図２（ａ）に示すＭＯＳＦＥＴ１００との両方は、図１（ｃ）と図２（ｃ）とにそれぞれ示すように、ＲＥＳＵＲＦ１４によって横方向の電界が分散されているため、横方向の電界に対する耐圧特性は双方とも改善されている。

（製造方法）
次に、本実施の形態によるＭＯＳＦＥＴ１の製造方法を、図面を用いて詳細に説明する。図３−１〜図３−９は、本実施の形態によるＭＯＳＦＥＴ１の製造方法を示すプロセス図である。

本製造方法では、まず、基板１１上に、例えばＭＯＣＶＤ法（有機金属気相成長法）等を用いて、ＡｌＮ層を成長する。この際の膜厚は、例えば４０ｎｍ程度とする。続いて、上記ＡｌＮ層上に、例えば、膜厚が２００ｎｍ程度のＧａＮ層と膜厚が２０ｎｍ程度のＡｌＮ層とを交互に１２層ずつ成長する。これにより、ＡｌＮ層とＧａＮ層との積層膜よりなるバッファ層１２が基板１１上に形成される。続いて、バッファ層１２上に、Ｍｇがドープされたｐ⁻ＧａＮ層をエピタキシャル成長させることで、半導体層１３を形成する。これにより、図３−１に示す断面構造を得る。なお、成長する半導体層１３の厚さは、例えば２．０μｍ程度とする。また、成長する半導体層１３中のＭｇ濃度は、例えば１×１０^１７／ｃｍ^３程度とする。

また、バッファ層１２と半導体層１３との成膜は、上記したＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）やＭＢＥ法（分子線エピタキシー法）等を用いてもよい。

次に、半導体層１３上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、半導体層１３上に素子分離用のパターンが転写されたフォトレジストＲ１１を形成する。続いて、図３−２に示すように、フォトレジストＲ１１をマスクとして用い、ドライエッチング装置用いて半導体層１３上面から基板１１表層部分までをエッチングする。このエッチングで形成されたトレンチによって、個々の半導体素子（ＭＯＳＦＥＴ１）の形成領域が電気的に分離される（素子分離）。なお、ドライエッチング装置には、例えばＩＣＰ−ＲＩＥ（誘導結合型反応性イオンエッチング）装置などのＲＩＥ（反応性イオンエッチング）装置等を用いる。また、素子分離用のトレンチを形成した後、エッチング時のマスクとして用いたフォトレジストＲ１１は除去される。

次に、素子分離用のトレンチが形成された半導体層１３上に、例えばプラズマＣＶＤ（化学気相堆積）法を用いてＳｉＯ_２を堆積することで、ＳｉＯ_２膜を形成する。なお、ＳｉＯ_２膜の膜厚は、例えば１５００ｎｍ程度とする。続いて、ＳｉＯ_２膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、縦方向電界緩和領域１９が形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとして用いたＲＩＥによりＳｉＯ_２膜をエッチングすることで、このＳｉＯ_２膜を縦方向電界緩和領域１９が形成される領域の上方に開口Ａ１１を備えたパターンのマスク層Ｍ１１に加工する。

続いて、ＳｉＯ_２膜のエッチングに用いたフォトレジストを除去した後、マスク層Ｍ１１をマスクとして用いつつ、基板１１に対して垂直方向にＳｉイオンを注入することで、図３−３に示すように、半導体層１３中にｎ⁻ドープ領域１９ａを形成する。なお、注入する際のＳｉイオンの加速エネルギー（打ち込みエネルギーとも言う）は、例えば１ＭｅＶ（メガエレクトロンボルト）程度とする。これにより、半導体層１３上面から略１〜１．３μｍの深さに、ｎ⁻ドープ領域１９ａを形成する。また、Ｓｉイオン注入時の総ドーズ量は、例えば１×１０^１４／ｃｍ^２程度とする。

次に、マスク層Ｍ１１を除去した後、再度、半導体層１３上にＳｉＯ_２を堆積させる。なお、ＳｉＯ_２の堆積には、上記と同様に、例えばプラズマＣＶＤ法を用いることができる。また、本工程におけるＳｉＯ_２膜の膜厚は、例えば１０００ｎｍ程度とすることができる。続いて、ＳｉＯ_２膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、ソース領域１６ｓおよびドレイン領域１６ｄそれぞれが形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとして用いたＲＩＥによりＳｉＯ_２膜をエッチングすることで、このＳｉＯ_２膜をソース領域１６ｓおよびドレイン領域１６ｄが形成される領域の上方にそれぞれ開口Ａ１２を備えたパターンのマスク層Ｍ１２に加工する。

続いて、ＳｉＯ_２膜のエッチングに用いたフォトレジストを除去した後、マスク層Ｍ１２をマスクとして用いつつ、基板１１に対して垂直方向にＳｉイオンを注入することで、図３−４に示すように、半導体層１３の表層部分にｎ^＋ドープ領域１６ａを形成する。なお、注入する際のＳｉイオンの加速エネルギー（打ち込みエネルギー）は、例えば４５ｋｅＶ（キロエレクトロンボルト）程度とする。Ｓｉイオン注入時の総ドーズ量は、例えば１×１０^１５／ｃｍ^２程度とする。

次に、マスク層Ｍ１２を除去した後、再度、半導体層１３上にＳｉＯ_２を堆積させる。なお、ＳｉＯ_２の堆積には、上記と同様に、例えばプラズマＣＶＤ法を用いることができる。また、本工程におけるＳｉＯ_２膜の膜厚は、例えば１０００ｎｍ程度とすることができる。続いて、ＳｉＯ_２膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、ＲＥＳＵＲＦ１７が形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、このフォトレジストをマスクとして用いたＲＩＥによりＳｉＯ_２膜をエッチングすることで、このＳｉＯ_２膜をＲＥＳＵＲＦ１７が形成される領域の上方に開口Ａ１３を備えたパターンのマスク層Ｍ１３に加工する。

続いて、ＳｉＯ_２膜のエッチングに用いたフォトレジストを除去した後、マスク層Ｍ１３をマスクとして用いつつ、基板１１に対して垂直方向にＳｉイオンを注入することで、図３−５に示すように、半導体層１３の表層部分であって２つのｎ^＋ドープ領域１６ａで挟まれた領域の一部にｎ⁻ドープ領域１７ａを形成する。なお、注入する際のＳｉイオンの加速エネルギー（打ち込みエネルギー）は、例えば４５ＫｅＶ程度とする。これにより、半導体層１３の表層部分にｎ⁻ドープ領域１７ａを形成することができる。また、Ｓｉイオン注入時の総ドーズ量は、例えば３×１０^１４／ｃｍ^２程度とする。

なお、上記各イオン注入工程では、半導体層１３表面がイオン注入によってダメージを受けるのを防止するために、半導体層１３表面にＳｉＯ_２膜などの保護膜を設けてもよい。

次に、基板１１に対し、電気炉を用いた活性化アニールを行うことで、半導体層１３のｎ^＋ドープ領域１６ａならびにｎ⁻ドープ領域１７ａおよび１９ａにおけるドーパントを熱処理する。これにより、図３−６に示すように、２つのｎ^＋ドープ領域１６ａがソース領域１６ｓおよびドレイン領域１６ｄになると共に、ｎ⁻ドープ領域１７ａおよび１９ａがＲＥＳＵＲＦ１７および縦方向電界緩和領域１９になる。なお、この熱処理は、例えば、ターゲット温度を１１００℃、加熱時間を１０分とし、チャンバ内雰囲気を窒素雰囲気とする。

次に、基板１１上に、例えばＰＥＣＶＤ（プラズマ化学気相成長）法を用いてＳｉＯ_２を堆積することで、図３−７に示すように、ゲート絶縁膜１４形成用のＳｉＯ_２膜１４Ａを形成する。なお、ＳｉＯ_２膜１４Ａの膜厚は、例えば６０ｎｍ程度とする。

次に、フォトリソグラフィ技術を用いてＳｉＯ_２膜１４Ａをパターニングすることで、ＳｉＯ_２膜１４Ａにソース領域１６ｓ上面の少なくとも一部およびドレイン領域１６ｄ上面の少なくとも一部を露出させる開口を形成する。なお、この結果、ＳｉＯ_２膜１４Ａは、ゲート絶縁膜１４に加工される。続いて、例えばスパッタリング法を用いてＡｌ膜とＴｉ膜とを順次形成し、これをフォトリソグラフィ技術を用いてパターニングすることで、図３−８に示すように、ソース領域１６ｓおよびドレイン領域１６ｄ上に、ソース領域１６ｓおよびドレイン領域１６ｄとそれぞれオーミック接触するソース電極１８ｓおよびドレイン電極１８ｄを形成する。

次に、ゲート絶縁膜１４上に、例えばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）装置を用いてポリシリコン膜を形成し、続いてＰＯＣｌ_３ガスが封入された熱拡散炉中で９００℃、２０分の熱処理を行うことで、形成したポリシリコン膜に不純物をドーピングする。次に、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングすることで、ソース領域１６ｓおよびＲＥＳＵＲＦ１７間の上方にマスク層Ｍ１４を形成し、このマスク層Ｍ１４をマスクとして用いつつポリシリコン膜をエッチングすることで、図３−９上にゲート絶縁膜１４上にゲート電極１５を形成する。なお、ポリシリコン膜に不純物をドーピングする方法には、リン（Ｐ）蒸着後の熱拡散法などを用いてもよい。また、ゲート電極１５には、金（Ａｕ）や白金（Ｐｔ）やニッケル（Ｎｉ）などの金属を用いてもよい。

以上の工程を経ることで、図１（ａ）に示すＭＯＳＦＥＴ１が製造される。なお、ゲート電極１５を形成後、マスク層Ｍ１４は除去される。

以上のように、本実施の形態では、半導体層１３中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域１９を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や素子の大型化を招くことなく、耐圧特性に優れたＭＯＳＦＥＴ１およびその製造方法を実現することが可能となる。

次に、縦方向電界緩和領域１９のシートキャリア濃度（またはドーパント濃度）とゲート・ドレイン間の破壊電圧Ｖｂとの関係を、図４を用いて説明する。図４は、本実施の形態１による縦方向電界緩和領域１９のシートキャリア濃度を変化させたときのＭＯＳＦＥＴ１の破壊電圧をシミュレーションした結果を示すグラフである。なお、本シミュレーションでは、半導体層（ｐ⁻ＧａＮ層）１３の厚さを２．０μとし、縦方向電界緩和領域１９の半導体層１３上面からの深さを１．０μｍとし、縦方向電界緩和領域１９の厚さを０．３μｍとし、ゲート・ドレイン間の距離を２４μｍとし、ＲＥＳＵＲＦ１７のシートキャリア濃度を８×１０^１２／ｃｍ^２とし、半導体層１３のドーパント濃度を１×１０^１６／ｃｍ^３とした。また、半導体層１３の下面には、バッファ層１２および基板１１の代わりにオーミック電極を配置した。

図４から明らかなように、縦方向電界緩和領域１９のシートキャリア濃度が約５×１０^１２／ｃｍ^２のときに、ＭＯＳＦＥＴ１の破壊電圧が最も高く、すなわちＭＯＳＦＥＴ１の耐圧特性が最も改善されている。また、縦方向電界緩和領域１９のシートキャリア濃度を、５×１０^１１〜８×１０^１２／ｃｍ^２程度とすることで、本実施の形態による効果を得られることが分かる。

なお、本実施の形態１では、縦方向電界緩和領域１９のドーパントに、ドレイン領域１６ｄのドーパントと同じドーパントまたは同じ導電性のドーパント（言い換えれば、半導体層１３のドーパントと反対の導電性のドーパント）を用いたが、本発明はこれに限定されず、ドレイン領域１６ｄのドーパントと反対の導電性のドーパント（言い換えれば、半導体層１３のドーパントと同じドーパントまたは同じ導電性のドーパント）を用いてもよい。このように構成することで、オフ時のＭＯＳＦＥＴ１の耐圧特性を向上することが可能となる。

例えばドレイン領域１６ｄのドーパントと反対の導電性のドーパントを用いた場合には、縦方向電界緩和領域１９の不純物濃度を、例えばドレイン領域１６ｄの不純物濃度と同程度としてもよい。

また、本実施の形態１では、縦方向電界緩和領域１９をイオン注入によって形成したが、本発明はこれに限定されず、半導体層１３を成長中にチャンバ内へドーパント用のガスを導入して、半導体層１３における所望する高さの層に所定のドーパントがドープされた層（電界緩和領域）を形成してもよい。なお、所定のドーパントがドープされた層における所望する領域（ＲＥＳＲＵＦ１７の下方）以外の領域は、例えばエッチング等を用いて除去してもよい。これは、例えば半導体層１３を途中（所定のドーパントがドープされた層）まで形成し、この状態で半導体層における不要の領域をエッチング除去することで実現することができる。なお、残りの半導体層は、不要の領域を除去した後に再度成長されればよい。

＜実施の形態２＞
上記した実施の形態１の縦方向電界緩和領域１９による耐圧特性の向上は、同実施の形態１に示すＭＯＳＦＥＴ１に限らず、種々のＩＩＩ族窒化物半導体を用いた半導体装置に対して適用することが可能である。以下、このような半導体装置として、図２に示すＩＩＩ族窒化物半導体を用いたゲートリセス構造を備えたＭＯＳＦＥＴ２を例に挙げる。ただし、以下の説明において、上記実施の形態１と同様の構成については、同一の符号を付し、その重複する説明を省略する。

（構成）
図５は、本実施の形態によるＩＩＩ族窒化物半導体を用いたゲートリセス構造を備えるＭＯＳＦＥＴ２の概略構造を示す断面図である。なお、図５では、基板（基板１１）と垂直であってゲート長方向と平行な面におけるＭＯＳＦＥＴ２の概略断面構成を示す。

図５に示すように、ＭＯＳＦＥＴ２は、縦方向電界緩和領域１９が形成された下部半導体層２０の上に、例えば、アンドープのＧａＮ層よりなるキャリア走行層２１と、ＡｌＧａＮ層よりなるキャリア供給層２２と、からなるＭＯＳＦＥＴ構造の半導体積層膜を備える。言い換えれば、ＭＯＳＦＥＴ２は、下部半導体層２０上に形成されたヘテロ接合構造を備える。キャリア走行層２１とキャリア供給層２２との間のヘテロ接合界面におけるキャリア走行層２１側には、キャリアとして機能する２次元電子ガス２ＤＥＧが発生している。

また、図５に示すように、ＭＯＳＦＥＴ２は、キャリア供給層２２上面から下部半導体層２０の表層部分にまでトレンチ２１Ｔが形成されており、キャリア供給層２２の上面からトレンチ２１Ｔの底面にかけてゲート絶縁膜２４およびゲート電極２５が形成された、いわゆるゲートリセス構造を備えている。言い換えれば、ＭＯＳＦＥＴ２では、下部半導体層２０におけるゲート電極の下方が窪んでおり、ゲート電極２５が下部半導体層２０の窪み（トレンチ２１Ｔ）に沿って形成されている。ただし、ゲート電極２５と下部半導体層２０との間には、ゲート絶縁膜２４が形成されている。また、ソース電極１８ｓおよびドレイン電極１８ｄは、それぞれキャリア供給層２２上のゲート電極２５を挟む２つの領域に形成されている。また、縦方向電界緩和領域１９は、トレンチ２１Ｔで２つに分断されたキャリア走行層２１のうちのドレイン電極１８ｄ側のキャリア走行層２１の下方に形成されている。

他の構成は、上記した実施の形態１によるＭＯＳＦＥＴ１と同様である。ただし、本実施の形態では、基板１１としてサファイア基板を用い、バッファ層１２として膜厚が略１μｍのＧａＮ層を用いる。

次に、本実施の形態２によるＭＯＳＦＥＴ２の製造方法について、図面を用いて詳細に説明する。ただし、以下の説明において、上記実施の形態１によるＭＯＳＦＥＴ１の製造方法における工程と同様の工程については、これを引用することで、その詳細な説明を省略する。図６−１〜図６−３は、本実施の形態２によるＭＯＳＦＥＴ２の製造方法を示すプロセス図である。

本製造方法では、まず、基板１１上に、例えばＭＯＣＶＤ法等を用いてＧａＮ層よりなるバッファ層１２を形成する。なお、ＧａＮ層は、例えば１０００℃の基板温度下で形成される。続いて、基板温度を１０５０℃まで昇温して、ＭｇがドープされたＧａＮ層よりなる下部半導体層２０を２μｍの厚さとなるように成長する。続いて、アンドープのＡｌＧａＮ層よりなるキャリア走行層２１を略１００ｎｍ程度の膜厚となるように成長し、続いてＡｌＧａＮ（例えばＡｌ組成を２５％とする）層よりなるキャリア供給層２２を２５ｎｍ程度の膜厚となるように成長する。これにより、図６−１に示す断面構造を得る。なお、成長する下部半導体層２０の厚さは、例えば２．０μｍ程度とする。また、成長する下部半導体層２０中のＭｇ濃度は、例えば１×１０^１７／ｃｍ^３程度とする。

また、バッファ層１２と下部半導体層２０との成膜は、上記したＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）やＭＢＥ法（分子線エピタキシー法）等を用いてもよい。

次に、上記実施の形態１において図３−２、図３−３、および、図３−６を用いてそれぞれ説明した工程と同様の工程を経ることで、個々の半導体素子（ＭＯＳＦＥＴ２）の形成領域を電気的に分離し（図３−２参照：素子分離）、ｎ⁻ドープ領域１９ａを形成し（図３−３参照）、活性化アニールによってｎ⁻ドープ領域１９ａを縦方向電界緩和領域１９にする（図３−６参照）。

次に、基板１１上に、例えばプラズマＣＶＤ法を用いてＳｉＯ_２を堆積することで、ＳｉＯ_２膜を形成する。なお、ＳｉＯ_２膜の膜厚は、例えば３００ｎｍ程度とすることができる。続いて、ＳｉＯ_２膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、トレンチＴ２１を形成する領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとし、エッチャントにバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングによりＳｉＯ_２膜をエッチングすることで、このＳｉＯ_２膜を縦方向電界緩和領域１９が形成される領域の上方に開口Ａ２１を備えたパターンのマスク層Ｍ２１に加工する。

続いて、ＳｉＯ_２膜のパターニングに用いたフォトレジストを除去した後、ＩＣＰドライエッチング装置にて、マスク層Ｍ２１をマスクとして用いつつキャリア供給層（ＡｌＧａＮ層）２２とキャリア走行層（アンドープのＧａＮ層）２１とを順次エッチングし、さらに、下部半導体層（ｐ⁻ＧａＮ層）２０をエッチングすることで、図６−２に示すように、キャリア供給層２２上面から下部半導体層２０の表層部分にまで彫り込まれたトレンチＴ２１を形成する。

その後、トレンチＴ２１の形成に用いたマスク層Ｍ２１を除去した後、上記実施の形態１において図３−７〜図３−９を用いて説明した工程と同様の工程を用いることで、ゲート絶縁膜２４を形成し（図３−７参照）、ソース電極１６ｓおよびドレイン電極１６ｄを形成し（図３−８）、ゲート電極２５を形成する。なお、ゲート絶縁膜２４およびゲート電極２５は、キャリア供給層２２上面からトレンチＴ２１内の底面を覆うように形成される。これにより、図５に示すＭＯＳＦＥＴ２が製造される。

以上のように、本実施の形態では、下部半導体層２０中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域１９を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れたＨＥＭＴ２およびその製造方法を実現することが可能となる。

なお、本実施の形態２では、縦方向電界緩和領域１９のドーパントに、下部半導体層２０のドーパントと反対の導電性のドーパントを用いたが、本発明はこれに限定されず、半導体層２０のドーパントと同じまたは同じ導電性のドーパントを用いてもよい。このように構成することで、オフ時のＭＯＳＦＥＴ２の耐圧特性を向上することが可能となる。

＜実施の形態３＞
次に、ＩＩＩ族窒化物半導体を用いたゲートリセス構造を備えたＭＯＳＦＥＴ３を本実施の形態３による半導体装置として例に挙げて説明する。ただし、以下の説明において、上記実施の形態１または２と同様の構成については、同一の符号を付し、その重複する説明を省略する。

（構成）
図７は、本実施の形態によるＩＩＩ族窒化物半導体を用いたゲートリセス構造を備えるＭＯＳＦＥＴ３の概略構造を示す断面図である。なお、図７では、基板（基板１１）と垂直であってゲート長方向と平行な面でＭＯＳＦＥＴ３を切断した際の概略構成を示す。

図７に示すように、ＭＯＳＦＥＴ３は、縦方向電界緩和領域１９が形成された下部半導体層２０の上に、ｎ型半導体層３１を備える。ｎ型半導体層３１は、例えば、ｎ型のドーパントが比較的低濃度にドープされたｎ⁻ＧａＮ層である。その膜厚は、例えば１００ｎｍ程度とする。また、ｎ型半導体層３１のドーパント濃度は、例えば１×１０^１７／ｃｍ^３程度とする。また、ｎ型半導体層３１としては、ＧａＮ層に限らず、ＡｌＧａＮ層やＩｎＰ層などのＩＩＩ族窒化物半導体層を適用することも可能である。以下では、ｎ型のドーパントとしてＳｉを用い、ｎ型半導体層３１としてｎ⁻ＧａＮ層を用いた場合を例に挙げる。

また、図７に示すように、ＭＯＳＦＥＴ３は、ｎ型半導体層３１上面から下部半導体層２０の表層部分にまでトレンチ２１Ｔが形成されており、上記実施の形態２によるＭＯＳＦＥＴ２と同様に、ｎ型半導体層３１の上面からトレンチ２１Ｔの底面にかけてゲート絶縁膜２４およびゲート電極２５が形成された、いわゆるゲートリセス構造を備えている。言い換えれば、ＭＯＳＦＥＴ３は、上記実施の形態２のＭＯＳＦＥＴ２と同様に、下部半導体層２０におけるゲート電極の下方が窪んでおり、ゲート電極２５が下部半導体層２０の窪み（トレンチ２１Ｔ）に沿って形成されている。ただし、ゲート電極２５と下部半導体層２０との間には、ゲート絶縁膜２４が形成されている。また、ソース電極１８ｓおよびドレイン電極１８ｄは、それぞれｎ型半導体層３１上のゲート電極２５を挟む２つの領域に形成されている。また、縦方向電界緩和領域１９は、トレンチ２１Ｔで２つに分断されたｎ型半導体層３１のうちのドレイン電極１８ｄ側のｎ型半導体層３１の下方に形成されている。

他の構成およびその製造方法は、上記した実施の形態１によるＭＯＳＦＥＴ１の構成およびその製造方法または実施の形態２によるＭＯＳＦＥＴ２の構成およびその製造方法と同様であるため、ここでは詳細な説明を省略する。

以上のように、本実施の形態では、下部半導体層２０中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域１９を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れたＭＯＳＦＥＴ３およびその製造方法を実現することが可能となる。

なお、本実施の形態３では、縦方向電界緩和領域１９のドーパントに、ドレイン領域１６ｄのドーパントと同じまたは同じ導電性のドーパントを用いたが、本発明はこれに限定されず、ドレイン領域１６ｄのドーパントと反対の導電性のドーパントを用いてもよい。このように構成することで、オフ時のＭＯＳＦＥＴ３の耐圧特性を向上することが可能となる。

また、上記実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。

１、３ ＭＯＳＦＥＴ
２ ＨＥＭＴ
１１ 基板
１２ バッファ層
１３ ｐ型半導体層
１３ａ チャネル形成領域
１４ ゲート絶縁膜
１４Ａ ＳｉＯ_２
１５ ゲート電極
１６ａ ｎ^＋ドープ領域
１６ｄ ドレイン領域
１６ｓ ソース領域
１７ａ ｎ⁻ドープ領域
１８ｄ ドレイン電極
１８ｓ ソース電極
１９ 縦方向電界緩和領域
１９ａ ｎ⁻ドープ領域
２０ 下部半導体層
２１ キャリア走行層
２１Ｔ トレンチ
２２ キャリア供給層
３１ ｎ型半導体層
２ＤＥＧ ２次元電子ガス
Ａ１１、Ａ１２、Ａ１３ 開口
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４ マスク層
Ｒ１１ フォトレジスト

Claims (8)

1. 半導体層と、該半導体層上に形成されたゲート電極、ソース電極およびドレイン電極と、を備えた半導体装置であって、
   前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を備えたことを特徴とする半導体装置。
2. 前記縦方向電界緩和領域は、前記半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記縦方向電界緩和領域のキャリア濃度は、１×１０^１０／ｃｍ^２以上８×１０^１２／ｃｍ^２以下であることを特徴とする請求項１または２記載の半導体装置。
4. 前記縦方向電界緩和領域は、前記半導体層の導電性と反対の導電性を備えた、または同じの導電性であって前記半導体層とキャリア濃度の異なる不純物ドープ層であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記半導体層の表層であって前記ドレイン電極の下方に前記所定の導電性を備えたドーパントをドープすることで形成されたドレイン領域と、
   前記半導体層の表層であって前記ゲート電極と前記ドレイン電極との間に形成され、前記ドレイン領域よりも前記ドーパントの濃度が低い横方向電界緩和領域を備え、
   前記縦方向電界緩和領域は、前記半導体層中の前記横方向電界緩和領域の下方であって該横方向電界緩和領域と離間する領域に形成されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記半導体層は、下部半導体層と、前記下部半導体層上に形成された窒化物系化合物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層よりもバンドギャップの大きい窒化物系化合物半導体からなる電子供給層とを有するヘテロ接合構造を備え、
   前記ゲート電極、前記ソース電極および前記ドレイン電極は、前記電子供給層上に形成され、
   前記縦方向電界緩和領域は、前記下部半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
7. 基板上に半導体層を形成する半導体層形成工程と、
   前記半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程と、を含む半導体装置の製造方法であって、
   前記半導層形成工程は、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を形成する工程を含むことを特徴とする半導体装置の製造方法。
8. 前記縦方向電界緩和層は、イオン注入法によって形成されることを特徴とする請求項７記載の半導体装置の製造方法。

Images