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CN104934476B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN104934476B CN201510108951.5A CN201510108951A CN104934476B CN 104934476 B CN104934476 B CN 104934476B CN 201510108951 A CN201510108951 A CN 201510108951A CN 104934476 B CN104934476 B CN 104934476B
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Abstract

实施方式的半导体装置具备：第1GaN类半导体层；第2GaN类半导体层，设在第1GaN类半导体层上，带隙比第1GaN类半导体层大；源极电极，设在第2GaN类半导体层上；漏极电极，设在第2GaN类半导体层上；栅极电极，在与第1GaN类半导体层之间夹着栅极绝缘膜而设在源极电极与漏极电极之间，与第1GaN类半导体层之间的第2GaN类半导体层的膜厚小于源极电极与第1GaN类半导体层之间的第2GaN类半导体层的膜厚；p型的第3GaN类半导体层，在与栅极电极之间夹着栅极绝缘膜而设在栅极电极的漏极电极侧的端部与第2GaN类半导体层之间。

Description

半导体装置及其制造方法
本申请基于2014年3月19日提出的日本专利申请第2014－057282号主张优先权，这里引用其全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
在开关电源或变换器等的电路中，使用开关元件及二极管等的半导体元件。对于这些半导体元件要求高耐压、低导通电阻。并且，耐压与导通电阻的关系存在由元件材料决定的权衡关系。
通过到目前为止的技术开发的进步，半导体元件到作为主要的元件材料的硅的临界点附近实现了低导通电阻。为了使耐压进一步提高或使导通电阻进一步降低，需要元件材料的变更。通过使用GaN或AlGaN等的GaN类半导体或碳化硅(SiC)等的宽带隙半导体作为开关元件材料，能够改善由材料决定的权衡关系，能够实现飞跃性的高耐压化及低导通电阻化。
发明内容
本发明要解决的课题是提供一种实现高耐压的半导体装置。
实施方式的半导体装置具备：第1GaN类半导体层；第2GaN类半导体层，设在第1GaN类半导体层上，带隙比第1GaN类半导体层大；源极电极，设在第2GaN类半导体层上；漏极电极，设在第2GaN类半导体层上；栅极电极，在与第1GaN类半导体层之间夹着栅极绝缘膜而设在源极电极与漏极电极之间，栅极电极与第1GaN类半导体层之间的第2GaN类半导体层的膜厚小于源极电极与第1GaN类半导体层之间的第2GaN类半导体层的膜厚；以及p型的第3GaN类半导体层，在与栅极电极之间夹着栅极绝缘膜而设在栅极电极的漏极电极侧的端部与第2GaN类半导体层之间。
通过上述结构，能够提供一种实现高耐压的半导体装置。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
图3是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
图4是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
图5是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
图6是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
图7是说明第1实施方式的半导体装置的作用和效果的图。
图8是说明第1实施方式的半导体装置的作用和效果的图。
图9是第2实施方式的半导体装置的示意剖视图。
图10是第3实施方式的半导体装置的示意剖视图。
图11是第3实施方式的变形例的半导体装置的示意剖视图。
图12是第4实施方式的半导体装置的示意剖视图。
图13是第4实施方式的变形例的半导体装置的示意剖视图。
图14是第5实施方式的半导体装置的示意剖视图。
图15是第6实施方式的半导体装置的示意剖视图。
图16是第7实施方式的半导体装置的示意剖视图。
图17是第8实施方式的半导体装置的示意剖视图。
图18是第9实施方式的半导体装置的示意剖视图。
具体实施方式
在本说明书中，有对于相同或类似的部件赋予相同的标号而省略重复的说明的情况。
在本说明书中，所谓“GaN类半导体”，是具备GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)及它们的中间组分的半导体的总称。
在本说明书中，所谓“无掺杂”，是指杂质浓度是1×1015cm－3以下。
在本说明书中，所谓“受主”，是指在半导体中被活性化的p型杂质。
在本说明书中，为了表示零件等的位置关系，将图面的上方向记作“上”，将图面的下方向记作“下”。在本说明书中，“上”、“下”的概念并不一定是表示与重力的方向的关系的用语。
(第1实施方式)
本实施方式的半导体装置具备：第1GaN类半导体层；第2GaN类半导体层，设在第1GaN类半导体层上，带隙比第1GaN类半导体层大；源极电极，设在第2GaN类半导体层上；漏极电极，设在第2GaN类半导体层上；栅极电极，在与第1GaN类半导体层之间夹着栅极绝缘膜而设在源极电极与漏极电极之间，与第1GaN类半导体层之间的第2GaN类半导体层的膜厚小于源极电极与第1GaN类半导体层之间的第2GaN类半导体层的膜厚；以及p型的第3GaN类半导体层，在与栅极电极之间夹着栅极绝缘膜而设在栅极电极的漏极电极侧的端部与第2GaN类半导体层之间。
图1是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)。并且，本实施方式的HEMT具备在形成于半导体层的槽内埋入栅极电极的所谓凹槽栅极构造。
如图1所示，半导体装置(HEMT)100具备基板10、缓冲层12、沟道层(第1GaN类半导体层)14、阻挡层(第2GaN类半导体层)16、源极电极18、漏极电极20、栅极绝缘膜22、降低表面电场层(第3GaN类半导体层)24、栅极电极26及源极场板电极(第1场板电极)28。在栅极电极26及降低表面电场层24与源极场板电极28之间设有绝缘膜30。此外，在源极场板电极28上设有绝缘膜32。
基板10例如由硅(Si)形成。在硅以外，还可以使用例如蓝宝石(Al2O3)或碳化硅(SiC)。
在基板10上设有缓冲层12。缓冲层12具备对基板10与沟道层14之间的栅格不匹配进行缓和的功能。缓冲层12例如由氮化铝镓(AlWGa1－WN(0<W<1))的多层构造形成。
在缓冲层12上设有沟道层14。沟道层14例如是无掺杂的AlXGa1－XN(0≦X<1)。更具体地讲，例如是无掺杂的GaN。沟道层14的膜厚例如是0.5μm以上且3μm以下。
在沟道层14上设有阻挡层16。阻挡层16的带隙比沟道层14的带隙大。阻挡层16例如是无掺杂的AlYGa1－YN(0<Y≦1，X<Y)。更具体地讲，例如是无掺杂的Al0.2Ga0.8N。阻挡层16的膜厚例如是15nm以上且50nm以下。
沟道层14与阻挡层16之间为异质接合界面。在HEMT100的导通动作时，在异质接合界面上形成2维电子气(2DEG)，成为载流子。
在阻挡层16上形成有源极电极18和漏极电极20。源极电极18和漏极电极20例如是金属电极，金属电极例如是钛(Ti)和铝(Al)的层叠构造。源极电极18及漏极电极20与阻挡层16之间优选的是欧姆接触。源极电极18与漏极电极20的距离例如是5μm以上且30μm以下。
在源极电极18与漏极电极20之间的阻挡层16所设置的沟槽21的内面上，形成有栅极绝缘膜22。在栅极绝缘膜22上设有栅极电极26。沟槽21内被栅极电极26埋入。沟槽21底部处于沟道层14中。
换言之，栅极电极26通过使栅极绝缘膜22夹在源极电极18与漏极电极20之间、阻挡层16及沟道层14之间而被设置。在栅极电极26与沟道层14之间最接近的部分处的阻挡层16的膜厚比其他区域、例如源极电极18与沟道层14之间的阻挡层16的膜厚薄。另外，在本实施方式中，由于沟槽21底部到达沟道层14，所以栅极电极26的距沟道层14最近的部分与沟道层14之间的阻挡层16的膜厚是零。
本实施方式的HEMT100具备凹槽栅极构造。并且，沟槽21的底部到达沟道层14，栅极电极26正下方为MIS(Metal Insulator Semiconductor，金属绝缘体半导体)构造。用对栅极电极26施加的电压，控制沟道层14中的反型层和耗尽层的形成，控制沟道的开启/关闭。因而，能够形成常闭型的HEMT。
栅极绝缘膜22例如是硅氧化膜或铝氧化膜(氧化铝膜)。此外，栅极电极26例如是金属电极。金属电极例如是氮化钛(TiN)。
在栅极电极26与漏极电极20之间的阻挡层16上，设有p型的降低表面电场(RESURF：Reduced Surface Field)层24。在栅极电极26与降低表面电场层24之间夹着栅极绝缘膜22。
在栅极电极26的距漏极电极20最近的部分即栅极电极26的漏极电极20侧的端部与阻挡层16之间，设有降低表面电场层24。
降低表面电场层24例如是p型的AlZGa1－ZN(0≦Z<1)。更具体地讲，例如是p型GaN。降低表面电场层24包含p型杂质。p型杂质例如是镁(Mg)。
降低表面电场层24是浮置的。即，没有与地电位、电源、信号源等电连接。因而，降低表面电场层24没有与源极电极18、漏极电极20、栅极电极26电连接。
降低表面电场层24主要具备将横向的电场缓和的功能。在本实施方式中，降低表面电场层24直接接触在阻挡层16上而设置。降低表面电场层24是浮置的，所以不发生从降低表面电场层24的空穴注入。因而，不发生因存在降低表面电场层24而带来的开关速度的劣化。
此外，在栅极电极26与源极电极18之间的阻挡层16上，设有p型的降低表面电场层(第4GaN类半导体层)54。在栅极电极26与降低表面电场层54之间夹着栅极绝缘膜22。
在栅极电极26的距源极电极18最近的部分即栅极电极26的源极电极18侧的端部与阻挡层16之间，设有降低表面电场层54。
降低表面电场层54例如是p型的AlZGa1－ZN(0≦Z<1)。更具体地讲，例如是p型GaN。降低表面电场层54包括p型杂质。p型杂质例如是镁(Mg)。
降低表面电场层54是浮置的。即，没有与地电位、电源、信号源等电连接。因而，降低表面电场层54没有与源极电极18、漏极电极20、栅极电极26电连接。
降低表面电场层54主要具备将横向的电场缓和的功能。在本实施方式中，降低表面电场层54对阻挡层16直接接触而设置。降低表面电场层54是浮置的，所以不发生从降低表面电场层54的空穴注入。因而，不发生因存在降低表面电场层54而带来的开关速度的劣化。
在栅极电极26及降低表面电场层24上设有绝缘膜30。绝缘膜30例如是硅氧化膜或硅氮化膜。
在与栅极电极26之间及与降低表面电场层24之间夹着绝缘膜30地设有源极场板电极(第1场板电极)28。如图1中用虚线箭头表示那样，降低表面电场层24位于源极场板电极28的漏极电极20侧的端部与阻挡层16之间。换言之，降低表面电场层24位于源极场板电极28的漏极电极20侧的端部的正下方。
源极场板电极28与源极电极18电连接。源极场板电极28主要具备将横向的电场缓和的功能。
在源极场板电极28上设有绝缘膜32。绝缘膜32例如是硅氧化膜或硅氮化膜。
接着，对本实施方式的半导体装置的制造方法的一例进行说明。图2～图6是在本实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
本实施方式的半导体装置的制造方法在第1GaN类半导体层上通过外延生长法形成带隙比第1GaN类半导体层大的第2GaN类半导体层，在第2GaN类半导体层上形成p型的第3GaN类半导体层，形成将p型的第3GaN类半导体层贯通而到达第2GaN类半导体层的沟槽，在沟槽及第3GaN类半导体层的表面上形成栅极绝缘膜，在栅极绝缘膜上形成栅极电极，在栅极电极的一侧的第2GaN类半导体层上形成源极电极，在栅极电极的另一侧的第2GaN类半导体层上形成漏极电极。
首先，准备基板10、例如Si基板。接着，例如在Si基板上通过外延生长使缓冲层12成长。
接着，在缓冲层12上，通过外延生长形成作为沟道层(第1GaN类半导体层)14的无掺杂的GaN、作为阻挡层(第2GaN类半导体层)16的无掺杂的Al0.2Ga0.8N。
接着，在阻挡层16上，通过外延生长成膜出之后成为降低表面电场层(第3GaN类半导体层)24的p型GaN(第3GaN类半导体层)17(图2)。
接着，将p型GaN17图案化(图3)。
接着，例如通过RIE(Reactive Ion Etching)法形成将p型GaN17贯通而到达阻挡层16及沟道层14的沟槽21(图4)。
接着，在沟槽21及p型GaN17的表面上，例如通过CVD(Chemical VaporDeposition)法形成硅氧化膜的栅极绝缘膜22。接着，在栅极绝缘膜22上，通过溅射法和蚀刻形成TiN的栅极电极26。接着，将栅极绝缘膜22、p型GaN17图案化，形成降低表面电场层24、降低表面电场层54(图5)。
接着，在阻挡层16上，通过剥离(lift-off)法形成钛(Ti)和铝(Al)的层叠构造的源极电极18和漏极电极20(图6)。
然后，形成绝缘膜30、源极场板电极28、绝缘膜32，制造出图1所示的半导体装置100。
另外，也可以将p型GaN17的形成通过无掺杂的GaN的外延生长和有选择的p型杂质、例如镁的离子注入来形成。
接着，对本实施方式的半导体装置100的作用及效果进行说明。
图7、图8是说明本实施方式的半导体装置的作用及效果的图。图7是没有设置降低表面电场层的HEMT，图8是设有降低表面电场层的本实施方式的HEMT。对于各个情况，示意地表示HEMT的关闭时的电场强度分布。
如图7所示，电场集中在栅极电极26的漏极电极20侧的端部和源极场板电极28的漏极电极20侧的端部这两处，出现电场强度的尖峰。集中的电场主要是横向的电场。这样，在电场集中的部位，有可能发生绝缘膜或半导体的破坏而设备的耐压出现劣化。如图7那样电场集中在电极的端部可以考虑是因为在阻挡层16和沟道层14的界面出现的2维电子气不连续地耗尽化。
如图8所示，在设有降低表面电场层24的情况下，栅极电极26的漏极电极20侧的端部和源极场板电极28的漏极电极20侧的端部的电场强度的尖峰变平缓，电场强度与没有降低表面电场层24的情况相比变小。可以考虑这是因为通过浮置的降低表面电场层24中的正电荷缓和了耗尽层的扩展的不连续性。
另外，降低表面电场层24的受主的面密度优选的是，小于在没有降低表面电场层24及栅极电极26的区域中的沟道层14与阻挡层16的界面处生成的2维电子气的面密度。如果降低表面电场层24的受主的面密度比上述2维电子气的面密度高，则2维电子气的密度下降，导通电阻有可能增大。
此外，降低表面电场层24的受主的面密度优选的是，大于在没有降低表面电场层24及栅极电极26的区域中的沟道层14与阻挡层16的界面处生成的2维电子气的面密度的10％。如果降低表面电场层24的受主的面密度比上述面密度低，则有可能不能充分得到电场缓和效果。
例如，在沟道层14是无掺杂的GaN、阻挡层16是无掺杂的AlYGa1－YN(0<Y≦1)的情况下，2维电子气的面密度用y×4×1013[cm－2]表示。因而，在此情况下，降低表面电场层24的受主的面密度优选的是，比y×4×1013[cm－2]低且比y×0.4×1013[cm－2]高。
如果设降低表面电场层24的膜厚为d[cm]、受主浓度为NA[cm－3]，则降低表面电场层24的受主的面密度用d×NA[cm－2]表示。因而，优选的是，满足
y×0.4×1013<d×NA<y×4×1013···(数学式1)
的关系。
另外，p型GaN类半导体中的p型杂质的活性化率是10％左右。因而，如果设p型杂质的原子浓度为NP[cm－2]，则上述(数学式1)被变形为
y×4×1013<d×NP<y×40×1013···(数学式2)
降低表面电场层24的受主浓度优选的是1×1016cm－3以上且1×1018cm－3以下。降低表面电场层24的p型杂质的原子浓度优选的是，1×1017cm－3以上且1×1019cm－3以下。此外，降低表面电场层24的膜厚优选的是，10nm以上且100nm以下。通过在上述受主浓度或p型杂质的原子浓度及上述膜厚的范围中形成降低表面电场层24，能够容易地形成实现充分的电场缓和效果的降低表面电场层24。
另外，本实施方式的HEMT100在栅极电极26与源极电极18之间的阻挡层16上也设置p型的降低表面电场层54。通过降低表面电场层54，也缓和栅极电极26的源极电极18侧的端部处的电场集中。
以上，根据本实施方式的半导体装置，通过由降低表面电场层24、54带来的横向电场的缓和效果，能够提供实现高耐压的半导体装置。
(第2实施方式)
本实施方式的半导体装置除了在栅极电极的距第1GaN类半导体层最近的部分与第1GaN类半导体之间存在第2GaN类半导体层以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图9是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图9所示，半导体装置(HEMT)200的沟槽21比第1实施方式的HEMT100浅，在沟槽21底部存在较薄的阻挡层16。在栅极电极26正下方，通过阻挡层16较薄而极化量降低，2维电子气浓度下降。因而，能够形成常闭型的HEMT。
根据本实施方式，与第1实施方式同样，能够提供实现高耐压的半导体装置。此外，由于在栅极电极26正下方的沟道部中也存在2维电子气，所以能够实现与第1实施方式相比导通电阻降低了的半导体装置。
(第3实施方式)
本实施方式的半导体装置除了第2GaN类半导体层与栅极绝缘膜的界面倾斜以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图10是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图10所示，在半导体装置(HEMT)300中，沟道层14、阻挡层16、以及降低表面电场层24与栅极绝缘膜22的界面倾斜。换言之，沟槽21的侧面相对于沟道层14与阻挡层16的界面不垂直而倾斜。
根据本实施方式，通过沟槽21的侧面倾斜，电场缓和效果进一步变大，能够提供实现更高的耐压的半导体装置。
图11是本实施方式的变形例的半导体装置的示意剖视图。从电场缓和的观点看，如图11所示，更优选的是使沟槽21侧面的倾斜朝向沟槽21的上部变平缓。此外，如图11所示，从将降低表面电场层24端部的电场缓和的观点来看，更优选的是降低表面电场层24的漏极电极20侧的端部的侧壁也为倾斜面。
(第4实施方式)
本实施方式的半导体装置除了在栅极绝缘膜与第3GaN类半导体层之间还具备材料与栅极绝缘膜不同的保护膜以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图12是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图12所示，在半导体装置(HEMT)400中，在栅极绝缘膜22与降低表面电场层24之间，具备材料与栅极绝缘膜22不同的保护膜38。在栅极绝缘膜22例如是硅氧化膜或铝氧化膜的情况下，保护膜38是硅氮化膜或氮氧化硅膜。
例如，通过作为保护膜38而使用硅氮化膜或氮氧化硅膜，与降低表面电场层24之间的界面的能级下降。因而，例如变得不易发生电流崩塌，HEMT的可靠性提高。此外，通过在栅极电极26与降低表面电场层24之间夹着保护膜38，对栅极绝缘膜22施加的电场得到缓和，可靠性提高。
根据本实施方式，与第1实施方式同样，能够提供实现高耐压的半导体装置。此外，能够实现可靠性更好的半导体装置。
图13是本实施方式的变形例的半导体装置的示意剖视图。从栅极绝缘膜22的可靠性提高的观点来看，如图13所示，可以做成在沟槽21侧面部的降低表面电场层24与栅极绝缘膜22之间也设置保护膜38的结构。
(第5实施方式)
本实施方式的半导体装置除了还具备p型的第5GaN类半导体层以外，与第1实施方式是同样的，所述p型的第5GaN类半导体层设在第3GaN类半导体层与漏极电极之间的、第2GaN类半导体层的与第1GaN类半导体层相反侧，所述p型的第5GaN类半导体层与第3GaN类半导体层分离。因而，关于与第1实施方式重复的内容省略记述。
图14是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图14所示，半导体装置(HEMT)500在栅极电极26与漏极电极20之间具备多个降低表面电场层，即降低表面电场层(第3GaN类半导体层)24、降低表面电场层(第5GaN类半导体层)34、降低表面电场层(第5GaN类半导体层)36。
降低表面电场层(第5GaN类半导体层)34、36设在降低表面电场层24与漏极电极20之间的阻挡层16上。降低表面电场层34、36被与降低表面电场层24分离。
根据本实施方式，通过将多个降低表面电场层设在栅极电极26与漏极电极20之间的阻挡层16上，能够提供横向的电场被进一步缓和、实现高耐压的半导体装置。
(第6实施方式)
本实施方式的半导体装置除了在第2GaN类半导体层与第3GaN类半导体层之间具备i型的第6GaN类半导体层以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图15是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图15所示，半导体装置(HEMT)600在阻挡层16与降低表面电场层24之间包括i(intrinsic)型的GaN层(第6GaN类半导体层)40。
根据本实施方式的半导体装置，与第1实施方式同样，通过由降低表面电场层24带来的横向电场的缓和效果，能够提供实现高耐压的半导体装置。
(第7实施方式)
本实施方式的半导体装置除了还具备在与第1场板电极之间夹着绝缘膜且在与第3GaN类半导体层之间夹着绝缘膜而设置的第2场板电极、第3GaN类半导体层位于第2场板电极的漏极电极侧的端部与第2GaN类半导体层之间以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图16是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图16所示，半导体装置(HEMT)700在与源极场板电极(第1场板电极)28之间夹着绝缘膜32并且在与降低表面电场层24之间夹着绝缘膜30而设有栅极场板电极(第2场板电极)42。如图1中虚线箭头所示，降低表面电场层24位于栅极场板电极42的漏极电极20侧的端部与阻挡层16(第2GaN类半导体层)之间。
因而，栅极场板电极42的漏极电极20侧的端部处的横向电场的集中被降低表面电场层24缓和。
以上，根据本实施方式的半导体装置，除了第1实施方式的效果以外，通过设置栅极场板电极42，能够提供实现更高的耐压的半导体装置。
(第8实施方式)
本实施方式的半导体装置除了在缓冲层与沟道层之间还具备第7GaN类半导体层和设在第7GaN类半导体层上、带隙比第7GaN类半导体层大的第8GaN类半导体层以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图17是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图17所示，半导体装置(HEMT)800在缓冲层12上具备第2沟道层64和第2阻挡层66。
第2沟道层64例如是无掺杂的AlXGa1－XN(0≦X<1)。更具体地讲，例如是无掺杂的GaN。第2沟道层64的膜厚例如是0.5μm以上且3μm以下。
在第2沟道层64上设有第2阻挡层66。第2阻挡层66的带隙比第2沟道层64的带隙大。第2阻挡层66例如是无掺杂的AlYGa1－YN(0<Y≦1，X<Y)。更具体地讲，例如是无掺杂的Al0.2Ga0.8N。第2阻挡层66的膜厚例如是3nm以上且50nm以下。
第2沟道层64与第2阻挡层66之间为异质接合界面。在HEMT800的导通动作时，在异质接合界面上形成2维电子气(2DEG)，成为载流子。
根据本实施方式的HEMT800，形成2层2维电子气(2DEG)。因而，实现导通电阻降低的HEMT。
根据本实施方式的半导体装置，与第1实施方式同样，通过由降低表面电场层24带来的横向电场的缓和效果，能够提供实现高耐压的半导体装置。此外，实现导通电阻进一步降低的半导体装置。
(第9实施方式)
本实施方式的半导体装置除了不具备第1场板电极以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图18是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用GaN类半导体的HEMT。
如图18所示，半导体装置(HEMT)900与第1实施方式的HEMT100不同，不具备源极场板电极。
根据本实施方式的半导体装置，通过降低表面电场层24，将栅极电极26的漏极电极20侧的端部的电场集中缓和。由此，根据本实施方式，将与场板电极之间的寄生电容减小，并且通过由降低表面电场层24带来的横向电场的缓和效果，能够提供实现高耐压的半导体装置。
在实施方式中，作为GaN类半导体层的材料而以GaN及AlGaN为例进行了说明，但例如也可以使用含有铟(In)的InGaN、InAlN、InAlGaN。此外，作为GaN类半导体层的材料也可以使用AlN。
此外，在实施方式中，作为阻挡层而以无掺杂的AlGaN为例进行了说明，但也可以使用n型的AlGaN。
以上说明了一些实施方式，但这些实施方式只是例示而不是限定发明的范围的。事实上，这里叙述的半导体装置及其制造方法可以通过各种各样的形式来实现；进而，在不脱离本发明的主旨的范围内能够进行各种省略、替代或变更。权利要求书和其等价物涵盖这些发明主旨范围内的形式或变更。

Claims (15)

1.一种半导体装置，具备：
第1GaN类半导体层；
第2GaN类半导体层，设在上述第1GaN类半导体层上，带隙比上述第1GaN类半导体层大；
源极电极，设在上述第2GaN类半导体层上；
漏极电极，设在上述第2GaN类半导体层上；
栅极电极，设置在上述源极电极与上述漏极电极之间，具有第1栅极电极端部，上述第1栅极电极端部设置在上述第2GaN类半导体层上的上述漏极电极侧；
栅极绝缘膜，设置在上述第1GaN类半导体层与上述栅极电极之间，上述第1GaN类半导体层与上述栅极电极之间的至少一部分栅极绝缘膜接触于上述第1GaN类半导体层和上述第2GaN类半导体层的某一方，上述栅极绝缘膜具有第1栅极绝缘膜端部，上述第1栅极绝缘膜端部设置在上述第2GaN类半导体层上的上述栅极电极与上述漏极电极之间；
p型的第3GaN类半导体层，设置在上述栅极绝缘膜与上述第2GaN类半导体层之间；
第1绝缘膜，设置在上述第3GaN类半导体层的与上述第2GaN类半导体层相反侧；以及
第1场板电极，设置在上述第1绝缘膜的与上述第3GaN类半导体层相反侧，
上述第3GaN类半导体层位于上述第1场板电极的上述漏极电极侧的端部与上述第2GaN类半导体层之间，
上述栅极电极与上述第1GaN类半导体层之间的上述第2GaN类半导体层的膜厚，小于上述源极电极与上述第1GaN类半导体层之间的上述第2GaN类半导体层的膜厚。
2.一种半导体装置，具备：
第1GaN类半导体层；
第2GaN类半导体层，设在上述第1GaN类半导体层上，带隙比上述第1GaN类半导体层大；
源极电极，设在上述第2GaN类半导体层上；
漏极电极，设在上述第2GaN类半导体层上；
栅极电极，设置在上述源极电极与上述漏极电极之间，具有第1栅极电极端部，上述第1栅极电极端部设置在上述第2GaN类半导体层上的上述漏极电极侧；
栅极绝缘膜，设置在上述第1GaN类半导体层与上述栅极电极之间，具有第1栅极绝缘膜端部，上述第1栅极绝缘膜端部设置在上述第2GaN类半导体层上的上述栅极电极与上述漏极电极之间；
p型的第3GaN类半导体层，设置在上述栅极绝缘膜与上述第2GaN类半导体层之间；
第1绝缘膜，设置在上述第3GaN类半导体层的与上述第2GaN类半导体层相反侧；以及
第1场板电极，设置在上述第1绝缘膜的与上述第3GaN类半导体层相反侧，
上述第3GaN类半导体层位于上述第1场板电极的上述漏极电极侧的端部与上述第2GaN类半导体层之间，
上述栅极电极与上述第1GaN类半导体层之间的上述第2GaN类半导体层的膜厚，小于上述源极电极与上述第1GaN类半导体层之间的上述第2GaN类半导体层的膜厚，
上述第3GaN类半导体层的受主的面密度小于在上述第1GaN类半导体层与上述第2GaN类半导体层的界面处生成的2维电子气的面密度。
3.如权利要求1或2所述的半导体装置，
上述第3GaN类半导体层是浮置的。
4.如权利要求1或2所述的半导体装置，
上述第3GaN类半导体层与上述第2GaN类半导体层相接。
5.如权利要求1或2所述的半导体装置，
上述栅极绝缘膜与上述第1GaN类半导体层相接。
6.如权利要求1或2所述的半导体装置，
上述第2GaN类半导体层与上述栅极绝缘膜的界面倾斜。
7.如权利要求1或2所述的半导体装置，
在上述栅极绝缘膜与上述第3GaN类半导体层之间还具备材料与上述栅极绝缘膜不同的保护膜。
8.如权利要求1或2所述的半导体装置，
上述栅极电极具有设置在上述第2GaN类半导体层上的上述源极电极侧的第2栅极电极端部，
上述栅极绝缘膜具有设置在上述第2GaN类半导体层上的上述栅极电极与上述源极电极之间的第2栅极绝缘膜端部，
还具备p型的第4GaN类半导体层，上述p型的第4GaN类半导体层设置在上述栅极绝缘膜与上述第2GaN类半导体层之间。
9.如权利要求1或2所述的半导体装置，
还具备p型的第5GaN类半导体层，上述第5GaN类半导体层设在上述第3GaN类半导体层与上述漏极电极之间的、上述第2GaN类半导体层的与上述第1GaN类半导体层相反侧，上述第5GaN类半导体层与上述第3GaN类半导体层分离。
10.如权利要求1或2所述的半导体装置，
上述第3GaN类半导体层的膜厚是10nm以上且100nm以下。
11.如权利要求1或2所述的半导体装置，
还具备：
第2绝缘膜，设置在上述第1绝缘膜与上述第1场板电极之间；以及
第2场板电极，设置在上述第1绝缘膜与上述第2绝缘膜之间，
上述第3GaN类半导体层位于上述第2场板电极的上述漏极电极侧的端部与上述第2GaN类半导体层之间。
12.一种半导体装置的制造方法，
在第1GaN类半导体层上，通过外延生长法形成带隙比上述第1GaN类半导体层大的第2GaN类半导体层；
在上述第2GaN类半导体层上形成p型的第3GaN类半导体层；
形成将上述p型的第3GaN类半导体层贯通的沟槽；
在上述沟槽及上述第3GaN类半导体层的表面上形成至少一部分与上述第1GaN类半导体层和上述第2GaN类半导体层的某一方接触的栅极绝缘膜；
在上述沟槽的上述表面所形成的上述栅极绝缘膜上形成栅极电极；
在上述栅极电极的一侧的上述第2GaN类半导体层上形成源极电极，在上述栅极电极的另一侧的上述第2GaN类半导体层上形成漏极电极，
在上述栅极电极上形成绝缘膜，
在上述绝缘膜上形成第1场板电极，以使上述p型的第3GaN类半导体层位于上述第1场板电极的上述漏极电极侧的端部与上述第2GaN类半导体层之间。
13.一种半导体装置的制造方法，
在第1GaN类半导体层上，通过外延生长法形成带隙比上述第1GaN类半导体层大的第2GaN类半导体层；
在上述第2GaN类半导体层上形成p型的第3GaN类半导体层；
形成将上述p型的第3GaN类半导体层贯通的沟槽；
在上述沟槽及上述第3GaN类半导体层的表面上形成栅极绝缘膜；
在上述沟槽的上述表面所形成的上述栅极绝缘膜上形成栅极电极；
在上述栅极电极的一侧的上述第2GaN类半导体层上形成源极电极，在上述栅极电极的另一侧的上述第2GaN类半导体层上形成漏极电极，
在上述栅极电极上形成绝缘膜，
在上述绝缘膜上形成第1场板电极，以使上述p型的第3GaN类半导体层位于上述第1场板电极的上述漏极电极侧的端部与上述第2GaN类半导体层之间，
上述第3GaN类半导体层的受主的面密度小于在上述第1GaN类半导体层与上述第2GaN类半导体层的界面处生成的2维电子气的面密度。
14.如权利要求12或13所述的半导体装置的制造方法，
通过外延生长法形成上述p型的第3GaN类半导体层。
15.一种半导体装置，具备：
第1GaN类半导体层；
第2GaN类半导体层，设在上述第1GaN类半导体层上，带隙比上述第1GaN类半导体层大；
源极电极，设在上述第2GaN类半导体层上；
漏极电极，设在上述第2GaN类半导体层上；
栅极电极，设置在上述源极电极与上述漏极电极之间，具有第1栅极电极端部，上述第1栅极电极端部设置在上述第2GaN类半导体层上的上述漏极电极侧；
栅极绝缘膜，设置在上述第1GaN类半导体层与上述栅极电极之间，上述第1GaN类半导体层与上述栅极电极之间的至少一部分栅极绝缘膜接触于上述第1GaN类半导体层和上述第2GaN类半导体层的某一方，上述栅极绝缘膜具有第1栅极绝缘膜端部，上述第1栅极绝缘膜端部设置在上述第2GaN类半导体层上的上述栅极电极与上述漏极电极之间；
p型的第3GaN类半导体层，设置在上述栅极绝缘膜与上述第2GaN类半导体层之间；
第1绝缘膜，设置在上述第3GaN类半导体层的与上述第2GaN类半导体层相反侧；以及
第1场板电极，设置在上述第1绝缘膜的与上述第3GaN类半导体层相反侧，
上述第3GaN类半导体层位于上述第1场板电极的上述漏极电极侧的端部与上述第2GaN类半导体层之间，
上述栅极电极与上述第1GaN类半导体层之间的上述第2GaN类半导体层的膜厚，小于上述源极电极与上述第1GaN类半导体层之间的上述第2GaN类半导体层的膜厚，
上述第3GaN类半导体层的受主的面密度小于在上述第1GaN类半导体层与上述第2GaN类半导体层的界面处生成的2维电子气的面密度。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6171435B2 (ja) * 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP6220161B2 (ja) 2013-06-03 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9761438B1 (en) * 2014-05-08 2017-09-12 Hrl Laboratories, Llc Method for manufacturing a semiconductor structure having a passivated III-nitride layer
JP6332021B2 (ja) * 2014-12-26 2018-05-30 株式会社デンソー 半導体装置
JP6401053B2 (ja) 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6462393B2 (ja) * 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN106601792A (zh) * 2015-10-15 2017-04-26 北京大学 一种氮化镓高电子迁移率晶体管及其制备方法
TWI670851B (zh) * 2015-10-28 2019-09-01 晶元光電股份有限公司 半導體功率元件
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
CN107230716A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管的制备方法
US20180076310A1 (en) * 2016-08-23 2018-03-15 David Sheridan Asymmetrical blocking bidirectional gallium nitride switch
JP7154015B2 (ja) * 2017-03-03 2022-10-17 パワー・インテグレーションズ・インコーポレーテッド 電荷分配構造物を含むスイッチングデバイス
CN107316890A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107393963B (zh) * 2017-06-23 2020-09-25 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107331697A (zh) * 2017-06-23 2017-11-07 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107248524B (zh) * 2017-06-23 2020-08-21 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107248525B (zh) * 2017-06-23 2020-08-21 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316891A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316893A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316894B (zh) * 2017-06-23 2020-06-05 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107331696A (zh) * 2017-06-23 2017-11-07 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316892B (zh) * 2017-06-23 2020-08-21 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107275385B (zh) * 2017-06-23 2020-08-21 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN111969048B (zh) * 2017-06-23 2023-05-02 深圳市晶相技术有限公司 氮化镓半导体功率器件及其制备方法
CN107293577B (zh) * 2017-06-23 2020-08-21 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316895A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107275384B (zh) * 2017-06-23 2020-09-25 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107393962A (zh) * 2017-06-23 2017-11-24 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107248526B (zh) * 2017-06-23 2020-10-16 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107275386A (zh) * 2017-06-23 2017-10-20 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
TWI635611B (zh) * 2017-09-25 2018-09-11 新唐科技股份有限公司 高壓半導體元件
CN107644915B (zh) * 2017-09-28 2019-09-13 英诺赛科(苏州)半导体有限公司 具有局部p型帽层的晶体管器件
JP7021034B2 (ja) 2018-09-18 2022-02-16 株式会社東芝 半導体装置
US11316038B2 (en) 2018-11-20 2022-04-26 Stmicroelectronics S.R.L. HEMT transistor with adjusted gate-source distance, and manufacturing method thereof
US10818787B1 (en) 2019-04-18 2020-10-27 Semiconductor Components Industries, Llc Electronic device including a high electron mobility transistor including a gate electrode and a dielectric film
JP7448314B2 (ja) * 2019-04-19 2024-03-12 株式会社東芝 半導体装置
JP7368107B2 (ja) 2019-05-22 2023-10-24 株式会社東芝 半導体装置
US11038048B2 (en) 2019-10-01 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gallium nitride-on-silicon devices
US10930745B1 (en) * 2019-11-27 2021-02-23 Vanguard International Semiconductor Corporation Semiconductor structure
US11855198B2 (en) * 2020-04-09 2023-12-26 Qualcomm Incorporated Multi-gate high electron mobility transistors (HEMTs) employing tuned recess depth gates for improved device linearity
JP7450446B2 (ja) 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
JP7307856B2 (ja) 2020-05-13 2023-07-12 ヌヴォトンテクノロジージャパン株式会社 電力増幅用半導体装置
FR3110770B1 (fr) * 2020-05-19 2022-04-29 Commissariat Energie Atomique Composant électronique à hétérojonction comprenant une plaque de champ et une région flottante dopée p
JP7470008B2 (ja) * 2020-10-19 2024-04-17 株式会社東芝 半導体装置
JP7437346B2 (ja) 2021-04-15 2024-02-22 株式会社東芝 半導体装置及びその製造方法
CN113257896B (zh) * 2021-05-11 2024-06-18 华南师范大学 多场板射频hemt器件及其制备方法
CN115458580A (zh) * 2021-06-08 2022-12-09 株式会社东芝 半导体装置
CN113517335B (zh) * 2021-06-13 2023-07-25 华南师范大学 一种可调节的复合凹槽栅e-hemt器件及制备方法
CN115621310A (zh) 2021-07-16 2023-01-17 联华电子股份有限公司 半导体装置以及其制作方法
JP7705811B2 (ja) * 2021-08-27 2025-07-10 株式会社東芝 半導体装置
CN117836951A (zh) * 2021-09-07 2024-04-05 株式会社日本显示器 晶体管
CN115810663A (zh) 2021-09-14 2023-03-17 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN113871480A (zh) * 2021-09-29 2021-12-31 西安电子科技大学 常关型沟道调制器件及其制作方法
CN117423725A (zh) * 2023-12-01 2024-01-19 江苏希尔半导体有限公司 一种高压横向GaN高电子迁移率晶体管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137681A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 具有位于源极和漏极之间的岛状件的电路结构
JP2013191637A (ja) * 2012-03-12 2013-09-26 Advanced Power Device Research Association 窒化物系化合物半導体素子

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004068590A1 (en) 2003-01-29 2004-08-12 Kabushiki Kaisha Toshiba Power semiconductor device
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
US7126166B2 (en) * 2004-03-11 2006-10-24 Semiconductor Components Industries, L.L.C. High voltage lateral FET structure with improved on resistance performance
JP4944402B2 (ja) 2005-07-13 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
JP4761319B2 (ja) * 2008-02-19 2011-08-31 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JP5144326B2 (ja) 2008-03-21 2013-02-13 古河電気工業株式会社 電界効果トランジスタ
JP2009246205A (ja) 2008-03-31 2009-10-22 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP5323527B2 (ja) * 2009-02-18 2013-10-23 古河電気工業株式会社 ＧａＮ系電界効果トランジスタの製造方法
JP5530682B2 (ja) * 2009-09-03 2014-06-25 パナソニック株式会社 窒化物半導体装置
JP2012109348A (ja) * 2010-11-16 2012-06-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
KR20120120825A (ko) 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
TWI587512B (zh) * 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
JP5979836B2 (ja) 2011-09-09 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2013093482A (ja) 2011-10-27 2013-05-16 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2013149851A (ja) 2012-01-20 2013-08-01 Sharp Corp 窒化物半導体装置
JP6013948B2 (ja) * 2013-03-13 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137681A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 具有位于源极和漏极之间的岛状件的电路结构
JP2013191637A (ja) * 2012-03-12 2013-09-26 Advanced Power Device Research Association 窒化物系化合物半導体素子

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