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TWI587512B - Field effect transistor and semiconductor device - Google Patents

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TWI587512B
TWI587512B TW105116753A TW105116753A TWI587512B TW I587512 B TWI587512 B TW I587512B TW 105116753 A TW105116753 A TW 105116753A TW 105116753 A TW105116753 A TW 105116753A TW I587512 B TWI587512 B TW I587512B
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TW
Taiwan
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layer
lower barrier
semiconductor device
barrier layer
disposed
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Application number
TW105116753A
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English (en)
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TW201631767A (zh
Inventor
Yasuhiro Okamoto
Yuji Ando
Tatsuo Nakayama
Takashi Inoue
Kazuki Ota
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201631767A publication Critical patent/TW201631767A/zh
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Description

場效電晶體及半導體裝置
本發明係關於一種半導體裝置，尤其係關於一種包含III族氮化物半導體作為主要原料之半導體裝置。
<相關技術1>
以下，對包含III族氮化物半導體作為主要原料之半導體裝置之相關技術進行說明。圖11係模式性地表示利用有相關技術1之III族氮化物半導體之常關(normally off)型場效電晶體(Field Effect Transistor)之構造之剖面之圖。此種場效電晶體係例如記載於專利文獻1中。於專利文獻1中揭示有常關型、動作時之接通電阻非常小、且可進行大電流動作之HEMT(High Electrol Mobility Transistor，高電子遷移率電晶體)構造之GaN系場效電晶體(FET)。再者，圖11係基於專利文獻1之第1圖等而此次重新改寫者。若參照圖11，則相關技術1之場效電晶體例如具有下述構成。
基板110為作為(0001)面即C面基板之藍寶石基板，緩衝層111為GaN或AlGaN，通道層113為GaN，電子供給層114為AlGaN。
於半導體之最上層即電子供給層114上相隔配置有源極電極121與汲極電極122，而獲得歐姆性接觸。
源極電極121與汲極電極122之間之半導體表面由作為保護膜131 之SiN覆蓋，且於保護膜131之一部分具有開口部，於該開口部之正下方之半導體部具有槽狀之凹槽141。
以覆蓋凹槽141之側面及底面之方式具有由例如Al2O3形成之閘極絕緣膜132，且於其上具有閘極電極123。
於通道層113與電子供給層114之異質接合界面上之通道層113中產生二維電子氣(2DEG：2 dimensional electron gas)。然而，於形成閘極絕緣膜132來代替電子供給層114而不存在電子供給層114之通道層之部位(凹槽141)不產生二維電子氣。即，二維電子氣151成為於閘極絕緣膜132之形成部位斷絕其二維方向之擴展之狀態。因此，於閘極開放時，在通道層113內流通之汲極電流(drain to source current)受到抑制。若對閘極電極123施加特定之偏壓電壓，則於閘極絕緣膜132正下方之通道層113之部位形成電子聚集層(depletion layer，耗盡層)，於閘極電壓施加前已斷絕之二維電子氣經由反轉分佈層而連絡，從而表示場效電晶體之動作(FET動作)(常關型FET)。
圖12係圖11所示之半導體裝置之平衡狀態下之閘極下之能帶(energy band)圖。若對閘極電極施加正電壓，則半導體之費米能階(Fermi level)變為較傳導帶靠上之狀態，且電子積存於絕緣膜與半導體之界面。將實現該狀態之閘極電壓稱作「閾值電壓」，為場效電晶體之重要指標之一。
尤其是於將常關型電晶體用作電力控制用之開關元件之情形時，為確保考慮到雜訊抗擾性(noise immunity)之安全性，而要求+3V以上之閾值。
[先前技術文獻] [專利文獻]
[專利文獻1]國際公開第2003/071607號(WO2003/071607)公報
[專利文獻2]國際公開第2009/081584號(WO2009/081584)公報
[非專利文獻]
[非專利文獻1]物理學雜誌(Journal of Physics)，第14卷，第3399-3434頁，2002年
以下，給出相關技術之分析。
根據參照圖11及圖12所說明之相關技術1之場效電晶體之動作亦可理解：該閾值電壓與平衡狀態下之絕緣膜-半導體界面之傳導帶與費米能階之差(圖12中以△VMS表示之量)具有密切關係。
於相關技術1之場效電晶體中，該△VMS係由閘極電極(閘極金屬)之功函數ΦM與半導體之電子親和力χS之差量決定(即，△VMS=ΦM-χS)。
換言之，於參照圖11等而說明之相關技術1之構造之場效電晶體中，藉由變更器件構造參數而設計閾值之餘地極小。
例如雖可藉由選擇閘極電極材料而改變閾值，但其範圍至多為1V左右。又，為設計場效電晶體之閾值電壓而改變電極材料，於製造半導體裝置上並不現實。
圖13係計算於相關技術1之構造之場效電晶體中改變閘極絕緣膜之厚度時之閘極電壓(橫軸：V)與聚集於絕緣膜-半導體界面之二維電子濃度(電子濃度×厚度)(縱軸：Ns(cm-2))之關係所得之結果(根據本申請案發明者等人之分析結果)。
根據圖13之結果，表示即便於5nm、10nm、15nm之範圍內改變閘極絕緣膜(例如圖11之132)之厚度，電子濃度亦以相同值之閘極電壓開始增加，且閾值電壓完全不變。又，計算出之閾值電壓為1V左右，與應用上所要求之+3V存在差距。
即，於相關技術1之場效電晶體中，存在如下問題：除無法實現 足夠高之閾值電壓以外，亦幾乎無閾值設計之餘地。
<相關技術2：閾值設計範圍之擴大技術>
作為相關技術2，例如於專利文獻2中記載有擴大閾值設計範圍之場效電晶體。圖14係改寫專利文獻2之圖1等之圖(再者，詳細情況參照專利文獻2之記載)。若參照圖14，則該場效電晶體例如具有下述構造。
基板110為(0001)面之碳化矽(SiC)，緩衝層111為AlGaN，下部障壁層112為經晶格鬆弛之AlxGa1-xN(0≦x≦1)，通道層113為帶隙(bandgap)小於下部障壁層112且具有壓縮應變之InyGa1-yN(0≦y≦1)。
於半導體之最上層即GaN通道層113上相隔配置有源極電極121與汲極電極122，而獲得歐姆性接觸。源極電極121與汲極電極122之間之半導體表面由閘極絕緣膜132覆蓋，且於其上配設有閘極電極123。閘極絕緣膜132為多晶或非晶，於專利文獻2之實施形態中使用氮化矽(Si3N4)。
為於GaN通道層113產生壓縮應變而產生壓電極化，且於與下部障壁層112之界面產生二維電子層151。
緩衝層111為不摻雜傾斜組成AlGaN層，且緩衝層111之Al組成隨著自基板110朝向下部障壁層112側例如自1逐漸減少至0.1。於該情形時，於下部障壁層112AlxGa1-xN中Al組成x=0.1，且添加有N型雜質(例如矽Si)。緩衝層111具有藉由位錯(產生於界面等之錯配位錯(misfit dislocation))之產生而開放因晶格失配等而引起之應變能量之聚集之作用，且使緩衝層之最表面之晶格常數與AlGaN下部障壁層112之晶格常數一致(晶格匹配)。AlGaN緩衝層111係用以將AlGaN下部障壁層112設為經晶格鬆弛之狀態(無應變)之緩衝層。AlGaN緩衝層 111之厚度係為減輕位錯之影響而設為例如0.1μm以上、10μm以下。AlGaN下部障壁層112因與緩衝層111之最表面進行晶格匹配，故無應變，即晶格鬆弛。於專利文獻2之實施例中，通道層113為不摻雜GaN層，且薄於位錯產生之臨界膜厚而成為應變晶格層。
於圖14所示之相關技術2之場效電晶體中，藉由控制摻雜於AlGaN下部障壁層112中之n型雜質濃度，而使二維電子層151產生變化，且可於較廣之範圍內設計閾值。
然而，於相關技術2中，將具有壓縮應變之層用作通道層113。因此，於使自發性極化相抵之方向上產生壓電極化，對由逆壓電效果(若施加電壓則產生機械應變)導致產生有晶格缺陷之情形時之汲極電流特性之影響較大。因此，於長期可靠性之方面有進一步改善之餘地。
為解決上述問題中之至少1個，本發明大致設為以下構成(但是，並不限定於以下構成)。
根據本發明，提供一種場效電晶體，其包括基板及設置於上述基板上之半導體層，上述半導體層包括：下部障壁層，其設置於上述基板上，使Ga面成長，且具有經晶格鬆弛之組成In1-zAlzN(0≦z≦1)；及通道層，其設置於上述下部障壁層上，與上述下部障壁層進行晶格匹配，且具有組成AlxGa1-xN(0≦x≦1)或InyGa1-yN(0≦y≦1)；且於上述半導體層之上部相互隔開地配設有歐姆接觸之源極電極與汲極電極，於上述源極電極與上述汲極電極之間之區域，隔著閘極絕緣膜而配置有閘極電極。
根據本發明，可藉由改變閘極絕緣膜之厚度而控制場效電晶體之閾值電壓，且大大有助於場效電晶體之高閾值化或擴大閾值電壓之 設計範圍。又，根據本發明，由於通道層與下部障壁層進行晶格匹配，故可不內包應變而實現較高之可靠性。對於本領域技術人員而言，根據不具有限定本發明之意義之較佳之形態或實施形態之記載、進而圖式等可明白本發明之上述以外之作用、效果。
10‧‧‧基板
11‧‧‧緩衝層
12‧‧‧下部障壁層
13‧‧‧通道層
14‧‧‧電子供給層
21‧‧‧源極電極
22‧‧‧汲極電極
23‧‧‧閘極電極
31‧‧‧保護膜
32‧‧‧閘極絕緣膜
41‧‧‧凹槽
51‧‧‧二維電子層(二維電子氣)
52‧‧‧n型區域
110‧‧‧基板
111‧‧‧緩衝層
112‧‧‧下部障壁層
113‧‧‧通道層
114‧‧‧電子供給層
121‧‧‧源極電極
122‧‧‧汲極電極
123‧‧‧閘極電極
131‧‧‧保護膜
132‧‧‧閘極絕緣膜
141‧‧‧凹槽
151‧‧‧二維電子層(二維電子氣)
d1‧‧‧閘極絕緣膜32之厚度
d2‧‧‧閘極絕緣膜32之厚度
σ‧‧‧電荷密度
ΦM‧‧‧閘極電極(閘極金屬)之功函數
χS‧‧‧半導體之電子親和力
△VMS‧‧‧平衡狀態下之絕緣膜-半導體界面之傳導帶與費米能階之差
圖1係模式性地表示第一實施形態之場效電晶體之剖面構成之圖。
圖2(a)、(b)係模式性地表示第一實施形態之場效電晶體之能帶之圖。
圖3係表示第一實施形態之場效電晶體之閘極電壓與所聚集之電荷密度之關係之圖。
圖4係表示AlGaN之Al組成與所聚集之電荷密度之關係之圖。
圖5係表示AlGaN與InAlN之進行晶格匹配之組成之關係之圖。
圖6係表示閘極絕緣膜之膜厚與閾值電壓之關係之圖。
圖7係表示InGaN之In組成與所聚集之電荷密度之關係之圖。
圖8係表示InGaN與InAlN之進行晶格匹配之組成之關係之圖。
圖9係表示閘極絕緣膜與閾值電壓之關係之圖。
圖10係模式性地表示第二實施形態之場效電晶體之剖面構成之圖。
圖11係模式性地表示相關技術1之場效電晶體之剖面構成之圖。
圖12係表示相關技術1之場效電晶體之能帶之圖。
圖13係表示相關技術1之場效電晶體之閘極電壓與所聚集之電荷密度之關係之圖。
圖14係模式性地表示相關技術2之場效電晶體之剖面構成之圖。
對用以實施本發明之較佳之形態進行說明。根據數個較佳之形 態，提供閾值電壓之設計性優異之常關型III族氮化物系場效電晶體。例如，根據數個較佳之形態，場效電晶體包含基板(10)及設置於上述基板(10)上之半導體層，上述半導體層包含：緩衝層(11)，其設置於上述基板(10)上，且含有經Ga面成長之GaN或AlGaN；下部障壁層(12)，其具有經晶格鬆弛之組成In1-zAlzN(0≦z≦1)；以及通道層(13)，其設置於上述下部障壁層(12)上，與上述下部障壁層(12)進行晶格匹配，且具有組成AlxGa1-xN(0≦x≦1)或InyGa1-yN(0≦y≦1)；且於上述半導體層之上部相互隔開地配設有歐姆接觸之源極電極(21)與汲極電極(22)，於上述源極電極(21)與上述汲極電極(22)之間之區域，隔著閘極絕緣膜(32)而配置有閘極電極(23)。
於較佳之態樣中，場效電晶體係由極化效果引起於下部障壁層In1-zAlzN與通道層AlxGa1-xN或lnyGa1-yN之界面產生負的界面電荷。藉此，於平衡狀態下在閘極絕緣膜中產生負電場E(電場E於閘極絕緣膜之大致法線方向上自通道層朝向閘極電極)。若將閘極絕緣膜之厚度設為d，則於將閘極絕緣膜夾在中間之導體(電極)間產生電壓V=E×d。藉由改變閘極絕緣膜之厚度d而使V=E×d之值產生變化。因此，可控制場效電晶體之閾值電壓。例如，藉由將相關技術1之閾值電壓(Vth0：於圖13之例中為約1V左右)進而加上電壓V=E×d所得之值之正電壓或其以上之電壓(Vth0+E×d)施加至閘極電極，而生成二維電子氣，從而汲極電流開始流通。由此，大大有助於場效電晶體之高閾值化、擴大閾值電壓之設計範圍。
於較佳之態樣中，場效電晶體之上述通道層之組成為AlxGa1-xN(0≦x≦1)，上述下部障壁層In1-zAlzN之組成處於0.76≦z≦1之範圍內。
或者，於較佳之態樣中，上述通道層之組成為InyGa1-yN(0≦y≦1)，上述下部障壁層In1-zAlzN之組成處於0≦z≦0.86之範圍內。
於較佳之態樣中，由於通道層與下部障壁層進行晶格匹配，故 可不內包應變(應力)而實現較高之可靠性。以下，結合實施形態進行更詳細之說明。
<第一實施形態>
圖1係模式性地表示本發明之第一實施形態之場效電晶體之剖面構成之圖。圖1所示之場效電晶體例如具有下述構成。
基板10為作為(0001)面即C面基板之藍寶石基板，緩衝層11為GaN或AlGaN，下部障壁層12為經晶格鬆弛之InAlN，通道層13為與下部障壁層12進行晶格匹配之AlxGa1-xN(0≦x≦1)或InyGa1-yN(0≦y≦1)，電子供給層14為AlGaN。
於半導體之最上層即電子供給層14上相隔配置有源極電極21與汲極電極22，而獲得歐姆性接觸。源極電極21與汲極電極22之間之半導體表面由作為保護膜31之SiN覆蓋，且於保護膜31之一部分具有開口部，於該開口部之正下方之半導體部具有槽狀之凹槽41。以覆蓋凹槽41之側面及底面之方式具有由例如Al2O3形成之閘極絕緣膜32，且於其上具有閘極電極23。
緩衝層11係用以將InAlN下部障壁層12設為經晶格鬆弛之狀態(無應變)之緩衝層。InAlN下部障壁層12因與緩衝層11之最表面進行晶格匹配，故無應變，即晶格鬆弛。
圖2(a)係圖1之場效電晶體之平衡狀態下之閘極下之能帶圖。由於在InAlN下部障壁層12、GaN通道層13之界面產生負的表面電荷，故於GaN通道層13及Al2O3閘極絕緣膜32中產生負電場。
因此，與於閘極絕緣膜中不產生電場之相關技術1(圖12)相比，可使△VMS增大，從而可實現高閾值。
又，如圖2(b)所示，藉由改變閘極絕緣膜(Al2O3)32之厚度d，而 可改變△VMS(圖2(a)：閘極絕緣膜(Al2O3)32之厚度d1、△VMS1，圖2(b)：閘極絕緣膜(Al2O3)32之厚度d2、△VMS2)。因此，可藉由變更器件構造參數(閘極絕緣膜之膜厚)而設計閾值電壓。
圖3係計算於圖1之場效電晶體中改變閘極絕緣膜之厚度d時之閘極電壓與聚集於絕緣膜-半導體界面之電子濃度(二維電荷密度：電子濃度×厚度，單位cm-2)之關係所得之結果。於相關技術1之構造中，如圖13所示，閾值為1V左右，相對於此，於本實施形態之構造中，可實現+4V以上之充分之高閾值化。藉由將閘極絕緣膜之厚度變為5nm、10nm、15nm而使閾值大幅度地變為4V、6V、8V，從而使設計範圍擴大。
以上，作為通道層13，表示了GaN之例，但只要可於與下部障壁層12之界面產生負電荷，則亦可設為AlGaN或InGaN作為通道層13。
又，於本實施形態中，為確保高可靠性，較佳為設為下部障壁層12與通道層13進行晶格匹配之系統，但允許組成比有0.05左右之波動。
於圖1之場效電晶體中，表面電荷及閾值係以如下方式進行設計。
根據非專利文獻1，InAlN、InGaN、AlGaN之晶格常數a及自發極化PSP分別表示如下。自發極化之單位為C(Coulomb)m-2。
a(AlxGa1-xN)=3.1986-0.0891x．．．．(1)
a(InyGa1-yN)=3.1986+0.3862y．．．．(2)
a(In1-zAlzN)=3.5848-0.4753z．．．．(3)
PSP(AlxGa1-xN)=-0.090x-0.031(1-x)+0.021x(1-x)Cm-2．．．．(4)
PSP(InyGa1-yN)=-0.042y-0.034(1-y)+0.037y(1-y)Cm-2．．．．(5)
PSP(In1-zAlzN)=-0.090z-0.042(1-z)+0.070z(1-z)Cm-2．．．．(6)
又，於相對於緩衝層11產生應變ε時，AlN之壓電極化係如下式 (7)、(8)般表示，GaN、InN之壓電極化係如下式(9)、(10)般表示。
PPZ(AlN)=-1.808ε+5.624ε2Cm-2對於ε<0．．．．(7)
PPZ(AlN)=-1.808ε-7.888ε2Cm-2對於ε>0．．．．(8)
PPZ(GaN)=-0.918ε+9.541ε2Cm-2．．．．(9)
PPZ(InN)=-1.373ε+7.559ε2Cm-2．．．．(10)
上式(7)~(10)中，若將緩衝層11之晶格常數設為abuffer，將下部障壁層12之晶格常數設為aes，則應變ε由式(11)給出。
ε=(abuffer-aes)/aes．．．．(11)
相對於緩衝層11之應變為ε之AlxGa1-xN、InyGa1-yN之壓電極化分別表示為下式(12)、(13)。
PPZ(AlxGa1-xN)=xPPZ(AlN)+(1-x)PPZ(GaN)．．．(12)
PPZ(InyGa1-yN)=yPPZ(InN)+(1-y)PPZ(GaN)．．．(13)
因此，根據式(7)、(8)、(9)、(10)，PPZ(AlxGa1-xN)=x(-1.808ε+5.624ε2)+(1-x)(-0.918ε+9.541ε2)對於ε<0．．．(14)
PPZ(AlxGa1-xN)=x(-1.808ε-7.888ε2) +(1-x)(-0.918ε+9.541ε2)對於ε>0．．．(15)
PPZ(InyGa1-yN)=y(-1.373ε+7.559ε2) +(1-y)(-0.918ε+9.541ε2)．．．(16)
又，於該系統中，自發極化PSP於通道層13為AlxG1-xN，下部障壁層12為In1-zAlzN之情形時，根據式(4)、(6)，由下式(17)給出。即，AlxGa1-xN通道層與In1-zAlzN下部障壁層之界面上之自發極化PSP係成為自AlxGa1-xN通道層之自發極化PSP(AlxGa1-xN)中減去In1-zAlzN下部障壁層之自發極化PSP(In1-zAlzN)所得之下式(17)。
PSP(AlxGa1-xN/In1-zAlzN)=PSP(AlxGa1-xN)-PSP(In1-zAlzN)={-0.090x-0.031(1-x)+0.021x(1-x)} -{-0.090z-0.042(1-z)+0.070z(1-z)}．．．(17)
產生於AlxGa1-xN通道層13與In1-zAlzN下部障壁層12之界面之電荷密度σ係由下式(18)給出。
σ(AlxGa1-xN/In1-zAlzN)=PSP(AlxGa1-xN/In1-zAlzN)+PPZ(AlxGa1-xN)．．．(18)
圖4表示使用與下部障壁層進行晶格匹配之AlxGa1-xN通道層之情形時之AlxGa1-xN之Al組成x(橫軸)和AlxGa1-xN通道層與In1-zAlzN下部障壁層之界面之電荷密度(表面密度)(縱軸)之關係。再者，圖4之縱軸(單位：cm-2)係以電荷密度(表面密度)σ除以q(基本電荷：1.602×10-19C)所得之值σ/q之絕對值。於AlxGa1-xN通道層13與In1-zAlzN下部障壁層12之界面，使基本電荷q乘以圖4之電荷密度(表面密度)，從而於單位面積產生符號為負之電荷。
再者，圖3所示之計算結果相當於式(18)中x=0之情形(產生於GaN通道層13與In1-zAlzN下部障壁層12之界面之電荷密度)。
進行晶格匹配之組成之組合可由(1)、(3)式決定。圖5係表示進行晶格匹配之AlxGa1-xN之Al組成x(橫軸)與In1-zAlzN之Al組成z(縱軸)之關係之圖。根據圖5，與AlxGa1-xN進行晶格匹配之z為0.81≦z≦1之範圍，但考慮到晶體成長時之波動，只要為0.76≦z≦1之範圍則可期待同等之效果。
當於AlxGa1-xN通道層13與In1-zAlzN下部障壁層12之界面存在電荷密度由(18)式表示之表面電荷(負電荷)之情形時，於平衡狀態下施加至閘極絕緣膜32之電場Eins係由下式(19)給出。
Eins(AlxGa1-xN/In1-zAlzN)=σ(AlxGa1-xN/In1-zAlzN)/(εrε0)．．．(19)
此處，εr：閘極絕緣膜之比介電係數，ε0：真空之介電係數。
式(19)之Eins(AlxGa1-xN/In1-zAlzN)表示藉由AlxGa1-xN通道層與In1-zAlzN下部障壁層間之界面之電荷(負電荷)σ(AlxGa1-xN/In1-zAlzN)而施加至閘極絕緣膜32之法線方向之電場之強度。式(19)中，於將閘極絕緣膜32設為比介電係數εr之介電質，將於中間夾持閘極絕緣膜32之通道層13側與閘極電極23視為作為平行板電極(面積S：距離dins)之平行板電容器，且將平板電極之電荷設為+Q、-Q時，平行板電極間之電場Eins(自+Q朝向-Q電極側)係Eins×S=Q/(εrε0)
成立，且由於Q/S=σ，故而Eins=σ/(εrε0)。
若將於平衡狀態下對閘極絕緣膜不施加電場之構造、即如作為相關技術1(圖11、圖12)所示之構造中之閾值設為Vth0，則施加有以式(19)表示之電場Eins之情形時之閾值Vth係使用式(10)之Eins表示為下式(20)。
Vth(AlxGa1-xN/In1-zAlzN)=Eins(AlxGa1-xN/In1-zAlzN)×dins+Vth0．．．(20)
此處，dins為閘極絕緣膜之厚度。
式(20)之Vth(AlxGa1-xN/In1-zAlzN)表示藉由AlxGa1-xN通道層與In1-zAlzN下部障壁層間之界面之電荷σ(AlxGa1-xN/In1-zAlzN)，而對閘極絕緣膜32施加電場Eins(AlxGa1-xN/In1-zAlzN)時之閾值電壓。
再者，式(20)中之Eins×dins與平行板電容器模組(距離dins、電場Eins)中之電極間之電位差V=Eins×dins相對應，且於圖1之情形時，與閘極絕緣膜32之通道層13側之電位較閘極電極23側之電位低V=Eins×dins相對應。
圖6係表示AlxGa1-xN/In1-zAlzN晶格匹配系統中之閘極絕緣膜與閾值電壓之關係之圖。橫軸為閘極絕緣膜之膜厚(nm)，縱軸為閾值電 壓。關於AlxGa1-xN之Al組成x、In1-zAlzN之Al組成z，表示有(x、z)=(0、0.81)、(0.4、0.89)、(0.8、0.96)之結果。於任一實例中，閾值電壓均與閘極絕緣膜之膜厚(nm)之增大大致成比例地增大，從而確認式(20)。
其次，以通道層為InyGa1-yN之情形時之自發極化為起源之界面電荷係根據式(5)、(6)而由下式(21)給出。
PSP(InyGa1-yN/In1-zAlzN)=PSP(InyGa1-yN)-PSP(In1-zAlzN)={-0.042y-0.034(1-y)+0.037y(1-y)}-{-0.090z-0.042(1-z)+0.070z(1-z)}．．．(21)
因此，產生於InyGa1-yN通道層13與In1-zAlzN下部障壁層12界面之電荷密度σ係由下式(22)給出。
σ(InyGa1-yN/In1-zAlzN)=PSP(InyGa1-yN/In1-zAlzN)+PPZ(InyGa1-yN)．．．(22)
圖7係表示使用於圖1中進行晶格匹配之InyGa1-yN通道層13之情形時之InGaN組成與電荷密度σ之關係之圖。於圖7中，橫軸為In組成比y，縱軸為電荷密度(電荷表面密度)(cm-2)，且為以(22)式之電荷密度σ除以q(基本電荷：1.602×10-19C)所得之值σ/q之絕對值。
與In1-zAlzN下部障壁層進行晶格匹配之InyGa1-yN通道層13之組成之組合可由(2)、(3)式決定。圖8係表示進行晶格匹配之InyGa1-yN之y與In1-zAlzN之z之關係之圖。圖8之橫軸為InyGa1-yN與In組成比y，縱軸為AlzIn1-zN之Al組成比z。與Al之InyGa1-yN進行晶格匹配之z為0≦z≦0.81之範圍，但考慮晶體成長時之波動，只要為0≦z≦0.86之範圍，則可期待同等之效果。
於平衡狀態下施加至閘極絕緣膜32之電場Eins係與式(19)同樣地，由下式(23)給出。
Eins(InyGa1-yN/In1-zAlzN)=σ(InyGa1-yN/In1-zAlzN)/(εrε0)．．．(23)
閾值電壓係與式(20)同樣地，由下式(24)給出。
Vth(InyGa1-yN/In1-zAlzN)=Eins(InyGa1-yN/In1-zAlzN)dins+Vth0．．．(24)
此處，Vth0係於平衡狀態下對閘極絕緣膜不施加電場之構造、即如作為相關技術1所示之構造中之閾值。
圖9係表示InyGa1-yN/In1-zAlzN晶格匹配系統(將通道層設為InyGa1-yN)中之閘極絕緣膜32之厚度(橫軸)與閾值電壓(縱軸)之關係之圖。橫軸為閘極絕緣膜之膜厚(nm)，縱軸為閾值電壓(V)。關於InyGa1-yN之In組成y、In1-zAlzN之Al組成z，表示有(y、z)=(0、0.81)、(0.4、0.48)、(0.8、0.15)之結果。於任一實例中，閾值電壓均與閘極絕緣膜之膜厚(nm)之增大大致成比例地增大，從而確認式(24)。
以上，基於非專利文獻1所揭示之見解，對半導體材料之組成設計進行了敍述，於藉由今後之研究而更高精度地獲得上述關係式之情形時，可基於新的見解進行設計。
又，於本實施形態中，為確保高可靠性，較理想的是設為使下部障壁層與通道層進行晶格匹配之系統，即便因晶體成長時之不確實性而導致組成比具有例如0.05左右之波動，亦可獲得大致同等之效果。
上述場效電晶體係以如下方式形成。
於(0001)面藍寶石基板10上，藉由例如有機金屬化學氣相沈積(Metalorganic Chemical Vapor Deposition，略記作「MOCVD」)法，而依序積層緩衝層11(膜厚：1μm)、包含經晶格鬆弛之InAlN之下部障壁層12(膜厚：1μm)、包含GaN之通道層13(100nm)及包含AlGaN之電子供給層14(膜厚：30nm)。
下部障壁層12(InAlN)設為與上層之通道層13之GaN進行晶格匹配之組成。於電子供給層14與通道層13之界面產生二維電子層51。
繼而，藉由利用蝕刻去除磊晶層之一部分直至下部障壁層12露出為止，而形成元件間分離台面。
於電子供給層14上，蒸鍍例如鈦(Ti)/鋁(Al)等金屬，並於例如650℃時進行退火處理，藉此形成獲得歐姆接觸之源極電極21及汲極電極22。
其次，使用例如電漿加強化學氣相沈積(Plasma-Enhanced Chemical Vapor Deposition，略記作「PECVD」)法，成膜例如膜厚100nm之SiN作為保護膜31。
藉由蝕刻使保護膜31之一部分開口，進而，將保護膜31作為遮罩，進行半導體層之蝕刻，藉此形成凹槽41。凹槽41係設為使通道層13露出之深度。
繼而，藉由原子層沈積(Atomic-Layer Deposition，以下，略記作「ALD」)法使Al2O3成長10nm作為閘極絕緣膜32。
繼而，於形成有凹槽41之區域上蒸鍍例如Ni/Au等金屬而形成閘極電極23。以如此之方式，製作圖1所示之場效電晶體。
於以上之例中，作為基板10例示了藍寶石之例，但亦可使用SiC或Si。
保護膜31除所例示之SiN以外，亦可使用SiO2、SiN與SiO2之積層構造。
作為閘極絕緣膜32，亦可使用SiN或SiO2。
<第二實施形態>
圖10係模式性地表示本發明之第二實施形態之場效電晶體之剖面構成之圖。圖10所示之場效電晶體例如具有下述構成。
基板10為作為(0001)面即C面基板之藍寶石基板，緩衝層11為GaN或AlGaN，下部障壁層12為AlInN， 通道層13為GaN。
於半導體之最上層即通道層13上相隔配置有源極電極21與汲極電極22，而獲得歐姆性接觸。
於源極電極21及汲極電極22之下部具有高濃度之n型區域52，設為降低歐姆性接觸之電阻之構造。
源極電極21與汲極電極22之間之半導體表面具有兼作保護膜之閘極絕緣膜32，於其上具有閘極電極23。
本實施形態中，由於使用閘極絕緣膜作為保護膜，故可形成陷阱密度(trap density)較低之保護膜-半導體界面。
又，由於無需保護膜之加工、半導體之蝕刻等步驟，故具有可簡化製造步驟之優點。
上述中，對使用GaN作為通道層13之例進行了說明，但亦可設為使用第一實施形態中所示之設計方法，且使用AlGaN或InGaN作為通道層之構成。
又，作為基板10，亦可使用SiC或Si。
保護膜31除所例示之SiN以外，亦可使用SiO2、SiN與SiO2之積層構造。
作為閘極絕緣膜32，亦可使用SiN、SiO2。
再者，將上述專利文獻、非專利文獻之各揭示以引用之形式併入本文。可於本發明之所有揭示(包含申請專利範圍)之範圍內，進而基於其基本技術思想進行實施形態之變更、調整。又，可於本發明之申請專利範圍之限度內進行各種揭示要素之多種組合或選擇。即，毋庸置疑本發明包含只要為本領域技術人員則可根據包含申請專利範圍之所有揭示、技術思想而進行之各種變形、修正。
10‧‧‧基板
11‧‧‧緩衝層
12‧‧‧下部障壁層
13‧‧‧通道層
14‧‧‧電子供給層
21‧‧‧源極電極
22‧‧‧汲極電極
23‧‧‧閘極電極
31‧‧‧保護膜
32‧‧‧閘極絕緣膜
41‧‧‧凹槽
51‧‧‧二維電子層

Claims (21)

  1. 一種包含常關型場效電晶體之半導體裝置，其包括：基板；緩衝層，其設置於上述基板上；下部障壁層，其設置於上述緩衝層上且經晶格鬆弛；通道層，其設置於上述下部障壁層上且與下部障壁層晶格匹配；電子供給層，其設置於上述通道層上；源極電極與汲極電極，其設置於上述電子供給層上；及閘極電極，其設置於上述源極電極與上述汲極電極之間；且上述下部障壁層包含組成In1-zAlzN(0≦z≦1)；上述通道層包含組成InyGa1-yN(0≦y≦1)；上述源極電極與上述汲極電極之間之區域設有凹槽；上述凹槽貫通上述電子供給層至一使上述通道層露出之深度；且上述閘極電極設置於覆蓋上述凹槽之底面及內壁面的閘極絕緣膜上。
  2. 如請求項1之半導體裝置，其中上述場效電晶體於上述下部障壁層與上述通道層之間之界面包含負的表面電荷。
  3. 如請求項1之半導體裝置，其中上述通道層包含組成AlxGa1-xN(0≦x≦1)；且上述下部障壁層包含組成In1-zAlzN，其中z為0.76≦z≦1。
  4. 如請求項1之半導體裝置，其中上述通道層包含組成InyGa1-yN(0≦y≦1)；且上述下部障壁層包含組成In1-zAlzN，其中z為0≦z≦0.86。
  5. 如請求項1之半導體裝置，其進而包括緩衝層，該緩衝層設置於上述基板與上述下部障壁層之間。
  6. 如請求項1之半導體裝置，其進而包括保護膜，設置於上述電子供給層上；且於上述源極電極與上述汲極電極之間之區域，上述閘極絕緣膜覆蓋上述保護膜之表面部分。
  7. 如請求項1之半導體裝置，其中上述通道層包括第1及第2高濃度添加雜質區域，分別設置於上述源極電極及上述汲極電極之下。
  8. 一種包含常關型場效電晶體之半導體裝置，其包括：基板；緩衝層，其設置於上述基板上；下部障壁層，其設置於上述緩衝層上且經晶格鬆弛；通道層，其設置於上述下部障壁層上且與下部障壁層晶格匹配；電子供給層，其設置於上述通道層上；源極電極與汲極電極，其設置於上述電子供給層上；及閘極電極，其設置於上述源極電極與上述汲極電極之間；且上述下部障壁層包含組成In1-zAlzN(0≦z≦1)；上述通道層包含組成AlxGa1-xN(0≦x≦1)；上述源極電極與上述汲極電極之間之區域設有凹槽；上述凹槽貫通上述電子供給層至一使上述通道層露出之深度；且上述閘極電極設置於覆蓋上述凹槽之底面及內壁面的閘極絕緣膜上。
  9. 如請求項8之半導體裝置，其中上述場效電晶體於上述下部障壁 層與上述通道層之間之界面包含負的表面電荷。
  10. 如請求項8之半導體裝置，其中上述下部障壁層包含組成In1-zAlzN，其中z為0.76≦z≦1。
  11. 如請求項8之半導體裝置，其中上述下部障壁層包含組成In1-zAlzN，其中z為0≦z≦0.86。
  12. 如請求項8之半導體裝置，其進而包括緩衝層，設置於上述基板與上述下部障壁層之間。
  13. 如請求項8之半導體裝置，其進而包括保護膜，設置於上述電子供給層上；且於上述源極電極與上述汲極電極之間之區域，上述閘極絕緣膜覆蓋上述保護膜之表面部分。
  14. 如請求項8之半導體裝置，其中上述通道層包括第1及第2高濃度添加雜質區域，分別設置於上述源極電極及上述汲極電極之下。
  15. 一種包含常關型場效電晶體之半導體裝置，其包括：基板；緩衝層，其設置於上述基板上；下部障壁層，其設置於上述緩衝層上且經晶格鬆弛；通道層，其設置於上述下部障壁層上且與下部障壁層晶格匹配；電子供給層，其設置於上述通道層上；源極電極與汲極電極，其設置於上述電子供給層上；及閘極電極，其設置於上述源極電極與上述汲極電極之間；且上述下部障壁層包含組成In1-zAlzN(0≦z≦1)；上述通道層包含組成GaN；上述源極電極與上述汲極電極之間之區域設有凹槽； 上述凹槽貫通上述電子供給層至一使上述通道層露出之深度；且上述閘極電極設置於覆蓋上述凹槽之底面及內壁面的閘極絕緣膜上。
  16. 如請求項15之半導體裝置，其中上述場效電晶體於上述下部障壁層與上述通道層之間之界面包含負的表面電荷。
  17. 如請求項15之半導體裝置，其中上述下部障壁層包含組成In1-zAlzN，其中z為0.76≦z≦1。
  18. 如請求項15之半導體裝置，其中上述下部障壁層包含組成In1-zAlzN，其中z為0≦z≦0.86。
  19. 如請求項15之半導體裝置，其進而包括緩衝層，設置於上述基板與上述下部障壁層之間。
  20. 如請求項15之半導體裝置，其進而包括保護膜，設置於上述電子供給層上；且於上述源極電極與上述汲極電極之間之區域，上述閘極絕緣膜覆蓋上述保護膜之表面部分。
  21. 如請求項15之半導體裝置，其中上述通道層包括第1及第2高濃度添加雜質區域，分別設置於上述源極電極及上述汲極電極之下。
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