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JP5487615B2 - 電界効果半導体装置及びその製造方法 - Google Patents

電界効果半導体装置及びその製造方法 Download PDF

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Description

本発明は、高電子移動度トランジスタ即ちＨＥＭＴ( High Electron Mobility Transistor)、２次元電子キャリアガス層を電流通路とするダイオード、メタル・セミコンダクタ電界効果トランジスタ即ちMESFET（Metal Semiconductor Filed Effect Transistor）等の電界効果半導体装置及びその製造方法に関する。
電界効果トランジスタの一種である従来のＨＥＭＴは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープＧａＮ等の窒化物半導体から成る電子走行層と、ｎ型不純物がドープされた又はアンドープのＡｌＧａＮ等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極（ショットキー電極）とを有している。ＡｌＧａＮ等から成る電子供給層のバンドギャップはＧａＮ等から成る電子走行層のバンドギャップよりも大きく、またＡｌＧａＮ等から成る電子供給層の格子定数はＧａＮ等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として機能し、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。
ところで、一般的な構成のＨＥＭＴは、ゲート電極にゲート制御電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン（normally−ｏｎ）特性を有する。ノーマリオン特性のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン特性のＨＥＭＴの使い勝手は良くない。
そこで、ノーマリオフ（normally−ｏｆｆ）特性を有するヘテロ接合電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、
（１）電子供給層にリセス（凹部）を形成し、このリセスで薄くなった電子供給層の上にゲート電極を形成する方法、
（２）特開２００４−２７３４８６号公報（特許文献１）に開示されているように、ゲート電極と電子供給層との間にｐ型窒化物半導体から成るｐ型半導体層を配置する方法、
（３）特開２００６−２２２４１４号公報（特許文献２）に開示されているように、電子供給層（バリア層）にリセスを形成し、リセスの上にチタン酸ストロンチウム等の絶縁膜を介してゲート電極を設ける方法、
（４）ＷＯ２００３／０７１６０７公開公報（特許文献３）に開示されているように、電子供給層の一部を除去して電子走行層の一部を露出させ、電子走行層の上に絶縁膜を介してゲート電極を設ける方法、
が知られている。
上記（１）の方法に従ってリセスによって電子供給層が部分的に薄くなると、電子供給層の薄くなった部分のピエゾ分極及び自発分極に基づく電界が弱くなる。このため、リセスのために弱くなった電子供給層のピエゾ分極及び自発分極に基づく電界が、ゲート電極と電子供給層との間のビルトインポテンシャル（built−in potential）によって打ち消され、電子走行層のゲート電極に対向する部分から２ＤＥＧ層が消失する。この結果、ゲート電極にゲート制御電圧を加えない状態においてドレイン・ソース間がオフ状態になり、ノーマリオフ特性が得られる。しかし、上記（１）の方法に従うＨＥＭＴの閾値は例えば＋１Ｖ以下のように比較的小さく、ノイズによって誤動作し易いという問題点、及びショットキー電極から成るゲート電極にプラスのゲート制御電圧が印加されると、比較的大きいリーク電流が流れるという問題点、リセスの深さのバラツキによって閾値電圧が大きく変化するという問題点、及びゲート電極の下の電子供給層（バリア層）の薄い部分は、ＨＥＭＴをオン状態（導通状態）にするための制御電圧がゲート電極に印加された時においても電子走行層に対して電子を供給する能力が低いため、ゲート電極に対向する電子走行層に電子濃度が十分に高い２DEG層を形成することができず、ドレイン電極とソース電極との間のオン抵抗が比較的高くなるという問題点を有する。
上記（２）の方法に従ってゲート電極の下にｐ型半導体層を配置すると、ｐ型半導体層がゲート電極の直下の電子走行層の電位を持ち上げて２ＤＥＧ層の電子を枯渇させ、ゲート電極の下の２ＤＥＧ層が消失し、ノーマリオフ特性が得られる。しかし、上記（２）の方法は、高い正孔濃度を有するｐ型窒化物半導体から成るｐ型半導体層を容易に得ることが難しいという問題点、高い正孔濃度を有するｐ型半導体層を得ることができない時には、電子供給層を薄く形成するか、又はＡｌＧａＮ又はＡｌＩｎＧａＮ等から成る電子供給層のＡｌの割合を低くすることが要求され、この結果として２ＤＥＧ層の電子濃度が低下し、ソース電極とドレイン電極との間のオン抵抗が高くなるという問題点を有する。
上記（３）の方法に従ってゲート電極の下にリセスを形成し、ここに絶縁膜を配置すると、電子供給層（バリア層）のゲート電極の下の部分が薄いためにノーマリオフ特性が得られる。また、絶縁膜が設けられているので、電子供給層（バリア層）のゲート電極の下の部分が薄くなっているにも拘らず、リーク電流の増大を抑えること、及びＨＥＭＴのトランスコンダクタンスｇmを高くすることができる。しかし、上記（３）の方法においても上記（１）の方法と同様にリセスを形成するので、上記（１）の方法と同様な問題点を有する。更に、上記（３）の方法において、ＨＥＭＴのトランスコンダクタンスｇmを高くするために、絶縁膜を比較的薄く形成すると、絶縁膜に欠陥が起きやすい。絶縁膜に欠陥があると、リーク電流の増加、耐圧低下、素子破壊、及び電流コラプスの増加が起き易くなる。勿論、これらの問題は、絶縁膜を厚く形成すれば、解決する。しかし、絶縁膜を厚く形成すると、トランスコンダクタンスｇmが低くなる。
上記（４）の方法に従って、電子走行層の上に直接に絶縁膜を配置し、この絶縁膜の上にゲート電極を設けると、電子走行層のゲート電極の直下にノーマリ状態で２ＤＧＥ層が形成されないので、ノーマリオフ特性が得られる。しかし、ゲート電極にオン状態にするための電圧が印加された時に、電子走行層のゲート電極の直下にヘテロ接合に基づく２ＤＧＥ層が形成されないので、従来のノーマリオン特性を有するＨＥＭＴに比べてオン抵抗が高いという問題点を有する。
上述のＨＥＭＴと同様な問題は、２ＤＥＧ層を利用したダイオード、及びＨＥＭＴ以外の電界効果半導体装置（例えばMESFET）等においてもある。
特開２００４−２７３４８６号公報 特開２００６−２２２４１４号公報 ＷＯ２００３／０７１６０７公開公報
従って、本発明が解決しようとする課題は、オン抵抗及びゲートリーク電流の小さいノーマリオフ型の電界効果半導体装置が要求されていることであり、本発明の目的は上記要求に応えることができる電界効果半導体装置及びその製造方法を提供することである。
上記課題を解決するための本発明は、
互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で形成された第２の半導体層とを備えている主半導体領域と、
前記主半導体領域の前記一方の主面上に配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極と、
前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極と、
前記第１の主電極と前記第２の主電極との間の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、
前記主半導体領域と前記ゲート電極との間に配置され且つ前記２次元キャリアガス層のキャリアを低減させる導電型を有している金属酸化物半導体膜と
前記金属酸化物半導体膜と前記主半導体領域との間及び前記ゲート電極と前記金属酸化物半導体膜との間の少なくとも一方に配置された絶縁膜と
を備えていることを特徴とする電界効果半導体装置に係わるものである。
なお、請求項２に示すように、前記主半導体領域は、この一方の主面から前記第１の半導体層に到達しない深さの凹部を有し、前記ゲート電極は前記凹部に配置されていることが望ましい。
また、請求項３に示すように、前記凹部と前記第１の半導体層との間に配置された前記第２の半導体層の厚みは、前記金属酸化物半導体膜を設ける前において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができ、且つ前記金属酸化物半導体膜を設けた後において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができないように設定されていることが望ましい。
また、請求項４に示すように、前記主半導体領域の主面に第１及び第２の凹部を有し、前記第１の主電極は前記第１の凹部に配置され、前記第２の主電極は前記第２の凹部に配置されていることが望ましい。
また、請求項５に示すように、前記２次元キャリアガス層は２次元電子ガス層であり、前記金属酸化物半導体膜はｐ型金属酸化物半導体膜であることが望ましい。
また、請求項６に示すように、前記ｐ型金属酸化物半導体膜は、酸化ニッケル、酸化鉄，酸化コバルト、酸化マンガン，及び酸化銅から選択された少なくとも１つから成ることが望ましい。
また、請求項７に示すように、前記ｐ型金属酸化物半導体膜は、金属酸化物に酸素をイオン注入したものであることが望ましい。
また、請求項８に示すように、前記ｐ型金属酸化物半導体膜は、酸素を含む雰囲気中でのスパッタリングで形成された金属酸化物であることが望ましい。
また、請求項９に示すように、前記ｐ型金属酸化物半導体膜は酸化ニッケルから成り、前記ゲート電極はニッケル層と該ニッケル層の上に形成された金層とから成ることが望ましい。
また、請求項１０に示すように、前記ｐ型金属酸化物半導体膜を、互いに異なる材料の複数のｐ型金属酸化物半導体膜の積層体で構成することができる。
また、請求項１１に示すように、前記ｐ型金属酸化物半導体膜を、その厚み方向において徐々に又は段階的に異なる正孔濃度を有するように構成することができる。
また、請求項１２に示すように、前記主半導体領域は、更に、前記第２の半導体層の上に配置され且つ前記第２の半導体層よりも高いキャリア濃度を有している第３の半導体層を有し、前記ゲート電極が配置されている前記凹部は、少なくとも前記第３の半導体層の一部を削除するように形成されていることが望ましい。
また、請求項１３に示すように、前記第１の半導体層は窒化物半導体からなり、前記第２の半導体層はＡｌを含む窒化物半導体から成り、前記第３の半導体層は前記第２の半導体層よりも大きい割合でＡｌを含む窒化物半導体から成ることが望ましい。
また、請求項１４に示すように、前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成されている第４の半導体層を有し、前記ゲート電極が配置されている前記凹部は、少なくとも前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることが望ましい。
また、請求項１３記載の電界効果半導体装置において、請求項１５に示すように、前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低いキャリア濃度を有している第４の半導体層と、前記第４の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成されている第５の半導体層とを有し、前記ゲート電極が配置されている前記凹部は、少なくとも前記第５の半導体層と前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることが望ましい。
また、前記主半導体領域は、更に、前記第１の半導体層と前記第２の半導体層との間に配置され且つ前記第２の半導体層よりも薄く形成され且つ前記第２の半導体層よりも高い割合でＡｌを含む窒化物半導体から成るスペーサー層を有していることが望ましい。
また、請求項１７に示すように、更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第１の主電極との間の少なくとも一部及び前記ゲート電極と前記第２の主電極との間の少なくとも一部上に配置された絶縁保護膜を有していることが望ましい。
また、請求項１８に示すように、更に、ダイオード動作させるために前記ゲート電極を導体によって前記第１の主電極に電気的に接続することができる。
また、請求項１９に示すように、ＭＥＳＦＥＴ又はこれに類似の電界効果半導体装置を、
互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、電流通路を形成するために前記第１の半導体層と前記一方の主面との間に配置され且つ第１の導電型を有している第２の半導体層とを備えた主半導体領域と、
前記主半導体領域の前記一方の主面上に配置され且つ前記第２の半導体層に電気的に結合された第１の主電極と、
前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第２の半導体層に電気的に結合された第２の主電極と、
前記第２の半導体層の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、
前記ゲート電極と前記主半導体領域との間に配置され且つ前記第１の導電型と反対の第２の導電型を有している金属酸化物半導体膜と、
前記金属酸化物半導体膜と前記主半導体領域との間及び前記ゲート電極と前記金属酸化物半導体膜との間の少なくとも一方に配置された絶縁膜と
で構成することができる。
また、請求項１９記載の電界効果半導体装置において、請求項２０に示すように、更に、前記第２の半導体層は凹部を有し、前記ゲート電極は前記凹部に配置されていることが望ましい。
また、請求項１９又は２０記載記載の電界効果半導体装置において、請求項２１に示すように、更に、前記ゲート電極を導体によって前記第１の主電極に電気的に接続することができる。
また、請求項２２に示すように、電界効果半導体装置を製造するために、基板上に第１の半導体層を形成する工程と、前記第１の半導体層上に、前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で第２の半導体層を形成する工程と、前記第２の半導体層の一部上に半導体成長阻止層を形成する工程と、前記第２の半導体層の前記半導体成長阻止層が形成されていない部分の上に第３の半導体層を形成する工程と、前記半導体成長阻止層を除去して凹部を得る工程と、前記凹部に、金属酸化物半導体膜とゲート電極との積層体、絶縁膜と金属酸化物半導体膜とゲート電極との積層体、金属酸化物半導体膜と絶縁膜とゲート電極との積層体、及び絶縁膜と金属酸化物半導体膜と絶縁膜とゲート電極との積層体から選択された１つを形成する工程と、前記主半導体領域の表面における前記凹部から離間した部分上に、前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極を形成する工程と、前記主半導体領域の表面における前記凹部から離間し且つ前記凹部を基準にして前記第１の主電極と反対の部分上に、前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極を形成する工程とを備えていることが望ましい。
また、請求項２３に示すように、電界効果半導体装置を製造するために、基板上に第１の半導体層を形成する工程と、前記第１の半導体層上に、前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で第２の半導体層を形成する工程と、前記第２の半導体層上の互いに離間している第１及び第２の部分と、前記第１及び第２の部分の間であり且つ前記第１及び第２の部分から離間している第３の部分との上に第１、第２及び第３の半導体成長阻止層を形成する工程と、前記第２の半導体層の前記第１、第２及び第３の半導体成長阻止層が形成されていない部分の上に第３の半導体層を形成する工程と、前記第１、第２及び第３の半導体成長阻止層を除去して第１、第２及び第３の凹部を得る工程と、前記第１及び第２の凹部に第１及び第２の主電極を形成する工程と、前記第３の凹部に、金属酸化物半導体膜とゲート電極との積層体、絶縁膜と金属酸化物半導体膜とゲート電極との積層体、金属酸化物半導体膜と絶縁膜とゲート電極との積層体、及び絶縁膜と金属酸化物半導体膜と絶縁膜とゲート電極との積層体から選択された１つを形成する工程とを備えていることが望ましい。
本願各請求項の発明は次の効果を有する。
（１）金属酸化物半導体膜は比較的容易に形成でき且つ化学的に安定している。従って、金属酸化物半導体膜をゲート電極と主半導体領域との間に配置することによって安定性の高いノーマリオフ特性又はノーマリオフに近い特性を有する電界効果半導体装置を得ることができる。
（２）金属酸化物半導体膜のキャリア（例えば正孔）濃度は比較的容易に高められる。従って、キャリア（例えば正孔）濃度が高い金属酸化物半導体膜をゲート電極と主半導体領域との間に配置することによって、良好なノーマリオフ特性有する電界効果半導体装置を得ることができる。
（３）金属酸化物半導体膜と主半導体領域との間、及びゲート電極と金属酸化物半導体膜との間の少なくとも一方に配置された絶縁膜は、ゲートリーク電流を低減させる。従って、ゲートリーク電流の小さい電界効果半導体装置を提供することができる。
次に、図面を参照して本発明の実施形態に係わるヘテロ接合型電界効果半導体装置を説明する。
図１に示す本発明の実施例１に従うヘテロ接合型電界効果半導体装置は、大別して、単結晶シリコン半導体から成る基板１と、この基板１上にバッファ層２を介して配置された半導体素子を構成するための主半導体領域３と、該主半導体領域３の主表面４の第１、第２及び第３の凹部（リセス）５，６，７に配置されたソース電極８、ドレイン電極９及びゲート電極１０と、主半導体領域３の表面４とゲート電極１０との間に順次に配置された絶縁膜１１及びｐ型金属酸化物半導体膜１２と、主半導体領域３の主表面４の第１、第２及び第３の凹部５、６、７を除いた部分の上に配置された絶縁保護膜１３とを有する。このヘテロ接合型電界効果半導体装置の主な特徴は、主半導体領域３の第３の凹部（リセス）７に絶縁膜１１及びｐ型金属酸化物半導体膜１２とゲート電極１０との積層体が配置されていることである。このヘテロ接合型電界効果半導体装置は典型的なＨＥＭＴと異なる絶縁ゲート構造を有するが、典型的なＨＥＭＴと同様な原理で動作するので、ＨＥＭＴ又はＨＥＭＴ型半導体装置と呼ぶこともできる。以下、図１の各部を詳しく説明する。
基板１は、一方の主面１ａとこれに対向する他方の主面１ｂとを有し、且つバッファ層２及び主半導体領域３のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
基板１の一方の主面１ａ上のバッファ層２は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。なお、このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の窒化物半導体又は３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
主半導体領域３は、ＨＥＭＴから成る半導体素子を構成する主要部分であって、バッファ層２を介して基板１の一方の主面１ａ上に形成された、第１の半導体層としての電子走行層３１と、第２の半導体層としての第１の電子供給層３２と、第３の半導体層としての第２の電子供給層３３と、第４の半導体層としてのキャップ層３４との積層体から成る。次に、主半導体領域３の各層３１，３２，３３，３４を詳しく説明する。
電子走行層４は、窒化物半導体から成り、０．３〜１０μｍの厚さに形成されている。この電子走行層４は、この上の電子供給層５とのヘテロ接合面の近傍に電流通路（チャネル）として機能する２次元キャリアガス層としての２次元電子ガス層（２ＤＥＧ層）１４（点線で示す）を得るためのものであって、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮ（窒化ガリウム）から成る。
なお、電子供給層５を、ＧａＮ以外の例えば
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０≦ａ＜１、ｂは０≦ｂ＜１を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。
電子走行層３１の上に形成された第１の電子供給層３２は、電子走行層３１よりも大きいバンドギャップを有し且つ電子走行層３１よりも小さい格子定数を有する窒化物半導体によって好ましくは５〜１０ｎｍ（例えば７ｎｍ）の厚みに形成されている。この実施例の第１の電子供給層３２は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌxＧａ1-xＮから成る。この第１の電子供給層３２のＡｌの割合ｘは、好ましい範囲０．１〜０．４から選択された０．２６である。従って、第１の電子供給層３２は、Ａｌ0.26Ｇａ0.74Ｎから成る。
なお、第１の電子供給層３２はＡｌxＧａ1-xＮ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．１〜０．４である。
また、第１の電子供給層３２を、ＡｌxＧａ1-xＮ及びＡｌxＩｎyＧａ1-x-yＮ以外の別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
また、第１の電子供給層３２にｎ型（第１導電型）の不純物を添加することができる。
第１の電子供給層３２の上に形成された第２の電子供給層３３は、電子走行層３１よりも大きいバンドギャップを有し且つ電子走行層３１よりも小さい格子定数を有する窒化物半導体によって好ましくは３〜２５ｎｍ（例えば１８ｎｍ）の厚みに形成されている。この実施例の第２の電子供給層３３は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌxＧａ1-xＮから成る。この第２の電子供給層３３は、第１の電子供給層３２以上のＡｌの割合ｘを有する。この第２の電子供給層３３のＡｌの割合ｘの好ましい範囲は０．２〜０．５であり、本実施例におけるＡｌの割合ｘは上記範囲内の０．３０である。従って、本実施例の第２の電子供給層３３は、第１の電子供給層３２よりも大きいＡｌの割合を有するアンドープＡｌ0.30Ｇａ0.70Ｎから成る。なお、第２の電子供給層３３のＡｌの割合ｘは、第１の電子供給層３２のＡｌの割合ｘよりも大きいことが望ましいが、第２の電子供給層３３のＡｌの割合ｘと同一であっても良い。また、キャリア濃度（電子濃度）を高めるために第２の電子供給層３３にｎ型（第１導電型）の不純物を添加することができる。
なお、第２の電子供給層３３を、ＡｌxＧａ1-xＮ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．２〜０．５である。
また、第２の電子供給層３３を、ＡｌxＧａ1-xＮ及びＡｌxＩｎyＧａ1-x-yＮ以外の別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
第２の電子供給層３３の上に形成されたキャップ層３４は、第２の電子供給層３３よりも低いキャリア濃度（電子濃度）を有する窒化物半導体によって形成されている。更に詳細に説明すると、このキャップ層３４は、周知のＭＯＣＶＤ法でエピタキシャル成長されたＡｌxＧａ1-xＮから成る。このキャップ層３４のＡｌの割合ｘの好ましい範囲は０〜０．５０であり、この実施例１のキャップ層３４のＡｌの割合ｘは上記範囲から選択された零である。従って、この実施例１のキャップ層３４は、ＧａＮから成る。
このキャップ層３４の好ましい厚みは１〜１５０ｎｍであり、より好ましい厚みは２〜１０ｎｍである。この実施例１のキャップ層３４の厚みは４ｎｍである。
なお、キャップ層３４はＡｌxＧａ1-xＮ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．００〜０．５０である。
また、キャップ層３４を、ＡｌxＧａ1-xＮ及びＡｌxＩｎyＧａ1-x-yＮ以外の別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
また、キャップ層３４にｎ型（第１導電型）の不純物を添加することができる。
また、キャップ層３４の本質的動作に関係しないので、これを省くこともできる。
主半導体領域３の主表面４に形成された第１、第２及び第３の凹部５、６、７は、キャップ層３４及び第２の電子供給層３３を貫通して第１の電子供給層３２に至るように形成されている。第１及び第２の凹部５、６は主半導体領域３の主表面４において互いに離間配置されている。第３の凹部６は、第１及び第２の凹部５、６に配置され、且つ第１及び第２の凹部５、６から離間している。
第１の主電極としてのソース電極８は、主半導体領域３の主表面４の第１の凹部５に形成されている。第２の主電極としてのドレイン電極９は、主半導体領域３の主表面４の第２の凹部６に形成されている。ソース電極８及びドレイン電極９は、例えば厚み２５ｎｍのチタン（Ｔｉ）層と厚み３００ｎｍのアルミニウム（Ａｌ）層との積層体から成り、第１の電子供給層３２にそれぞれオーミック接触している。ソース電極８及びドレイン電極９は、２次元電子ガス層（２ＤＥＧ層）１４を有する電子走行層４に対して第１の電子供給層３２を介して結合されているが、第１の電子供給層３２が極めて薄いので２次元電子ガス層（２ＤＥＧ層）１４に対して電気的に結合された状態にある。
なお、第１及び第２の凹部５、６を、電子走行層３１に至るように深く形成し、ソース電極８及びドレイン電極９を電子走行層３１に直接に結合することも可能である。
また、後述から明らかになるように、第１及び第２の凹部５、６を省き、ソース電極８及びドレイン電極９をキャップ層３４の上に配置することもできる。
また、第１及び第２の凹部５、６を第１の電子供給層３２に至らないように浅く形成し、ソース電極８及びドレイン電極９を第２の電子供給層３３の上に配置することもできる。
また、ソース電極８及びドレイン電極９をチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層体以外の金属で形成することもできる。
ゲート電極１０は、ソース電極８及びドレイン電極９との間の電流通路を制御するためのものであって、絶縁膜１１及びｐ型金属酸化物半導体膜１２を介して主半導体領域３の主表面４の第３の凹部５に配置されている。この実施例のゲート電極１０は、図２に示す厚み３０ｎｍのニッケル（Ni）層４１とこのニッケル層４１の上に蒸着で形成された厚み３００ｎｍの金（Au）層４２とか成る。図２のニッケル（Ni）層４１は図１の酸化ニッケル（NiOｘ）から成るｐ型金属酸化物半導体膜１２の上にスパッタリングで形成されている。酸化ニッケル（NiOｘ）から成るｐ型金属酸化物半導体膜１２とニッケル（Ni）層４１と金（Au）層４２とからなるゲート電極１０との組合せによってはゲートリーク電流を良好に低減することができる。
なお、ゲート電極１０を、ニッケル（Ni）層と金（Au）層とチタン層との多層膜、又はアルミニウム層、又導電性を有するポリシリコン層等で形成することもできる。
ゲート電極１０は、第３の凹部５の中のみでなくドレイン電極９側に延長した部分４３を有する。この延長部分４３は、絶縁膜１１と絶縁保護膜１３とを介して主半導体領域３の主表面４に対向しており、ゲート電極１０の端における電界集中を緩和する機能即ち周知のフィールドプレート機能を有する。主半導体領域３の主表面４の第３の凹部５に対応して絶縁保護膜１３に形成された開口は５〜６０度の傾斜側面を有し、ゲート電極１０の延長部分４３は、絶縁保護膜１３の傾斜側面の上に配置されている。これにより、ゲート電極１０の延長部分４３即ちフィールドプレートは、ゲート電極１０の端における電界集中の緩和を良好に緩和する。
なお、第３の凹部７を設けなくともノーマリオフ特性又はノーマリオフに近い特性が得られる場合には、第３の凹部７を省き、キャップ層３４の上にゲート電極１０を配置することもできる。また、第３の凹部７を第１の電子供給層３２に至らないように浅く形成し、ゲート電極１０を絶縁膜１１と絶縁保護膜１３とを介して第２の電子供給層３３の上に配置することもできる。
本発明に従う絶縁膜１１は、ゲートリーク電流の低減させるためのものであって、主半導体領域３の主表面４の第３の凹部５においてｐ型金属酸化物半導体膜１２と主半導体領域３の第１の第１の電子供給層３２との間に配置されている部分と第３の凹部５の側面を通って絶縁保護膜１３の上に延在している部分とを有する。絶縁膜１１は、ゲート電極１０に基づく所望の電界効果作用をできるだけ妨害しないように比較的薄く形成され、例えば３〜２００ｎｍの範囲内の１００ｎｍの厚みを有する。
絶縁膜１１はｐ型金属酸化物半導体膜１２よりも高い抵抗率を有する材料から選択され、この実施例ではハフニウム（Ｈｆ）酸化物で形成されている。しかし、絶縁膜１１をシリコン酸化物、金属酸化物等の別の絶縁材料で形成することもできる。
ｐ型金属酸化物半導体膜１２は、主半導体領域３の電子走行層３１のゲート電極１０に対向する部分の電子濃度を低減させるためのものであって、主半導体領域３の主表面４の第３の凹部５においてゲート電極１０と絶縁膜１１との間に配置され且つ保護層１３の開口の側面にも絶縁膜１１を介して配置されている。このｐ型金属酸化物半導体膜１２は、第１及び第２の電子供給層３３，３４よりも大きい抵抗率を有する金属酸化物半導体材料で形成され、好ましくは３〜１０００ｎｍ、より好ましくは２０〜５００ｎｍの厚みを有する。ｐ型金属酸化物半導体膜１２が３ｎｍよりも薄くなると、ノーマリオフ特性が良好に得られなくなる。
この実施例のｐ型金属酸化物半導体膜１２は、酸化ニッケル（ＮｉＯx、ここでｘは任意の数値であり、例えば１である。）から成る。更に詳細には、このｐ型金属酸化物半導体膜１２は、酸素を含む雰囲気（好ましくはアルゴンと酸素の混合ガス）中においてニッケル酸化物（ＮｉＯ）をスパッタリングすることによって酸化ニッケル（ＮｉＯx、ここでｘは任意の数値であり、例えば１である。）を形成し、更に酸化ニッケルに酸素をイオン注入することによって形成されている。従って、ｐ型金属酸化物半導体膜１２は、比較的高い酸素濃度及び正孔濃度を有し、主半導体領域３の電子走行層３１のゲート電極１０に対向する部分の電子濃度を低減させるために良好に寄与する。主半導体領域３の電子走行層３１のゲート電極１０に対向する部分の電子濃度が低減すると、ノーマリオフ特性又は低い閾値を有するＨＥＭＴが得られる。
なお、ｐ型金属酸化物半導体膜１２を保護膜１３の上に延在させないように第３の凹部７に限定して形成することもできる。
また、ｐ型金属酸化物半導体膜１２を上記酸化ニッケルで形成する代わりに、酸化鉄（ＦｅＯx、ここでｘは任意の数値であり、例えば２である。），酸化コバルト（ＣｏＯx、ここでｘは任意の数値であり、例えば２である。）、酸化マンガン（ＭｎＯx、ここでｘは任意の数値であり、例えば１である。），及び酸化銅（ＣｕＯx、ここでｘは任意の数値であり、例えば１である。）から選択された少なくとも１つで形成することもできる。酸化ニッケル以外の金属酸化物から成るｐ型金属酸化物半導体膜も、酸素を含む雰囲気で金属材料をスパッタリングすることによって形成することが望ましい。
保護膜１３は、シリコン酸化物から成り、主半導体領域３の主表面４の第１、第２及び第３の凹部５，６，７が形成されていない部分の上に配置されている。更に詳細には、シリコン酸化物から成る保護膜１３は、ＳｉＯX（ここで、ｘは１〜２の数値を示し、好ましくは２である。）から成り、好ましくはプラズマＣＶＤ（化学気相成長法）によって、好ましくは３００〜２０００ｎｍ（例えば５００ｎｍ）の厚みに形成されている。この保護膜１３は、主半導体領域３の主表面４を電気的又は化学的及び機械的に保護する機能のみでなく、２次元電子ガス層１４の電子濃度を高める機能も有する。即ち、シリコン酸化物から成る保護膜１３は、圧縮応力即ち圧縮性歪み（例えば４．００×１０9ｄｙｎ／ｃｍ2）を発生し、この圧縮応力が第１及び第２の電子供給層３２，３３に作用すると、この反作用で第１及び第２の電子供給層３２，３３に伸張性歪み即ち引張り応力が生じ、第１及び第２の電子供給層３２，３３のピエゾ分極が強められ、２次元電子ガス層（２ＤＥＧ層）１４における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン時におけるソース電極８とドレイン電極９との間の抵抗の低減に寄与する。
なお、シリコン酸化物から成る保護膜１３を、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域３の主表面４の結晶ダメージを少なくし、表面準位（トラップ）を少なくし、電流コラプスを抑制するために、プラズマＣＶＤが最も優れている。また、保護膜１３をシリコン酸化物以外の別な絶縁材料（例えばシリコン窒化物）等で形成することもできる。
絶縁膜１１及び保護膜１３には、ソース電極８及びドレイン電極９を露出させるように開口４４，４５が設けられている。
（製造方法）
次に、図１のヘテロ接合型電界効果半導体装置の製造方法の１例を説明する。
まず、図３に示すように、基板１の一方の主面１ａの上にバッファ層２、電子走行層３１及び第１の電子供給層３２を順次にエピタキシャルさせる。
次に、図３の第１の電子供給層３２の上にシリコン酸化物から成る半導体成長阻止層を形成し、しかる後、周知のフォトリソグラフィ技術で半導体成長阻止層を選択的に除去することによって図４に示すように第１の電子供給層３２の上に第１、第２及び第３の半導体成長阻止層５１，５２，５３を形成する。第１、第２及び第３の半導体成長阻止層５１，５２，５３は図１のソース電極８、ドレイン電極９及びゲート電極１０に対応する位置に配置されている。この実施例では、第１、第２及び第３の半導体成長阻止層５１，５２，５３がシリコン酸化物から成るが、この代りに窒化物半導体の成長を阻止できる他の物質（例えば多結晶半導体）であっても良い。第１、第２及び第３の半導体成長阻止層５１，５２，５３の厚みは、図１の第２の電子供給層３３とキャップ層３４との合計の厚み以上に設定されている。
次に、図４の第１の電子供給層３２の第１、第２及び第３の半導体成長阻止層５１，５２，５３が形成されていない露出表面上に、図５に示す第２の電子供給層３３とキャップ層３４とを順次にエピタキシャルさせる。
次に、図５の第１、第２及び第３の半導体成長阻止層５１，５２，５３を例えばエッチングで除去して図６に示す第１、第２及び第３の凹部５，６，７を得る。第１、第２及び第３の半導体成長阻止層５１，５２，５３を使用する方法によれば、第１、第２及び第３の凹部５，６，７を容易に得ることができる。また、第３の凹部７にダメージの少ない第１の電子供給層３２が露出する。
次に、図６の第１、第２及び第３の凹部５，６，７を有する主半導体領域３の主表面４全体にオーミック金属を蒸着して金属層を作り、しかる後、フォトリソグラフィ技術で金属層を選択的に除去することによって図７に示すように主半導体領域３の第１及び第２の凹部５，６にソース電極８及びドレイン電極９をそれぞれ形成する。
次に、図７のソース電極８とドレイン電極９とを伴っている主半導体領域３の主表面４全体にシリコン酸化物から成る絶縁保護膜を形成し、しかる後、フォトリソグラフィ技術で絶縁保護膜を選択的に除去することによって図８に示すように開口４６を有する絶縁保護膜１３を形成する。図８の絶縁保護膜１３の開口４６は、主半導体領域３の第３の凹部７に一致するように形成されている。
次に、ソース電極８とドレイン電極９の主半導体領域３に対するオーミック接触特性を改善するために、５００℃、３０分間の熱処理をソース電極８とドレイン電極９とを伴った主半導体領域３に対して施す。
次に、図８の主半導体領域３の第３の凹部７及び開口４６を有する絶縁保護膜１３の上に、図９に示すように絶縁膜１１を形成する。
次に、図９の絶縁膜１１の上に周知のリフトオフ技術によって図１０に示すように第３の凹部７の上に絶縁膜１１を介して配置されたｐ型金属酸化物半導体膜１２を形成する。即ち、図１０の絶縁膜１１上のｐ型金属酸化物半導体膜１２に対応する開口を有するレジスト膜を作り、この開口内及び絶縁膜１１上に例えば厚み２００ｎｍの金属酸化物膜を作り、しかる後レジスト膜及びレジスト膜上の金属酸化物膜を徐去して、図１０のｐ型金属酸化物半導体膜１２を得る。この実施例のｐ型金属酸化物半導体膜１２は、マグネトロンスパッタリング装置を使用して、酸素を含む雰囲気（好ましくはアルゴンと酸素の混合ガス）中でニッケル酸化物（ＮｉＯ）をスパッタリングする工程で製作されている。更に、正孔濃度を更に高めるためにスパッタリングで得られたｐ型金属酸化物半導体膜に酸素をイオン注入する工程を追加することもできる。
ｐ型金属酸化物半導体膜１２は、第３の凹部７に絶縁膜１１を介して対向しているのみでなく、保護膜１３の開口４６にも絶縁膜１１を介して対向している。
なお、ｐ型金属酸化物半導体膜に対する酸素のイオン注入を、図１０に示す所定形状のｐ型金属酸化物半導体膜１２を得る前に行う代りに、図１０に示す所定形状のｐ型金属酸化物半導体膜１２が得られた後に行うこともできる。
また、ｐ型金属酸化物半導体膜１２を、金属酸化物のスパッタリングで形成する代りに、金属のスパッタリング等で金属膜を形成し、しかる後この金属膜を酸化してｐ型金属酸化物半導体膜を得ることもできる。
また、ｐ型金属酸化物半導体膜１２のｐ型特性を強めるために、ｐ型金属酸化物半導体膜１２に熱処理を施すこと、又はオゾンアッシング（ozone ashing）処理を施すこと、又はO2（酸素）アッシング処理を施すことができる。
次に、図１０のｐ型金属酸化物半導体膜１２の上に周知のリフトオフ技術によって図１１に示すようにフイルドプレート用延長部４３を伴ったゲート電極１０を形成する。即ち、図１１のｐ型金属酸化物半導体膜１２と絶縁膜１１との上に、ゲート電極１０に対応する開口を有するレジスト膜を作り、この開口内及び絶縁膜１１上にゲート電極用金属膜を作り、しかる後レジスト膜及びレジスト膜上のゲート電極用金属膜を徐去して、図１１のゲート電極１０を得る。
次に、図１１の絶縁膜１１及び保護膜１３を選択的に除去して図１の開口４４，４５を作り、図１のヘテロ接合型電界効果半導体装置を完成させる。
（動作）
図１のヘテロ接合型電界効果半導体装置において、ゲート電極１０にゲート制御電圧が印加されていないノーマリ時（ゲート電極１０とソース電極８との間の電圧がゼロの時）であり且つドレイン電極９の電位がソース電極８の電位よりも高い時に、ソース電極８とドレイン電極９との間はオフ又はオフに近い状態にある。即ち、第２の電子供給層３３及びキャップ層３４が除去するようにゲート電極１０に対応して第３の凹部７が設けられているために、ゲート電極１０と電子走行層３１との間に第２の電子供給層３３及びキャップ層３４は介在せず、第１の電子供給層３２とｐ型金属酸化物半導体膜１２のみが介在している。第１の電子供給層３２は比較的薄いので、第１の電子供給層３２のピエゾ分極及び自発分極は比較的弱い。これにより、電子走行層３１のゲート電極１０に対向している部分の電子（キャリア）濃度が低くなる。しかし、ソース電極８とドレイン電極９との間のオン抵抗を低減するために第１の電子供給層３２を極端に薄くすることは望ましくない。そこで、この実施例では、もしｐ型金属酸化物半導体膜１２の助けが無ければ良好なノーマリオフ特性が得られないように第１の電子供給層３２の厚みが決定されている。ｐ型金属酸化物半導体膜１２を有さないと仮定した場合に電子走行層３１に残ったキャリア（電子）は、ｐ型金属酸化物半導体膜１２の働きによって低減され、良好なノーマリオフ特性が得られる。要するに、薄い第１の電子供給層３２とｐ型金属酸化物半導体膜１２との組合せによってノーマリオフ特性が得られる。
ｐ型金属酸化物半導体膜１２は絶縁物と見做すこともできるものであり、従来のｐ型GaN等よりも大きい抵抗率を有する。このため、ノーマリオフ時にゲート電極１０を通る電流を大幅に制限する。ｐ型金属酸化物半導体膜１２及び絶縁膜１１を設けない従来のHEMTのドレイン・ソース間電圧が３００Vの時のゲートリーク電流は約１×１０-5（A/mm）であるのに対し、ｐ型金属酸化物半導体膜１２を設け、絶縁膜１１を設けない場合のドレイン・ソース間電圧が３００Vの時のゲートリーク電流は約１×１０-9（A/mm）であった。また、図１のようにｐ型金属酸化物半導体膜１２及び絶縁膜１１を設けた場合のドレイン・ソース間電圧が３００Vの時のゲートリーク電流は約０．７×１０-9（A/mm）であった。これから明らかなようにｐ型金属酸化物半導体膜１２を設けると、ノーマリオフ特性が改善されるのみでなく、ゲートリーク電流も低減される。また絶縁膜１１を設けると、ゲートリーク電流が更に低減される。
なお、ゲートリーク電流も低減させるためにｐ型金属酸化物半導体膜１２を比較的厚く形成しても、ｐ型金属酸化物半導体膜１２は電子走行層３１のキャリア（電子）を低減させる効果を有するので、ノーマリオフ特性が阻害されない。
ドレイン電極９の電位がソース電極８の電位よりも高い状態で、ゲート電極１０とソース電極８との間に所定の閾値電圧よりも高い正のゲート制御電圧を印加すると、ｐ型金属酸化物半導体膜１２はそのゲート電極１０側が負、その第１の電子供給層３２側が正になるように分極する。この結果として、第１の電子供給層３２はそのｐ型金属酸化物半導体膜１２側が負、その電子走行層３１が正となるように分極し、電子走行層３１の第１の電子供給層３２側に電子が誘起され、ここにチャネルが形成される。これにより、ソース電極８とドレイン電極９との間がオン状態になり、電子がソース電極８、第１の電子供給層３２、２ＤＥＧ層１４、チャネル、２ＤＥＧ層１４、第１の電子供給層３２、及びドレイン電極９の経路で流れる。周知のように第１の電子供給層３２は極く薄いので、ここを電子がトンネル効果で通過する。
図１の実施例１のヘテロ接合型電界効果半導体装置は次の効果を有する。
（１）ｐ型金属酸化物半導体膜１２は、従来のｐ型不純物が添加されたＧａＮよりも高い正孔濃度を有する。この高い正孔濃度を有するｐ型金属酸化物半導体膜１２により良好なノーマリオフ特性を得ることができる。
（２）ｐ型金属酸化物半導体膜１２は比較的高い抵抗率（絶縁性）を有し、且つ比較的厚く（例えば１０〜１０００ｎｍ）形成されている。このため、ヘテロ接合型電界効果半導体装置の動作時におけるゲートリーク電流が低減し、ヘテロ接合型電界効果半導体装置の耐圧が向上し、信頼性が向上する。なお、ｐ型金属酸化物半導体膜１２を比較的厚く形成してもこれ自体が電子走行層３１のキャリアを低減する作用を有するので、閾値電圧が負側にシフトすることはない。特に、ｐ型金属酸化物半導体膜１２が酸化ニッケル（NiOｘ）から成り、ゲート電極１０が図２に示すようにニッケル（Ni）層４１と金（Au）層４２とか成る場合に、ゲートリーク電流の低減効果がより良好に得られる。
（３）ゲート電極１０と主半導体領域３との間に、ｐ型金属酸化物半導体膜１２よりも高い抵抗率を有する絶縁膜１１を有するので、ゲートリーク電流が大幅意に低減する。また、この絶縁膜１１は第１の第１の電子供給層３２を覆っているので、第１の電子供給層３２の表面が安定化し、電流コラプスの低減を図ることができる。
（４）ｐ型金属酸化物半導体膜１２は化学的に安定した物質であるので、製造が容易である。
（５）ｐ型金属酸化物半導体膜１２は金属酸化物に酸素をイオン注入することによって容易形成できる。また、金属酸化物に酸素をイオン注入して形成したｐ型金属酸化物半導体膜１２は高い正孔濃度を有する。
（６）ノーマリオフ特性を第３の凹部（リセス）７の下の第１の電子供給層３２の厚みを薄くするのみで得るのではなく、ｐ型金属酸化物半導体膜１２の助けを借りて得る。従って、第１の電子供給層３２の厚みを５〜１０ｎｍのように比較的厚くすることができる。この結果、２DEG層１４の電子濃度を比較的高くできる。この結果、ヘテロ接合型電界効果半導体装置のオン抵抗を比較的低くすることができ、ヘテロ接合型電界効果半導体装置の最大許容電流を増大させることができる。
（７）主半導体領域３の一方の主面４に形成されたシリコン酸化物から成る保護膜１３は、圧縮応力（例えば４．００×１０9ｄｙｎ／ｃｍ2）を生じる性質を有する。このシリコン酸化物から成る保護膜１３の圧縮応力が主半導体領域３の一方の主面４即ちキャップ層３４の主面に作用すると、第１及び第２の電子供給層３１，３２のピエゾ分極に基づく２ＤＥＧ層１４における電子が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域３の一方の主面４にシリコン窒化膜を形成した従来のヘテロ接合型電界効果半導体装置に比較して低くなる。また、保護膜１３は、ゲートリーク電流の低減にも寄与する。
（８）ゲート電極１０の延長部４３はフィールドプレートとして機能し、且つシリコン酸化物から成る保護膜１３の開口４６の壁面が５〜６０度の傾斜を有しているので、ゲート電極８の端部における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
（９）ゲートフィールドプレートとして機能するゲート電極１０の延長部４３が設けられているので、ドレイン・ソース間に逆方向電圧が印加された時に主半導体領域３の表面準位にトラップされた電子をゲートフィールドプレート１１を介してゲート電極１０に引き抜くことができ、電流コラプスの低減を図ることができる。
（１０）ｐ型金属酸化物半導体膜１２を、酸素を含む雰囲気でのマグネトロンスパッタリングで形成することにより、比較的厚く且つ正孔濃度が比較的高いｐ型金属酸化物半導体膜１２を容易に得ることができる。
（１１）ｐ型金属酸化物半導体膜１２に熱処理を施すこと、又はオゾンアッシング（ozone ashing）処理を施すこと、又はO2（酸素）アッシング処理を施すことによって、ｐ型金属酸化物半導体膜１２のｐ型特性（正孔濃度）を容易に強めることができる。
次に、図１２に示す実施例２に従うヘテロ接合型電界効果半導体装置を説明する。但し、図１２の実施例２及び後述する別の実施例において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図１２のヘテロ接合型電界効果半導体装置は変形された絶縁膜１１ａを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された絶縁膜１１ａは、この配置領域を除いて図１の絶縁膜１１と同一に形成されている。即ち、図１２の絶縁膜１１ａは、ｐ型金属酸化物半導体膜１２の下に限定的に形成され、保護膜１３の主表面部分には形成されていない。
この実施例２のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果を有する。
図１３に示す実施例３に従うヘテロ接合型電界効果半導体装置は、変形された絶縁膜１１ｂを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された絶縁膜１１ｂは、第３の凹部７の中においては図１の絶縁膜１１と同一に配置されているが、第３の凹部７の外においては保護膜１３の下に配置されている。絶縁膜１１ｂ及び保護膜１３は共にシリコン酸化物から成るので、図１３の絶縁膜１１ｂと保護膜１３との積層部分は、図１の保護膜１３と絶縁膜１１との積層部分と同様に機能する。
この実施例３のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果を有する。
図１４に示す実施例４に従うヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ａを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された主半導体領域３ａは、変形された第１の電子供給層３２´と追加されたスペーサー層３５を有する他は図１の主半導体領域３と同一に形成されている。変形された第１の電子供給層３２´はｎ型不純物を含むｎ型ＡｌＧａＮから成る。スペーサー層３５は、アンドープのＡｌＧａＮから成り、第１の電子供給層３２´の厚み（例えば７ｎｍ）よりも薄い厚み（例えば３ｎｍ）を有して電子走行層３１と第１の電子供給層３２´との間に配置されており、第１の電子供給層３２´の不純物又は元素が電子走行層３１に拡散することを防ぎ、２ＤＥＧ層１４における電子の移動度の低下を抑制する。スペーサー層３５と第１の電子供給層３２´との合計の厚みは、ｐ型金属酸化物半導体膜１２を伴ってノーマリオフ特性が得られる値（例えば８ｎｍ）に設定されている。なお、スペーサー層３５も電子供給層の一部と見做すこともできる。また、スペーサー層３５と第１の電子供給層３２´とを合わせて本発明の第２の半導体層と呼ぶこともできる。
この実施例４のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果も有する。
なお、図１４の実施例４の第１の電子供給層３２´を図１の実施例１の第１の電子供給層３２と同様にアンドープのＡｌＧａＮ又はＡｌＩｎＧａＮとすることができる。また、スペーサー層３５をアンドープのＡｌＩｎＧａＮで形成することができる。また、図１４の絶縁膜１１を、図１２の絶縁膜１１ａ又は図１３の絶縁膜１１ｂに変形することができる。
図１５に示す実施例５に従うヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｂを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された主半導体領域３ｂは、第２の電子供給層３３とキャップ層３４との間に第３の電子供給層３６が付加されている他は図１の主半導体領域３と同一に形成されている。図１５における第３の電子供給層３６は請求項１５における第４の半導体層に対応し、キャップ層３４は請求項１５における第５の半導体層に対応する。
付加された第３の電子供給層３６は、第２の電子供給層３３よりも電子濃度の低い窒化物半導体であるアンドープのＡｌxＧａ1-xＮから成る。更に詳しく説明すると、この第３の電子供給層３６は、第２の電子供給層３３のＡｌの割合ｘよりも小さい０．２〜０．５（例えば０．２６）を有するアンドープの窒化物半導体であり、好ましくは３〜２５ｎｍ（例えば１０ｎｍ）の厚みに形成されている。
第１、第２及び第３の凹部５，６，７は、キャップ層３４、第３の電子供給層３６及び第２の電子供給層３３を貫通するように形成されている。しかし、第３の凹部７を、第２の電子供給層３３を貫通しないように形成すること、又は第２の電子供給層３３の一部を除去するように形成すること、又は第１の電子供給層３２の一部も除去するように形成することも可能である。
この実施例５のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果を有する。
なお、第３の電子供給層３６を、ＡｌxＧａ1-xＮ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．２〜０．５である。
また、第３の電子供給層３６を、ＡｌxＧａ1-xＮ及びＡｌxＩｎyＧａ1-x-yＮ以外の別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
また、第３の電子供給層３６をｎ型不純物を含む窒化物半導体とすることができる。
また、図１５の第１の電子供給層３２と電子走行層３１との間に図１４のスペーサー層３５と同様な層を配置することができる。
また、図１５の絶縁膜１１を、図１２の絶縁膜１１ａ又は図１３の絶縁膜１１ｂに変形することができる。
図１６に示す実施例６に従うヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｃを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された主半導体領域３ｃは、図１の主半導体領域３からキャップ層３４を省いた他は図１と同一に形成されている。従って、主半導体領域３ｃの最も上に第２の電子供給層３３が配置され、保護膜１３は第２の電子供給層３３の上に配置されている。
図１６に示すヘテロ接合型電界効果半導体装置は、キャップ層３４の効果を得ることができないが、キャップ層３４を設けないことにより主半導体領域３ｃの製造工程が簡略化される効果を得ることができる。
この実施例６のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果も有する。
なお、図１４の実施例４の主半導体領域３ａ及び図１５の実施例５の主半導体領域３ｂから図１６と同様にキャップ層３４を省くことができる。
また、図１６の絶縁膜１１を、図１２の絶縁膜１１ａ又は図１３の絶縁膜１１ｂに変形することができる。
図１７に示す実施例７に従うヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｄと変形された第１及び第２の凹部５ａ，６ａと変形されたソース電極８ａと変形されたドレイン電極９ａとを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された主半導体領域３ｄは、変形された第１の電子供給層３２ａを有する他は図１の主半導体領域３と同一に形成されている。変形された第１の電子供給層３２ａは第１及び第２の凹部５ａ，６ａの一部を含むように形成されている。変形された第１及び第２の凹部５ａ，６ａは、キャップ層３４と第２の電子供給層３３とを貫通し、更に第１の電子供給層３２ａも貫通している。変形されたソース電極８ａ及びドレイン電極９ａは変形された第１及び第２の凹部５ａ，６ａ内に配置され、電子走行層３１及び２ＤＥＧ層１４に直接に結合されている。従って、ソース電極８ａ及びドレイン電極９ａと電子走行層３１との間のそれぞれの抵抗が小さくなり、ヘテロ接合型電界効果半導体装置のオン時におけるソース電極８ａとドレイン電極９ａとの間の抵抗も小さくなる。
この実施例７のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果も有する。
なお、図１４の実施例４の主半導体領域３ａにおいて、第１及び第２の凹部５，６を、図１７と同様に電子走行層３１に至るように変形し、ソース電極８及びドレイン電極９を電子走行層３１に直接に結合することができる。
また、図１５の実施例５の主半導体領域３ｂにおいて、第１及び第２の凹部５，６を、図１７と同様に電子走行層３１に至るように変形し、ソース電極８及びドレイン電極９を電子走行層３１に直接に結合することができる。
また、図１６の実施例６の主半導体領域３ｃにおいて、第１及び第２の凹部５，６を、図１７と同様に電子走行層３１に至るように変形し、ソース電極８及びドレイン電極９を電子走行層３１に直接に結合することができる。
また、図１７の絶縁膜１１を、図１２の絶縁膜１１ａ又は図１３の絶縁膜１１ｂに変形することができる。
図１８に示す実施例８に従うヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｅと変形されたソース電極８ｂと変形されたドレイン電極９ｂとを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された主半導体領域３ｅは、変形された第２の電子供給層３３ａと変形されたキャップ層３４ａとを有する他は図１の主半導体領域３と実質的に同一に形成されている。図１８の第２の電子供給層３３ａ及びキャップ層３４ａは、図１の第２の電子供給層３３及びキャップ層３４から第１及び第２の凹部５を省いたものに相当する。図１８の変形されたソース電極８ｂ及びドレイン電極９ｂは、キャップ層３４ａ上に配置されている。従って、ソース電極８ｂ及びドレイン電極９ｂは、キャップ層３４ａと第２の電子供給層３３ａと第１の電子供給層３２とを介して２ＤＥＧ層１４に電気的に結合されている。なお、キャップ層３４ａと第２の電子供給層３３ａと第１の電子供給層３２とは極めて薄いので、ソース電極８ｂ及びドレイン電極９ｂは比較的低抵抗で２ＤＥＧ層１４に電気的に結合されている。
図１８に示す実施例８は、図１の第１及び第２の凹部５に相当するものを有さないので、この分だけ製造が容易になる。
この実施例８のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果も有する。
なお、図１４の実施例４の主半導体領域３ａにおいて、第１及び第２の凹部５，６を省き、図１８と同様にソース電極８及びドレイン電極９をキャップ層３４上に配置することができる。
また、図１５の実施例５の主半導体領域３ｂにおいて、第１及び第２の凹部５，６を省き、図１８と同様にソース電極８及びドレイン電極９をキャップ層３４上に配置することができる。
また、図１６の実施例６の主半導体領域３ｃにおいて、第１及び第２の凹部５，６を省き、ソース電極８及びドレイン電極９を第２の電子供給層３３上に配置することができる。
また、図１８の絶縁膜１１を、図１２の絶縁膜１１ａ又は図１３の絶縁膜１１ｂに変形することができる。
また、図１８のキャップ層３４ａの代わりに例えばｎ型ＧａＮ等の窒化物半導体から成るオーミックコンタクト層を設けることができる。
図１９に示す実施例９に従うヘテロ接合型電界効果半導体装置は、図１のｐ型金属酸化物半導体膜１２の下の絶縁膜１１を省き、この代わりにｐ型金属酸化物半導体膜１２とゲート電極１０との間に絶縁膜１５を配置した他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。図１９の絶縁膜１５は図１の絶縁膜１１と同一材料（シリコン酸化物）で同一に厚みに形成されている。第３の凹部７にはｐ型金属酸化物半導体膜１２と絶縁膜１５とゲート電極１０との積層体が配置され、ゲート電極１０と主半導体領域３との間に絶縁膜１５が介在しているので、図１９のゲート構造によってもゲートリーク電流の低減効果が得られる。
この実施例９のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果も有する。
なお、図１２、図１３、図１４、図１５、図１６、図１７、図１８のヘテロ接合型電界効果半導体装置においても、ｐ型金属酸化物半導体膜１２の下の絶縁膜１１を省き、ｐ型金属酸化物半導体膜１２とゲート電極１０との間に図１９の絶縁膜１５と同様なものを配置することができる。
また、図１９の絶縁膜１５を図１の絶縁膜１１と異なる材料及び異なる厚みに形成することもできる。
図２０に示す実施例１０に従うヘテロ接合型電界効果半導体装置は、図１のヘテロ接合型電界効果半導体装置に第２の絶縁膜１５を追加した他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。図２０の第２の絶縁膜１５はｐ型金属酸化物半導体膜１２とゲート電極１０との間に配置され、図１の絶縁膜１１と同一材料（シリコン酸化物）で同一に厚みに形成されている。第３の凹部７には第１の絶縁膜１１とｐ型金属酸化物半導体膜１２と第２の絶縁膜１５とゲート電極１０との積層体が配置されているので、図２０のゲート構造によってもゲートリーク電流の低減効果が得られる。
この実施例１０のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果も有する。
なお、図１２、図１３、図１４、図１５、図１６、図１７、図１８のヘテロ接合型電界効果半導体装置においても、ｐ型金属酸化物半導体膜１２とゲート電極１０との間に図２０の第１及び第２の絶縁膜１１、１５と同様なものを配置することができる。
また、図２０の第２の絶縁膜１５を第１の絶縁膜１１と異なる材料及び異なる厚みに形成することもできる。
図２１に示す実施例１１に従うヘテロ接合型電界効果半導体装置は、ダイオード機能を得るための導体４７を有する他は図１と実質的に同一に形成されている。導体４７はゲート電極１０と第１の電極としてのソース電極８とを電気的に接続するものであって、絶縁膜１１の上に配置され、ソース電極８に接続された一端とゲート電極１０に接続された他端とを有し、ゲート電極１０と同一の金属で形成されている。勿論、導体４７をゲート電極１０と異なる金属で形成することもできる。
ゲート電極１０と第１の電極としてのソース電極８との間が導体４７で短絡された図２１のヘテロ接合型電界効果半導体装置は、動作速度の速いダイオードとして動作する。即ち、もし、図２１において導体４７によってゲート電極１０とソース電極８との間が短絡されていなければ、図１の場合と同様にノーマリオフ構造のヘテロ接合型電界効果半導体装置として動作する。これに対し、図２１に示すように導体４７によってゲート電極１０と第１の電極としてのソース電極８との間を短絡した状態で、第２の電極としてのドレイン電極９の電位が第１の電極としてのソース電極８の電位よりも高い時には、ゲート電極１０の電位がソース電極８の電位と同一になり、電子走行層３１の電位よりも低くなる。これにより、電子走行層３１のゲート電極１０に対向する部分から電子を排出する作用が生じ、ソース電極８とドレイン電極９との間がオフ状態に保たれる。これとは逆に、第１の電極としてのソース電極８の電位が第２の電極としてのドレイン電極９の電位がよりも高い時には、ゲート電極１０の電位がソース電極８の電位と同一であるために、ゲート電極１０の電位はドレイン電極９の電位及び電子走行層３１の電位よりも高くなり、ゲート電極１０と電子走行層３１との間の電圧が閾値電圧以上の場合には、電子走行層３１のゲート電極１０に対向する部分にチャネルが形成され、ソース電極８とドレイン電極９との間がオン状態になる。図２１のヘテロ接合型電界効果半導体装置の上記動作はダイオード動作である。図２１のヘテロ接合型電界効果半導体装置の電流は、２ＤＥＧ層１４を流れるので、従来のｐｎ接合ダイオードよりも動作速度が速いダイオードが得られる。
なお、図２１のヘテロ接合型電界効果半導体装置は導体４７を除いて図１と同一に構成されているので、図１の実施例１と同様な効果も有する。
なお、図２１では絶縁膜１１上の導体４７でソース電極８とゲート電極１０とを短絡したが、この代わりに、外部導体又は外部のスイッチ回路でソース電極８とゲート電極１０とを短絡することもできる。
また、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０のヘテロ接合型電界効果半導体装置においても、図２１の導体４７と同様なものを設け、ソース電極８とゲート電極１０とを短絡してダイオードを得ることができる。
図２２に実施例１２に従うMESFETと呼ぶこともできる電界効果半導体装置が示されている。この電界効果半導体装置は、変形された主半導体領域３ｆを除いて図１と同一に構成されている。図２２の主半導体領域３ｆは、図１の電子走行層３１と同一な材料で形成された第１の半導体層３１ｂと、ｎ型不純物（例えばＳｉ）がドープされた窒化物半導体（例えばＡｌＧａＮ）から成る第２及び第３の半導体層３２ｂ，３３ｂとから成る。第１、第２及び第３の半導体層３１ｂ、３２ｂ，３３ｂは基板１に平行に配置されている。第１、第２及び第３の凹部５，６，７は、第３の半導体層３３ｂに形成され、第２の半導体層３２ｂに達している。第３の凹部７に、図１と同様に絶縁膜１１とｐ型金属酸化物半導体膜１２とゲート電極１０との積層体が配置されている。ソース電極８とドレイン電極９は第２の半導体層３２ｂにオーミック接触している。ｎ型の第２の半導体層３２ｂはソース電極８とドレイン電極９との間の電流通路として利用される。この第２の半導体層３２ｂの厚みは、電界効果半導体装置のオフモード時に第２の半導体層３２ｂのゲート電極１０の対向部分が空乏層で埋まられるように例えば５〜１０ｎｍのように比較的薄く決定されている。第２の半導体層３２ｂが比較的薄いと、電界効果半導体装置のノーマリ時において、ｐ型金属酸化物半導体膜１２の働きで第２の半導体層３２ｂのゲート電極１０の対向部分から電子が排出され、ここに空乏層が生じ、ソース電極８とドレイン電極９との間がオフ状態になる。
図２２の実施例１２の電界効果半導体装置は、電界効果トランジスタ（ＦＥＴ）と同様に動作し、ドレイン電極９の電位がソース電極８の電位よりも高い状態でソース電極８とゲート電極１０との間に閾値電圧以上の電圧を印加すると、ドレイン電極９と第２の半導体層３２ｂとソース電極８との経路にドレイン電流が流れる。
図２２の実施例１２は次の効果を有する。
（１）ｐ型金属酸化物半導体膜１２の助けを借りてMESFET型の電界効果半導体装置のノーマリオフ特性が確実に得られる。
（２）ｐ型金属酸化物半導体膜１２を設けるために第２の半導体層３２ｂを比較的厚く形成してもノーマリオフ特性を得ることができる。このため、オン時におけるソース電極８とドレイン電極９の抵抗を小さくすることができ、ここでの電力損失が少なくなる。
（３）ゲート電極１０と主半導体領域３ｅとの間に絶縁膜１１が介在しているので、実施例１と同様にゲートリーク電流を低減することができる。
なお、図２２において点線で示すように図２１の導体４７と同様なものを設け、ソース電極８とゲート電極１０とを短絡してダイオード構成にすることができる。
また、第２及び第３の半導体層３２ｂ，３３ｂを個別に設ける代わりに、第２及び第３の半導体層３２ａｂ，３３ｂの合計の厚みを有する第２の半導体層を設け、この第２の半導体層に第３の凹部７を設け、第２の半導体層の第３の凹部７の下の残存部を電流通路として使用することもできる。
また、第３の凹部７におけるゲート構造を、図１９のｐ型金属酸化物半導体膜１２と絶縁膜４６とゲート電極１０との積層体、又は図２０の第１の絶縁膜１１とｐ型金属酸化物半導体膜１２と第２の絶縁膜４６とゲート電極１０との積層体に置き換えることができる。
また、第１及び第２の凹部５，６を省き、第３の半導体層３３ｂの上にソース電極８及びゲート電極９を設けることができる。
また、第３の半導体層３３ｂを省くことができる。
また、図２２の絶縁膜１１を、図１２の絶縁膜１１ａ又は図１３の絶縁膜１１ｂに変形することができる。
図２３は実施例１３に従うヘテロ接合型電界効果半導体装置の変形されたｐ型金属酸化物半導体膜１２ａの一部を示す。図２３のｐ型金属酸化物半導体膜１２ａは図１９の実施例９のｐ型金属酸化物半導体膜１２の代わりに最も適したものである。しかし、図２３のｐ型金属酸化物半導体膜１２ａを、図１のヘテロ接合型電界効果半導体装置又は図２０のヘテロ接合型電界効果半導体装置のゲート構造にも使用することができる。図２３のｐ型金属酸化物半導体膜１２ａは、酸化ニッケルから成る第１の層６１と酸化鉄から成る第２の層６２と酸化コバルトから成る第３の層６３との積層体から成る。このｐ型金属酸化物半導体膜１２ａの一方の主面（下面）６４は、図１９の第１の電子供給層３２に接する面であり、他方の主面（上面）６５は絶縁膜４６を介してゲート電極１０に接する面である。なお、ｐ型金属酸化物半導体膜１２ａを図１のヘテロ接合型電界効果半導体装置に使用する時は、ｐ型金属酸化物半導体膜１２ａの一方の主面（下面）６４が絶縁膜１１を介して第１の電子供給層３２に接し、他方の主面（上面）６５がゲート電極１０に接する。また、ｐ型金属酸化物半導体膜１２ａを図２０のヘテロ接合型電界効果半導体装置に使用する時は、ｐ型金属酸化物半導体膜１２ａの一方の主面（下面）６４が第１の絶縁膜１１を介して第１の電子供給層３２に接し、他方の主面（上面）６５が第２の絶縁膜１５を介してゲート電極１０に接する。なお、ｐ型金属酸化物半導体膜１２ａの第１の層６１の正孔濃度を最も高くし、第３の層６３の正孔濃度を最も低くすることが望ましい。図２３のように互いに異なる複数のｐ型金属酸化物半導体材料の積層体で構成されたｐ型金属酸化物半導体膜１２ａは、図１の実施例１のｐ型金属酸化物半導体膜１２と同様な効果を有する。
また、図２３のｐ型金属酸化物半導体膜１２ａの第１〜第３の層６１〜６３の材料を例えば酸化ニッケル、酸化鉄，酸化コバルト、酸化マンガン，及び酸化銅から選択された別な材料に変えることができる。また、ｐ型金属酸化物半導体膜１２ａの第１〜第３の層６１〜６３から例えば第３の層６３を省くこと、又は更に別な層を追加することができる。
また、図２３のｐ型金属酸化物半導体膜１２ａを、前述した図１、図１９及び図２０以外の図１２、図１３、図１４、図１５、図１６、図１７、図１８のヘテロ接合型電界効果半導体装置におけるｐ型金属酸化物半導体膜１２の代わりに使用することができる。
図２４は実施例１４に従うヘテロ接合型電界効果半導体装置の変形されたｐ型金属酸化物半導体膜１２ｂの一部を示す。図２４のｐ型金属酸化物半導体膜１２ｂは図１９の実施例９のｐ型金属酸化物半導体膜１２の代わりに最も適したものである。しかし、図２４のｐ型金属酸化物半導体膜１２ｂを、図１のヘテロ接合型電界効果半導体装置又は図２０のヘテロ接合型電界効果半導体装置のゲート構造にも使用することができる。図２４のｐ型金属酸化物半導体膜１２ｂの第１、第２及び第３の層７１，７２，７３はそれぞれニッケル酸化物からなるが、正孔濃度は、１、第２及び第３の層７１，７２，７３の順に低くなっている。
第１、第２及び第３の層７１，７２，７３の正孔濃度の調整は、例えばマグネトロンスパッタリング装置でニッケル酸化物（ＮｉＯ）をスパッタリングする時に酸素の添加量と酸素のイオン注入量とのいずれか一方又は両方を段階的に減らすことによって達成されている。
このｐ型金属酸化物半導体膜１２ｂの一方の主面（下面）７４は、図１９の第１の電子供給層３２に接する面であり、他方の主面（上面）７５は絶縁膜４６を介してゲート電極１０に接する面である。なお、ｐ型金属酸化物半導体膜１２ｂを図１のヘテロ接合型電界効果半導体装置に使用する時は、ｐ型金属酸化物半導体膜１２ｂの一方の主面（下面）７４が絶縁膜１１を介して第１の電子供給層３２に接し、他方の主面（上面）７５がゲート電極１０に接する。また、ｐ型金属酸化物半導体膜１２ｂを図２０のヘテロ接合型電界効果半導体装置に使用する時は、ｐ型金属酸化物半導体膜１２ｂの一方の主面（下面）７４が第１の絶縁膜１１を介して第１の電子供給層３２に接し、他方の主面（上面）７５が第２の絶縁膜１５を介してゲート電極１０に接する。
図２４のように互いに異なる複数のｐ型金属酸化物半導体材料の積層体で構成されたｐ型金属酸化物半導体膜１２ｂは、図１９の実施例１のｐ型金属酸化物半導体膜１２と同様な効果を有する。また、正孔濃度の最も高い第１の層７１が第１の電子供給層３２に接しているので、ノーマリオフ特性を良好に得ることができる。
なお、図２４のｐ型金属酸化物半導体膜１２ｂの第１〜第３の層７１〜７３の材料を例えば酸化鉄，酸化コバルト、酸化マンガン，及び酸化銅から選択された別な材料に変えることができる。また、ｐ型金属酸化物半導体膜１２ｂの第１〜第３の層７１〜７３から例えば第３の層７３を省くこと、又は更に別な層を追加することができる。
また、図２４のｐ型金属酸化物半導体膜１２ｂを、前述した図１、図１９及び図２０以外の図１２、図１３、図１４、図１５、図１６、図１７、図１８のヘテロ接合型電界効果半導体装置におけるｐ型金属酸化物半導体膜１２の代わりに使用することができる。
また、ｐ型金属酸化物半導体膜１２ｂの厚み方向の正孔濃度を変えるために、成膜の進行と共にｐ型金属酸化物半導体膜の熱処理の条件、又はオゾンアッシング処理条件、又はO2（酸素）アッシング処理条件を変えることができる。
また、ｐ型金属酸化物半導体膜１２ｂの厚み方向の正孔濃度を変えるために、リチウム（Ｌｉ）のドープ量を成膜の進行と共に変えることができる。
本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）主半導体領域３〜３ｅを、ＧａＮ、AｌＧａＮ以外のIｎＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＰ、ＧａＰ、ＡｌｌｎＰ、ＧａｌｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ，ＩｎＮ、ＧａＡｓＰ等の別の３−５族化合物半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２）周知のソースフィールドプレート、及びドレインフィールドプレートを設けることができる。
（３）各実施例を示す図面に、１つのソース電極８又は８ａ又は８ｂ、１つのドレイン電極９又は９ａ又は９ｂ、及び１つのゲート電極１０が示されているが、それぞれを複数個設けることができる。即ち、１チップに微小ＦＥＴ（単位ＦＥＴ）を複数個設け、これらを並列に接続することができる。
（４）実施例１〜１１の第１及び第２の電子供給層３２，３３を第１及び第２の正孔供給層に置き換え、２ＤＥＧ層１４に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じるヘテロ接合型電界効果半導体装置を構成することができる。この場合には、ｐ型金属酸化物半導体膜１２の代わりにｎ型金属酸化物半導体膜を設ける。また、図２２においてｎ型の第２及び第３の半導体層３２ａ，３３ａの代わりにｐ型の第２及び第３の半導体層を設け、この上にｎ型金属酸化物半導体膜を設けることができる。
（５）ｐ型金属酸化物半導体膜１２，１２ａ、１２ｂを得る時に酸素を添加する代わりにリチウム（Ｌｉ）を添加することができる。
（６）図１、図１２〜図１４、図１７〜図２１の第２の電子供給層３３とキャップ層３４とを省くことができる。また、図１５の第２の電子供給層３３と第３の電子供給層３６とキャップ層３４とを省くことができる。図１６の第２の電子供給層３３を省くことができる。
（７）図１、図１２〜図１７、図１９〜図２２の各実施例において、ソース電極８及びドレイン電極９のための第１及び第２の凹部５，６の深さを任意に変えることができる。例えば、第１及び第２の凹部５，６の深さを第１の電子供給層３２又は３２´に至らない様に浅く形成することができる。
本発明の実施例１のヘテロ接合型電界効果半導体装置を示す断面図である。 図１のゲート電極の一部を拡大して示す断面図である。 図１の実施例１のヘテロ接合型電界効果半導体装置を製造するための基板とバッフア層と電子走行層と第１の電子供給層を示す断面図である。 図３の第１の電子供給層の上に成長阻止層を設けたものを示す断面図である。 図４の第１の電子供給層の上に第２の電子供給層及びキャップ層を設けたものを示す断面図である。 図５の成長阻止層を除去した後の基板、バッフア層、主半導体領域を示す断面図である。 図６の主半導体領域にソース電極及びドレイン電極を形成した状態を示す断面図である。 図７の主半導体領域及びソース電極及びドレイン電極の上に保護膜を形成した状態を示す断面図である。 図８の第３の凹部７及び保護膜の上に絶縁膜を形成した状態を示す断面図である。 図９の第３の凹部７の絶縁膜の上にｐ型金属酸化物半導体膜を形成した状態を示す断面図である。 図１０のｐ型金属酸化物半導体膜の上にゲート電極を形成した状態を示す断面図である。 実施例２のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例３のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例４のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例５のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例６のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例７のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例８のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例９のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例１０のヘテロ接合型電界効果半導体装置を示す断面図である。 実施例１１のヘテロ接合型電界効果半導体装置（ダイオード）を示す断面図である。 実施例１２のＭＥＳＦＥＴ型電界効果半導体装置を示す断面図である。 実施例１３に従うｐ型金属酸化物半導体膜を示す断面図である。 実施例１４に従うｐ型金属酸化物半導体膜を示す断面図である。
符号の説明
１ 基板
２ バッファ層
３ 主半導体領域
３１ 電子走行層（第１の半導体層）
３２ 第１の電子供給層（第２の半導体層）
３３ 第２の電子供給層（第３の半導体層）
８ ソース電極
９ ドレイン電極
１０ ゲート電極
１１、１５ 絶縁膜
１２ ｐ型金属酸化物半導体膜

Claims (23)

  1. 互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で形成された第２の半導体層とを備えている主半導体領域と、
    前記主半導体領域の前記一方の主面上に配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極と、
    前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極と、
    前記第１の主電極と前記第２の主電極との間の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、
    前記主半導体領域と前記ゲート電極との間に配置され且つ前記２次元キャリアガス層のキャリアを低減させる導電型を有している金属酸化物半導体膜と
    前記金属酸化物半導体膜と前記主半導体領域との間及び前記ゲート電極と前記金属酸化物半導体膜との間の少なくとも一方に配置された絶縁膜と
    を備えていることを特徴とする電界効果半導体装置。
  2. 前記主半導体領域は、この一方の主面から前記第１の半導体層に到達しない深さの凹部を有し、
    前記ゲート電極は前記凹部に配置されていることを特徴とする請求項１記載の電界効果半導体装置。
  3. 前記凹部と前記第１の半導体層との間に配置された前記第２の半導体層の厚みは、前記金属酸化物半導体膜を設ける前において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができ、且つ前記金属酸化物半導体膜を設けた後において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができないように設定されていることを特徴とする請求項２記載の電界効果半導体装置。
  4. 前記主半導体領域は、この一方の主面に第１及び第２の凹部を有し、
    前記第１の主電極は前記第１の凹部に配置され、前記第２の主電極は前記第２の凹部に配置されていることを特徴とする請求項１記載の電界効果半導体装置。
  5. 前記２次元キャリアガス層は２次元電子ガス層であり、前記金属酸化物半導体膜はｐ型金属酸化物半導体膜であることを特徴とする請求項１乃至４のいずれかに記載の電界効果半導体装置。
  6. 前記ｐ型金属酸化物半導体膜は、酸化ニッケル、酸化鉄，酸化コバルト、酸化マンガン，及び酸化銅から選択された少なくとも１つから成ることを特徴とする請求項５記載の電界効果半導体装置。
  7. 前記ｐ型金属酸化物半導体膜は、金属酸化物に酸素をイオン注入したものであることを特徴とする請求項５記載の電界効果半導体装置。
  8. 前記ｐ型金属酸化物半導体膜は、酸素を含む雰囲気中でのスパッタリングで形成された金属酸化物であることを特徴とする請求項５記載の電界効果半導体装置。
  9. 前記ｐ型金属酸化物半導体膜は酸化ニッケルから成り、前記ゲート電極はニッケル層と該ニッケル層の上に形成された金層とから成ることを特徴とする請求項５記載の電界効果半導体装置。
  10. 前記ｐ型金属酸化物半導体膜は、互いに異なる材料の複数のｐ型金属酸化物半導体膜の積層体から成ることを特徴とする請求項５記載の電界効果半導体装置。
  11. 前記ｐ型金属酸化物半導体膜は、その厚み方向において徐々に又は段階的に異なる正孔濃度を有していることを特徴とする請求項５又は１０記載の電界効果半導体装置。
  12. 前記主半導体領域は、更に、前記第２の半導体層の上に配置され且つ前記第２の半導体層よりも高いキャリア濃度を有している第３の半導体層を有し、
    前記ゲート電極が配置されている前記凹部は、少なくとも前記第３の半導体層の一部を削除するように形成されていることを特徴とする請求項２記載の電界効果半導体装置。
  13. 前記第１の半導体層は窒化物半導体からなり、前記第２の半導体層はＡｌを含む窒化物半導体から成り、前記第３の半導体層は前記第２の半導体層よりも大きい割合でＡｌを含む窒化物半導体から成ることを特徴とする請求項１２記載の電界効果半導体装置。
  14. 前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成されている第４の半導体層を有し、
    前記ゲート電極が配置されている前記凹部は、少なくとも前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることを特徴とする請求項１３記載の電界効果半導体装置。
  15. 前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低いキャリア濃度を有している第４の半導体層と、前記第４の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成されている第５の半導体層とを有し、
    前記ゲート電極が配置されている前記凹部は、少なくとも前記第５の半導体層と前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることを特徴とする請求項１３記載の電界効果半導体装置。
  16. 前記主半導体領域は、更に、前記第１の半導体層と前記第２の半導体層との間に配置され且つ前記第２の半導体層よりも薄く形成され且つＡｌを含む窒化物半導体から成るスペーサー層を有していることを特徴とする請求項１乃至１５のいずれかに記載の電界効果半導体装置。
  17. 更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第１の主電極との間の少なくとも一部及び前記ゲート電極と前記第２の主電極との間の少なくとも一部上に配置された絶縁保護膜を有していることを特徴とする請求項１乃至１６のいずれかに記載の電界効果半導体装置。
  18. 更に、ダイオード動作させるために前記ゲート電極を前記第１の主電極に電気的に接続している導体を有していることを特徴とする請求項１乃至１７のいずれかに記載の電界効果半導体装置。
  19. 互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、電流通路を形成するために前記第１の半導体層と前記一方の主面との間に配置され且つ第１の導電型を有している第２の半導体層とを備えた主半導体領域と、
    前記主半導体領域の前記一方の主面上に配置され且つ前記第２の半導体層に電気的に結合された第１の主電極と、
    前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第２の半導体層に電気的に結合された第２の主電極と、
    前記第２の半導体層の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、
    前記ゲート電極と前記主半導体領域との間に配置され且つ前記第１の導電型と反対の第２の導電型を有している金属酸化物半導体膜と、
    前記金属酸化物半導体膜と前記主半導体領域との間及び前記ゲート電極と前記金属酸化物半導体膜との間の少なくとも一方に配置された絶縁膜と
    を備えていることを特徴とする電界効果半導体装置。
  20. 更に、前記第２の半導体層は凹部を有し、前記ゲート電極は前記凹部に配置されていることを特徴とする請求項１９記載の電界効果半導体装置。
  21. 更に、前記ゲート電極を前記第１の主電極に電気的に接続する導体を有していることを特徴とする請求項１９又は２０記載の電界効果半導体装置。
  22. 基板上に第１の半導体層を形成する工程と、
    前記第１の半導体層上に、前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で第２の半導体層を形成する工程と、
    前記第２の半導体層の一部上に半導体成長阻止層を形成する工程と、
    前記第２の半導体層の前記半導体成長阻止層が形成されていない部分の上に第３の半導体層を形成する工程と、
    前記半導体成長阻止層を除去して凹部を得る工程と、
    前記凹部に、金属酸化物半導体膜とゲート電極との積層体、絶縁膜と金属酸化物半導体膜とゲート電極との積層体、金属酸化物半導体膜と絶縁膜とゲート電極との積層体、及び絶縁膜と金属酸化物半導体膜と絶縁膜とゲート電極との積層体から選択された１つを形成する工程と、
    前記主半導体領域の表面における前記凹部から離間した部分上に、前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極を形成する工程と、
    前記主半導体領域の表面における前記凹部から離間し且つ前記凹部を基準にして前記第１の主電極と反対の部分上に、前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極を形成する工程と、
    を備えていることを特徴とする電界効果半導体装置の製造方法。
  23. 基板上に第１の半導体層を形成する工程と、
    前記第１の半導体層上に、前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で第２の半導体層を形成する工程と、
    前記第２の半導体層上の互いに離間している第１及び第２の部分と、前記第１及び第２の部分の間であり且つ前記第１及び第２の部分から離間している第３の部分との上に第１、第２及び第３の半導体成長阻止層を形成する工程と、
    前記第２の半導体層の前記第１、第２及び第３の半導体成長阻止層が形成されていない部分の上に第３の半導体層を形成する工程と、
    前記第１、第２及び第３の半導体成長阻止層を除去して第１、第２及び第３の凹部を得る工程と、
    前記第１及び第２の凹部に第１及び第２の主電極を形成する工程と、
    前記第３の凹部に、金属酸化物半導体膜とゲート電極との積層体、絶縁膜と金属酸化物半導体膜とゲート電極との積層体、金属酸化物半導体膜と絶縁膜とゲート電極との積層体、及び絶縁膜と金属酸化物半導体膜と絶縁膜とゲート電極との積層体から選択された１つを形成する工程と、
    を備えていることを特徴とする電界効果半導体装置の製造方法。
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