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JP6341679B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
窒化ガリウム（ＧａＮ）などの窒化物半導体は、シリコン(Ｓｉ)よりも大きなバンドギャップを有し、臨界電界が大きいため、高耐圧、低損失なパワーデバイスを実現しやすい。しかしながら、このようなパワーデバイスは、ノーマリーオンであり、ノーマリオフ特性を持たせるためのゲート構造が検討されている。
例えば、特許文献１（特開２００９−９９９３号公報）には、シリコンｐｉｎダイオード上に、ＡｌＧａＮ／ＧａＮヘテロ接合構造を用いたＨＦＥＴを配置した半導体装置が開示されている。そして、この半導体装置のソース電極は、バリア層、チャネル層およびバッファ層を貫通してｐ型シリコン層に至るトレンチを介してｐ型シリコン層に接続されている。
また、特許文献２（特開２００７−１０３４５１号公報）には、Ａｌ０．２Ｇａ０．８Ｎ層、ＧａＮ層およびＩｎＧａＮ層よりなる積層部を有するノーマリオフ型の半導体装置が開示されている。
また、特許文献３（特開２００９−２０００９６号公報）には、高いバイアス電圧を印加した際に生じるリーク電流が小さくてオフ動作時の損失の小さい窒化物半導体装置が開示されている。
特開２００９−９９９３号公報 特開２００７−１０３４５１号公報 特開２００９−２０００９６号公報
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。特に、低ゲートリーク化、ノーマリオフ特性の向上などについて鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、基板の上方に形成された第１窒化物半導体層、第２窒化物半導体層、第３窒化物半導体層および第４窒化物半導体層を有する。そして、さらに、第３窒化物半導体層の上方に配置されたゲート電極と、ゲート電極の両側にそれぞれ形成された第１電極および第２電極とを有する。そして、第１窒化物半導体層と、第１電極が接続されている。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を模式的に示す断面図である。 比較例の半導体装置（ＭＩＳＦＥＴ）の構成を示す断面図である。 比較例の半導体装置（ＭＩＳＦＥＴ）のゲート電極部の深さ方向のバンド図である。 実施の形態１の半導体装置（ＭＩＳＦＥＴ）のゲート電圧を閾値とした状態におけるゲート電極部の深さ方向のバンド図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置（ＭＩＳＦＥＴ）のバッファ層ＢＵ２のＡｌ組成比と閾値との関係を示すグラフである。 実施の形態１の半導体装置（ＭＩＳＦＥＴ）のバッファ層ＢＵ２のＡｌ組成比とオン抵抗との関係を示すグラフである。 実施の形態２の半導体装置の構成を模式的に示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の構成を模式的に示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態１の他の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図１に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。
核生成層ＮＵＬは、窒化物半導体層からなる。また、超格子層ＳＬは、複数層の窒化物半導体層からなる。バッファ層ＢＵ１は、窒化物半導体層からなり、バッファ層ＢＵ２は、バッファ層ＢＵ１よりも電子親和力が小さい窒化物半導体層からなる。チャネル層ＣＨは、バッファ層ＢＵ２よりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。
基板Ｓとしては、例えば、ｐ型の不純物を含有するＳｉ（シリコン）からなる基板（ｐ＋Ｓｉ基板）を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣやサファイアなどからなる基板を用いてもよい。
核生成層ＮＵＬは、超格子層ＳＬなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。核生成層ＮＵＬとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。なお、基板Ｓとして、ＧａＮ基板を用いる場合などにおいては、核生成層ＮＵＬを省略することができる。
超格子層ＳＬは、上方に形成される窒化物半導体の結晶性を良好とし、また、積層される窒化物半導体の膜応力を緩和するために形成する。超格子層ＳＬとしては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、複数周期積層した超格子構造体を用いることができる。
バッファ層ＢＵ１は、窒化物半導体層からなり、例えば、ＧａＮ層よりなる。ＧａＮ層の膜厚は、例えば、１００ｎｍ程度である。
バッファ層ＢＵ２は、バッファ層ＢＵ１よりも電子親和力が小さい窒化物半導体層からなる。バッファ層ＢＵ２は、例えば、ＡｌＧａＮ層よりなる。ＡｌＧａＮ層の膜厚は、例えば、１０００ｎｍ程度である。
チャネル層ＣＨは、バッファ層ＢＵ２よりも電子親和力が大きい窒化物半導体層からなる。チャネル層ＣＨは、例えば、ＧａＮ層よりなる。ＧａＮ層の膜厚は、例えば、５０ｎｍ程度である。
障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。障壁層ＢＡは、例えば、ＡｌＧａＮ層よりなる。ＡｌＧａＮ層の膜厚は、例えば、１５ｎｍ程度であり、Ａｌの組成比は、例えば、２０％程度である（Ａｌ０．２Ｇａ０．８Ｎ）。
また、本実施の形態のＭＩＳＦＥＴは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。ドレイン電極ＤＥは、障壁層ＢＡに配置され、ソース電極ＳＥは、接続部ＶＩＡ上に配置されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ゲート絶縁膜ＧＩとしては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。
ゲート電極ＧＥとしては、例えば、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。
ソース電極ＳＥおよびドレイン電極ＤＥとしては、例えば、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。ソース電極ＳＥおよびドレイン電極ＤＥの材料としては、下層の窒化物半導体層と、オーミック接触する材料であればよい。
接続部ＶＩＡとしては、前述したソース電極ＳＥおよびドレイン電極ＤＥと同様に、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。接続部ＶＩＡを構成する材料としては、貫通孔ＴＨ底部の窒化物半導体層と、オーミック接触する材料であればよい。ソース電極ＳＥ、ドレイン電極ＤＥおよび接続部ＶＩＡを構成する主な元素であるＡｌは、Ａｌ膜の形成後に熱処理（但し、５５０℃まで）を施すことにより、接する窒化物半導体層とオーミック接触する。
なお、ゲート電極ＧＥ上には、層間絶縁膜が配置され、ソース電極ＳＥ、ドレイン電極ＤＥおよび層間絶縁膜上には、保護膜が配置される（図５参照）。この層間絶縁膜としては、例えば、酸化シリコン膜などの絶縁膜を用いることができ、また、保護膜としては、例えば、酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜を用いることができる。
このようなＭＩＳＦＥＴの動作の一例について説明する。例えば、ゲートバイアスを十分正側に振ってオン状態にすると、チャネル層ＣＨにおいては、ゲート電極ＧＥの直下に蓄積した電子がキャリアとなって電流が流れ、ソース電極ＳＥ部とゲート電極ＧＥ部との間およびゲート電極ＧＥ部とドレイン電極ＤＥ部との間では、障壁層ＢＡとチャネル層ＣＨとの界面に生ずる高移動度の二次元電子ガス２ＤＥＧ１がキャリアとなって電流が流れる。ゲートバイアスを十分負側に振ってオフ状態にすると、ソース・ドレイン間に高電圧を印加している時には、二次元電子ガス２ＤＥＧ１が空乏化して高電圧に耐えることができる。なお、オフ状態からオン状態に切り替わるゲート電圧の閾値は重要なパラメータであり、ここでは単位面積あたりのドレイン電流（１Ｅ−５Ａ／ｍｍ）で定義している。
本実施の形態によれば、チャネル層ＣＨの下方に、バッファ層ＢＵ１とバッファ層ＢＵ１よりも電子親和力が小さいバッファ層ＢＵ２との積層部を設け、これらの界面より下の位置まで到達し、ソース電極ＳＥと接続される接続部ＶＩＡを設けた。これにより、バッファ層ＢＵ１の電位を、接続部ＶＩＡにより、ソース電位（例えば、接地電位）に近づけることができ、バッファ層ＢＵ１とバッファ層ＢＵ２との界面に、二次元電子ガス２ＤＥＧ２を生じさせることができる。その結果、後述するように、閾値を上昇させ、ノーマリオフ特性を向上させることができる。
図２は、比較例の半導体装置（ＭＩＳＦＥＴ）の構成を示す断面図である。図２に示す比較例の半導体装置においては、接続部ＶＩＡが設けられていない。図３は、比較例の半導体装置（ＭＩＳＦＥＴ）のゲート電極部の深さ方向のバンド概念図である。図４は、本実施形態の半導体装置（ＭＩＳＦＥＴ）のゲート電圧を閾値とした状態におけるゲート電極部の深さ方向のバンド図であり、二次元電子ガス２ＤＥＧ２の関与を説明している。
図２に示すように、接続部ＶＩＡが設けられていない場合には、図３に示すように、閾値上昇が抑制されてしまう。
即ち、図３に示すように、チャネル層（ＧａＮ）ＣＨとバッファ層（ＡｌＧａＮ）ＢＵ２との界面に存在する負の分極電荷（-σｐｏｌ）は、電子のポテンシャルを持ち上げることから、リーク電流を抑制し、閾値を上昇させる効果を奏する。しなしながら、バッファ層（ＡｌＧａＮ）ＢＵ２の下方にバッファ層（ＡｌＧａＮ）ＢＵ２よりも電子親和力が小さい窒化物半導体層（ここでは、バッファ層（ＧａＮ）ＢＵ１）がある場合には、上記負の分極電荷（-σｐｏｌ）と大きさが同じ正の分極電荷（+σｐｏｌ）が存在し、上記負の分極電荷（-σｐｏｌ）を打ち消してしまい、期待した閾値上昇が実現できない。このように、閾値上昇が抑制されてしまう。
これに対し、図４に示すように、バッファ層（ＡｌＧａＮ）ＢＵ２とバッファ層（ＧａＮ）ＢＵ１との界面に二次元電子ガス２ＤＥＧ２が生成する場合、この二次元電子ガス２ＤＥＧ２により上記正の分極電荷（+σｐｏｌ）が相殺され、バッファ層（ＧａＮ）ＢＵ１とバッファ層（ＡｌＧａＮ）ＢＵ２との界面の正味の電荷が大幅に減少する。よって、チャネル層（ＧａＮ）ＣＨとバッファ層（ＡｌＧａＮ）ＢＵ２との界面に存在する負の分極電荷（-σｐｏｌ）が打ち消されず、閾値を上昇させ、ノーマリオフ特性を向上させることができる。
次いで、閾値の上昇効果を効果的に発揮させるための好適な条件を、図４を用いて説明する。
チャネル層（ＧａＮ）ＣＨとバッファ層（ＡｌＧａＮ）ＢＵ２との界面に存在する負の分極電荷−σｐｏｌ（σｐｏｌ＞０）は、外部電圧をかけない状態で、ゲート電極ＧＥ側に正の対抗電荷（＋σＭ）を引き寄せる。このため、ゲート電極ＧＥ側から負の分極電荷に向かう電界ＥＧａＮが発生する。ゲート電圧Ｖｇが閾値Ｖｔｈと一致した状態におけるバンドラインアップは、図４に示すようになる。ゲート絶縁膜の内部や界面に電荷が存在しなければ、ゲート絶縁膜中の電界Ｅｏｘは、次の関係式（式１）で決まる。
εＧａＮ・ＥＧａＮ＝εｏｘ・Ｅｏｘ ・・・（式１）
ただし、εＧａＮはＧａＮの比誘電率、εｏｘはゲート絶縁膜の比誘電率である。
このとき、厚さｔｏｘのゲート絶縁膜にはビルトイン電圧Ｖｏｘ（＝Ｅｏｘ・ｔｏｘ）がかかり、この電圧の分だけ閾値が上昇する。閾値Ｖｔｈを、ゲート電極を構成する金属に対する障壁高さφＢおよびゲート絶縁膜とチャネル層（ＧａＮ）ＣＨのバンド不連続ΔＥＣを用いて、表すと次の関係式（式２）のようになる。
Ｖｔｈ＝φＢ＋Ｅｏｘ・ｔｏｘ−ΔＥＣ ・・・（式２）
（式１）を（式２）に代入すれば、閾値Ｖｔｈはチャネル層（ＧａＮ）ＣＨの電界ＥＧａＮの関数である次の関係式（式３）として得られる。
Ｖｔｈ＝φＢ＋（εＧａＮ／εｏｘ）・ＥＧａＮ・ｔｏｘ−ΔＥＣ ・・・（式３）
この（式３）は、チャネル層（ＧａＮ）ＣＨの電界ＥＧａＮが大きいほど閾値Ｖｔｈが正側に増加することを示している。
次に、電界ＥＧａＮと負の分極電荷−σｐｏｌ（σｐｏｌ＞０）の関係を示す。なお、式中においていは、「σｐｏｌ」を単に「σｐ」と表す。チャネル層（ＧａＮ）ＣＨとバッファ層（ＡｌＧａＮ）ＢＵ２との界面にガウスの法則を適用すると次の関係式（式４）が得られる。
σｐ＝εＧａＮ・ＥＧａＮ＋εＡｌＧａＮ・ＥＡｌＧａＮ ・・・（式４）
チャネル層（ＧａＮ）ＣＨとバッファ層（ＡｌＧａＮ）ＢＵ２中の電位降下が等しいことから、次の関係式（式５）が得られる。
ｔＧａＮ・ＥＧａＮ＝ｔＡｌＧａＮ・ＥＡｌＧａＮ ・・・（式５）
（式４）と（式５）とからＥＡｌＧａＮを消去することにより、次の関係式（式６）が得られる。
ＥＧａＮ＝ｔＡｌＧａＮ・σｐ／（ｔＡｌＧａＮ・εＧａＮ＋ｔＧａＮ・εＡｌＧａＮ） ・・・（式６）
バッファ層（ＡｌＧａＮ）ＢＵ２のＡｌ濃度が高いほど負の分極電荷の絶対値σｐは大きくなることが知られているため、（式３）、（式６）から、Ａｌ濃度が高いほど閾値Ｖｔｈも高くなることがわかる。なお、このＡｌ濃度については後述する（図１３、図１４参照）。
また、（式６）から、チャネル層厚に対するバッファ層厚の比（ｔＡｌＧａＮ／ｔＧａＮ）が大きいほど、閾値上昇の効果は大きくなることがわかる。（式３）は、ＥＧａＮ＞０の場合、ゲート絶縁膜厚ｔｏｘが厚いほど閾値が高くなることを示しているが、ｔｏｘが厚くなるほどゲート駆動能力が低下するため、必要なゲート破壊耐量を満足する最小限のゲート絶縁膜厚とすることが望ましい。
このように、負の分極電荷は、ゲート電極ＧＥ側および基板Ｓ側の両方に電界を引き起こす。これらの電界の比は、チャネル層（ＧａＮ）ＣＨとバッファ層（ＡｌＧａＮ）ＢＵ２の厚さの比に反比例して決まるため、閾値上昇の効果を大きくするためには、バッファ層（ＡｌＧａＮ）ＢＵ２をより厚くすることが望ましい。例えば、バッファ層（ＡｌＧａＮ）ＢＵ２をチャネル層（ＧａＮ）ＣＨより厚く形成することが好ましい。また、バッファ層（ＡｌＧａＮ）ＢＵ２の膜厚をチャネル層（ＧａＮ）ＣＨの膜厚の１０倍以上とすることがより好ましい。
なお、上記二次元電子ガス２ＤＥＧ２は、定常状態で生じている必要はない。例えば、ゲート電圧Ｖｇの上昇に伴いゲート電圧Ｖｇが閾値Ｖｔｈに到達するまでの間に、二次元電子ガス２ＤＥＧ２が生じることで、閾値の上昇効果を奏する。
図５および図６を参照しながら、実施の形態１の半導体装置をさらに詳細に説明する。図５は、本実施の形態の半導体装置の構成を示す断面図である。図６は、本実施の形態の半導体装置の構成を示す平面図である。図５は、図６のＡ−Ａ断面に対応する。
図５に示す半導体装置においては、図１に示す半導体装置と同様に、基板Ｓ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。そして、障壁層ＢＡ上には、絶縁膜ＩＦ１が形成されている。
また、この半導体装置は、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。また、ゲート電極ＧＥは、絶縁膜ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。このゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。
そして、ソース電極ＳＥの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。前述したように、接続部ＶＩＡは、バッファ層ＢＵ１と接続（オーミック接続）される。
また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（パッシベーション膜、絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが形成されている。
また、基板Ｓの裏面側には、裏面電極ＢＥが形成されている。
図６に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
ドレイン電極ＤＥの下には、ドレイン電極ＤＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｄが配置されている。このコンタクトホールＣ１Ｄの平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、貫通孔ＴＨ（接続部ＶＩＡ）が配置されている。この貫通孔ＴＨ（接続部ＶＩＡ）の平面形状は、Ｙ方向に長辺を有する矩形状である。
そして、ドレイン電極ＤＥとソース電極ＳＥとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図６においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ軸方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図６においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ軸方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図６においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ軸方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図６においては、右側のみ記載）に設けられたゲートパッドＧＰと接続される。
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域（ＩＳＯ）で囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域（ＩＳＯ）上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。
そして、ソース電極ＳＥの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。前述したように、接続部ＶＩＡは、バッファ層ＢＵ１と接続される。
また、前述したように、接続部ＶＩＡ、ソースパッドＳＰおよびドレインパッドＤＰは、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。
［製法説明］
次いで、図７〜図１２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図１２は、本実施の形態の半導体装置の製造工程を示す断面図である。
図７に示すように、基板Ｓ上に、核生成層ＮＵＬおよび超格子層ＳＬを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＬとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＬおよびこの核生成層ＮＵＬ以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
次いで、核生成層ＮＵＬ上に、超格子層ＳＬとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この積層膜を成長させる際に、炭素（Ｃ）をドープしながら成長させてもよい。
次いで、超格子層ＳＬ上に、バッファ層ＢＵ１として、窒化ガリウム層（ｉ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このバッファ層ＢＵ１の膜厚は、例えば、１００ｎｍ程度である。なお、バッファ層ＢＵ１として、ｐ型の不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を用いてもよい。
次いで、バッファ層ＢＵ１上に、バッファ層ＢＵ２として、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このバッファ層ＢＵ２の膜厚は、例えば、１０００ｎｍ程度である。
次いで、バッファ層ＢＵ２上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ２上に、窒化ガリウム層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、５０ｎｍ程度である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２と、Ｇａの組成比を、０．８とし、Ａｌ０．２Ｇａ０．８Ｎ層を形成する。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比は、前述したバッファ層ＢＵ２のＡｌＧａＮ層のＡｌの組成比より大きくする。
このようにして、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。前述したように、この積層体のうち、バッファ層ＢＵ１とバッファ層ＢＵ２との界面近傍には、二次元電子ガス（２ＤＥＧ２）が生成され、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、二次元電子ガス（２ＤＥＧ１）が生成される（図１参照）。
次いで、障壁層ＢＡ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
この後、素子分離領域を開口するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、窒素イオンを打ち込むことにより、素子分離領域（図示せず）を形成する。このように、窒素（Ｎ）やホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。この素子分離領域で囲まれた領域が活性領域ＡＣとなる（図６参照）。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングし、ゲート電極形成領域に開口部を形成する。
次いで、図８に示すように、絶縁膜ＩＦ１をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。なお、この際、素子分離領域において、ゲート線ＧＬ用の溝を形成してもよい（図６参照）。
次いで、図９に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。
ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
次いで、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ＴｉＮ膜をパターニングし、ゲート電極ＧＥおよびゲート線ＧＬ（図６参照）を形成する。なお、この際、ゲート電極ＧＥを、後述するドレイン電極ＤＥ側に張り出した形状にパターニングしてもよい。この張り出し部は、フィールドプレート電極部と呼ばれる。また、この際、ゲート電極ＧＥの両側から露出するゲート絶縁膜ＧＩを除去してもよい。
次いで、図１０に示すように、ゲート電極ＧＥ上を含むゲート絶縁膜ＧＩ上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＰＥＣＶＤ法などを用いて２０００ｎｍ程度堆積する。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。コンタクトホールＣ１Ｓ、Ｃ１Ｄは、ソース電極接続領域およびドレイン電極接続領域にそれぞれ形成される。
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１フォトレジスト膜を形成する。次いで、この第１フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１をエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。
次いで、図１１に示すように、コンタクトホールＣ１Ｓの底面をさらに、エッチングすることにより、貫通孔ＴＨを形成する。例えば、上記第１フォトレジスト膜を除去した後、層間絶縁膜ＩＬ１上に、貫通孔形成領域（コンタクトホールＣ１Ｓ部）に開口部を有する第２フォトレジスト膜を形成する。次いで、この第２フォトレジスト膜をマスクとして、障壁層ＢＡ、チャネル層ＣＨ、バッファ層ＢＵ２およびバッファ層ＢＵ１の一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ１、障壁層ＢＡ、チャネル層ＣＨおよびバッファ層ＢＵ２を貫通してバッファ層ＢＵ１の途中まで達する貫通孔ＴＨを形成する。このように、貫通孔ＴＨの底部は、バッファ層ＢＵ１中に位置するようにエッチングを行う。
なお、コンタクトホールＣ１Ｓ、Ｃ１Ｄと貫通孔ＴＨの形成順序は、上記のものに限られるものではなく、貫通孔ＴＨを形成した後に、コンタクトホールＣ１Ｄを形成してもよい。
上記工程にて形成されたコンタクトホールＣ１Ｄの底面からは障壁層ＢＡが露出し、貫通孔ＴＨの底面からはバッファ層ＢＵ１が露出する。
次いで、図１２に示すように、ゲート電極ＧＥの両側に、ソース電極ＳＥおよびドレイン電極ＤＥを形成するとともに、貫通孔ＴＨ内に接続部ＶＩＡを形成する。また、ソース電極ＳＥと電気的に接続されるソースパッドＳＰを形成し、ドレイン電極ＤＥと電気的に接続されるドレインパッドＤＰを形成する（図６参照）。
例えば、コンタクトホールＣ１Ｄおよび貫通孔ＴＨ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、５０ｎｍ程度の膜厚であり、アルミニウム膜は、例えば、１０００ｎｍ程度の膜厚である。
次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／ＴｉＮ）をエッチングする。この工程により、貫通孔ＴＨに導電性膜が埋め込まれた接続部ＶＩＡが形成され、また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰが形成される。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、図６に示すように、Ｙ方向に長辺を有する矩形状（ライン状）である。また、ソースパッドＳＰおよびドレインパッドＤＰの平面形状は、図６に示すように、Ｘ方向に長辺を有する矩形状（ライン状）である。ソースパッドＳＰは、複数のソース電極ＳＥを接続するように配置され、ドレインパッドＤＰは、複数のドレイン電極ＤＥを接続するように配置される。
そして、ソース電極ＳＥ下には、貫通孔ＴＨが位置し、ソース電極ＳＥとバッファ層ＢＵ１とは、接続部ＶＩＡを介して電気的に接続される。
次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。保護膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図５）。
次いで、基板Ｓの裏面側を上面にして、基板Ｓの裏面を研磨することにより、基板Ｓを薄型化する。次いで、基板Ｓの裏面上に、導電性膜として、例えば、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて堆積することにより、裏面電極ＢＥを形成する（図５）。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、チャネル層ＣＨの下方に、バッファ層ＢＵ１とバッファ層ＢＵ１よりも電子親和力が小さいバッファ層ＢＵ２との積層部を設け、これらの界面より下の位置まで到達し、ソース電極ＳＥと接続される接続部ＶＩＡを設けた。これにより、バッファ層ＢＵ１の電位を、接続部ＶＩＡにより、ソース電位（例えば、接地電位）に近づけることができ、バッファ層ＢＵ１とバッファ層ＢＵ２との界面に、二次元電子ガス２ＤＥＧ２を生じさせることができる。その結果、前述したように、閾値を上昇させ、ノーマリオフ特性を向上させることができる。
図１３は、本実施の形態の半導体装置（ＭＩＳＦＥＴ）のバッファ層ＢＵ２のＡｌ組成比と閾値との関係を示すグラフである。縦軸は、閾値（Ｖｔｈ、［Ｖ］）を示し、横軸は、Ａｌ組成比（Ａｌ ｃｏｎｔｅｎｔ、［％］）を示す。Ａｌ組成比が０％の場合には、バッファ層（ＡｌＧａＮ）ＢＵ２とバッファ層（ＧａＮ）ＢＵ１との界面の正の固定電荷の影響などにより閾値は負（ノーマリーオン）である。これに対し、Ａｌ組成比が高くなると閾値は上昇し、Ａｌ組成比が５％では十分なノーマリオフ動作をさせる際に好ましい閾値である“２〜３Ｖ”を越えてしまう。
図１４は、本実施の形態の半導体装置（ＭＩＳＦＥＴ）のバッファ層ＢＵ２のＡｌ組成比とオン抵抗との関係を示すグラフである。縦軸は、オン抵抗（Ｒｏｎ、［Ωｍｍ］）を示し、横軸は、Ａｌ組成比（Ａｌ ｃｏｎｔｅｎｔ、［％］）を示す。Ａｌ組成比が０％の場合には、オン抵抗が１５Ωｍｍである。これに対し、Ａｌの組成比が高くなるとオン抵抗は上昇した。これは、障壁層ＢＡの面内の引っ張り歪が、上記Ａｌ組成比の増加とともに減少し、障壁層ＢＡとチャネル層ＣＨとの界面の正の分極電荷が減少することにより、二次元電子ガス２ＤＥＧ１のキャリア濃度が減少するためであると考えられる。
このように、Ａｌ組成比を変化させたときの、閾値とオン抵抗の間にはトレードオフの関係がある。よって、Ａｌ組成比の範囲としては、３％以上８％以下が好ましく、４％以上６％以下がより好ましい。
（実施の形態２）
実施の形態１においては、ソース電極ＳＥの下に接続部ＶＩＡを設けたが、ソースパッドＳＰの下に接続部ＶＩＡを設けてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。
本実施の形態のＭＩＳＦＥＴは、実施の形態１と同様に、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ここで、本実施の形態においては、素子分離領域ＩＳＯ上のソースパッドＳＰの下において、素子分離領域ＩＳＯおよびバッファ層ＢＵ２を貫通し、その下のバッファ層ＢＵ１まで到達する接続部ＶＩＡを設けている。この接続部ＶＩＡは、ソースパッドＳＰを介してソース電極ＳＥと電気的に接続される。
このように、本実施の形態においても、チャネル層ＣＨの下方に、バッファ層ＢＵ１とバッファ層ＢＵ１よりも電子親和力が小さいバッファ層ＢＵ２との積層部を設け、これらの界面より下の位置まで到達し、ソース電極ＳＥと接続される接続部ＶＩＡを設けた。これにより、バッファ層ＢＵ１の電位を、接続部ＶＩＡにより、ソース電位（例えば、接地電位）に近づけることができ、バッファ層ＢＵ１とバッファ層ＢＵ２との界面に、二次元電子ガス２ＤＥＧ２を生じさせることができる。その結果、実施の形態１で詳細に説明したように、閾値を上昇させ、ノーマリオフ特性を向上させることができる。また、接続部ＶＩＡが、素子分離領域ＩＳＯに配置されているため、半導体素子の微細化や高集積化を図ることができる。
図１６および図１７を参照しながら、実施の形態２の半導体装置をさらに説明する。図１６は、本実施の形態の半導体装置の構成を示す断面図である。図１７は、本実施の形態の半導体装置の構成を示す平面図である。図１６は、図１７のＢ−Ｂ断面に対応する。なお、接続部ＶＩＡの形成位置以外の構成は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。
図１６に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、基板Ｓ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。そして、障壁層ＢＡ上には、絶縁膜ＩＦ１が形成されている。
また、この半導体装置は、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。また、ゲート電極ＧＥは、絶縁膜ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。このゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。
素子分離領域ＩＳＯは、障壁層ＢＡ、チャネル層ＣＨおよびバッファ層ＢＵ２中に形成された絶縁領域であり、例えば、障壁層ＢＡ、チャネル層ＣＨおよびバッファ層ＢＵ２の一部に、窒素イオンなどを打ち込むことにより、高抵抗化された領域である。
そして、素子分離領域ＩＳＯ上のソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。前述したように、接続部ＶＩＡは、バッファ層ＢＵ１と接続される。
また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜ＰＲＯが形成されている。
また、基板Ｓの裏面側には、裏面電極ＢＥが形成されている。
図１７に示すように、複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置され、また、複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、実施の形態１の場合と同様に、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
実施の形態１の場合と同様に、ドレイン電極ＤＥの下には、ドレイン電極ＤＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｄが配置されている。また、ソース電極ＳＥの下には、ソース電極ＳＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｓが配置されている。
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図１７においては、下側）において、Ｘ方向に延在するように配置される。
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図１７においては、上側）において、Ｘ方向に延在するように配置される。
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図１７においては、上側）において、Ｘ方向に延在するように配置される。
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。
そして、前述したように、ソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。後述するように、接続部ＶＩＡは、バッファ層ＢＵ１と電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡを介して、ソース電極ＳＥとバッファ層ＢＵ１とが電気的に接続される（図１６）。
基板Ｓ、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦ１のそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。
［製法説明］
次いで、図１８〜図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１８〜図２１は、本実施の形態の半導体装置の製造工程を示す断面図である。
図１８に示すように、基板Ｓ上に、核生成層ＮＵＬおよび超格子層ＳＬを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、超格子層ＳＬ上に、バッファ層ＢＵ１として、窒化ガリウム層（ｉ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このバッファ層ＢＵ１の膜厚は、例えば、１００ｎｍ程度である。なお、バッファ層ＢＵ１として、ｐ型の不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を用いてもよい。
次いで、バッファ層ＢＵ１上に、バッファ層ＢＵ２として、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このバッファ層ＢＵ２の膜厚は、例えば、１０００ｎｍ程度である。
次いで、バッファ層ＢＵ２上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ２上に、窒化ガリウム層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、５０ｎｍ程度である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２と、Ｇａの組成比を、０．８とし、Ａｌ０．２Ｇａ０．８Ｎ層を形成する。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比は、前述したバッファ層ＢＵ２のＡｌＧａＮ層のＡｌの組成比より大きくする。
このようにして、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。前述したように、この積層体のうち、バッファ層ＢＵ１とバッファ層ＢＵ２との界面近傍には、二次元電子ガス（２ＤＥＧ２）が生成され、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、二次元電子ガス（２ＤＥＧ１）が生成される（１参照）。
次いで、障壁層ＢＡ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、ＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜（図示せず）を絶縁膜ＩＦ１上に形成する。次いで、フォトレジスト膜をマスクとして、絶縁膜ＩＦ１を介して、窒素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、窒素（Ｎ）やホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、チャネル層ＣＨの底面より下に位置し、かつ、バッファ層ＢＵ１の底面より上に位置するように、窒素イオンの打ち込み条件を調整する。なお、素子分離領域ＩＳＯの底部は、後述する貫通孔ＴＨ（接続部ＶＩＡ）の底部より上に位置する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図１７に示すように、活性領域ＡＣは、例えば、Ｘ方向に長辺を有する略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜を除去する。
次いで、図１９に示すように、実施の形態１と同様にして、絶縁膜ＩＦ１のゲート電極形成領域に開口部を形成し、絶縁膜ＩＦ１をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。なお、この際、素子分離領域ＩＳＯに、ゲート線ＧＬ用の溝Ｔを形成する。
次いで、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。絶縁膜ＩＦ１およびゲート電極ＧＥは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、図２０に示すように、ゲート電極ＧＥ上を含むゲート絶縁膜ＧＩ上に、層間絶縁膜ＩＬ１を、実施の形態１と同様にして形成する。
次いで、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨを形成する。
例えば、層間絶縁膜ＩＬ１上に、貫通孔形成領域、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１フォトレジスト膜を形成する。次いで、この第１フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１をエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄ、Ｃ１ＳＰを形成する。次いで、第１フォトレジスト膜を除去した後、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に、貫通孔形成領域（コンタクトホールＣ１ＳＰ）上に開口部を有する第２フォトレジスト膜を形成する。次いで、この第２フォトレジスト膜をマスクとして、素子分離領域ＩＳＯ、バッファ層ＢＵ２およびバッファ層ＢＵ１の一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、素子分離領域ＩＳＯおよびバッファ層ＢＵ２を貫通してバッファ層ＢＵ１の途中まで達する貫通孔ＴＨを形成する。なお、貫通孔ＴＨの底部は、バッファ層ＢＵ１中であって、素子分離領域ＩＳＯの底部より下に位置するようにエッチングを行う。
なお、コンタクトホールＣ１Ｓ、Ｃ１Ｄと貫通孔ＴＨの形成順序は、上記のものに限られるものではなく、貫通孔ＴＨを形成した後に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成してもよい。
上記工程にて形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からは障壁層ＢＡが露出し、貫通孔ＴＨの底面からはバッファ層ＢＵ１が露出する。
次いで、図２１に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡを形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、実施の形態１と同様に、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する（図１６）。
次いで、基板Ｓの裏面側を上面にして、基板Ｓの裏面を研磨することにより、基板Ｓを薄型化する。次いで、基板Ｓの裏面上に、導電性膜として、例えば、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて堆積することにより、裏面電極ＢＥを形成する（図１６）。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態３）
実施の形態１、２においては、基板Ｓの表面側に接続部ＶＩＡを設けたが、基板Ｓの裏面側に接続部ＶＩＡを設けてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図２２は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。
本実施の形態のＭＩＳＦＥＴは、実施の形態１と同様に、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ここで、本実施の形態においては、基板Ｓの裏面から、基板Ｓ、核生成層ＮＵＬおよび超格子層ＳＬを貫通し、バッファ層ＢＵ１まで到達する接続部ＶＩＡを設けている。この接続部ＶＩＡは、裏面電極ＢＥを介してソース電位（例えば、接地電位）と電気的に接続されている。
このように、本実施の形態においても、チャネル層ＣＨの下方に、バッファ層ＢＵ１とバッファ層ＢＵ１よりも電子親和力が小さいバッファ層ＢＵ２との積層部を設け、基板Ｓの裏面からバッファ層ＢＵ１まで到達する接続部ＶＩＡを設けた。これにより、バッファ層ＢＵ１の電位を、接続部ＶＩＡにより、ソース電位（例えば、接地電位）に近づけることができ、バッファ層ＢＵ１とバッファ層ＢＵ２との界面に、二次元電子ガス２ＤＥＧ２を生じさせることができる。その結果、実施の形態１で詳細に説明したように、閾値を上昇させ、ノーマリオフ特性を向上させることができる。また、接続部ＶＩＡが、基板Ｓの裏面側に配置されているため、半導体素子の微細化や高集積化を図ることができる。
図２３および図２４を参照しながら、実施の形態３の半導体装置をさらに説明する。図２３は、本実施の形態の半導体装置の構成を示す断面図である。図２４は、本実施の形態の半導体装置の構成を示す平面図である。図２３は、図２４のＣ−Ｃ断面に対応する。なお、接続部ＶＩＡの形成位置以外（即ち、基板Ｓの表面側の構成）は、実施の形態２の場合と同様であるため、実施の形態２と同様の構成についてはその詳細な説明を省略する。
図２３に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、基板Ｓ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。そして、障壁層ＢＡ上には、絶縁膜ＩＦ１が形成されている。
また、この半導体装置は、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。また、ゲート電極ＧＥは、絶縁膜ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。このゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。
また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜ＰＲＯが形成されている。
ここで、本実施の形態においては、基板Ｓの裏面から、基板Ｓ、核生成層ＮＵＬおよび超格子層ＳＬを貫通し、バッファ層ＢＵ１まで到達する接続部ＶＩＡが設けられている。また、基板Ｓの裏面には、裏面電極ＢＥが形成されている。そして、接続部ＶＩＡは、バッファ層ＢＵ１と接続され、裏面電極ＢＥを介してソース電位（例えば、接地電位）と電気的に接続されている。
図２４に示すように、複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置され、また、複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、実施の形態１の場合と同様に、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
実施の形態１の場合と同様に、ドレイン電極ＤＥの下には、ドレイン電極ＤＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｄが配置されている。また、ソース電極ＳＥの下には、ソース電極ＳＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｓが配置されている。
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続され、複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。また、複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図２４においては、上側）において、Ｘ方向に延在するように配置される。
ここで、図２４中の丸部に示すように、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。但し、この貫通孔ＴＨは、図２３に示すように、基板Ｓの裏面側に設けられている。即ち、基板Ｓ、核生成層ＮＵＬおよび超格子層ＳＬを貫通し、バッファ層ＢＵ１まで到達する貫通孔ＴＨ内に接続部ＶＩＡが設けられている。そして、この接続部ＶＩＡは、裏面電極ＢＥを介してソース電位（例えば、接地電位）と電気的に接続される。図２４においては、貫通孔ＴＨ（丸部）は、ソース電極ＳＥと対応する位置に配置されているが、貫通孔ＴＨ（丸部）の位置は、かかる箇所に限定されるものではない。貫通孔ＴＨ（丸部）は、基板Ｓの裏面側に設けられるため、表面側のパターンレイアウトに制限されることなく、自由にレイアウトすることが可能である。
基板Ｓ、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦ１のそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡ（裏面電極ＢＥ）のそれぞれの構成材料は、実施の形態１で説明したとおりである。なお、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰの構成材料と、接続部ＶＩＡ（裏面電極ＢＥ）の構成材料を異なる材料としてもよい。
［製法説明］
次いで、図２５〜図２８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２５〜図２８は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２５に示すように、基板Ｓ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。これらの層は、実施の形態１や２で説明した材料を用い、実施の形態１や２の場合と同様に形成することができる。次いで、実施の形態１や２の場合と同様に、障壁層ＢＡ上に、絶縁膜ＩＦ１を形成する。
次いで、実施の形態１と同様に、素子分離領域を開口するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、窒素イオンを打ち込むことにより、素子分離領域（図示せず）を形成する。
次いで、実施の形態１と同様にして、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成し、この溝Ｔの内部にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。次いで、実施の形態１と同様に、ゲート電極ＧＥ上に層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１をエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。このコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からは障壁層ＢＡが露出する。
次いで、図２６に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰを形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、実施の形態１と同様に、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。
次いで、基板Ｓの裏面側を上面にして、基板Ｓの裏面を研磨することにより、基板Ｓを薄型化する。次いで、図２７に示すように、基板Ｓの裏面上に、貫通孔形成領域に開口部を有するマスク膜（図示せず）を形成し、このマスク膜をマスクとして、基板Ｓ、核生成層ＮＵＬ、超格子層ＳＬおよびバッファ層ＢＵ１の一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、基板Ｓ、核生成層ＮＵＬおよび超格子層ＳＬを貫通し、その下のバッファ層ＢＵ１まで到達する貫通孔ＴＨを形成する。
次いで、図２８に示すように、貫通孔ＴＨ内を含む基板Ｓの裏面側に導電性膜を形成する。例えば、導電性膜として、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。これにより、貫通孔ＴＨ内に導電性膜が埋め込まれ、接続部ＶＩＡが形成される。また、基板Ｓの裏面上に堆積した導電性膜により裏面電極ＢＥが形成される。このように、接続部ＶＩＡと裏面電極ＢＥは接続され、裏面電極ＢＥには、例えば、接地電位（ソース電位）が印加される。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（他の構成）
上記実施の形態１においては、接続部ＶＩＡの底面を、バッファ層ＢＵ１の途中に配置しているが、接続部ＶＩＡの底面を、バッファ層ＢＵ１の底面より下方に配置してもよい。
図２９は、実施の形態１の他の構成を示す断面図である。接続部ＶＩＡの構成以外は、実施の形態１と同様であるため、その説明を省略する。
図２９に示すように、接続部ＶＩＡの底面を、バッファ層ＢＵ１の底面より下方に配置し、接続部ＶＩＡの側面の一部とバッファ層ＢＵ１とが接するように構成してもよい。
例えば、障壁層ＢＡ、チャネル層ＣＨ、バッファ層ＢＵ２、バッファ層ＢＵ１を貫通して、超格子層ＳＬの途中まで達する貫通孔ＴＨを形成し、この貫通孔ＴＨの内部に、導電性膜を埋め込むことにより接続部ＶＩＡを形成する。
なお、実施の形態２の接続部ＶＩＡの底面を、バッファ層ＢＵ１の底面より下方に配置してもよい。
また、上記実施の形態においては、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層ＣＨおよび障壁層ＢＡを構成する窒化物半導体層として、ＧａＮ層やＡｌＧａＮ層を例示したが、他の窒化物半導体層を用いてもよい。
例えば、ＧａＮ層に換えてＩｎＧａＮ層を用いてもよい。また、ＡｌＧａＮ層に換えてＩｎＡｌＮ層を用いてもよい。
（適用製品）
上記実施の形態で説明した半導体素子（ＭＩＳＦＥＴ）の適用箇所に制限はないが、例えば、スイッチング電源、ＰＦＣ回路、インバータなどを構成する半導体素子（ＭＩＳＦＥＴ）として適用することができる。また、スイッチング電源を応用した製品としては、例えば、サーバ電源、無停電電源、太陽光発電用パワーコンディショナー、ＨＶ・ＥＶ電源などがある。また、ＰＦＣ回路を応用した製品としては、サーバ、モータなど各種産業用電源、家電用電源、各種携帯機器のアダプター電源などがある。また、インバータを応用した製品としては、モータ駆動電源、プラグインＨＶ電源などがある。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ＤＥＧ１ 二次元電子ガス
２ＤＥＧ２ 二次元電子ガス
ＡＣ 活性領域
ＢＡ 障壁層
ＢＥ 裏面電極
ＢＵ１ バッファ層
ＢＵ２ バッファ層
Ｃ１Ｄ コンタクトホール
Ｃ１Ｓ コンタクトホール
Ｃ１ＳＰ コンタクトホール
ＣＨ チャネル層
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＰ ゲートパッド
ＩＦ１ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＳＯ 素子分離領域
ＮＵＬ 核生成層
ＰＲＯ 保護膜
Ｓ 基板
ＳＥ ソース電極
ＳＬ 超格子層
ＳＰ ソースパッド
Ｔ 溝
ＴＨ 貫通孔
ＶＩＡ 接続部

Claims (4)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
    前記第４窒化物半導体層を貫通し、前記第３窒化物半導体層の途中まで到達する溝と、
    前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記基板の下方側である裏面側から、前記基板を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置された第１接続部と、
    を有し、
    前記第４窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より小さく、
    前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より大きく、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１電極の電位と前記第１窒化物半導体層の電位が同じである、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層および前記第２窒化物半導体層は、ＡｌＧａＮであり、前記第３窒化物半導体層および前記第１窒化物半導体層は、ＧａＮである、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第４窒化物半導体層のＡｌ組成は、前記第２窒化物半導体層のＡｌ組成より大きい、半導体装置。
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