[go: up one dir, main page]

CN105390539A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN105390539A
CN105390539A CN201510524932.0A CN201510524932A CN105390539A CN 105390539 A CN105390539 A CN 105390539A CN 201510524932 A CN201510524932 A CN 201510524932A CN 105390539 A CN105390539 A CN 105390539A
Authority
CN
China
Prior art keywords
film
insulating film
semiconductor device
trench
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510524932.0A
Other languages
English (en)
Other versions
CN105390539B (zh
Inventor
川口宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105390539A publication Critical patent/CN105390539A/zh
Application granted granted Critical
Publication of CN105390539B publication Critical patent/CN105390539B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及一种半导体器件。半导体器件包括：每个均形成在衬底上方的沟道层、阻挡层、第一绝缘膜和第二绝缘膜；穿透第二绝缘膜、第一绝缘膜和阻挡层到达沟道层的中间的沟槽；和经由栅绝缘膜布置在沟槽中和第二绝缘膜上的栅电极。第二绝缘膜的带隙小于第一绝缘膜的带隙，且第二绝缘膜的带隙小于栅绝缘膜GI的带隙。因此，能够在第二(上)绝缘膜中积累电荷(电子)，从而能够增强在沟槽的角部处的电场强度。结果，甚至在沟槽的角部处也完全形成沟道，从而能够减小导通电阻，并增加导通电流。

Description

半导体器件
相关申请的交叉参考
2014年8月25日提出的日本专利申请No.2014-170330的公开包括说明书、附图和摘要，通过参考的方式将其作为整体合并于此。
技术领域
本发明涉及一种半导体器件和制造半导体器件的方法，并且能够优选用在使用例如氮化物半导体及其制造方法的半导体器件中。
背景技术
近年来，采用每个都具有大于Si的带隙的III-V族化合物的半导体器件已经引起了人们的关注。在它们之中，正在开发采用氮化镓(GaN)的半导体器件，因为氮化镓是一种具有如下优势的材料：1)击穿电场大；2)电子饱和速度大；3)热导率大；4)可在AlGaN和GaN之间形成良好的异质结；5)氮化镓无毒且安全性高；等。
而且，因为氮化镓的高耐压和高速开关特性，正在开发每个都是采用氮化镓的功率MOSFET(金属绝缘体半导体场效应晶体管)并且可在每个中执行常关操作的半导体器件。
例如，日本未审查专利申请公开No.2013-118343公开了一种采用栅极凹槽结构的MIS型化合物半导体器件。在该半导体器件中，用于栅电极的凹槽形成在层间绝缘膜、钝化膜和化合物半导体层叠中。
发明内容
本发明人对使用上述氮化物半导体的半导体器件进行了研究和开发，并正在进行深入研究，以改善常关状态型半导体器件的特性。在研究和发展的过程中，揭示了存在进一步改善使用氮化物半导体的半导体器件的特性的空间。
从本说明书的描述和附图，其他问题和新的特征将变得明显。
在本申请公开的优选实施例中，将如下简要描述其典型实施例的概述。
根据本申请公开的一个实施例的半导体器件具有穿透上绝缘膜、下绝缘膜和阻挡层到达沟道层的中间的沟槽，和经由栅绝缘膜布置在沟槽中和上绝缘膜上的栅电极。上绝缘膜的带隙小于下绝缘膜的带隙。此外，上绝缘膜的带隙小于栅绝缘膜的带隙。
在根据本申请公开的且如下所述的典型实施例的半导体器件中，能够提高半导体器件的特性。
附图说明
图1是示出根据第一实施例的半导体器件的构造的截面图；
图2是示出根据第一实施例的半导体器件的构造的平面图；
图3是示出根据第一实施例的半导体器件的制造步骤的截面图；
图4是示出根据第一实施例的半导体器件的制造步骤的、图3之后的制造步骤的截面图；
图5是示出根据第一实施例的半导体器件的制造步骤的、图4之后的制造步骤的截面图；
图6是示出根据第一实施例的半导体器件的制造步骤的、图5之后的制造步骤的截面图；
图7是示出根据第一实施例的半导体器件的制造步骤的、图6之后的制造步骤的截面图；
图8是示出根据第一实施例的半导体器件的制造步骤的、图7之后的制造步骤的截面图；
图9是示出根据第一实施例的半导体器件的制造步骤的、图8之后的制造步骤的截面图；
图10是示出根据第一实施例的半导体器件的制造步骤的、图9之后的制造步骤的截面图；
图11是示出根据第一实施例的半导体器件的制造步骤的、图10之后的制造步骤的截面图；
图12是示出根据第一实施例的半导体器件的制造步骤的、图11之后的制造步骤的截面图；
图13是示出根据第一实施例的半导体器件的制造步骤的、图12之后的制造步骤的截面图；
图14A至14D是沟槽的底部表面的端部附近的示意图，用于说明第一实施例的效果；
图15A至15D是示出电荷注入状态的能带图。
图16是示出将电荷注入到晶体管中的上绝缘膜中的步骤和晶体管的驱动步骤的时序图；
图17是示出根据第二实施例的半导体器件的构造的截面图；
图18是示出根据第二实施例的半导体器件的构造的平面图；
图19是示出根据第二实施例的半导体器件的构造的截面图；
图20是示出根据第二实施例的半导体器件的制造步骤的截面图；
图21是示出根据第二实施例的半导体器件的制造步骤的、图20之后的制造步骤的截面图；
图22是示出根据第二实施例的半导体器件的制造步骤的、图21之后的制造步骤的截面图；
图23是示出根据第二实施例的半导体器件的制造步骤的、图22之后的制造步骤的截面图；
图24是示出根据第二实施例的半导体器件的制造步骤的、图23之后的制造步骤的截面图；
图25是示出根据第二实施例的半导体器件的制造步骤的截面图；
图26是示出根据第二实施例的半导体器件的制造步骤的平面图；
图27是示出根据第二实施例的半导体器件的制造步骤的、图24之后的制造步骤的截面图；
图28是示出根据第二实施例的半导体器件的制造步骤的、且与图18指定的线B一致的截面图；
图29是示出根据第二实施例的半导体器件的制造步骤的平面图；
图30是示出根据第二实施例的半导体器件的制造步骤的、图27之后的制造步骤的截面图；
图31是示出根据第二实施例的半导体器件的制造步骤的、且与图18指定的线B一致的截面图；
图32A和32B是沟槽的底部表面的端部附近的示意图，用于说明第二实施例的效果；和
图33是示出将电荷注入到晶体管的上绝缘膜中的步骤和晶体管的驱动步骤的时序图。
具体实施方式
如果需要为方便起见，通过将下面的实施例中的每个分成多个部分或实施例来描述它们；然而，多个部分或实施例不是彼此不相关的，而是它们存在着其中一个是其他的部分的或全部的变形、应用实例、详细的描述或补充说明的关系，除非另有说明。当在下面的实施例中提到要素的数字等时(包括个数、数值、量、范围等)，该数字不限制于特定的数字，而可以大于或小于该特定的数字，除非另有说明或除原则上该数字明显限制于特定数字以外。
而且，在下面的实施例中，构成部分(也包括要素步骤等)不一定是必要的，除非另有说明或原则上显然是必要的。类似地，当在下面的实施例中提到构成部分等的形状和位置关系等时，也应当包括基本上与该形状等相同或类似的那些形状等，除非另有说明或除原则上认为明显不同以外。这与上述数字等(包括个数、数值、数和范围等)是相同的。
在下文中，将参考附图详细描述优选实施例。在用于说明实施例的全部图中，彼此具有相同功能的部件将用相同或相关的参考数字表示，并将省略重复描述。当存在多个类似的部件(部分)时，个体或特定部分可通过对共同参考数字增加符号来表示。在下面的实施例中，原则上将不重复相同或相似部分的描述，除非特别必要。
在实施例所使用的图中，为了使它们更易于观看，即使在截面图中也省略了影线。
在截面图或平面图中，每个部分的大小与实际器件的大小是不对应的，并且可以显示相对较大的特定部分，以便使视图更容易理解。这与截面图和平面图彼此对应的情况是相同的。
(第一实施例)
在下文中，将参考附图详细描述根据本实施例的半导体器件。
[结构描述]
图1是示出根据本实施例的半导体器件的构造的截面图。图2是示出根据本实施例的半导体器件的构造的平面图。图1的截面图例如对应于图2的A-A截面。
根据本实施例的半导体器件是采用氮化物半导体的MIS(金属绝缘体半导体)型FET(场效应晶体管)。该半导体器件也被称为HEMT(高电子迁移率晶体管)或功率晶体管。根据本实施例的半导体器件是一种所谓的凹槽栅极型半导体器件。
在根据本实施例的半导体器件中，沟道层CH和阻挡层BA依次形成在衬底S上，如图1所示。其中将形成晶体管的有源区AC被元件隔离区ISO分开(见图2)。
绝缘膜(IF1、IF2)形成在阻挡层BA上。该绝缘膜包括两层绝缘膜。下绝缘膜IF1形成在阻挡层BA上，且上绝缘膜IF2形成在下绝缘膜IF1上。
在图案化栅电极GE时，该绝缘膜(IF1、IF2)具有蚀刻停止层的作用。上绝缘膜IF2是带隙比下绝缘膜IF1的带隙小的膜。此外，上绝缘膜IF2是带隙比后述的栅绝缘膜GI的带隙小的膜(见图15)。
经由栅绝缘膜GI，在穿透绝缘膜(IF1、IF2)和阻挡层BA到达沟道层CH的中间的沟槽T中，形成栅电极GE。沟道层CH和阻挡层BA包括氮化物半导体，并且阻挡层BA是一种带隙宽于沟道层CH的带隙的氮化物半导体层。
二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近，靠近沟道层CH。当将阈值电位(电位V2>0，也称为驱动电位)施加到栅电极GE时，沟道形成在栅绝缘膜GI和沟道层CH之间的界面附近。
二维电子气2DEG通过下面的机理形成。形成沟道层CH和阻挡层BA的氮化物半导体(在这里，氮化镓基半导体)在带隙和电子亲和势方面彼此是不相同的。因此，方形阱势产生在这些半导体之间的接合面。通过在方形阱势中积累电子，二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近。
在这里，形成在沟道层CH和阻挡层BA之间的界面附近的二维电子气2DEG，被其中形成栅电极GE的沟槽T分开。因此，在根据本实施例的半导体器件中，在不将阈值电位施加到栅电极GE时，可保持截止状态，且在将阈值电位施加到栅电极GE时，在形成沟道的情况下可保持导通状态。因此，可执行常关状态操作。
将进一步详细描述根据本实施例的半导体器件的构造。在根据该实施例的半导体器件中，包括氮化物半导体的沟道层CH形成在衬底S上，且包括氮化物半导体的阻挡层BA形成在沟道层CH上，如图1所示。替代地，成核层、应变缓和层和缓冲层等，可从衬底S侧依次设置在衬底S和沟道层CH之间。这些层包括氮化物半导体。形成成核层是为了当生长形成在上方的层、诸如应变缓和层时产生晶核。此外，形成成核层是为了防止衬底随着形成在上方的层的构成元素(例如，Ga等)从这些层扩散到衬底S而劣化。形成应变缓和层是为了通过缓和施加到衬底S的压力来抑制衬底S发生弯曲或断裂。缓冲层是位于沟道层CH和应变缓和层之间的中间层。
经由栅绝缘膜GI，在穿透绝缘膜(IF1、IF2)和阻挡层BA并挖掘到沟道层CH的中间的沟槽(也称为凹槽)T中，形成栅电极GE。
绝缘膜(IF1、IF2)在开口区(OA1)具有开口(见图5)。对应该开口形成沟槽T。
栅绝缘膜GI形成在沟槽T中和绝缘膜(IF1、IF2)上。栅电极GE形成在栅绝缘膜GI上。从上面看时得到的栅电极GE的形状(在下文中称为平面形状)是例如矩形(见图2)。在这里，栅绝缘膜GI和栅电极GE的平面形状是彼此相同的。
栅电极GE具有在一个方向上(向右侧，即在图1中的漏电极DE侧)突出的形状。突出部分被称为场板电极(也被称为法拉第屏蔽电极)。场板电极是从靠近漏电极DE的沟槽T的端部向漏电极DE延伸的栅电极的GE的部分区域。
栅电极GE还从靠近源电极SE的沟槽T的端部向源电极SE延伸。绝缘膜(IF1、IF2)布置在向漏电极DE或源电极SE突出(延伸)的栅电极的下面。
此外，源电极SE和漏电极DE形成在栅电极GE两侧上的阻挡层BA上。阻挡层BA和源电极SE经由欧姆层欧姆耦合在一起。阻挡层BA和漏电极DE经由欧姆层欧姆耦合在一起。源电极SE包括位于在层间绝缘膜IL1中形成的接触孔C1S中的耦合部分(插塞)，和位于耦合部分上的布线部分。漏电极DE包括位于在层间绝缘膜IL1中形成的接触孔C1D中的耦合部分(插塞)，和位于耦合部分上的布线部分。源电极SE和漏电极DE用保护绝缘膜PRO覆盖。源电极SE和漏电极DE中的每一个的平面形状都是例如矩形(见图2)。
经由位于在层间绝缘膜IL1中形成的接触孔C1G中的耦合部分(插塞)，上述栅电极GE耦合到栅极布线GL(见图2)。
通过如此形成具有小于下绝缘膜IF1的带隙的膜的上绝缘膜IF2，能够在在上绝缘膜IF2中积累电荷(在这里，电子)，如后来所描述的，从而能够提高在沟槽角部处的电场强度。结果，甚至在沟槽的角部处也充分形成了沟道，从而能够减小导通电阻，并增加导通电流。因此，能够提高晶体管的驱动能力。
[制造方法的描述]
随后，参考图3至13，将描述根据本实施例的半导体器件的制造方法，使得半导体器件的构造更加清晰。图3至13是示出根据该实施例的半导体器件的制造步骤的截面图。
在衬底S上形成沟道层CH，如图3所示。例如，使用包括硅(Si)的半导体衬底作为衬底S，包括硅(Si)的半导体衬底具有1Ω·cm的电阻率并暴露了其(111)面，并通过使用MOCVD(金属有机化学气相沉积)方法等在衬底S上异质外延生长氮化镓(GaN)层作为沟道层CH。沟道层CH的厚度为例如约1μm。替代地，可使用包括不同于硅的SiC或蓝宝石的衬底作为衬底S。此外，成核层、应变缓和层和缓冲层可从衬底S侧依次设置在衬底S和沟道层CH之间。例如，使用氮化铝(AlN)层作为成核层；使用氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)作为应变缓和层；以及使用AlGaN层等作为缓冲层。这些层可通过使用MOCVD方法等形成。在这种情况下，从衬底S的表面到沟道层CH的表面的一部分的厚度约为3至5μm。
随后，例如，通过使用MOCVD方法等，在沟道层CH上异质外延生长AlGaN(AlxGa(1-x)N)层作为阻挡层BA。AlGaN层的厚度为例如约0.03μm。
因此，形成沟道层CH和阻挡层BA的层叠体。层叠体通过上述的异质外延生长形成，即通过其中在[0001]晶轴(C轴)方向上执行层叠的III族面生长形成。换句话说，层叠体通过(0001)Ga面生长形成。在层叠体中，二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近。
随后，在阻挡层BA上形成绝缘膜(IF1、IF2)作为覆盖膜。例如，在阻挡层BA上通过使用CVD(化学气相沉积)方法等，沉积氧化硅膜(SiO2膜，包括氧化硅的膜)作为绝缘膜IF1，使得其具有约0.02μm的厚度。随后，在绝缘膜IF1上通过使用CVD方法等，沉积氮化硅膜(Si3N4膜，包括氮化硅的膜)作为绝缘膜IF2，使得其具有约0.02μm的厚度。下氧化硅膜的带隙约为8.9eV，而上氮化硅膜的带隙约为4.5eV。因此，上氮化硅膜的带隙小于下氧化硅膜的带隙(见图15)。
随后，通过使用光刻技术，在绝缘膜(IF1、IF2)上形成用于开口元件隔离区的光致抗蚀膜PR1，如图4所示。随后，通过使用光致抗蚀膜PR1作为掩膜掺杂硼(B)或氮(N)。经由绝缘膜(IF1、IF2)将硼(B)或氮(N)注入到沟道层CH和的阻挡层BA中。通过如此将离子种类，诸如硼(B)、氮(N)等，掺杂到沟道层CH和阻挡层BA中，使晶体状态改变为具有更高的电阻。从而形成元件隔离区ISO。此后，移除光致抗蚀膜PR1。被元件隔离区ISO包围的区域将充当为有源区AC(见图2)。
随后，通过使用光刻技术，在绝缘膜IF2上形成在开口区域OA1中具有开口的光致抗蚀膜PR2，如图5所示。随后，通过使用光致抗蚀膜PR2作为掩膜蚀刻绝缘膜(IF1、IF2)。在这里，将其中通过使用由光刻(曝光、显影)加工成所需形状的光致抗蚀膜或硬掩膜作为掩膜执行蚀刻，来将下层材料加工成所需形状的过程称为图案化。使用诸如例如CF4或CHF3的气体，作为用于氮化硅膜和氧化硅膜的蚀刻气体。因此，在阻挡层BA上形成在开口区域OA1中具有开口的绝缘膜(IF1、IF2)。换句话说，在开口区域OA1中暴露阻挡层BA(图5)。
接下来，通过使用光致抗蚀膜PR2作为掩膜蚀刻阻挡层BA和沟道层CH，形成穿透绝缘膜(IF1、IF2)和阻挡层BA到达沟道层CH的中间的沟槽T，如图6所示。通过使用例如卤素基气体(Cl2、HBr、BCl3，等)作为蚀刻气体，在等离子体气氛下执行干法蚀刻。例如，可使用ICP(电感耦合等离子体)等作为等离子体源。当使用厚度为0.03μm的阻挡层(AlGaN)BA时，为了确保移除在开口区域OA1中的二维电子气2DEG，执行蚀刻到从阻挡层(AlGaN)BA的表面约0.04μm的深度。换句话说，阻挡层(AlGaN)BA的底部表面和沟槽T的底部表面之间的高度差约为0.01μm。因此，移除在开口区域OA1中的阻挡层(AlGaN)BA和沟道层(GaN)CH的表面部分，使得沟道层(GaN)CH从开口区域OA1暴露。随后，移除光致抗蚀膜PR2。
随后，在沟槽T中和在绝缘膜(IF1、IF2)上形成栅绝缘膜的GI，如图7所示。例如，在沟槽T中和在绝缘膜(IF1、IF2)上通过使用ALD(原子层沉积)方法等，沉积厚度约为0.1μm的氧化铝膜(氧化铝，Al2O3)作为栅绝缘膜GI。栅绝缘膜GI的带隙大于位于其下面的绝缘膜(氮化硅膜)IF2的带隙(见图15)。氧化铝膜的带隙约为6eV，而位于其下面的氮化硅膜的带隙约为4.5eV。
作为栅绝缘膜GI，例如，可以使用上述氧化铝膜以外的氧化硅膜或介电常数高于氧化硅膜的高介电常数膜。作为高介电常数膜，可以使用其他铪基绝缘膜，诸如氧化铪膜(HfO2膜)、铝酸铪膜、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(氮氧化铪硅膜)，和HfAlO膜。每种铪基绝缘膜的带隙都大于氮化硅膜的带隙。
考虑到操作电压、可靠性和击穿电压等，设计栅绝缘膜GI的类型和厚度，据说在电路操作中是必要的。例如，当使用氧化铝膜或氧化硅膜作为栅绝缘膜GI时，通过将它设计为在2至4MV/cm的电场中使用，得到了几乎充分的长期可靠性。因此，当设计在约20至40V操作的晶体管时，栅绝缘膜(氧化铝膜或氧化硅膜)GI的厚度需要为约0.1μm。
栅绝缘膜GI的厚度(0.1μm)在大部分情况下大于沟槽T的深度。在这里，由阻挡层BA的表面和沟槽CH的底部表面之间的高度差(在本实施例中为0.04μm)，将沟槽的深度定义为第一深度。此外，由上绝缘膜IF2的表面和沟槽T的底部表面之间的高度差(在该实施例中为0.08μm)，将沟槽的深度定义为第二深度。当在该实施例中栅绝缘膜GI的厚度为0.1μm，栅绝缘膜的厚度大于第一深度的第二深度。
随后，在栅绝缘膜GI上形成充当栅电极GE的导电膜。例如，通过使用溅射法等，在栅绝缘膜GI上沉积包括例如镍(Ni)膜和位于其上面的金(Au)膜的层叠膜(也称为Au/Ni膜)作为导电膜。
随后，通过使用光刻技术和蚀刻技术图案化栅电极GE和栅绝缘膜GI，形成栅电极GE，如图8所示。通过使用例如光刻技术，形成覆盖其中形成栅电极GE的区域的光致抗蚀膜PR3，使得通过使用光致抗蚀膜PR3作为掩膜蚀刻栅电极GE和栅绝缘膜GI。通过使用例如卤素基气体(Cl2、HBr，或其混合气体)作为蚀刻气体，在等离子体气氛下执行干法蚀刻。例如，可以使用ICP(电感耦合等离子体)等作等离子体源。然后，移除光致抗蚀膜PR3。
在蚀刻期间绝缘膜(IF1、IF2)充当蚀刻停止层。如果通过使用光致抗蚀膜PR3作为掩膜，对在未形成绝缘膜(IF1、IF2)的情况下直接形成在阻挡层BA上的栅电极GE和栅绝缘膜GI执行干法蚀刻，则可能会损坏阻挡层BA。特别是，如果在等离子体气氛下执行处理，则可能会造成等离子体损伤。由于这种损坏，将不会很好地形成二维电子气。而且，例如，如果阻挡层BA的厚度大，则结晶特性可能会劣化，且可能会显著地产生器件操作所不优选的重排，反之，当其厚度小时，则二维电子气的浓度会下降。因此，优选形成具有适当厚度(例如，约0.02至0.04μm的厚度)的阻挡层BA。如果阻挡层BA的厚度因此小，则担心当暴露于蚀刻气氛时可能部分蚀刻阻挡层BA，这会导致厚度变大，进一步地可能会部分失去阻挡层。在这种情况下，不会很好地形成二维电子气，且例如，二维电子气的电阻会增加。因此，使晶体管的操作性能劣化。
另一方面，在本实施例中，绝缘膜(IF1、IF2)起蚀刻停止层的作用，因此会很好地形成二维电子气，并能够改善晶体管的性能。
由于绝缘膜(IF1、IF2)起蚀刻停止层的作用，所以可使暴露在栅电极GE两侧的绝缘膜(IF1、IF2)的表面后退。由此可使暴露在那的绝缘膜(IF1、IF2)的表面后退。然而，当蚀刻终止时，优选保留上绝缘膜IF2。例如，当使用氧化硅膜作为栅绝缘膜GI时且当暴露下绝缘膜(氧化硅膜)IF2时，下绝缘膜IF2会被迅速蚀刻且会使阻挡层BA暴露在蚀刻气氛，这可能导致阻挡层BA会被蚀刻损坏。因此，优选在保留上绝缘膜的状态下停止蚀刻。用于起蚀刻停止层的作用的绝缘膜(IF1、IF2)的优选厚度，可根据蚀刻条件和绝缘膜的类型来改变；然而，在本实施例中，优选使绝缘膜IF1和IF2的总厚度为例如约0.03至0.1μm。此外，为了在蚀刻终止时留下尽可能多的绝缘膜IF2，优选上绝缘膜IF2的厚度为约0.02至0.07μm。此外，考虑到可能产生的后面描述的隧穿现象，优选使绝缘膜IF1的厚度为约0.01至0.03μm。
图案化栅电极GE以使其在一个方向上(向右侧，即在图8中的漏电极DE侧)具有突出的形状。换句话说，执行图案化，使得将场板电极提供为栅电极GE的一部分。场板电极是栅电极GE的部分区域，是指从靠近漏电极DE的沟槽T的端部向漏电极DE延伸的电极部分。栅电极GE也在另一个方向上(向左侧，即，在图8中的源电极SE侧)突出。然而，向漏电极DE侧突出的量大于向源电极SE侧突出的量。
随后，在栅电极GE上形成层间绝缘膜IL1，如图9所示。例如，通过使用CVD方法等，在栅电极GE和绝缘膜(IF1、IF2)上沉积氧化硅膜作为层间绝缘膜IL1，使其具有约0.7μm的厚度。
随后，通过使用光刻技术和蚀刻技术，在层间绝缘膜IL1中形成接触孔C1S和C1D，如图10所示。通过使用例如未示出的光致抗蚀膜作为掩膜，蚀刻其中形成源电极SE的区域中的层间绝缘膜IL1，形成接触孔C1S，并通过蚀刻其中形成漏电极DE的区域中的层间绝缘膜IL1，形成接触孔C1D。在蚀刻中，还移除位于层间绝缘膜IL1下面的绝缘膜(IF1、IF2)。因此，阻挡层BA从每个接触孔C1S和C1D的底部暴露。每个接触孔C1S和C1D由此布置在栅电极GE两侧的阻挡层BA上。当形成接触孔C1S和C1D时，也在栅电极GE上形成接触孔(C1G)(见图2)。
随后，在包括接触孔C1S和C1D等内部的层间绝缘膜IL1上形成导电膜CL，如图11所示。在包括接触孔C1S和C1D内部的层间绝缘膜IL1上首先形成欧姆层。例如，通过使用溅射法等，在包括接触孔C1S和C1D内部的层间绝缘膜IL1上沉积钛(Ti)膜，使其具有约0.05μm的厚度。随后，通过使用溅射法等，在欧姆层上沉积铝膜作为金属膜，使其具有约0.6μm的厚度。随后，执行热处理以降低阻挡层BA和欧姆层之间的耦合电阻。例如，在氮气氛下以650℃的温度执行热处理大约30秒。替代地，可使用铝以外的铝合金作为金属膜。例如，可使用Al和Si的合金(Al-Si)、Al和Cu(铜)的合金(Al-Cu)、和Al、Si和Cu的合金(Al-Si-Cu)等作为铝合金。
随后，通过使用光刻技术和蚀刻技术图案化Ti/Al膜，在接触孔C1S和C1D中和在接触孔C1S和C1D上，形成源电极SE和漏电极DE，如图12所示。通过使用例如光刻技术，在导电膜CL上形成覆盖其中形成源电极SE的区域和其中形成漏电极DE的区域的光致抗蚀膜PR4，以便使用光致抗蚀膜PR4作为掩膜蚀刻导电膜CL。由此形成源电极SE和漏电极DE。在这种情况下，也可将导电膜CL嵌入在栅电极GE上的接触孔C1G中，并在其上形成栅极布线GL(见图2)。然后，移除光致抗蚀膜PR4。
随后，在绝缘膜IL1上、包括源电极SE和漏电极DE上，形成保护绝缘膜(也称为表面保护膜)PRO，如图13所示。例如，通过使用CVD方法等，在绝缘膜IL1上、包括源电极SE和漏电极DE上，沉积氮氧化硅(SiON)膜作为保护绝缘膜。
通过以上步骤，可形成图1示出的半导体器件。在这里，上述步骤是一个实例，并且可通过上述步骤以外的步骤，制造根据本实施例的半导体器件。
在本实施例中，如上所述，通过形成具有小于下绝缘膜IF1的带隙的膜的上绝缘膜IF2，可以在上绝缘膜IF2中积累电荷(在这里，电子)，从而能够提高在沟槽的角部处的电场强度。结果，即使在沟槽的角部处也会完全形成沟道，从而能够减小导通电阻并增加导通电流。因此，可以提高晶体管的驱动能力。
图14A至14D是用于说明本实施例的效果的、沟槽底部表面的端部附近的示意图。当使用单层绝缘膜(例如，氧化硅膜)IF作为覆盖膜时，位于绝缘膜IF的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变大，如图14A所示。另一方面，当在上绝缘膜IF2中积累电荷(在这里，电子)时，如在本实施例中，位于绝缘膜IF2的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变小，如图14B所示。通过这样在源端增强电场能使导通电流变大，从而能够提高晶体管的驱动能力。
特别是，在沟槽T的底部表面的端部(角部)处，栅绝缘膜GI的厚度变大，从而可能会产生其中施加到栅电极GE的电压被缓和且不太可能形成通道的情况。此外，当栅绝缘膜GI的厚度大到以致于大于沟槽T的深度(第一深度、第二深度)时，如图14C所示，会产生其中进一步不太可能形成沟道的情况。例如，当栅绝缘膜GI的厚度大到以致于大于沟槽T的深度(第一深度、第二深度)时，如图14C所示，与其厚度小到以致于小于沟槽T的深度的情况相比，在沟槽T的底部表面的端部(角部)处栅绝缘膜GI的厚度可能比较大，从而可能会产生其中进一步不太可能形成沟道的情况。在这里，CP表示电流路径。
当考虑到晶体管的承受电压打算用例如约20V或更大的电压驱动晶体管时，如上所述，即使选择具有良好耐受电压的绝缘材料(例如，氧化铝或氧化硅)，栅绝缘膜GI的厚度也需要求在0.1μm(1000A)或更大。另一方面，如果沟槽T的深度被制造得太大，则担心可能会产生如下所述的故障。如果沟槽T的深度被制造得太大，则沟槽T的蚀刻就会变得困难。此外，如果深挖沟道层CH，则当晶体管在操作时由沟槽T的侧壁占用电流路径(见图14C中的CP)的比率变大，从而使电阻增加。因此，优选沟槽T的底部位于从阻挡层BA和沟道层CH之间的边界(二维电子气2DEG)深约0.01至0.02μm的位置(在本实施例中约为0.01μm)。使阻挡层BA的厚度和沟槽T的深度两者都大是可能的；然而在这种情况下，很难将源电极SE欧姆耦合到阻挡层BA和将漏电极DE欧姆耦合到阻挡层BA，从而导致它们之间电阻的增加。另外，为了形成具有良好结晶特性的阻挡层(AlGaN)BA，优选在0.02至0.04μm(200至400A)的范围内调整其厚度。
如上所述，存在着使栅绝缘膜GI的厚度变大且沟槽T的深度变小的趋势，这使得解决不太可能形成沟道的上述问题更加重要。
另一方面，根据本实施例，通过形成具有小于下绝缘膜IF1的带隙的膜的上绝缘膜IF2，可以在上绝缘膜IF2中积累电荷(在这里，电子)，从而能够提高在沟槽的角部处的电场强度。因此，也可以在源端增强电场，使得能够有效形成沟道。
随后，参考图15A-16，将描述在上绝缘膜IF2积累电荷(在这里，电子)的原因，和积累电荷的方法。15A至15D是示出电荷注入的情况的能带图。图16是示出将电荷注入到晶体管的上绝缘膜中的步骤和晶体管的驱动步骤的时序图。
通过向栅电极GE提供使隧穿电流流过下绝缘膜IF1的程度的高电压(电位V1)，可执行将电荷注入到上绝缘膜IF2中。例如，当使用已在本实施例中描述的且具有约0.02μm的厚度的绝缘膜IF1时，通过向栅电极GE施加约30至50V的电位，可经由上绝缘膜IF1从二维电子气2DEG将电荷注入到上绝缘膜IF2中。替代地，当绝缘层IF1的厚度约为0.01至0.02μm时，用约30至50V的电位可将电荷注入到绝缘膜IF2中。
当施加到栅电极GE的电位小时(例如，约10V)，不产生隧穿现象，如图15A所示。另一方面，当将高电位(例如，约40V)施加到栅电极GE时，会产生隧穿现象并经由绝缘膜IF1将电荷注入到上绝缘膜IF2中，如图15B所示。由于上绝缘膜(SiN)IF2的带隙小于下绝缘膜(SiO2)IF1的带隙，所以在上绝缘膜(SiN)IF2中积累隧穿注入电子(e-)。而且，栅绝缘膜(Al2O3)的带隙大于上绝缘膜(SiN)IF2的带隙，注入的电子(e-)在被保持在上绝缘膜(SiN)IF2中。当完全注入电荷时，如图15C所示，由于电荷的注入，箭头之间的电位差变小了。在不向栅电极GE施加电位的情况下，也保持注入的电荷。此外，当晶体管操作时，即，当通过向栅电极施加阈值电位(例如，约10V)使晶体管处于导通状态时，不会产生隧穿现象，如图15D所示，因此不会注入新的电荷，并在上绝缘膜(SiN)IF2中仍然保持注入的电子(e-)，从而使晶体管的导通操作没有问题。
例如，在待机时段St中将电位(电子注入电位)V1施加到栅电极GE达时段t1，如图16所示。在这种状态下，源极电位和漏极电位中的每一个都为例如0V。因此，电荷会积累在上绝缘膜IF2中。然后，在使晶体管导通/截止操作的切换时段Sw中，通过向栅电极GE施加电位(阈值电位)V2达时段t2，使晶体管处于导通状态。在这种状态下，源极电位为例如0V且漏极电位为例如0至10V。电位V1大于电位V2。电位V1为30至50V，且电位V2为5至15V。时段t1为约1至10秒，而时段t2约为10-8至10-4秒。
因此，能够在上绝缘膜IF2中积累电荷，并能在源端使等电位曲线之间的间隙变小。而且，通过在源端增强电场可使导通电流变大，从而能够提高晶体管的驱动能力。
(第二实施例)
在第一实施例中，通过使用栅电极GE并通过向栅电极GE施加高电位，在上绝缘膜IF2中积累电荷；然而，通过提供和使用电荷注入电极CIE，也会在上绝缘膜IF2中积累电荷。
在下文中，将参考附图详细描述根据本实施例的半导体器件。在该实施例中，除电荷注入电极CIE以外的部分的构造与根据第一实施例的半导体器件的构造相同。因此，将简要说明与第一实施例相同的结构和制造步骤。
[结构描述]
图17和19是示出根据本实施例的半导体器件的构造的截面图。图18是示出根据本实施例的半导体器件的构造的平面图。图17的截面图对应于例如图18中的A-A截面，且图19的截面图对应于例如图18中的B-B截面。
与第一实施例类似，根据本实施例的半导体器件也是使用氮化物半导体的MIS型场效应晶体管。根据本实施例的半导体器件也是所谓的凹槽栅型半导体器件。
在根据本实施例的半导体器件中，沟道层CH和阻挡层BA依次形成在衬底S上，如图17所示。其中形成晶体管的有源区AC被元件隔离区ISO分开(见图18)。
绝缘膜(IF1、IF2)形成在阻挡层BA上。该绝缘膜包括两层绝缘膜。下绝缘膜IF1形成在阻挡层BA上，且上绝缘膜IF2形成在下绝缘膜IF1上。
在图案化栅电极GE时，该绝缘膜(IF1、IF2)具有蚀刻停止层的作用。上绝缘膜IF2是带隙比下绝缘膜IF1的带隙小的膜。此外，上绝缘膜IF2是带隙比后述的栅绝缘膜GI的带隙小的膜。
在本实施例中，电荷注入电极CIE进一步形成在绝缘膜IF2上。
经由栅绝缘膜GI，在穿透电荷注入电极CIE、绝缘膜(IF1、IF2)和阻挡层BA到达沟道层CH的中间的沟槽中，形成栅电极GE。沟道层CH和阻挡层BA包括氮化物半导体，阻挡层BA是带隙宽于(具有更小的电子亲和势)沟道层CH的带隙的氮化物半导体。电荷注入电极CIE包括导电膜。
二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近，靠近沟道层CH。当将阈值电位(电位V2>0)施加到栅电极GE时，沟道形成在栅绝缘膜GI和沟道层CH之间的界面附近。
将进一步详细描述根据本实施例的半导体器件的构造。在根据本实施例的半导体器件中，包括氮化物半导体的沟道层CH形成在衬底S上，且包括氮化物半导体的阻挡层BA形成在沟道层CH上，如图17所示。替代地，成核层、应变缓和层和缓冲层等，可从衬底S侧依次设置在衬底S和沟道层CH之间。
经由栅绝缘膜的GI，在穿透电荷注入电极CIE、绝缘膜(IF1、IF2)和阻挡层BA并挖到通道层的中间沟槽T中，形成栅电极GE。
电荷注入电极CIE和绝缘膜(IF1、IF2)中的每一个在开口区域OA1中具有开口(见图21)。对应该开口形成沟槽T。
栅绝缘膜GI形成在沟槽T中且形成在电荷注入电极CIE和绝缘膜(IF1、IF2)上。栅电极GE形成在栅绝缘膜GI上。栅电极GE的平面形状是例如矩形(见图18)。在这里，栅绝缘膜GI和栅电极GE的平面形状是彼此相同的。电荷注入电极CIE具有位于栅电极GE下面的矩形部分和如下所述的从该部分拉出的接触部分(也称为拉出部分)。然而，在沟槽T的部分中，没有形成电荷注入电极CIE(见图29)。
栅电极GE具有在一个方向上(向右侧，即在图1中的漏电极DE侧)突出的形状。该突出部分被称为场板电极。栅电极GE还从靠近源电极SE的沟槽T的端部向源电极SE延伸。电荷注入电极CIE布置在向漏电极DE或源电极SE突出(延伸)的栅电极部分的下面，绝缘膜(IF1、IF2)进一步布置在电荷注入电极CIE的下面。
此外，源电极SE和漏电极DE形成在位于栅电极GE两侧上的阻挡层BA上。阻挡层BA与源电极SE或者漏电极DE中的任一个经由欧姆层欧姆耦合在一起。源电极SE包括位于在层间绝缘膜IL1中形成的接触孔C1S中的耦合部分(插塞)，和位于耦合部分上的布线部分。漏电极DE包括位于在层间绝缘膜IL1中形成的接触孔C1D中的耦合部分(插塞)，和位于耦合部分上的布线部分。源电极SE和漏电极DE用保护绝缘膜PRO覆盖。源电极SE和漏电极DE中的每一个的平面形状都是例如矩形(见图18)。
经由位于在层间绝缘膜IL1中形成的接触孔C1G中的耦合部分(插塞)，上述栅电极GE耦合到栅极布线GL(见图18)。经由位于在层间绝缘膜IL1中形成的接触孔C1CI中的耦合部分(插塞)，使电荷注入电极CIE从栅电极GE的下部拉出，以耦合到电荷注入布线CIL(见图18和19)。
与第一实施例类似，通过形成具有小于下绝缘膜IF1的带隙的膜的上绝缘膜IF2，如上所述，能够在在上绝缘膜IF2中积累电荷(在这里，电子)，从而能够提高在沟槽的角部处的电场强度。结果，甚至在沟槽的角部处也充分形成了沟道，从而能够减小导通电阻，并增加导通电流。因此，能够提高晶体管的驱动能力。
由于电荷注入电极CIE设置在上绝缘膜IF2上，所以能够以比第一实施例更低的电压将电荷注入到绝缘膜IF2中。此外，栅电极GE和电荷注入电极CIE可被单独控制，因此可单独执行电荷注入步骤和晶体管的驱动步骤。
[制造方法的描述]
随后，参考图20至31，将描述根据本实施例的半导体器件的制造方法，使得半导体器件的构造更加清晰。图20至31是示出根据该实施例的半导体器件的制造步骤的截面图。
如图20所示，以与第一实施例相同的方式，在与第一实施例相同的衬底S上依次形成沟道层(GaN)CH、阻挡层(AlGaN)BA、绝缘膜(氧化硅膜)IF1和绝缘膜(氮化硅)IF2。下氧化硅膜的带隙为8.9eV，而上氮化硅膜为4.5eV。因此，上氮化硅膜的带隙小于下氧化硅膜的带隙。
随后，在绝缘膜IF2上形成电荷注入电极CIE。例如，通过使用溅射法等，在绝缘膜IF2上沉积钨(W)膜作为导电膜。替代地，可使用W以外的金属，诸如TiN(氮化钛)和其化合物(然而，导电的化合物)作为电荷注入电极CIE。
随后，通过使用光刻技术，在电荷注入电极CIE上形成用于开口元件隔离区的光致抗蚀膜PR1。随后，与第一实施例类似，通过使用光致抗蚀膜PR1作为掩膜掺杂硼(B)或氮(N)，形成元件隔离区ISO。然后，移除光致抗蚀膜PR1。被元件隔离区ISO包围的区域将充当为有源区AC(见图18)。
随后，通过使用光刻技术，在电荷注入电极CIE上形成在开口区域OA1中具有开口的光致抗蚀膜PR2，如图21所示。随后，通过使用光致抗蚀膜PR2作为掩膜蚀刻电荷注入电极CIE和绝缘膜(IF1、IF2)。可使用气体诸如例如Cl2或CF4作为用于电荷注入电极CIE的蚀刻气体。可使用气体诸如例如CF4或CHF3作为用于氮化硅膜和氧化硅膜的蚀刻气体。因此，在阻挡层BA上，形成在开口区域OA1中具有开口的电荷注入电极CIE和绝缘膜(IF1、IF2)的层叠膜。换句话说，在开口区域OA1暴露阻挡层BA(图21)。
接下来，通过使用光致抗蚀膜PR2作为掩膜蚀刻阻挡层BA和沟道层CH，形成穿透电荷注入电极CIE、绝缘膜(IF1、IF2)和阻挡层BA到达沟道层CH的中间的沟槽T，如图22所示。通过使用例如卤素基气体(Cl2、HBr、BCl3，等)作为蚀刻气体，在等离子体气氛下执行干法蚀刻。例如，可使用ICP(电感耦合等离子体)等作为等离子体源。当使用厚度为0.03μm的阻挡层(AlGaN)BA时，为了确保移除在开口区域OA1中的二维电子气2DEG，执行蚀刻到从阻挡层(AlGaN)BA的表面约0.04μm的深度。因此，移除在开口区域OA1中的阻挡层(AlGaN)BA和沟道层(GaN)CH的表面部分，使得暴露沟道层(GaN)CH。随后，移除光致抗蚀膜PR2。
随后，在沟槽T中和在电荷注入电极CIE上形成栅绝缘膜GI，如图23所示。例如，与第一实施例类似，通过使用ALD方法等，在沟槽T中和在绝缘膜(IF1、IF2)上，沉积厚度约0.1μm的氧化铝膜(氧化铝、Al2O3)作为栅绝缘膜GI。栅绝缘膜GI的带隙大于位于其下面的绝缘膜(氮化硅膜)IF2的带隙。氧化铝膜的带隙为6eV，而位于其下面的氮化硅膜的带隙为4.5eV。
替代地，可以使用第一实施例中描述的氧化硅膜或介电常数高于氧化硅膜的高介电常数膜作为栅绝缘膜GI。在这里，与第一实施例类似，栅绝缘膜(氧化硅膜)GI的厚度(0.1μm)大于沟槽T的深度(第一深度和第二深度)。
随后，在栅绝缘膜GI上形成栅电极GE。例如，与第一实施例类似，通过使用溅射法等，在栅绝缘膜GI上沉积包括例如镍(Ni)膜和位于其上面的金(Au)膜的层叠膜(也称为Au/Ni膜)作为导电膜。
随后，通过使用光刻技术和蚀刻技术图案化栅电极GE和栅绝缘膜GI，形成栅电极GE，如图24至26所示。通过使用例如光刻技术，形成覆盖其中形成栅电极GE的区域的光致抗蚀膜PR3，使得通过使用光致抗蚀膜PR3作为掩膜蚀刻栅电极GE和栅绝缘膜GI。通过使用例如卤素基气体(Cl2、HBr、BCl3等，或其混合气体)作为蚀刻气体，在等离子体气氛下执行干法蚀刻。例如，可以使用ICP(电感耦合等离子体)等作等离子体源。然后，移除光致抗蚀膜PR3。因此，能够形成矩形的栅电极GE，如图26所示。使电荷注入电极CIE暴露在栅电极GE的周围(图24至26)。
随后，通过使用光刻技术和蚀刻技术，图案化电荷注入电极CIE，如图27至29所示。通过使用例如光刻技术，形成覆盖其中形成电荷注入电极CIE的区域的光致抗蚀膜PR32，使得通过使用光致抗蚀膜PR32作为掩膜蚀刻电荷注入电极CIE。通过使用例如Cl2或HBr、作为蚀刻气体，在等离子体气氛下执行干法蚀刻。例如，可以使用ICP(电感耦合等离子体)等作等离子体源。然后，移除光致抗蚀膜PR32。因此，能够形成具有位于栅电极GE下面的矩形部分和从该部分拉出的接触部分(也称为拉出部分，拉出部分在图29的左侧)的电荷注入电极CIE，如图29所示。在沟槽T的部分中，在形成沟槽T的步骤中移除电荷注入电极CIE。因此，图29示出的阴影部分充当为其中形成电荷注入电极CIE的区域。
当蚀刻电荷注入电极CIE时，绝缘膜(IF1、IF2)充当为蚀刻停止层。与第一实施例类似，如果通过使用光致抗蚀膜PR32作为掩膜，对在没有形成绝缘膜(IF1、IF2)的情况下直接形成在阻挡层BA上的电荷注入电极CIE执行干法蚀刻，则阻挡层BA可能会损坏，且晶体管的操作性能可能会劣化。
另一方面，在本实施例中，绝缘膜(IF1、IF2)起蚀刻停止层的作用，从而能够改善晶体管的性能。
可使暴露在栅电极GE的两侧的绝缘膜(IF1、IF2)的表面后退。然而，当蚀刻终止时，优选保留上绝缘膜IF2。例如，当使用氧化硅膜作为栅绝缘膜GI时且当暴露下绝缘膜(氧化硅膜)IF2时，下绝缘膜IF2会被迅速蚀刻且会使阻挡层BA暴露到蚀刻气氛，这可能导致阻挡层BA会被蚀刻损坏。因为如上所述阻挡层BA的厚度小，所以当阻挡层BA损坏时很可能会影响二维电子气。因此，优选在保留上绝缘膜的状态下停止蚀刻。
图案化栅电极GE以使其具有在一个方向上(向右侧，即在图24中的漏电极DE侧)突出的形状。换句话说，执行图案化，使得将场板电极提供为栅电极GE的一部分。场板电极是栅电极GE的部分区域，是指从靠近漏电极DE的沟槽T的端部向漏电极DE延伸的电极部分。栅电极GE也在另一个方向上(向左侧，即，在图24中的源电极SE侧)突出。然而，向漏电极DE侧的突出的量大于向源电极SE侧突出的量。
随后，栅电极GE上形成层间绝缘膜IL1、源电极SE和漏电极DE，如图30和31所示。在形成层间绝缘膜IL1之后，例如，以与第一实施例相同的方式，形成接触孔的C1S和C1D。在这种情况下，在栅电极GE上形成接触孔(C1G)，而在电荷注入电极CIE上形成接触孔C1CI(见图18和31)。
随后，以与第一实施例相同的方式，在包括接触孔C1S和C1D的内部的层间绝缘膜IL1上形成导电膜CL，然后通过图案化导电膜CL形成源电极SE和漏电极DE。在这种情况下，在栅电极GE上的接触孔C1G中和在其上面，形成栅极布线GL，在电荷注入电极CIE上的接触孔C1CI中和在其上面，形成电荷注入布线CIL(见图18和31)。
随后，以与第一实施例相同的方式，在包括源电极SE和漏电极DE的绝缘膜IL1上，形成保护绝缘膜PRO(见图17，等)。
通过上述步骤能够形成图17示出的半导体器件。在这里，上述步骤是一个实例，并且可以通过上述步骤以外的步骤制造根据本实施例的半导体器件。
因此，与第一实施例类似，在本实施例中，也用带隙小于下绝缘膜IF1的带隙的膜形成上层绝缘膜IF2，因此能够在上绝缘膜IF2中积累电荷(在这里，电子)，从而提高在沟槽的角部处的电场强度。结果，甚至在沟槽的角部处也完全形成沟道，从而能够减小导通电阻，并增加导通电流。因此，能够提高晶体管的驱动能力(见图14和15)。
图32A和32B是用于说明本实施例的效果的、沟槽底部表面的端部附近的示意图。图33是示出在将电荷注入到晶体管的上绝缘膜中的步骤和晶体管的驱动步骤的时序图。
当使用单层绝缘膜(例如，氧化硅膜)IF作为覆盖膜时，位于绝缘膜IF的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变大，如图32A所示。另一方面，当在上绝缘膜IF2中积累电荷(在这里，电子)时，如在本实施例中，位于绝缘膜IF2的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变小，如图32B所示。通过这样在源端增强电场能使导通电流变大，从而能够提高晶体管的驱动能力。
通过向电荷注入电极CIE提供使隧穿电流流过下绝缘膜IF1的程度的高电压(电位V1)，可执行将电荷注入到上绝缘膜IF2中。例如，当使用已在本实施例中描述的且厚度约0.02μm的绝缘膜IF1时，通过向电荷注入电极CIE施加约30至50V的电位，可经由上绝缘膜IF1从二维电子气2DEG将电荷注入到上绝缘膜IF2中。替代地，当绝缘层IF1的厚度约为0.01至0.03μm时，用约15至30V的电位可将电荷注入到绝缘膜IF2中。
例如，在待机时段St中将电位V1施加到电荷注入电极CIE达时段t1，如图33所示。在这种状态下，源极电位和漏极电位中的每一个都为例如0V。因此，电荷被积累在上绝缘膜IF2中。然后，在使晶体管导通/截止操作的切换时段Sw中，通过向电荷注入电极CIE施加电位(阈值电位)V2达时段t2，使晶体管处于导通状态。在这种状态下，源极电位为例如0V且漏极电位为例如0至10V。电位V1为15至30V，且电位V2为5至15V。时段t1为约1至10秒，而时段t2为约10-8至10-4秒。
因此，能够在上绝缘膜IF2中积累电荷，并能在源端使等电位曲线之间的间隙变小，并通过在源端增强电场可使导通电流变大，从而能够提高晶体管的驱动能力。
上面已经基于优选实施例具体描述了本发明人提出的本发明；然而，不用说，本发明不应限制于优选实施例，且在不偏离本发明的主旨的范围内可以对本发明进行各种变更。
在上述的第一实施例中(见图15)，已经描述了其中使用氧化硅膜、氮化硅膜和氧化铝膜作为绝缘膜IF1、绝缘膜IF2和栅绝缘膜GI的组合的实例。另一方面，可使用其他组合，其中这些膜的带隙(Eg(IF1)、Eg(IF2)和Eg(GI))满足关系：Eg(IF1)>Eg(IF2)；且Eg(GI)>Eg(IF2)。例如，可使用氧化硅膜、氮化硅膜和氧化硅膜的组合作为绝缘膜IF1、绝缘膜IF2和栅绝缘膜GI的组合。
此外，在待机时段St中注入电荷，并在随后的切换时段Sw中驱动晶体管(导通/截止操作)；然而，待机时段St可仅在最初阶段提供一次，或得在切换时段Sw中定期地(每预定时段)提供。替代地，可在每次导通/截止操作之前，将电荷注入到绝缘膜IF2中。

Claims (20)

1.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上方；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上并且具有比所述第一氮化物半导体层的带隙宽的带隙；
绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层上方；
沟槽，所述沟槽穿透所述绝缘膜和所述第二氮化物半导体层以到达所述第一氮化物半导体层的中间；以及
栅电极，所述栅电极经由栅绝缘膜形成在所述沟槽中和所述绝缘膜上，
其中，所述绝缘膜具有第一膜和形成在所述第一膜上的第二膜，并且
其中，所述第二膜的带隙小于所述第一膜的带隙。
2.根据权利要求1所述的半导体器件，
其中，所述第二膜的带隙小于所述栅绝缘膜的带隙。
3.根据权利要求2所述的半导体器件，
其中，所述第一膜是氧化物膜，所述第二膜是氮化物膜。
4.根据权利要求3所述的半导体器件，
其中，所述第一膜是氧化硅膜，所述第二膜是氮化硅膜。
5.根据权利要求4所述的半导体器件，
其中，所述栅绝缘膜是氧化硅膜或氧化铝膜。
6.根据权利要求1所述的半导体器件，
其中，所述栅绝缘膜的厚度大于所述第二氮化物半导体层的表面和所述沟槽的底部表面之间的高度差。
7.根据权利要求1所述的半导体器件，
其中，所述栅绝缘膜的厚度大于所述第二膜的表面和所述沟槽的底部表面之间的高度差。
8.根据权利要求1所述的半导体器件，
其中，在所述第二膜中积累电荷。
9.根据权利要求8所述的半导体器件，
其中，通过向所述栅电极施加第一电位，将所述电荷注入到所述第二膜中。
10.根据权利要求9所述的半导体器件，
其中，通过向所述栅电极施加第二电位，在所述沟槽的底部中形成沟道，并且
其中，所述第一电位大于所述第二电位。
11.根据权利要求10所述的半导体器件，
其中，将所述第一电位施加到所述栅电极的时段长于将所述第二电位施加到所述栅电极的时段。
12.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上方；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上并且具有比所述第一氮化物半导体层的带隙宽的带隙；
绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层上方；
导电膜，所述导电膜形成在所述绝缘膜上；
沟槽，所述沟槽穿透所述导电膜、所述绝缘膜和所述第二氮化物半导体层到达所述第一氮化物半导体层的中间；以及
栅电极，所述栅电极经由栅绝缘膜形成在所述沟槽中和所述导电膜上，
其中，所述绝缘膜具有第一膜和形成在所述第一膜上的第二膜，并且
其中，所述第二膜的带隙小于所述第一膜的带隙。
13.根据权利要求12所述的半导体器件，
其中，所述第二膜的带隙小于所述栅绝缘膜的带隙。
14.根据权利要求13所述的半导体器件，
其中，所述第一膜是氧化硅膜，所述第二膜是氮化硅膜，并且
其中，所述栅绝缘膜是氧化硅膜或氧化铝膜。
15.根据权利要求12所述的半导体器件，
其中，所述栅绝缘膜的厚度大于所述第二氮化物半导体层的表面和所述沟槽的底部表面之间的高度差。
16.根据权利要求12所述的半导体器件，
其中，所述栅绝缘膜的厚度大于所述导电膜的表面和所述沟槽的底部表面之间的高度差。
17.根据权利要求12所述的半导体器件，
其中，电荷积累在所述第二膜中。
18.根据权利要求17所述的半导体器件，
其中，通过向所述导电膜施加第一电位，将所述电荷注入到所述第二膜中。
19.根据权利要求18所述的半导体器件，
其中，通过向所述栅电极施加第二电位，在所述沟槽的底部中形成沟道，并且
其中，所述第一电位大于所述第二电位。
20.根据权利要求19所述的半导体器件，
其中，将所述第一电位施加到所述导电膜的时段长于将所述第二电位施加到所述栅电极的时段。
CN201510524932.0A 2014-08-25 2015-08-25 半导体器件 Active CN105390539B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014170330A JP6356009B2 (ja) 2014-08-25 2014-08-25 半導体装置
JP2014-170330 2014-08-25

Publications (2)

Publication Number Publication Date
CN105390539A true CN105390539A (zh) 2016-03-09
CN105390539B CN105390539B (zh) 2021-04-02

Family

ID=53879419

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510524932.0A Active CN105390539B (zh) 2014-08-25 2015-08-25 半导体器件

Country Status (4)

Country Link
US (2) US9559173B2 (zh)
EP (1) EP2991119A3 (zh)
JP (1) JP6356009B2 (zh)
CN (1) CN105390539B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390392A (zh) * 2017-08-09 2019-02-26 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN112930587A (zh) * 2018-10-31 2021-06-08 索尼半导体解决方案公司 半导体装置、通信模块和半导体装置的制造方法
CN113707708A (zh) * 2021-07-26 2021-11-26 西安电子科技大学 结型积累层增强型AlGaN/GaN高电子迁移率晶体管及其制作方法
CN113707709A (zh) * 2021-07-26 2021-11-26 西安电子科技大学 具有积累层外延栅极MIS结构AlGaN/GaN高电子迁移率晶体管及其制作方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6356009B2 (ja) * 2014-08-25 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6536318B2 (ja) * 2015-09-24 2019-07-03 三菱電機株式会社 半導体装置及びその製造方法
US20170301780A1 (en) * 2016-04-15 2017-10-19 Macom Technology Solutions Holdings, Inc. High-voltage gan high electron mobility transistors with reduced leakage current
US10651317B2 (en) 2016-04-15 2020-05-12 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon Schottky diode
JP6703269B2 (ja) * 2016-07-12 2020-06-03 富士通株式会社 化合物半導体装置及びその製造方法
JP6649586B2 (ja) 2016-07-12 2020-02-19 富士通株式会社 化合物半導体装置及びその製造方法
JP2018056506A (ja) * 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
JP7071893B2 (ja) * 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法
US12199173B2 (en) 2019-02-01 2025-01-14 Rohm Co., Ltd. Nitride semiconductor device
TWI794599B (zh) * 2020-03-24 2023-03-01 世界先進積體電路股份有限公司 高電子遷移率電晶體及其製作方法
US11600614B2 (en) 2020-03-26 2023-03-07 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon
CN113451403A (zh) * 2020-03-27 2021-09-28 世界先进积体电路股份有限公司 高电子迁移率晶体管及其制作方法
US11380767B2 (en) 2020-04-28 2022-07-05 Vanguard International Semiconductor Corporation High electron mobility transistor and fabrication method thereof
JP2021192410A (ja) * 2020-06-05 2021-12-16 富士通株式会社 半導体装置及びその製造方法
US11520228B2 (en) * 2020-09-03 2022-12-06 International Business Machines Corporation Mass fabrication-compatible processing of semiconductor metasurfaces
US20230117591A1 (en) * 2021-10-18 2023-04-20 Globalfoundries U.S. Inc. Device with dual isolation structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923072A (en) * 1994-08-19 1999-07-13 Fujitsu Limited Semiconductor device with metallic protective film
CN102543730A (zh) * 2010-12-10 2012-07-04 富士通株式会社 半导体器件的制造方法
US20130313612A1 (en) * 2012-05-23 2013-11-28 Hrl Laboratories, Llc HEMT GaN DEVICE WITH A NON-UNIFORM LATERAL TWO DIMENSIONAL ELECTRON GAS PROFILE AND METHOD OF MANUFACTURING THE SAME
US20140084300A1 (en) * 2011-05-16 2014-03-27 Renesas Electronics Corporation Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005086171A (ja) * 2003-09-11 2005-03-31 Fujitsu Ltd 半導体装置及びその製造方法
EP1843390B1 (en) * 2005-01-25 2011-11-09 Fujitsu Limited Semiconductor device provided with mis structure and method for manufacturing the same
JP4761319B2 (ja) * 2008-02-19 2011-08-31 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JP2009246227A (ja) * 2008-03-31 2009-10-22 Toshiba Corp 半導体装置
JP2011171440A (ja) * 2010-02-17 2011-09-01 Sharp Corp Ｉｉｉ族窒化物系へテロ電界効果トランジスタ
JP5636269B2 (ja) * 2010-11-26 2014-12-03 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体装置
JP2013105898A (ja) * 2011-11-14 2013-05-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP5899879B2 (ja) 2011-12-05 2016-04-06 富士通セミコンダクター株式会社 化合物半導体装置及びその製造方法
JP5654512B2 (ja) 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
JP2014192493A (ja) * 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd 半導体装置
JP6356009B2 (ja) * 2014-08-25 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923072A (en) * 1994-08-19 1999-07-13 Fujitsu Limited Semiconductor device with metallic protective film
CN102543730A (zh) * 2010-12-10 2012-07-04 富士通株式会社 半导体器件的制造方法
US20140084300A1 (en) * 2011-05-16 2014-03-27 Renesas Electronics Corporation Semiconductor device
US20130313612A1 (en) * 2012-05-23 2013-11-28 Hrl Laboratories, Llc HEMT GaN DEVICE WITH A NON-UNIFORM LATERAL TWO DIMENSIONAL ELECTRON GAS PROFILE AND METHOD OF MANUFACTURING THE SAME

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390392A (zh) * 2017-08-09 2019-02-26 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN112930587A (zh) * 2018-10-31 2021-06-08 索尼半导体解决方案公司 半导体装置、通信模块和半导体装置的制造方法
US12068407B2 (en) 2018-10-31 2024-08-20 Sony Semiconductor Solutions Corporation Semiconductor device, communication module, and semiconductor device manufacturing method
CN113707708A (zh) * 2021-07-26 2021-11-26 西安电子科技大学 结型积累层增强型AlGaN/GaN高电子迁移率晶体管及其制作方法
CN113707709A (zh) * 2021-07-26 2021-11-26 西安电子科技大学 具有积累层外延栅极MIS结构AlGaN/GaN高电子迁移率晶体管及其制作方法
CN113707708B (zh) * 2021-07-26 2023-03-14 西安电子科技大学 结型积累层增强型AlGaN/GaN高电子迁移率晶体管及其制作方法
CN113707709B (zh) * 2021-07-26 2023-03-14 西安电子科技大学 具有积累层外延栅极MIS结构AlGaN/GaN高电子迁移率晶体管及其制作方法

Also Published As

Publication number Publication date
EP2991119A2 (en) 2016-03-02
US20170110548A1 (en) 2017-04-20
EP2991119A3 (en) 2016-04-13
US20160056274A1 (en) 2016-02-25
US9853108B2 (en) 2017-12-26
JP2016046413A (ja) 2016-04-04
US9559173B2 (en) 2017-01-31
CN105390539B (zh) 2021-04-02
JP6356009B2 (ja) 2018-07-11

Similar Documents

Publication Publication Date Title
CN105390539B (zh) 半导体器件
US10410868B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN104821340B (zh) 半导体器件
CN104009075B (zh) 半导体装置
JP2023537713A (ja) 空乏層を有するｉｉｉ族窒化物デバイス
US9590071B2 (en) Manufacturing method of semiconductor device and semiconductor device
CN106024879B (zh) 半导体器件和制造半导体器件的方法
KR20160057343A (ko) 질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체
TW201528503A (zh) 半導體裝置
KR20150093117A (ko) 반도체 장치
WO2011148443A1 (ja) 電界効果トランジスタ
JP6974049B2 (ja) 半導体装置および半導体装置の製造方法
JP6472839B2 (ja) 半導体装置
CN106558601B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant