JP2011171440A - Ｉｉｉ族窒化物系へテロ電界効果トランジスタ - Google Patents

Abstract

【課題】オン動作時には電子移動の抵抗が低く、かつオフ動作時にはゲート電極と２次元電子ガスとのゲートリーク電流が発生しにくいＩＩＩ族窒化物系へテロ電界効果トランジスタを提供する。
【解決手段】本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタは、基板と、該基板の上に設けられるキャリア走行層と、該キャリア走行層上に、ヘテロ界面を形成するように設けられる障壁層と、該障壁層上の一部からキャリア走行層の内部まで掘り込まれたリセス構造と、該リセス構造上に設けられる絶縁層と、該絶縁層上に設けられるゲート電極とを含み、キャリア走行層および障壁層はいずれも、ＩＩＩ族窒化物半導体からなり、絶縁層は、リセス構造の側面上に形成される側面絶縁層と、リセス構造の底面上に形成される底面絶縁層とからなり、側面絶縁層の厚みは、前記底面絶縁層の厚みよりも厚いことを特徴とする。
【選択図】図１

Description

本発明は、ＩＩＩ族窒化物系へテロ電界効果トランジスタに関し、特に窒化物系半導体を用いたＩＩＩ族窒化物系へテロ電界効果トランジスタに関する。

ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等に代表されるＩＩＩ族窒化物系半導体は、電子デバイスに用いた場合に、高耐圧、高速動作、高耐熱性、低オン抵抗等の特性を良好にし得る材料である。このため、ＩＩＩ族窒化物系半導体は、従来のＳｉに代わる半導体材料として電子デバイスに用いる試みがなされている。

たとえばＩＩＩ族窒化物系半導体を用いたＩＩＩ族窒化物系へテロ電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field Effect Transistor）は、高効率電力変換デバイスおよび高周波パワーデバイスへの応用が期待されている。

一般的に、ＩＩＩ族窒化物系ＨＦＥＴでは、ＧａＮ層とＡｌＧａＮ層とを積層して用いる。ＧａＮ層とＡｌＧａＮ層とを積層させることにより、これら二層の間に自発分極およびピエゾ分極を生じさせることができ、これらに起因して分極電界が生じる。この分極電界の効果によりＧａＮ層とＡｌＧａＮ層との界面近傍に高濃度の二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が形成される。ここに、２ＤＥＧが形成されることにより、デバイスのオン動作時のキャリアの抵抗を低減することができる。

一方、ＩＩＩ族窒化物系ＨＦＥＴを大電圧・大電力用のスイッチング素子として用いるためには、ゲート電極に電圧を印加していないオフ状態で、ＩＩＩ族窒化物系ＨＦＥＴのソース電極とドレイン電極との間に電流が流れない、いわゆるノーマリオフ型にする必要がある。たとえば特許文献１には、ノーマリオフ型のＩＩＩ族窒化物系ＨＦＥＴが開示されている。特許文献１に開示されるＩＩＩ族窒化物系ＨＦＥＴを図を参照して説明する。

図１３は、従来のＩＩＩ族窒化物系ヘテロ電界効果トランジスタの一例を示す模式的な断面図である。従来のＩＩＩ族窒化物系ヘテロ電界効果トランジスタ１１１は、図１３に示されるように、Ｓｉからなる基板１１２上に、アンドープＡｌＮ層とアンドープＧａＮ層との多重窒化物層からなるバッファ層（図示せず）と、ｐ型ＧａＮからなる窒化物半導体層１１３と、アンドープＧａＮからなるキャリア走行層１１４と、アンドープＡｌＮ、アンドープＡｌ_0.3Ｇａ_0.7Ｎ、およびアンドープＧａＮからなる障壁層１１５とをこの順に積層している。

そして、障壁層１１５上の一部からキャリア走行層１１４の部分的深さまで掘り込まれたリセス構造１２５が形成されており、リセス構造１２５以外の障壁層１１５の上面の一部に、ソース電極１２０およびドレイン電極１２１が設けられる。さらに、ソース電極１２０およびドレイン電極１２１以外の障壁層１１５の表面は、絶縁層１４１により被覆される。

また、リセス構造１２５の内面上の絶縁層１４１上には、ゲート電極１２２が形成される。この構造において、キャリア走行層１１４と障壁層１１５との界面には２ＤＥＧ１１６が形成されることにより、オン動作時の抵抗を低く抑えることができる。

特開２００９−２０００９６号公報

上記のように特許文献１のＩＩＩ族窒化物半導体ＨＦＥＴ１１１は、オン動作時の抵抗が低いという利点を有する一方、絶縁層１４１の側面部分が２ＤＥＧ１１６に直接接するため、ゲート電極１２２に印加される電圧が０、すなわちＩＩＩ族窒化物半導体ＨＦＥＴ１１１のオフ動作時には、リセス構造１２５の側面方向の２ＤＥＧ１１６からゲート電極１２２にゲートリーク電流が流れやすいという問題がある。ここで、「ゲートリーク電流」とは、主として絶縁層１４１が薄いことにより流れるトンネル電流、および絶縁層１４１の内部に形成される欠陥を介して流れるリーク電流のことをいう。

しかも、絶縁層１４１の成膜にはスパッタリング法もしくはＣＶＤ法を用いられることが多いが、これらの成膜方法で絶縁層１４１を成膜すると、リセス構造１２５の側面の絶縁層１４１の厚みがリセス構造１２５の底面の絶縁層１４１の厚みに比して薄くなる傾向があり、オフ動作時のゲートリーク電流の発生を助長し、上記問題の解決を難しくしていた。

本発明は、このような現状に鑑みてなされたものであり、オン動作時には電子移動の抵抗が低く、かつオフ動作時にはゲート電極からのリーク電流を抑制したＩＩＩ族窒化物系へテロ電界効果トランジスタを提供することを目的とする。

本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタは、基板と、該基板の上に設けられるキャリア走行層と、該キャリア走行層上に、ヘテロ界面を形成するように設けられる障壁層と、該障壁層上の一部からキャリア走行層の内部まで掘り込まれたリセス構造と、該リセス構造上に設けられる絶縁層と、該絶縁層上に設けられるゲート電極とを含み、キャリア走行層および障壁層はいずれも、ＩＩＩ族窒化物半導体からなり、絶縁層は、リセス構造の側面上に形成される側面絶縁層と、リセス構造の底面上に形成される底面絶縁層とを含み、側面絶縁層の厚みは、前記底面絶縁層の厚みよりも厚いことを特徴とする。

このような絶縁層は、ＳｉＯ₂、Ｓｉ₃Ｎ₄、ＴｉＯ₂、ＨｆＯ₂、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ₂、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯＮ、ＨｆＺｒＡｌＯＮ、ＭｇＦ₂、ＣａＦ₂、ＳｒＦ₂、ＢａＦ₂、Ａｌ₂Ｏ₃、ＡｌＯＮ、Ｔａ₂Ｏ₅、ＺｎＯ、ＭｇＯ、ＣａＯ、ＬａＡｌＯ₂およびＬａＡｌＯ₃からなる群より選ばれた１種以上の材料を含むことが好ましい。

底面絶縁層の厚みをＴとし、側面絶縁層の厚みをＳとすると、１．０５≦Ｓ／Ｔ≦２であることが好ましい。

本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタは、上記の各構成を有することにより、オン動作時には電子移動の抵抗が低く、かつオフ動作時には二次元電子ガスからゲート電極へのゲートリーク電流が発生しにくいという効果を有する。

本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタの一例を示す模式的な断面図である。 本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタの一例を示す模式的な断面図である。 基板上に窒化物積層体を形成した後の状態を示す模式的な断面図である。 窒化物積層体上に絶縁層と第１レジストとを形成した後の状態を示す模式的な断面図である。 窒化物積層体にリセス構造を形成した後の状態を示す模式的な断面図である。 障壁層の一部のみに第２レジストを形成した後の状態を示す模式的な断面図である。 リセス構造および障壁層の一部上に絶縁層を形成した後の状態を示す模式的な断面図である。 絶縁層上に第３レジストを形成した後の状態を示す模式的な断面図である。 障壁層の上面に絶縁層を形成した後の状態を示す模式的な断面図である。 絶縁層上に第４レジストを形成した後の状態を示す模式的な断面図である。 リセス構造の側面に側面絶縁層を形成した後の状態を示す模式的な断面図である。 ソース電極およびドレイン電極を形成した後の状態を示す模式的な断面図である。 従来のＩＩＩ族窒化物系へテロ電界効果トランジスタの一例を示す模式的な断面図である。

以下、図面を参照しつつ、本発明のＩＩＩ族窒化物半導体ＨＦＥＴについて説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。本願の図面において、同一の参照番号は、同一部分または相当部分を表している。また、長さ、幅、厚さ等の寸法関係は図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。

本発明に用いられるＩＩＩ族窒化物半導体ＨＦＥＴは、Ｂ_vＡｌ_wＧａ_xＩｎ_yＴｌ_zＮ（０≦ｖ≦１、０≦ｗ≦１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｖ＋ｗ＋ｘ＋ｙ＋ｚ＝１）の式で表わされる窒化物半導体結晶からなる。ここで、Ｂはホウ素を、Ａｌはアルミニウムを、Ｇａはガリウムを、Ｉｎはインジウムを、Ｔｌはタリウムを、Ｎは窒素を示す。また、ｖはホウ素の含有比率を、ｗはアルミニウムの含有比率を、ｘはガリウムの含有比率を、ｙはインジウムの含有比率を、ｚはタリウムの含有比率をそれぞれ示す。本明細書において、たとえばＡｌ_wＧａ_xＮ（０＜ｗ＜１、０＜ｘ＜１、ｗ＋ｘ＝１）の式で表わされる窒化物半導体結晶からなる窒化物半導体層のことを便宜的に「ＡｌＧａＮ層」と略記することもある。

（実施の形態１）
＜ＩＩＩ族窒化物系へテロ電界効果トランジスタ＞
図１は、本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタの模式的な断面図である。本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタ１１は、図１に示されるように、基板１２上に窒化物半導体層１３が形成されており、当該窒化物半導体層１３上にキャリア走行層１４、および障壁層１５がこの順に積層されたエピタキシャルウエハである。

なお、窒化物半導体層１３、キャリア走行層１４、および障壁層１５のことを総称して窒化物積層体３０といい、キャリア走行層１４と障壁層１５との界面のことをヘテロ接合界面という。ここで、キャリア走行層１４および障壁層１５は、その組成が調整され、分極電解の効果により二次元電子ガス１６が発生するように設定されている。

また、ソース電極２０およびドレイン電極２１が、障壁層１５にオーミックコンタクトするように障壁層１５の上面に接して設けられる。そして、ソース電極２０およびドレイン電極２１の間の窒化物積層体３０の一部に、キャリア走行層１４の一部および障壁層１５を形成していない領域がある。この領域のことをリセス構造２５と呼ぶ。そして、リセス構造２５の上面および側壁面ならびに障壁層１５の上面に絶縁層が形成される。そして、特にリセス構造２５の絶縁層上にはゲート電極２２が形成される。

ここで、リセス構造２５の底面上に形成される絶縁層のことを底面絶縁層４１といい、リセス構造２５の側面上に形成される絶縁層のことを側面絶縁層４３、４４という。本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタ１１は、リセス構造２５の底面絶縁層４１の厚みよりも、側面絶縁層４３、４４の合計厚みが厚いことを特徴とする。

このように側面絶縁層４３、４４の合計厚みが底面絶縁層４１の厚みよりも厚いことにより、オン動作時にはリセス構造の底面での電流チャネルの抵抗を下げ、かつオフ動作時に二次元電子ガス１６からゲート電極２２へのゲートリーク電流を発生しにくくすることができる。

以下においては、本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタの動作を説明する。

＜ＩＩＩ族窒化物系へテロ電界効果トランジスタの動作＞
本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタは、ソース電極２０側の二次元電子ガス１６とドレイン電極２１側の二次元電子ガス１６とがリセス構造２５により分離されている、いわゆるノーマリオフ型の電界効果トランジスタである。このため、ゲート電極２２に電圧を印加しない状態、または０Ｖを印加した状態では、ソース電極２０およびドレイン電極２１の間に電圧を印加してもチャネルに電流が流れないオフの状態になっている。

一方、ゲート電極２２に正の電圧を印加すると、底面絶縁層４１および側面絶縁層４３、４４と接するキャリア走行層１４に電子が蓄積される。当該電子によりソース電極２０側の二次元電子ガス１６とドレイン電極２１側の二次元電子ガス１６とが電気的に接続される。この状態で、ソース電極２０およびドレイン電極２１に電圧を印加すると、チャネルに電流が流れオン動作が生じる。

以下においては、本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタを構成する各部を説明する。

＜基板＞
本実施の形態において、基板１２は、電界効果トランジスタに用いられる基板１２であれば、従来公知のものを用いることができる。このような基板１２の材料としては、たとえばＳｉ、ＧａＮ、ＳｉＣ、ＡｌＮ、ＧａＡｓ、ＺｎＯ等を挙げることができる。基板１２としてＳｉを用いる場合には、高抵抗Ｓｉ基板を用いることが好ましい。

＜窒化物半導体層＞
本実施の形態において、基板１２とキャリア走行層１４との間には窒化物半導体層１３を設けることが好ましい。このように窒化物半導体層１３を設けることにより、基板１２の結晶格子と、キャリア走行層１４の結晶格子との歪みを緩和することができる。なお、基板１２の結晶格子と、キャリア走行層１４の結晶格子とに歪みが生じにくい場合は、窒化物半導体層１３を形成しなくてもよい。

このような窒化物半導体層１３は、単層または複数層のいずれであってもよい。窒化物半導体層１３が単層である場合、その材料としてはたとえばＡｌＮ、ＧａＮ、ＡｌＧａＮ等を用いることができる。一方、窒化物半導体層１３が複数層である場合、窒化物半導体層１３にはＡｌＮ／ＧａＮ多重層、ＡｌＧａＮ／ＧａＮ多重層等を用いることができる。窒化物半導体層１３は、薄いアンドープＡｌＮ層上に厚いアンドープＧａＮ層を積層した多重層であることが好ましい。なお、「ＧａＮ／ＡｌＮ」と表記する場合、上面がＧａＮであり、下面がＡｌＮであることを示す。

本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタにおいて、窒化物半導体層１３としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ等のアンドープまたはドーピングされた窒化物半導体を用いることが好ましく、Ｉｎ_1-xＧａ_xＮ（０＜ｘ≦１）であることがより好ましい。

＜キャリア走行層＞
本実施の形態において、キャリア走行層１４は、単層または多層の窒化物半導体層のいずれであってもよい。キャリア走行層１４が単層の窒化物半導体層からなる場合、アンドープのＡｌＧａＮまたはドーピングされたＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ等を用いてもよい。

一方、キャリア走行層１４が多層の窒化物半導体層からなる場合、Ａｌ組成比およびドーピング濃度の異なる複数のＡｌＧａＮ層を含む多重ＡｌＧａＮ層、ＧａＮ／Ａｌ_0.25Ｇａ_0.75Ｎ／ＡｌＮ、ＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ／ＡｌＮ等を用いてもよい。なお、多層の窒化物半導体層を構成する各層にはドーピングされた他の窒化物半導体層を用いることもできる。

＜障壁層＞
本実施の形態において、障壁層１５は、窒化物半導体層１３およびキャリア走行層１４の禁制帯幅に比べて広い禁制帯幅を有することが好ましい。障壁層１５の材料としてはＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ等のアンドープまたはドーピングされた窒化物半導体等を用いることができる。

＜リセス構造＞
本実施の形態において、リセス構造２５は、窒化物積層体３０のうちの障壁層１５およびキャリア走行層１４の一部が形成されていない部分に相当する。図１においては、リセス構造２５の側面は、キャリア走行層１４の表面に対して傾斜したものを示しているが、このような形態のみに限られるものではなく、リセス構造２５の側面がキャリア走行層１４の表面に対し垂直であってもよい。

＜絶縁層＞
本実施の形態において、絶縁層は、図１に示されるように、リセス構造２５の底面上に形成される底面絶縁層４１と、リセス構造２５の側壁上に形成される側面絶縁層４３、４４と、障壁層１５上に形成される絶縁層とからなる。底面絶縁層４１および側面絶縁層４３、４４は、キャリア走行層１４および障壁層１５（以下、これら２層のことを「半導体層」とも記す）とゲート電極２２との間にＭＩＳキャパシタ構造を形成し、正のゲート電圧印加時に半導体層内に電荷を発生させ、電流チャネルを形成するために設けられる。また、障壁層１５上に形成される絶縁層は、素子表面の保護や、特にＩＩＩ族窒化物ＨＦＥＴで問題となる電流コラプス現象の抑制のために設けられる。

そして、側面絶縁層４３、４４の厚みは、底面絶縁層４１の厚みよりも厚いことを特徴とする。側面絶縁層４３、４４の厚みが厚いことにより、オフ動作時に二次元電子ガス１６からゲート電極２２へのゲートリーク電流を抑制することができる。

上述の底面絶縁層４１の厚みは、オン動作時の抵抗制御およびオン動作時の絶縁耐性とを考慮して、適切な厚みとすることが好ましい。このような底面絶縁層４１の厚みは、用いる材料により好適な厚みが異なるが、１ｎｍ以上５００ｎｍ以下であることが好ましく、より好ましくは２．５ｎｍ以上１００ｎｍ以下である。底面絶縁層４１の厚みが５００ｎｍを超えると、オン動作時にリセス構造２５の底面のゲートチャネル部分に発生する電荷の密度が低くなることにより、チャネルのオン抵抗が増大することになるため好ましくない。一方、底面絶縁層４１の厚みが１ｎｍ未満であると、ゲート絶縁膜としての絶縁性が十分に確保されないため好ましくない。

これに対し、側面絶縁層４３、４４の厚みは、オフ動作時に電界が集中するリセス構造２５の側面からリークゲート電流が発生しないように、底面絶縁層よりも厚く設定されていればよい。

リセス構造２５の内面に形成される絶縁層は、その材料の誘電率が高いものを用いることが好ましい。誘電率が高い材料を用いることにより、ゲート電極２２と接する部分のキャリア走行層１４の内部に形成される電流チャネルの電気抵抗を小さくすることができ、オン動作時の抵抗を低減することができる。

ここで、底面絶縁層４１の厚みをＴとし、側面絶縁層４３、４４の厚みをＳとすると、１．０５≦Ｓ／Ｔ≦２であることが好ましい。このような底面絶縁層４１および側面絶縁層４３、４４の厚みは、オン時の電子移動の抵抗を低下し、かつオフ時のゲートリーク電流の発生を抑制する効果を顕著に得ることができる。より好ましくは１．１≦Ｓ／Ｔ≦１．５である。

図２は、本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタの別の一形態を示す模式的な断面図である。図１においては、説明の便宜上、底面絶縁層４１と、絶縁層４２と、側面絶縁層４３、４４との間にはそれぞれを分割する境界があるように描いているが、実際には図２に示されるように各絶縁層が分割されていなくてもよい。すなわちたとえば、リセス構造２５の底面および側面ならびに障壁層１５上に形成される絶縁層がすべて同一の材料である場合には、図２に示されるように、各絶縁層４０の間の境界が明確になくてもよい。

このような絶縁層は、リセス構造２５の底面に多量の電子を蓄積させるという観点から、誘電率が高い材料のものを用いることが好ましい。すなわち、絶縁層に用いる材料は、ＳｉＯ₂、Ｓｉ₃Ｎ₄、ＴｉＯ₂、ＨｆＯ₂、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ₂、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯＮ、ＨｆＺｒＡｌＯＮ、ＭｇＦ₂、ＣａＦ₂、ＳｒＦ₂、ＢａＦ₂、Ａｌ₂Ｏ₃、ＡｌＯＮ、Ｔａ₂Ｏ₅、ＺｎＯ、ＭｇＯ、ＣａＯ、ＬａＡｌＯ₂、およびＬａＡｌＯ₃からなる群より選ばれた１種以上の材料を含むことが好ましい。

底面絶縁層４１および側面絶縁層４３、４４は、同一の材料からなるものであってもよいし、異なる材料のものであってもよい。上記の絶縁層を構成する材料の中でも、電流コラプス抑制効果、熱的安定性、化学的安定性、電流リーク耐性等、各々の素子の必要に応じた材料を選択をすることが好ましく、特に絶縁層に好適な材料としては、ＨｆＯ₂、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ₂、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯＮ、ＨｆＺｒＡｌＯＮ、Ｔａ₂Ｏ₅等を挙げることができる。

また、絶縁層は、その構成が単一の層のみに限られるものではなく、複数の部位からなることもできる。絶縁層を複数の部位とする場合、ＳｉＮ_x／ＳｉＯ₂、ＳｉＯ₂／ＳｉＮ_x、ＳｉＮ_x／ＳｉＯ₂／ＳｉＮ_x等の構成を用いることができる。なお、「ＳｉＯ₂／ＳｉＮ_x」と表記する場合、キャリア走行層１４と接する側がＳｉＯ₂であり、リセス構造２５と接する側がＳｉＮ_xであることを示す。このように絶縁層がＳｉＯ₂／ＳｉＮ_xからなる場合、リセス構造２５と接する絶縁層によりコラプス現象を抑制し、さらに高い電子移動度を得ることができる。

また、複数の部位からなる絶縁層を形成する場合、絶縁層を形成した後に８００℃以上１２００℃以下の高温で熱処理を行なうことが好ましい。このような高温で熱処理を行なうことにより、絶縁層を構成する各層を一体化させることができる。これにより電荷トラップの起源となる各層の接触面をなくし、ゲート電極２２の特性にヒステリシスが発生しにくくなる。

＜ソース電極、ドレイン電極＞
本実施の形態において、ソース電極２０およびドレイン電極２１は、障壁層１５とオーミックコンタクトするオーミック電極であり、いずれも単層または多層の金属層により形成されることが好ましい。ソース電極２０およびドレイン電極２１に用いられる電極材料としては、Ｈｆ／Ａｌ／Ｈｆ／Ａｕ、Ｔｉ／Ａｌ、Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｗ、ＷＮ_x、ＷＳｉ_x等を挙げることができる。

＜ゲート電極＞
本実施の形態において、ゲート電極２２は、絶縁層とキャリア走行層１４とが接する界面における電子の濃度を制御するショットキー電極である。このゲート電極２２に印加するバイアス電圧を調整することにより、絶縁層とキャリア走行層１４とが接する界面における電子の濃度を制御することができ、チャネル形成を制御することができる。ゲート電極２２に用いられる金属材料としては、Ｔｉ／Ａｌ、Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｗ、ＷＮ_x、ＷＳｉ_x等を挙げることができる。

（製造方法）
本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタは、以下のようにして製造することができる。

図３は、基板上に第１窒化物半導体層を形成した後の状態を示す模式的な断面図である。本実施の形態においては、図３に示されるように、基板１２上に窒化物半導体層１３、キャリア走行層１４、および障壁層１５の順に積層することにより、窒化物積層体３０を形成する。

窒化物積層体３０を形成する方法としては、有機金属化学気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法、ハライド気相成長（ＨＶＰＥ：Hydride Vapor Phase Epitaxy）法等を用いることが好ましい。ＭＯＣＶＤ法を用いて窒化物積層体３０を形成する場合、ＭＯＣＶＤ装置内にトリメチルガリウム（ＴＭＧ：TriMethyl Gallium）、トリメチルアンモニウム（ＴＭＡ）、アンモニア（ＮＨ₃）等を導入することが好ましい。

図４は、窒化物積層体上に第１レジストを形成した後の状態を示す模式的な断面図である。上記で得られた窒化物積層体３０の障壁層１５の上面に対し、リセス構造を形成する部分以外の部分に第１レジスト５１を形成する。

図５は、窒化物積層体にリセス構造を形成した後の状態を示す模式的な断面図である。上記で窒化物積層体３０上に形成した第１レジスト５１をエッチングマスクとして、該エッチングマスクが形成されていない部分に対し、窒化物積層体３０の厚みＴ１（すなわち障壁層１５の全ておよびキャリア走行層１４の上部）をドライエッチングで除去することにより、窒化物積層体３０にリセス構造２５を形成する（図５）。そして、リセス構造２５を形成した後に、第１レジスト５１を除去する。次に、リセス構造２５の上面および内壁面、ならびに障壁層１５の上面を硫酸／過酸化水素水で洗浄し、さらに塩酸／過酸化水素水で洗浄する。

図６は、障壁層の一部のみに第２レジストを形成した後の状態を示す模式的な断面図である。上記で洗浄した障壁層１５の上面に対し、図６に示されるように、第２レジスト５２を形成する。これにより後の工程で、第２レジスト５２が形成されていないリセス構造２５および障壁層１５の上面に絶縁層を形成することができる。

図７は、リセス構造および障壁層の一部上に絶縁層を形成した後の状態を示す模式的な断面図である。上記のようにして形成した第２レジスト５２以外の障壁層１５およびリセス構造２５上に絶縁層４１を形成する。そして、第２レジスト５２をリフトオフすることにより、リセス構造２５および障壁層１５の一部上のみに絶縁層４１が形成される（図７）。

図８は、絶縁層上に第３レジストを形成した後の状態を示す模式的な断面図である。図８に示されるように、絶縁層４１を覆うように第３レジスト５３を形成する。このように第３レジスト５３を形成することにより、後の工程で障壁層１５が露出している部分のみに絶縁層を形成することができる（図８）。

図９は、障壁層の上面に絶縁層を形成した後の状態を示す模式的な断面図である。図８
の状態において、障壁層１５の上面のうちの第３レジスト５３で覆われていない部分上に絶縁層４２を形成した後に、第３レジスト５３を除去する（図９）。なお、上記の絶縁層４１、４２を形成する方法としては、ＣＶＤ法、電子ビーム真空蒸着法、真空スパッタリング法等を挙げることができる。このようにしてリセス構造２５および障壁層１５上に絶縁層４１、４２を形成する。

図１０は、絶縁層上に第４レジストを形成した後の状態を示す模式的な断面図である。次に、上記の障壁層１５およびリセス構造２５の底面上に第４レジスト５４を形成する。図１０に示されるようにリセス構造２５の側壁を除く部分を第４レジスト５４で覆うことにより、後の工程でリセス構造２５の側壁の部分のみにさらに側面絶縁層４４を形成することができる。

図１１は、リセス構造の側面に側面絶縁層を形成した後の状態を示す模式的な断面図である。図１０に示されるように第４レジストを形成した後に、図１１に示されるように、リセス構造２５の側面の絶縁層４１上に側面絶縁層４４を形成する。このようにして側面絶縁層の厚みを底面絶縁層の厚みよりも厚くすることができる。

次に、底面絶縁層４１と側面絶縁層４４との界面を一体化させるために熱処理を行なうことが好ましい。このように底面絶縁層４１と側面絶縁層４４とをなじませることにより、それらの界面での電荷トラップをなくし、ゲート電極２２の特性にヒステリシスが発生しにくくなる。

ここで、熱処理の温度は、８００℃以上１２００℃以下であることが好ましく、その雰囲気はＯ₂、Ｎ₂、ＮＯ、ＮＯ₂およびこれらの混合気体等を用いることが好ましい。ただし、底面絶縁層４１と側面絶縁層４４との一体化を促進するという観点から、Ｏ₂を含むことがより好ましい。また、熱処理の時間は、３分以上１００分以下であることが好ましい。また、この熱処理は、底面絶縁層４１と、側面絶縁層４４と、窒化物積層体３０とが接する面の界面順位を低減させる効果もある。

そして、障壁層の上面のうちのソース電極およびドレイン電極が形成される部分の絶縁層４２を、フォトリソグラフィ技術およびエッチング技術により除去し、コンタクト領域を形成する。

図１２は、ソース電極およびドレイン電極を形成した後の状態を示す模式的な断面図である。上記のアニールを行なった後、図１２に示されるように、障壁層１５上の絶縁層４２を除去したコンタクト領域上に、フォトリソグラフィ技術とＥＢ蒸着法とを用いてソース電極２０およびドレイン電極２１を形成する。

そして、熱処理による合金化によりソース電極２０およびドレイン電極２１と、チャネルとをオーミックコンタクトさせる。オーミックコンタクトを得る方法としては、熱処理による合金化する方法のみに限られるものではなく、トンネル電流機構によりオーミックコンタクトを形成する方法、コンタクト領域にＳｉ等のｎ型不純物をイオン注入等により高濃度にドーピングした上で、当該コンタクト領域にソース電極２０およびドレイン電極２１を形成する方法、コンタクト領域を障壁層１５の表面からキャリア走行層１４の内部までエッチング除去し、該エッチング面にソース電極２０およびドレイン電極２１を接触させる方法等を用いることができる。

次に、フォトリソグラフィ技術とＥＢ蒸着法とを用いることにより、絶縁層４１上にたとえばＮｉ／Ａｕからなるゲート電極２２を形成する。以上の各工程により、図１に示されるような、本実施の形態のＩＩＩ族窒化物系へテロ電界効果トランジスタを作製することができる。

以下のようにして、図１に示されるＩＩＩ族窒化物系へテロ電界効果トランジスタを作製した。

本実施例では、まず、図３に示されるように、高抵抗Ｓｉ基板１２を準備し、当該高抵抗Ｓｉ基板１２上に、有機金属化学気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いて、ＡｌＮおよびＧａＮからなる窒化物半導体層１３と、厚さ１００ｎｍのｉ−ＧａＮからなるキャリア走行層１４と、厚さ１００ｎｍのアンドープＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１５とをこの順に形成した。

次に、ＣＶＤ法を用いて、障壁層１５上に第１レジスト５１を形成した。そして、図４に示されるように、フォトリソグラフィ技術を用いてリセス構造２５となる部分の第１レジスト５１を除去した。

次いで、図５に示されるように、障壁層１５のうちの第１レジスト５１が形成されていない部分、すなわち障壁層１５が露出している部分に対し、ＩＣＰ（Inductively Coupled Plasma）−ＲＩＥ装置を用いて障壁層１５と、キャリア走行層１４のうちの上から厚み５０ｎｍの部分とを除去することによりリセス構造２５を形成した。そして、その後第１レジスト５１を除去した。

次に、リセス構造２５の上面および内壁面を硫酸／過酸化水素水で洗浄した後に、さらに塩酸／過酸化水素水で洗浄した後に、障壁層１５上に第２レジスト５２を形成した（図６）。そして、第２レジスト５２で覆われていない障壁層１５およびリセス構造２５上にプラズマＣＶＤ法を用いて３０ｎｍの厚みのＳｉＯ₂からなる絶縁層４１を形成し、第２レジストを除去した（図７）。

この後、絶縁層４１の上面を覆うように第３レジスト５３を形成した（図８）。そして、プラズマＣＶＤ法を用いて３０ｎｍの厚みのＳｉ₃Ｎ₄からなる絶縁層４２を障壁層１５上に形成した後に、第３レジスト５３を除去した（図９）。なお、Ｓｉ₃Ｎ₄はいわゆる電流コラプスの低減に効果があり、障壁層１５の表面に積層されることでオン時のキャリア抵抗の増大を抑制することができる。次に、障壁層１５およびリセス構造２５の底面上に第４レジスト５４を形成した（図１０）。

このようにして底面絶縁層４１、４２上を第４レジストで覆い、プラズマＣＶＤ法を用いてリセス構造２５の内壁面上の絶縁層４１上に３０ｎｍの厚みのＳｉＯ₂からなる側面絶縁層４４を形成した（図１１）。このＳｉＯ₂の比誘電率は３．９と比較的小さいため、ゲート電極２２に一定電圧を印加した際にリセス構造２５の底面と絶縁層４１との界面に多量の電子を蓄積しないが、電子の移動度を高く保つことにより、オン抵抗を低減することができる。

上記で側面絶縁層４４を形成した後、絶縁層４１と側面絶縁層４４とを酸素雰囲気の下で１０００℃で６０分間熱処理を行なった。なお、本実施例では、図１において、底面絶縁層４１と側面絶縁層４３との材料は同一のものであるため、これら両層を分離する境界線は明瞭ではない。

そして、障壁層１５の上面のうちのソース電極およびドレイン電極が形成される部分の絶縁層４２をフォトリソグラフィ技術により除去した。そして、窒素雰囲気の下で１０００℃でアニールを行なうことにより、絶縁層４２と窒化物積層体３０との接する面の界面準位を低減させた。

その後、図１２に示されるように、障壁層１５のコンタクト領域に、フォトリソグラフィ技術とＥＢ蒸着法とを用いてＨｆ／Ａｌ／Ｈｆ／Ａｕの積層構造からなるソース電極２０、およびソース電極２０と同一組成のドレイン電極２１を形成した。そして、真空雰囲気で８００℃、１分間熱処理を行なうことにより、ソース電極２０およびドレイン電極２１を障壁層１５とオーミックコンタクトさせた。

次に、フォトリソグラフィ技術とＥＢ蒸着法とを用いることにより、リセス構造２５の底面絶縁層４１上にＷＮをベースとしたショットキー電極であるゲート電極２２を形成した。以上の工程により、本実施例のＩＩＩ族窒化物系へテロ電界効果トランジスタを作製した。

上記のようにして作製した実施例１のＩＩＩ族窒化物系へテロ電界効果トランジスタは、そのオフ時においても二次元電子ガスからゲート電極へのゲートリーク電流が発生しにくいことにより、その素子が劣化しにくかった。これは、側面絶縁層の厚みが、底面絶縁層の厚みよりも厚いことによる効果があるものと考えられる。

（比較例１）
実施例１のＩＩＩ族窒化物系へテロ電界効果トランジスタに対し、側面絶縁層４４を形成しなかったことを除いては実施例１と同様の方法により、比較例１のＩＩＩ族窒化物系へテロ電界効果トランジスタを作製した。

このようにして作製した比較例１のＩＩＩ族窒化物系へテロ電界効果トランジスタは、そのオフ時において二次元電子ガスからゲート電極へとゲートリーク電流が発生しやすく、その素子が劣化しやすいものであった。

以上の説明からも明らかなように、実施例１の本発明に係るＩＩＩ族窒化物系へテロ電界効果トランジスタは、比較例１のＩＩＩ族窒化物系へテロ電界効果トランジスタに比し、オフ時の二次元電子ガスからゲート電極へのゲートリーク電流を抑制していることが明らかである。このことから、側面絶縁層の厚みが、底面絶縁層の厚みよりも厚いことにより、そのオフ時のゲートリーク電流を抑制することができることを確認した。

以上のように本発明の実施の形態および実施例について説明を行なったが、上述の各実施の形態および実施例の構成を適宜組み合わせることも当初から予定している。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、キャリア走行層と障壁層との界面に形成される２次元キャリアガスを電流チャネルに利用する半導体素子に適用した場合に、リセス構造上からのゲートリーク電流を抑制することをもって、素子特性の劣化を抑制することができる。このような半導体素子としては、たとえばＨＦＥＴ、電界効果ダイオード等を挙げることができる。

１１，１１１ ＩＩＩ族窒化物系へテロ電界効果トランジスタ、１２，１１２ 基板、１３，１１３ 窒化物半導体層、１４，１１４ キャリア走行層、１５，１１５ 障壁層、１６，１１６ 二次元電子ガス、２０，１２０ ソース電極、２１，１２１ ドレイン電極、２２，１２２ ゲート電極、２５，１２５ リセス構造、３０ 窒化物積層体、４０，１４１ 絶縁層、４１ 底面絶縁層、４２ 絶縁層、４３，４４ 側面絶縁層、５１ 第１レジスト、５２ 第２レジスト、５３ 第３レジスト、５４ 第４レジスト。

Claims (3)

1. 基板と、
   前記基板の上に設けられるキャリア走行層と、
   前記キャリア走行層上に、ヘテロ界面を形成するように設けられる障壁層と、
   前記障壁層上の一部から前記キャリア走行層の内部まで掘り込まれたリセス構造と、
   前記リセス構造上に設けられる絶縁層と、
   前記絶縁層上に設けられるゲート電極とを含み、
   前記キャリア走行層および前記障壁層はいずれも、ＩＩＩ族窒化物半導体からなり、
   前記絶縁層は、前記リセス構造の側面上に形成される側面絶縁層と、前記リセス構造の底面上に形成される底面絶縁層とを含み、
   前記側面絶縁層の厚みは、前記底面絶縁層の厚みよりも厚い、ＩＩＩ族窒化物系ヘテロ電界効果トランジスタ。
2. 前記絶縁層は、ＳｉＯ₂、Ｓｉ₃Ｎ₄、ＴｉＯ₂、ＨｆＯ₂、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ₂、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯＮ、ＨｆＺｒＡｌＯＮ、ＭｇＦ₂、ＣａＦ₂、ＳｒＦ₂、ＢａＦ₂、Ａｌ₂Ｏ₃、ＡｌＯＮ、Ｔａ₂Ｏ₅、ＺｎＯ、ＭｇＯ、ＣａＯ、ＬａＡｌＯ₂およびＬａＡｌＯ₃からなる群より選ばれた１種以上の材料を含む、請求項１に記載のＩＩＩ族窒化物系ヘテロ電界効果トランジスタ。
3. 前記底面絶縁層の厚みをＴとし、前記側面絶縁層の厚みをＳとすると、
   １．０５≦Ｓ／Ｔ≦２である、請求項１または２に記載のＩＩＩ族窒化物系ヘテロ電界効果トランジスタ。

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