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JP6478752B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
これまでの技術開発の進歩により、半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどのＧａＮ系半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的な高耐圧化や低オン抵抗化が可能である。
しかし、例えば、ＧａＮ系半導体を用いたスイッチング素子では、高いドレイン電圧を印加した際に、オン抵抗が増大する「電流コラプス」という問題がある。
特開２００８−１３０６７２号公報
本発明が解決しようとする課題は、電流コラプスの抑制が可能な半導体装置及びその製造方法を提供することにある。
本発明の一態様の半導体装置は、第１の層と、前記第１の層上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、前記第２の層上に設けられたソース電極と、前記第２の層上に設けられたドレイン電極と、前記第２の層上の前記ソース電極と、前記ドレイン電極との間に設けられたゲート電極と、前記第２の層上の前記ゲート電極と前記ドレイン電極との間に設けられた第１の絶縁膜と、を備え、前記第１の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であり、前記第１の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有し、前記第１の層及び前記第２の層が酸化物である。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、第１の層と、第１の層上に設けられ、第１の層との間に２次元電子ガスを形成する第２の層と、第２の層上に設けられたソース電極と、第２の層上に設けられたドレイン電極と、第２の層上のソース電極とドレイン電極との間に設けられたゲート電極と、第２の層上のゲート電極とドレイン電極との間に設けられ、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であって、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０１９ｃｍ−３以上含有する第１の絶縁膜と、を備える。
本実施形態において、第１の層及び第２の層がＧａＮ系半導体である。また、第２の層のバンドギャップが第１の層のバンドギャップよりも大きい。
本実施形態は、第２の層とゲート電極との間に設けられ、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第３の元素の第２の酸化物であって、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有する第２の絶縁膜を、更に備える。
又は、本実施形態は、第２の層とゲート電極との間に設けられ、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第３の元素の第２の酸化物であって、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有する第２の絶縁膜を、更に備える。
図１は、本実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。
図１に示すように、半導体装置（ＨＥＭＴ）１００は、基板１０、バッファ層１２、チャネル層（第１の層）１４、バリア層（第２の層）１６、ソース電極１８、ドレイン電極２０、界面膜（第３の絶縁膜又は第４の絶縁膜）２２、保護膜（パッシベーション膜：第１の絶縁膜）２４、ゲート絶縁膜（第２の絶縁膜）２６、ゲート電極２８を備える。
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は電子走行層とも称される。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．１μｍ以上１０μｍ以下である。
チャネル層１４上に、バリア層１６が設けられる。バリア層１６は電子供給層とも称される。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１６の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。ＨＥＭＴ１００のヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
バリア層１６上には、界面膜２２が設けられる。界面膜２２は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、酸化アルミニウムである。界面膜２２の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
バリア層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１８及びドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、５μｍ以上３０μｍ以下である。
ソース電極１８とドレイン電極２０の間のバリア層１６に、ゲート電極２８が設けられる。ゲート電極２８は、例えば、金属電極である。金属電極は、例えば、窒化チタン（ＴｉＮ）である。
バリア層１６の一部表面には、保護膜２４が設けられる。保護膜２４は、ゲート電極２８とドレイン電極２０との間、ゲート電極２８とソース電極１８との間に設けられる。保護膜３０の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。バリア層１６と保護膜２４との間には、界面層２２が設けられる。
保護膜２４は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の酸化物（第１の酸化物）である。また、保護膜２４は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０１９ｃｍ−３以上含有する。
バリア層１６とゲート電極２８との間には、ゲート絶縁膜２６が設けられる。バリア層１６とゲート絶縁膜２６との間には、界面層２２が設けられる。
ゲート絶縁膜２６は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第３の元素の酸化物（第２の酸化物）である。また、ゲート絶縁膜２６は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有する。
又は、ゲート絶縁膜２６は、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第３の元素の酸化物（第２の酸化物）である。また、ゲート絶縁膜２６は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有する。
第１の酸化物と第２の酸化物が同一であり、第２の元素と第４の元素とが同一であることが望ましい。保護膜２４とゲート絶縁膜２６とを一連の製造方法で製造することが容易となるからである。
第１の酸化物と第２の酸化物は、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ハフニウムアルミニウム、酸化ジルコニウムアルミニウム、ハフニウムシリケート、ジルコニウムシリケートである。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図５は、本実施形態の製造途中の半導体装置の模式断面図である。
以下、第１の酸化物及び第２の酸化物が、酸化ハフニウム（ＨｆＯ２）、すなわち、第１の元素と第３の元素とがＨｆ（ハフニウム）であり、第２の元素と第４の元素がＦ（フッ素）であり、第５の元素がＮ（窒素）である場合を例に説明する。
本実施形態の半導体装置の製造方法は、第１の層と、第１の層上に設けられ、第１の層との間に２次元電子ガスを形成する第２の層上に、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの元素の酸化物を形成し、酸化物の所定の領域に、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を５×１０１９ｃｍ−３以上導入し、酸化物に、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの元素を導入し、酸化物の所定の領域上にゲート電極を形成する。
又は、本実施形態の半導体装置の製造方法は、第１の層と、第１の層上に設けられ、第１の層との間に２次元電子ガスを形成する第２の層上に、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの元素の酸化物を形成し、酸化物の所定の領域に、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの元素を５×１０１９ｃｍ−３以上導入し、酸化物に、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの元素を導入し、酸化物の所定の領域上にゲート電極を形成する。
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。例えば、有機金属気相成長（ＭＯＣＶＤ）法によりバッファ層１２を成長させる。
次に、バッファ層１２上に、チャネル層１４（第１の層）となるアンドープのＧａＮ、バリア層（第２の層）１６となるアンドープのＡｌ０．２５Ｇａ０．７５Ｎをエピタキシャル成長により形成する。例えば、ＭＯＣＶＤ法により、チャネル層１４、バリア層１６を成長させる。
次に、バリア層１６上に、酸化シリコン膜（界面膜）２２を形成する。酸化シリコン膜（界面膜）２２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
次に、酸化シリコン膜（界面膜）２２上に酸化ハフニウム膜３０を形成する。酸化ハフニウム膜３０は、例えば、ＣＶＤ法により形成する（図２）。
次に、酸化ハフニウム膜３０上に所定の領域が開口された、マスク材３２を形成する。マスク材３２は、例えば、フォトレジストである。
次に、マスク材３２をマスクに、室温の窒素プラズマ中で窒化処理を行う。この窒化処理により、酸化ハフニウム膜３０の所定の領域３０ａにＮ（窒素）が導入される（図３）。
窒素以外のＰ、Ａｓ、Ｓｂ、Ｂｉの導入方法として、それぞれの室温でのプラズマ状態を用いればよい。その他の方法として、水素化物（ＮＨ３、ＰＨ３、ＡｓＨ３、ＢｉＨ３）、フッ化物（ＮＦ３、ＰＦ３、ＡｓＦ３、ＢｉＦ３）でも可能である。積層の絶縁膜を形成した後に、マスクを形成して、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉをイオンインプラして、熱拡散で界面にパイルアップさせる方法も有効である。マスクによってローカルな位置にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉが導入出来る。Ｓｒなどの金属種に関しては、金属を蒸着させる、もしくは、上記イオンインプラと熱拡散にて作成すれば良い。
次に、マスク材３２を剥離し、室温のフッ素プラズマ中でフッ化処理を行う。このフッ化処理により酸化ハフニウム膜３０の全域、すなわち、所定の領域３０ａと所定の領域以外の領域３０ｂの双方にＦ（フッ素）が導入される（図４）。酸化ハフニウム膜３０の所定の領域３０ａが、後に、ゲート絶縁膜２６となり、所定の領域以外の領域３０ｂが、後に保護膜２４となる。
フッ素以外のＨやＤの導入方法として、それぞれの室温でのプラズマ状態を用いれば良い。積層の絶縁膜を形成した後に、マスクを形成して、Ｆ、Ｈ、Ｄをイオンインプラして、熱拡散で界面にパイルアップさせる方法も有効である。マスクによってローカルな位置にＦ、Ｈ、Ｄが導入出来る。Ｔａなどの金属種に関しては、金属を蒸着させる、もしくは、上記イオンインプラと熱拡散にて作成すれば良い。
次に、酸化ハフニウム膜３０の所定の領域３０ａ上にゲート電極２８が形成される（図５）。その後、公知の方法により、バリア層１６上に、ソース電極１８及びドレイン電極２０が形成される。
ドレイン電極２０は、ゲート電極２８との間に、所定の領域以外の領域３０ｂを挟むよう形成される。また、ソース電極１８は、ゲート電極２８との間に、所定の領域以外の領域３０ｂを挟むよう形成される。
以上の製造方法により、図１に示すＨＥＭＴ１００が形成される。
次に、本実施形態の半導体装置の作用及び効果について説明する。
図６は、本実施形態の半導体装置の作用及び効果の説明図である。
ＧａＮ系のＨＥＭＴでは、高いドレイン電圧を印加した際に、オン抵抗が増大する「電流コラプス」という問題がある。「電流コラプス」は、主にゲート電極とドレイン電極間の保護膜中に電子がトラップされることで生じると考えられる。すなわち、保護膜中、もしくは保護膜と基板との界面に電子がトラップされることでヘテロ接合界面のポテンシャルが変動し、２次元電子ガス密度が低下することでオン抵抗が増大すると考えられる。
また、ＧａＮ系のＨＥＭＴでは、ゲート電極下にも２次元電子ガスが誘起されているため、通常は、ゲートに電圧を印加しなくても導通してしまう「ノーマリー・オン動作」となる。特に、大電力を扱うＨＥＭＴでは、安全面からゲートに電圧を印加しなければ導通しない「ノーマリー・オフ動作」が要求される。
図６に示すように、本実施形態のＨＥＭＴ１００では、保護膜２４が正の固定電荷を備えている。正の固定電荷は、保護膜２４が、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の酸化物（第１の酸化物）であり、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０１９ｃｍ−３以上含有することで形成されている。
発明者らの第一原理計算の結果、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの元素の酸化物（第１の酸化物）中に、Ｆ（フッ素）、Ｈ（水素）、又は、Ｄ（重水素）を導入すると、酸化物（第１の酸化物）中の酸素欠陥に、Ｆ（フッ素）、Ｈ（水素）、又は、Ｄ（重水素）が入り電子を放出することによって安定化することが明らかになった。したがって、Ｆ（フッ素）、Ｈ（水素）、又は、Ｄ（重水素）が入ることにより、酸化物（第１の酸化物）中に正の固定電荷が安定して存在することになる。
また、発明者らの第一原理計算の結果、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの元素の酸化物（第１の酸化物）中に、Ｖ（バナジウム）、Ｎｂ（ニオブ）、又は、Ｔａ（タンタル）を導入すると、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、又は、Ｓｃ（スカンジウム）を、電子を放出して置き換えて、安定化することが明らかになった。したがって、Ｖ（バナジウム）、Ｎｂ（ニオブ）、又は、Ｔａ（タンタル）が入ることにより、酸化物（第１の酸化物）中に正の固定電荷が安定して存在することになる。
保護膜２４が膜中に十分な量の正の固定電荷を備えることにより、保護膜２４、もしくは保護膜２４（もしくは２２）と基板１６との界面に電子がトラップされることによる、ヘテロ接合界面のポテンシャル変動を抑制できる。したがって、電流コラプスを抑制することが可能となる。
保護膜２４中に含有されるＦ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素の濃度は、５×１０１９ｃｍ−３以上６．４×１０２２ｃｍ−３以下であることが望ましい。上記範囲を下回ると、十分な電流コラプスの抑制が実現できない可能性がある。また、上記範囲を超えて保護膜２４中に上記元素を導入することは困難である。
更に、電流コラプスの抑制効果を向上させる観点から、上記元素の濃度は、１×１０２０ｃｍ−３以上であることが望ましく、５×１０２０ｃｍ−３以上であることがより望ましい。
また、図６に示すように、本実施形態のＨＥＭＴ１００では、ゲート絶縁膜２４が負の固定電荷を備えている。この負の固定電荷は、ゲート絶縁膜２６が、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第３の元素の第２の酸化物であって、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有することで形成されている。又は、この負の固定電荷は、ゲート絶縁膜２６が、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第３の元素の第２の酸化物であって、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有することで形成されている。
発明者らの第一原理計算の結果、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの元素の酸化物（第２の酸化物）中に、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、又は、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）を導入すると、酸素欠陥を生成して安定化することが明らかになった。更に、この酸素欠陥が生成された酸化物（第２の酸化物）中に、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、又は、Ｔａ（タンタル）を導入すると電子を放出して酸素欠陥を埋め、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、又は、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）が負の固定電荷となって安定化することが明らかになった。
また、発明者らの第一原理計算の結果、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの元素の酸化物（第２の酸化物）中に、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）を導入すると、酸素欠陥を生成して安定化することが明らかになった。更に、この酸素欠陥が生成された酸化物（第２の酸化物）中に、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、又は、Ｔａ（タンタル）を導入すると電子を放出して酸素欠陥を埋め、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）が負の固定電荷となって安定化することが明らかになった。
ゲート絶縁膜２６が膜中に十分な量の負の固定電荷を備えることにより、ＨＥＭＴの閾値電圧を上昇させることが可能である。したがって、ＨＥＭＴ１００のノーマリー・オフ動作を実現できる。
ゲート絶縁膜２６中に含有されるＦ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素の濃度は、５×１０１９ｃｍ−３以上６．４×１０２２ｃｍ−３以下であることが望ましい。また、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素の濃度は、５×１０１９ｃｍ−３以上６．４×１０２２ｃｍ−３以下であることが望ましい。
上記範囲を下回ると、ノーマリー・オフ動作が実現できない可能性がある。また、上記範囲を超えてゲート絶縁膜２６中に上記元素を導入することは困難である。
更に、閾値電圧を上昇させる観点から、上記元素（第４及び第５の元素）の濃度は、１×１０２０ｃｍ−３以上であることが望ましく、５×１０２０ｃｍ−３以上であることがより望ましい。
本実施形態の半導体装置によれば、電流コラプスの抑制とノーマリー・オフ動作の実現の両立が可能となる。また、本実施形態の半導体装置の製造方法では、簡易なプロセスで電流コラプスの抑制とノーマリー・オフ動作の実現の両立が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、ゲート絶縁膜が、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素、及び、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素を含有しないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の模式断面図である。
半導体装置（ＨＥＭＴ）２００は、ゲート絶縁膜２６が、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素、及び、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素を含有しない。
一方、保護膜２４は、第１の実施形態同様、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の酸化物（第１の酸化物）である。また、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の酸化物（第１の酸化物）である。また、保護膜２４は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０１９ｃｍ−３以上含有する。
本実施形態のＨＥＭＴ２００は、保護膜２４が正の固定電荷を備えている。したがって、本実施形態の半導体装置によれば、電流コラプスの抑制が実現される。
（第３の実施形態）
本実施形態の半導体装置は、保護膜が、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を含有しないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置の模式断面図である。
半導体装置（ＨＥＭＴ）３００は、保護膜２４がＦ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を含有しない。
一方、ゲート絶縁膜２６は、第１の実施形態同様、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第３の元素の酸化物（第２の酸化物）である。また、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有する。
又は、ゲート絶縁膜２６は、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第３の元素の酸化物（第２の酸化物）である。また、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０１９ｃｍ−３以上含有し、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの第５の元素を５×１０１９ｃｍ−３以上含有する。
本実施形態のＨＥＭＴ３００は、ゲート絶縁膜２６が負の固定電荷を備えている。したがって、本実施形態の半導体装置によれば、ノーマリー・オフ動作が実現される。
（第４の実施形態）
本実施形態の半導体装置は、第２の層に形成された溝（リセス）内にゲート電極が埋め込まれる、いわゆるゲート・リセス構造を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置の模式断面図である。
半導体装置（ＨＥＭＴ）４００は、ソース電極１８とドレイン電極２０の間のバリア層（第２の層）１６に設けられた溝（リセス）２１の内面に、ゲート絶縁膜２６が形成される。溝２１の底部はバリア層１６内に位置する。
本実施形態の半導体装置によれば、第１の実施形態同様、電流コラプスの抑制とノーマリー・オフ動作の実現の両立が可能となる。また、ゲート・リセス構造を備えることにより、ノーマリー・オフ動作の実現が更に容易になる。
（第５の実施形態）
本実施形態の半導体装置は、縦型のデバイスである点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置は、基板の裏面側にドレイン電極を備えるＧａＮ系半導体を用いた縦型のＨＥＭＴである。
図１０に示すように、半導体装置（ＨＥＭＴ）５００は、基板１０、チャネル層（第１の層）１４、バリア層（第２の層）１６、ソース電極１８、ドレイン電極２０、界面膜（第３の絶縁膜又は第４の絶縁膜）２２、保護膜（パッシベーション膜：第１の絶縁膜）２４、ゲート絶縁膜（第２の絶縁膜）２６、ゲート電極２８、ｐ型ＧａＮ層３８を備える。
ドレイン電極２０は、基板１０の裏面側に設けられる。チャネル層１４は、ｎ型のドープされたＧａＮ層である。ドレイン電流は、チャネル層１４内を縦方向に流れる
作成方法としては、ＧａＮ上にｐ−ＧａＮをエピタキシャル成長し、ｎ型に打ち返す方法が考えられる。或いは、ＧａＮ上にｐ−ＧａＮ、ｎ−ＧａＮの順にエピタキシャル成長し、一部のｐ−ＧａＮをｎ型に打ち返しても良い。その上にＡｌＧａＮを形成し、２ＤＥＧを形成する。
本実施形態の半導体装置によれば、保護膜２４に正の固定電荷、ゲート絶縁膜２６に負の固定電荷を備えることにより、縦型のＨＥＭＴの特性向上を図ることが可能となる。
（第６の実施形態）
本実施形態の半導体装置は、第１の層及び第２の層が酸化物である点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置は、チャネル層（第１の層）１４及びバリア層（第２の層）１６が酸化物で形成されるＨＥＭＴである。
図１１に示すように、半導体装置（ＨＥＭＴ）６００は、基板４０、バッファ層４２、チャネル層（第１の層）４４、バリア層（第２の層）４６、ソース電極１８、ドレイン電極２０、界面膜（第３の絶縁膜又は第４の絶縁膜）２２、保護膜（パッシベーション膜：第１の絶縁膜）２４、ゲート絶縁膜（第２の絶縁膜）２６、ゲート電極２８を備える。
基板４０は、例えば、ｎ＋型のシリコン（Ｓｉ）で形成される。バッファ層４２は、例えば、ＴｉＡｌＮである。
チャネル層４４は、例えば、ＳｒＴｉＯ３である。バリア層４６は、例えば、ＬａＡｌＯ３である。
チャネル層４４とバリア層４６との間は、ヘテロ接合界面となる。ＨＥＭＴ６００のヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
ソース電極、ドレイン電極は、ＮｂドープＳｒＴｉＯ３、ＬａドープＳｒＴｉＯ３などが好ましい。ゲート電極は、ＳｒＲｕＯ３などが望ましい。これらの電極はＣＶＤや、スパッター成膜により作成が可能である。作成方法としては、ＳｒＴｉＯ３、ＬａＡｌＯ３ともＣＶＤによりエピタキシャル成長が可能である。
本実施形態の半導体装置によれば、第１の実施形態同様、電流コラプスの抑制とノーマリー・オフ動作の実現の両立が可能となる。
実施形態では、ＧａＮ系半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、ＧａＮ系半導体層の材料としてＡｌＮを適用することも可能である。
また、実施形態では、バリア層として、アンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
従来の電荷トラップ膜では、電荷の注入作業が必要だが、高密度で入れることが出来るというメリットもある。従来の電荷トラップ膜では、時間が経つにつれ、電荷が放出されてしまい、閾値が低下するという問題がある。これは、トラップ状態が、それ程安定ではないことを意味している。
それに対し、本実施形態では、ゲート絶縁膜中に安定なマイナス固定電荷、もしくはプラスの固定電荷を形成することが出来る。非常に安定であるため、絶縁膜中から電荷の出入りはない。唯一の問題は、トラップ量を、それ程高く出来ない点である。しかし、その点は、厚膜を形成し膜全体にトラップを形成するようにして密度を上げることで解決できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ チャネル層（第１の層）
１６ バリア層（第２の層）
１８ ソース電極
２０ ドレイン電極
２２ 界面膜（第３の絶縁膜又は第４の絶縁膜又は第２の絶縁膜）
２４ 保護膜（第１の絶縁膜）
２６ ゲート絶縁膜（第２の絶縁膜又は第１の絶縁膜）
２８ ゲート電極
４４ チャネル層（第１の層）
４６ バリア層（第２の層）
１００ ＨＥＭＴ（半導体装置）
２００ ＨＥＭＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）
４００ ＨＥＭＴ（半導体装置）
５００ ＨＥＭＴ（半導体装置）
６００ ＨＥＭＴ（半導体装置）

Claims (18)

  1. 第１の層と、
    前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、
    前記第２の層の上に設けられたソース電極と、
    前記第２の層の上に設けられたドレイン電極と、
    前記第２の層の上の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第２の層の上の前記ゲート電極と前記ドレイン電極との間に設けられた第１の絶縁膜と、を備え、
    前記第１の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であり、前記第１の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有し、
    前記第１の層及び前記第２の層が酸化物である半導体装置。
  2. 前記第２の層と前記第１の絶縁膜との間に設けられた第３の絶縁膜を、更に備える請求項１記載の半導体装置。
  3. 第１の層と、
    前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、
    前記第２の層の上に設けられたソース電極と、
    前記第２の層の上に設けられたドレイン電極と、
    前記第２の層の上の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第２の層の上の前記ゲート電極と前記ドレイン電極との間に設けられた第１の絶縁膜と、
    前記第２の層と前記ゲート電極との間に設けられた第２の絶縁膜と、を備え、
    前記第１の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であり、前記第１の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有し、
    前記第２の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第３の元素の第２の酸化物であり、前記第２の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０ １９ ｃｍ −３ 以上含有し、前記第２の絶縁膜は、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第５の元素を５×１０ １９ ｃｍ −３ 以上含有する半導体装置。
  4. 第１の層と、
    前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、
    前記第２の層の上に設けられたソース電極と、
    前記第２の層の上に設けられたドレイン電極と、
    前記第２の層の上の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第２の層の上の前記ゲート電極と前記ドレイン電極との間に設けられた第１の絶縁膜と、
    前記第２の層と前記ゲート電極との間に設けられた第２の絶縁膜と、を備え、
    前記第１の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であり、前記第１の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有し、
    前記第２の絶縁膜は、前記第２の層と前記ゲート電極との間に設けられ、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第３の元素の第２の酸化物であり、前記第２の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第４の元素を５×１０ １９ ｃｍ −３ 以上含有し、前記第２の絶縁膜は、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの第５の元素を５×１０ １９ ｃｍ −３ 以上含有する半導体装置。
  5. 前記第１の酸化物と前記第２の酸化物が同一であり、前記第２の元素と前記第４の元素とが同一である請求項３又は請求項４記載の半導体装置。
  6. 前記第２の層と前記第２の絶縁膜との間に設けられた第４の絶縁膜を、更に備える請求項３乃至請求項５いずれか一項記載の半導体装置。
  7. 第１の層と、
    前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、
    前記第２の層の上に設けられたソース電極と、
    前記第２の層の上に設けられたドレイン電極と、
    前記第２の層の上の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第２の層の上の前記ゲート電極と前記ドレイン電極との間に設けられた第１の絶縁膜と、を備え、
    前記第１の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であり、前記第１の絶縁膜は、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有する半導体装置。
  8. 第１の層と、
    前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、
    前記第２の層の上に設けられたソース電極と、
    前記第２の層の上に設けられたドレイン電極と、
    前記第２の層の上の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第２の層の上の前記ゲート電極と前記ドレイン電極との間に設けられた第１の絶縁膜と、
    前記第２の層と前記ゲート電極との間に設けられた第２の絶縁膜と、を備え、
    前記第１の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であり、前記第１の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有し、
    前記第２の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第３の元素の第２の酸化物であり、
    前記第１の絶縁膜の中の前記第２の元素の濃度は、前記第２の絶縁膜の中の前記第２の元素の濃度よりも高い半導体装置。
  9. 前記第２の層と前記第１の絶縁膜との間に設けられた第３の絶縁膜を、更に備える請求項３乃至請求項７いずれか一項記載の半導体装置。
  10. 第１の層と、
    前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、
    前記第２の層の上に設けられたソース電極と、
    前記第２の層の上に設けられたドレイン電極と、
    前記第２の層の上の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第２の層と前記ゲート電極との間に設けられた第１の絶縁膜と、を備え、
    前記第１の絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であって、前記第１の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有し、前記第１の絶縁膜は、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第３の元素を５×１０ １９ ｃｍ −３ 以上含有する半導体装置。
  11. 第１の層と、
    前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層と、
    前記第２の層の上に設けられたソース電極と、
    前記第２の層の上に設けられたドレイン電極と、
    前記第２の層の上の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記第２の層と前記ゲート電極との間に設けられた第１の絶縁膜と、を備え、
    前記第１の絶縁膜は、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の第１の酸化物であり、前記第１の絶縁膜は、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第２の元素を５×１０ １９ ｃｍ −３ 以上含有し、前記第１の絶縁膜は、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの第３の元素を５×１０ １９ ｃｍ −３ 以上含有する半導体装置。
  12. 前記第２の層と前記第１の絶縁膜との間に設けられた第２の絶縁膜を、更に備える請求項１０又は請求項１１記載の半導体装置。
  13. 前記第１の層及び前記第２の層がＧａＮ系半導体であって、前記第２の層のバンドギャップが前記第１の層のバンドギャップよりも大きい請求項３乃至請求項１２いずれか一項記載の半導体装置。
  14. 前記第１の層及び前記第２の層が酸化物である請求項３乃至請求項１２いずれか一項記載の半導体装置。
  15. 第１の層と、前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層の上に、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）の群から選ばれる少なくとも一つの第１の元素の酸化物を形成し、
    前記酸化物の所定の領域に、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの第２の元素を５×１０１９ｃｍ−３以上導入し、
    前記酸化物に、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第３の元素を導入し、
    前記酸化物の前記所定の領域上にゲート電極を形成する半導体装置の製造方法。
  16. 第１の層と、前記第１の層の上に設けられ、前記第１の層との間に２次元電子ガスを形成する第２の層の上に、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｓｃ（スカンジウム）の群から選ばれる少なくとも一つの第１の元素の酸化物を形成し、
    前記酸化物の所定の領域に、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）の群から選ばれる少なくとも一つの第２の元素を５×１０１９ｃｍ−３以上導入し、
    前記酸化物に、Ｆ（フッ素）、Ｈ（水素）、Ｄ（重水素）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）から選ばれる少なくとも一つの第３の元素を導入し、
    前記酸化物の前記所定の領域上にゲート電極を形成する半導体装置の製造方法。
  17. 前記第１の層及び前記第２の層がＧａＮ系半導体であって、前記第２の層のバンドギャップが前記第１の層のバンドギャップよりも大きい請求項１５又は請求項１６記載の半導体装置の製造方法。
  18. 前記第２の層の上に、前記ゲート電極との間に前記酸化物の前記所定の領域以外の領域を挟むドレイン電極を形成する請求項１７記載の半導体装置の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924929B (zh) * 2015-09-17 2022-10-18 索尼半导体解决方案公司 固体摄像器件、电子设备以及固体摄像器件的制造方法
JP6567468B2 (ja) * 2016-06-20 2019-08-28 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6659488B2 (ja) * 2016-07-22 2020-03-04 株式会社東芝 半導体装置、電源回路、コンピュータ、及び半導体装置の製造方法
WO2018063489A1 (en) 2016-09-30 2018-04-05 Hrl Laboratories, Llc Doped gate dielectric materials
US10510903B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Impact ionization semiconductor device and manufacturing method thereof
TWI604605B (zh) * 2016-12-15 2017-11-01 國立交通大學 半導體裝置及其製造方法
US11670699B2 (en) * 2016-12-15 2023-06-06 National Yang Ming Chiao Tung University Semiconductor device and method of manufacturing the same
CN108321198B (zh) * 2017-01-17 2021-06-08 株式会社东芝 半导体装置、电源电路、计算机和半导体装置的制造方法
JP6618944B2 (ja) 2017-03-10 2019-12-11 株式会社東芝 半導体装置及び電気装置
JP2021192410A (ja) * 2020-06-05 2021-12-16 富士通株式会社 半導体装置及びその製造方法
CN112864243B (zh) * 2021-01-12 2022-06-24 电子科技大学 一种具有钝化层渐变氟离子终端的GaN HMET器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482035B2 (en) 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
JP5192683B2 (ja) 2006-11-17 2013-05-08 古河電気工業株式会社 窒化物系半導体ヘテロ接合電界効果トランジスタ
JP5347228B2 (ja) * 2007-03-05 2013-11-20 日本電気株式会社 電界効果トランジスタ
EP2360728B1 (en) 2010-02-12 2020-04-29 Infineon Technologies Americas Corp. Enhancement mode III-nitride transistors with single gate dielectric structure
JP5002674B2 (ja) 2010-04-19 2012-08-15 株式会社東芝 電界効果トランジスタおよびその製造方法
US9070758B2 (en) * 2011-06-20 2015-06-30 Imec CMOS compatible method for manufacturing a HEMT device and the HEMT device thereof
JP5990976B2 (ja) * 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6050018B2 (ja) * 2012-04-04 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
GB2511541B (en) * 2013-03-06 2015-01-28 Toshiba Res Europ Ltd Field effect transistor device
WO2015039618A1 (zh) * 2013-09-18 2015-03-26 中国科学院苏州纳米技术与纳米仿生研究所 太赫兹光源芯片、光源器件、光源组件及其制造方法
JP6526549B2 (ja) 2015-03-24 2019-06-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US9685551B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and inverter circuit

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