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JP5611653B2 - 窒化物半導体素子 - Google Patents

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Description

本発明の実施形態は、窒化物半導体素子に関する。
スイッチング電源やインバータ等に用いられる電力制御用素子（パワー半導体素子）には、高耐圧、低抵抗特性が要求される。半導体素子の耐圧特性と出力特性には、素子の材料の物性により決定されるトレードオフ関係が存在する。これまでパワー半導体素子の材料にはシリコンが使用されてきた。長年にわたる技術開発により、パワー半導体素子の高耐圧、低抵抗特性は、シリコンの材料特性によって制限される限界まで到達しつつある。そこで、この限界を超えるために、炭化シリコン（ＳｉＣ）や窒化物半導体などの、シリコンに代わる新しい材料を用いた素子の開発が行われている。
例えば、窒化物半導体である窒化ガリウム（ＧａＮ）と、窒化アルミニウムガリウム（ＡｌＧａＮ）と、を積層したヘテロ接合を形成すると、その界面に２次元電子ガス（２ＤＥＧ）が発生することが知られている。この２ＤＥＧは、シートキャリア濃度が１×１０１３ｃｍ−２、移動度が１０００ｃｍ２／Ｖｓ以上という特性を有している。これをチャネルとして利用する電界効果型トランジスタＨＦＥＴ（Hetero-structure Field Effect Transistor）は、高耐圧、低オン抵抗の特性を有し、窒化物半導体の特徴を最大限に引き出せるデバイスとして注目されている。
しかしながら、２ＤＥＧを用いるＨＦＥＴは、ゲート電圧を印加しない時にソースドレイン間に電流が流れるノーマリオン素子である。回路の安全性や消費電力の低減を考慮すれば、ノーマリオフ素子であることが好ましい。特に、電力制御に使用されるパワー半導体素子では、ノーマリオフ素子であることが安全上必須の要請であり、ノーマリオフ特性を有する窒化物半導体素子が望まれている。
H.Kambayashi, Y.Satoh, Y.Niiyama, T.Kokawa, M.Iwami, T.Nomura, S.Kato et al. Proceedings of the 21st International Symposium on Power Semiconductor Devices & IC’2, June (2009) pp 21-24
本発明の実施形態は、ノーマリオフ特性を有する低オン抵抗で高耐圧の窒化物半導体素子を提供することを目的とする。
実施態様の窒化物半導体素子は、基板上に設けられた第１導電型の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に設けられ、前記第１半導体層のシートキャリア濃度と同量のシートキャリア濃度を有する第２導電型の窒化物半導体からなる第２半導体層と、を備える。前記第２半導体層の上には、前記第２半導体層よりも禁制帯幅が広い窒化物半導体からなる第３半導体層が設けられる。そして、前記基板と、前記第１半導体層と、の間に、前記第１半導体層および前記第２半導体層よりも高抵抗の第４半導体層が前記第１半導体層に接して設けられる。さらに、前記第２半導体層に電気的に接続された第１電極と、前記第１電極と離間して設けられ、前記第２半導体層に電気的に接続された第２電極と、前記第１電極と前記第２電極との間において、少なくとも前記第３半導体層中、および前記第２半導体層中に設けられた制御電極と、前記制御電極と前記第１半導体層との間、前記制御電極と前記第２半導体層との間、および、前記制御電極と前記第３半導体層との間、に設けられた絶縁膜と、を備える。前記絶縁膜は、前記第１半導体層に接し、前記制御電極の一方の端は、前記絶縁膜の前記第１半導体層とは反対側に接し、前記制御電極の他方の端は、前記第２半導体層よりも前記第３半導体層側に位置する。
第１実施形態に係る窒化物半導体素子の断面を示す模式図である。 第１実施形態の変形例に係る窒化物半導体素子の断面を示す模式図である。 第２実施形態に係る窒化物半導体素子の断面を示す模式図である。 第３実施形態に係る窒化物半導体素子の断面を示す模式図である。 第３実施形態の変形例に係る窒化物半導体素子の断面を示す模式図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、第１導電型をｐ形、第２導電型をｎ形として説明する。
（第１実施形態）
図１は、第１実施形態に係る窒化物半導体素子１００の断面を模式的に示している。
窒化物半導体素子１００は、基板２の上に設けられた第１半導体層であるｐ形ＧａＮ層５と、ｐ形ＧａＮ層５の上に設けられた第２半導体層であるｎ形ＧａＮ層６と、ｎ形ＧａＮ層６の上に設けられた第３半導体層であるｎ形ＡｌＧａＮ層７と、を備えている。
第１半導体層であるｐ形ＧａＮ層５のシートキャリア濃度と、第２半導体層であるｎ形ＧａＮ層６のシートキャリア濃度とは、ほぼ同量である。
ここで、シートキャリア濃度が同量とは、厳密に等しいことを意味するのではなく、例えば、ｐ形ＧａＮ層５とｎ形ＧａＮ層６とが空乏化した時、ｐ形ＧａＮ層５のマイナスチャージとｎ形ＧａＮ層６のプラスチャージとが相殺して、擬似的に低濃度層と見なせる状態をいう。
第３半導体層は、第２半導体層よりも禁制帯幅が広い。例えば、第２半導体層がＧａＮ層である場合には、第３半導体層としてＡｌＧａＮ層、ＩｎＡｌＮ層などを用いることができる。
さらに、第３半導体層であるｎ形ＡｌＧａＮ層７の上には、第１の主電極であるソース電極１０および第２の主電極であるドレイン電極２０が、相互に離間して設けられている。ソース電極１０およびドレイン電極２０は、ｎ形ＧａＮ層６に電気的に接続されている。
ソース電極１０とドレイン電極２０との間には、ｎ形ＡｌＧａＮ層７およびｎ形ＧａＮ層６を貫通してｐ形ＧａＮ層５に達する第１のトレンチが設けられている。
第１のトレンチは、図１中に示すトレンチ３１であり、トレンチ３１の内部には、制御電極であるゲート電極３０がゲート絶縁膜３３を介して設けられている。
本実施形態に係る窒化物半導体素子１００は、例えば、ソース電極１０を接地してドレイン電極２０にプラス電圧を印加した状態で、ゲート電極３０にゲート電圧を印加して、ドレイン電極２０とソース電極１０との間を流れるドレイン電流を制御する。
図１に示すように、ドレイン電流が流れるチャネル層であるｎ形ＧａＮ層６は、ドレイン電極２０とソース電極１０との間に設けられたトレンチ３１により分断されている。さらに、ソース電極１０を接地してドレイン電極２０にプラス電圧を印加した場合、ｐ形ＧａＮ層５とｎ形ＧａＮ層６との間のｐｎ接合は、ゲートドレイン間において逆バイアスとなり電流を流さない。
したがって、ゲート電極３０にプラスのゲート電圧を印加し、ｐ形ＧａＮ層５とゲート絶縁膜３３との界面に反転チャネルを形成することにより、ドレイン電極２０からソース電極１０へドレイン電流を流すことができる。すなわち、本実施形態に係る窒化物半導体素子１００では、ノーマリオフの動作が実現される。
窒化物半導体を材料とするＨＦＥＴのノーマリオフ化については、いくつかの手法が知られている。例えば、ゲート電極下のバリア層をエッチングして薄膜化した、所謂リセス構造を形成する方法である。しかしながら、この方法を用いてノーマリオフ化したＨＦＥＴの閾値電圧は０Ｖを大きく上回ることはなく、ノーマリオフ素子であっても実用的な素子とは言えない。特に、電力制御用に用いられるトランジスタには、回路の安全性を高めるためのマージンが必要であり、＋３Ｖ以上の閾値電圧が要求される。
そこで、ＡｌＧａＮ／ＧａＮ系のヘテロ構造を用いるＨＦＥＴにおいて、ゲート電極下のＡｌＧａＮ層をエッチングにより完全に除去し、ＡｌＧａＮ／ＧａＮ界面の２次元電子ガス（２ＤＥＧ）を分断したデバイス構造が検討されてきた。これらのデバイス構造は、ゲートドレイン間およびソースゲート間のＡｌＧａＮ／ＧａＮ界面に存在する２ＤＥＧを活かしつつ、ゲート絶縁膜とＧａＮ層との界面のチャネルによりドレイン電流を制御するため、ハイブリッド構造などと呼ばれている。
このハイブリッド構造の利点の一つは、リセス構造に比べて閾値電圧を高くすることが出来ることである。また、ＡｌＧａＮ層の膜厚で閾値電圧を調整するリセス構造に比べて、閾値電圧のばらつきが小さいという利点もある。しかし、ゲート電圧によってｎ形ＧａＮとゲート絶縁膜との間のチャネルを制御する構成を採る限り、閾値電圧を＋３Ｖ以上とすることが難しいという問題がある。
そこで、例えば、非特許文献１に開示されたＨＦＥＴのように、ｐ形ＧａＮ層とゲート絶縁膜との間の反転チャネルを用いるデバイス構造が検討されている。これらのＨＦＥＴでは閾値電圧の向上が確認されており、その将来性が期待されているが、一方で、ｐ形ＧａＮ層に起因する特性劣化も懸念されている。
一つは、ｐ形ＧａＮ層を高抵抗のバッファー層上に設けることによるゲートドレイン間の耐圧低下である。さらに、ｐ形ＧａＮ層からチャネル層（ｎ形ＧａＮ層）へのＭｇ拡散、および、ｐ形ＧａＮ層とｎ形ＧａＮ層との間に形成されるｐｎ接合のビルトインポテンシャルによる２ＤＥＧの減少、すなわち、ＡｌＧａＮ／ＧａＮ界面の高抵抗化が懸念される。また、結晶品質が劣るｐ形ＧａＮ層に起因するチャネル層（ｎ形ＧａＮ層）の高抵抗化も懸念される。
これに対し、本実施形態に係る窒化物半導体素子１００は、ｐ形ＧａＮ層５のシートキャリア濃度と、ｎ形ＧａＮ層６のシートキャリア濃度とを、ほぼ同量としてチャージバランスを確保し、ゲートドレイン間の耐圧を向上させる構成を有する。これにより、ｐ形ＧａＮ層５が加えられたとしても、高耐圧を維持することができる。
さらに、チャネル層（ｎ形ＧａＮ層）のｎ形不純物の濃度を上げるとともに膜厚を厚くすることにより、Ｍｇ拡散およびｐｎ接合のビルトインポテンシャル影響を緩和する。これにより、低オン抵抗と高耐圧を維持しつつ、閾値電圧を向上させた窒化物半導体素子を実現することができる。
以下、第１実施形態に係る窒化物半導体素子１００の詳細について説明する。
図１に示す窒化物半導体素子１００では、サファイア基板である基板２の上に、窒化物半導体層からなるバッファー層３、アンドープＧａＮ層４、ｐ形ＧａＮ層５、ｎ形ＧａＮ層６、およびアンドープＡｌＧａＮ層７を、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて順に積層することができる。
基板２として、サファイア基板以外にＳｉＣ基板、Ｓｉ基板、ＧａＮ基板等を用いることができる。
アンドープＧａＮ層４は、キャリア濃度が低い高抵抗層であり、ｎ形またはｐ形のいずれの導電型でも良い。アンドープＧａＮ層４の厚さは、約２μｍとすることができる。
アンドープとは、意識的にｎ形不純物またはｐ形不純物をドープしないことを意味する。ＭＯＣＶＤ法を用いて成長するＧａＮの場合、アンドープであってもｎ形の導電性を示すが、電子濃度が低く高抵抗となる。また、ＧａＮ層に代えて、互いに組成の異なるアンドープの窒化物半導体を積層した多層構造を用いることもできる。
第１半導体層であるｐ形ＧａＮ層５の厚さは、約０．５μｍとし、ｐ形不純物であるＭｇをドープすることができる。
第２半導体層であるｎ形ＧａＮ層６の厚さも、約０．５μｍとし、ｎ形不純物としてＳｉをドープすることができる。
ｐ形ＧａＮ層５およびｎ形ＧａＮ層６のシートキャリア濃度を、ほぼ等しくする。例えば、厚さが同じであれば、ｐ形ＧａＮ層５のホール濃度と、ｎ形ＧａＮ層６の電子濃度とを、それぞれ約１×１０１６ｃｍ−３とすることができる。
第３半導体層であるアンドープＡｌＧａＮ層７の厚さは、約３０ｎｍであり、Ａｌ組成を約２５％とすることができる。アンドープＡｌＧａＮ層７も、アンドープＧａＮ層４と同じようにｎ形の導電性を有する。
アンドープＡｌＧａＮ層７の上には、Ａｌ／Ｔｉの層構造を有するソース電極１０およびドレイン電極２０が、相互に離間して設けられている。Ａｌ／Ｔｉの層構造は、Ｔｉ層がアンドープＡｌＧａＮ層７に接触するように形成される。
ソース電極１０とドレイン電極２０との間には、トレンチ３１が設けられる。トレンチ３１は、例えば、塩素系のエッチングガスを用いるＲＩＥ（Reactive Ion Etching）法により、ＡｌＧａＮ層およびＧａＮ層をエッチングすることにより形成することができる。
トレンチ３１の深さは、約０．７５μｍとして、アンドープＡｌＧａＮ層７およびｎ形ＧａＮ層６を貫通してｐ形ＧａＮ層５に達するように設けることができる。また、ソース電極１０からドレイン電極２０へ向かう方向のゲート長に相当するトレンチ３１の幅は、約１μｍとすることができる。
トレンチ３１の内面には、側壁および底面を覆うゲート絶縁膜３３が設けられ、さらに、トレンチ３１の内部を埋め込んだｐ形ポリシリコンからなるゲート電極３０が設けられている。
ゲート絶縁膜３３とアンドープＡｌＧａＮ層７の表面に設けられる表面保護膜３２とは、同時に形成することができ、例えば、ＡＬＤ（Atomic Layer Deposition）法により形成される厚さ約３０ｎｍのシリコン窒化膜（ＳｉＮ膜）を用いることができる。
次に、窒化物半導体素子１００の動作について説明する。
窒化物半導体素子１００では、ソースゲート間およびゲートドレイン間において、ＡｌＧａＮ／ＧａＮ界面に２ＤＥＧが生じ、この２ＤＥＧを介してドレイン電流が流れることにより低いオン抵抗が得られる。
さらに、窒化物半導体素子１００では、チャネル層であるｎ形ＧａＮ層６にｎ形不純物がドープされ低抵抗化されている。これにより、トランジスタがオン状態のとき、ＡｌＧａＮ／ＧａＮ界面の２ＤＥＧに加えてｎ形ＧａＮ層６もキャリアの導通に寄与するため、アンドープＧａＮを用いる場合と比較して、さらにオン抵抗を低減することが可能である。
また、ｎ形ＧａＮ層６の不純物濃度を高くすることにより、ｐ形ＧａＮ層５とｎ形ＧａＮ層６との間のビルトインポテンシャルの影響を抑制することができる。これにより、ＡｌＧａＮ／ＧａＮ界面の２ＤＥＧの電子濃度の低下を防止することができ、結果として低オン抵抗化が可能となる。
さらに、ｎ形ＧａＮ層６を厚膜化して、ｐ形ＧａＮ層５の成長後に生じるＭｇ拡散、所謂メモリ効果によりＡｌＧａＮ／ＧａＮ界面の近傍に含まれるＭｇの量を抑制する。これにより、２ＤＥＧの電子濃度が低下を防止して、低オン抵抗を維持することができる。
一方、ゲート電極３０が埋め込まれたトレンチ３１の側壁において、ｎ形ＧａＮ層６とゲート絶縁膜３３が接する部分は、ＡｌＧａＮ／ＧａＮ界面の２ＤＥＧと、ｐ形ＧａＮ層５とゲート絶縁膜３３との界面に形成される反転層と、をつなぐチャネルとして機能する。このため、ｎ形ＧａＮ層６を厚膜化することは、ゲート電極３０の実質的なゲート長を長くする問題を伴う。
例えば、前述したように、トレンチ３１のゲート長方向の幅は、約１μｍである。一方、ｎ形ＧａＮ層６の厚さは約０．５μｍであり、トレンチ３１の側壁においてｎ形ＧａＮ層６とゲート絶縁膜３３との界面に形成されるチャネルの長さは、ソース側およびドレイン側の両方を合わせて１μｍである。すなわち、ゲート絶縁膜３３を介して、ゲート電極３０と、ｐ形ＧａＮ層５およびｎ形ＧａＮ層６と、の間に形成されるチャネルの長さである実質的なゲート長において、ｎ形ＧａＮ層６の厚さの寄与を無視することはできない。
したがって、ＧａＮ層６を厚くすることにより、ゲート電極３０の実質的なゲート長が長くなりチャネル抵抗が増加する。これに対し、本実施形態に示すように、ｎ形ＧａＮ層６にｎ形不純物であるＳｉをドープすれば、チャネル抵抗を下げてオン抵抗を低減することができる。言い換えれば、オン抵抗を増大させることなく、ｎ形ＧａＮ層６の膜厚を厚くすることが可能であり、Ｍｇ拡散によるＡｌＧａＮ／ＧａＮ界面の２ＤＥＧの電子濃度の低下を防ぐことができる。
一方、本実施形態では、ｎ形ＧａＮ層６のシートキャリア濃度は、ｐ形ＧａＮ層５のシートキャリア濃度と同程度になるように設けられる。これにより、トランジスタがオフ状態である時、ｎ形ＧａＮ層６のイオン化したドナーと、ｐ形ＧａＮ層５のイオン化したアクセプタと、が相殺して擬似的な低キャリア濃度領域が形成され、ゲートドレイン間における横方向の電界分布が均一となる。これにより、ｐ形ＧａＮ層５を設けたことによるゲートドレイン間の耐圧低下を抑制することができる。
さらに、閾値電圧を制御するために、ｐ形ＧａＮ層５のキャリア濃度を任意に変えることが可能となる。すなわち、ｎ形ＧａＮ層６のシートキャリア濃度をｐ形ＧａＮ層５のシートキャリア濃度と同じになるように変えれば、ゲートドレイン間の耐圧を低下させることなく、ｐ形ＧａＮ層５の不純物濃度を変えて閾値電圧を制御することが可能である。つまり、ｐ形ＧａＮ層５およびｎ形ＧａＮ層６のシートキャリア濃度をバランスさせることにより、素子の耐圧を低下させることなく閾値設計の自由度を向上させることが可能となる。
なお、ｐ形ＧａＮ層５のシートキャリア濃度と、ｎ形ＧａＮ層６のシートキャリア濃度と、の間のバランスの程度に応じて、ゲートドレイン間の空乏層内の電界分布が変化し、ゲートドレイン耐圧も変わる。したがって、ｐ形ＧａＮ層５とｎ形ＧａＮ層６との間のシートキャリア濃度の同一の程度は、素子の用途に応じて要求されるゲートドレイン耐圧を確保できる程度であれば良い。例えば、電力制御用であれば、ｐ形ＧａＮ層５と、ｎ形ＧａＮ層６との間のシートキャリア濃度差を、１０％以内とすることが望ましい。
本実施形態では、第１半導体層をｐ形ＧａＮ層６として例示したが、第１半導体層は、異なる組成の窒化物半導体を積層した構造を含むことができる。また、以下に説明する実施形態でも例示されるように、第２半導体層および第３半導体層も、異なる組成の窒化物半導体を積層した構造を含むことができる。
図２は、第１の実施形態の変形例に係る窒化物半導体素子１５０の断面を示す模式図である。
本変形例に係る窒化物半導体素子では、第２半導体層は、ｎ形不純物がドープされた第５半導体層と、第３半導体層に接し第５半導体層よりもｎ形不純物の濃度が低い第６半導体層と、を含む点において、窒化物半導体素子１００と相違する。
具体的には、窒化物半導体素子１５０は、第５半導体層であるｎ形ＧａＮ層６ａと、第６半導体層であるアンドープＧａＮ層６ｂと、を有している。ｎ形ＧａＮ層６ａは、ｐ形ＧａＮ層５の上に設けられ、ｎ形不純物がドープされている。アンドープＧａＮ層６ｂは、ｎ形ＧａＮ層６ａの上に、アンドープＡｌＧａＮ層７に接して設けられている。
図１に示す窒化物半導体素子１００では、アンドープＡｌＧａＮ層７とｎ形ＧａＮ層６との間の界面に２ＤＥＧが生じる。一方、本変形例に係る窒化物半導体素子１５０では、アンドープＡｌＧａＮ層７とアンドープＧａＮ層６ｂとの間の界面に２ＤＥＧが生じる。
ｎ形不純物がドープされているｎ形ＧａＮ層６とアンドープＧａＮ層６ａとの間では、例えば、伝導帯から見たフェルミ準位の深さが異なり、ｎ形ＧａＮ層６のフェルミ準位は、アンドープＧａＮ層６ａのフェルミ準位よりも浅い。このため、ＡｌＧａＮ／ＧａＮ界面に形成されるポテンシャル井戸の深さは、ｎ形ＧａＮ層６とアンドープＡｌＧａＮ層７との界面よりも、アンドープＧａＮ層６ｂとアンドープＡｌＧａＮ層７との界面の方が深くなる。
アンドープＧａＮ層６ｂとアンドープＡｌＧａＮ層７との間の界面に生じる２ＤＥＧの電子密度は、ポテンシャル井戸の深さに応じてｎ形ＧａＮ層６とアンドープＡｌＧａＮ層７との間に生じる２ＤＥＧの電子密度よりも高くなる。このため、本変形例に係る窒化物半導体素子１５０では、窒化物半導体素子１００よりもＡｌＧａＮ／ＧａＮ界面に形成される２ＤＥＧの電子密度が高くなり、オン抵抗を低減することができる。
上記の変形例では、第２半導体層は、ｎ形ＧａＮ層６ａおよびアンドープＧａＮ層６ｂで構成されているが、互いに組成の異なる半導体層の積層構造とすることもできる。例えば、ｎ形ＧａＮ層６ａを、ｎ形ＡｌＧａＮ層に置き換えても良い。
（第２実施形態）
図３は、第２実施形態に係る窒化物半導体素子２００の断面を示す模式図である。
本実施形態に係る窒化物半導体素子では、第１主電極は、第３半導体層および第２半導体層を貫通して第１半導体層に達する第２のトレンチの内部に延在して設けられ、第２のトレンチの内面において、第１半導体層に接している。
さらに、第３半導体層は互いに組成の異なる複数の半導体層を含み、第２半導体層に接する半導体層は、第２半導体層よりも禁制帯幅が広い。
以下、図３を参照して具体的に説明する。
本実施形態に係る窒化物半導体素子２００では、基板２の上に、バッファー層３、アンドープＡｌＧａＮ層４１、ｐ形ＡｌＧａＮ層４２およびｐ形ＧａＮ層４３、ｎ形ＧａＮ層６が積層され、さらに、アンドープＡｌＮ層４４、ｎ形ＡｌＧａＮ層４５およびｎ形ＧａＮ層４６が順に積層されている。
アンドープＡｌＧａＮ層４１は、ｎ形の導電性を示す高抵抗層であり、厚さは約２μｍとすることができる。
第１半導体層は、ｐ形ＡｌＧａＮ層４２およびｐ形ＧａＮ層４３で構成されている。ｐ形ＡｌＧａＮ層４２は、厚さを約０．１μｍとしｐ形不純物であるＭｇをドープすることができる。ｐ形ＧａＮ層４３は、厚さを約０．４μｍとしＭｇをドープすることができる。
第２半導体層であるｎ形ＧａＮ層６は、厚さを約１μｍとしＳｉをドープすることができる。
例えば、ｐ形ＡｌＧａＮ層４２およびｐ形ＧａＮ層４３のキャリア濃度を約１×１０１６ｃｍ−３とし、ｎ形ＧａＮ層６のキャリア濃度を約５×１０１５ｃｍ−３とすることにより、第１半導体層のシートキャリア濃度と、第２半導体層のシートキャリア濃度と、をほぼ同じにすることができる。
第３半導体層は、アンドープＡｌＮ層４４と、Ａｌ組成２５％のｎ形ＡｌＧａＮ層４５と、ｎ形ＧａＮ層４６と、を順に積層した構造とすることができる。
アンドープＡｌＮ層４４は、ｎ形ＧａＮ層６の上に設けられ、ｎ形ＧａＮ層６よりも禁制帯幅が広い。
アンドープＡｌＮ層４４の厚さを約２ｎｍとし、ｎ形ＡｌＧａＮ層４５の厚さを約３０ｎｍ、ｎ形ＧａＮ層４６の厚さを約５ｎｍとすることができる。
ｎ形ＡｌＧａＮ層４５およびｎ形ＧａＮ層４６には、ｎ形不純物であるＳｉをドープすることができる。例えば、ｎ形ＡｌＧａＮ層４５のキャリア濃度を２×１０１７ｃｍ−３、ｎ形ＧａＮ層４６のキャリア濃度を２〜３×１０１７ｃｍ−３としても良い。
ゲート電極３０は、図１に示す窒化物半導体素子１００と同じように、ソース電極１１とドレイン電極２０との間に設けられたトレンチ３１の内部に埋め込まれている。トレンチ３１は、ｎ形ＧａＮ層４６の表面からp形ＧａＮ層４３に至る深さ、約１．２μｍとすることができる。さらに、ソース電極１１からドレイン電極２０の向かうゲート長方向の幅を約１．５μｍとすることができる。
第１主電極であるソース電極１１は、ｎ形ＧａＮ層４６の表面からアンドープＡｌＧａＮ層４１に達する第２のトレンチであるトレンチ１２の内部に延在して設けられている。
図３中に示すように、ソース電極１１は、２つのオーミック電極１３および１４により構成されている。これは、ｐ形ＧａＮ層４３、ｐ形ＡｌＧａＮ層４２およびｎ形ＧａＮ層６のそれぞれに対して低抵抗のオーミックコンタクトを形成するためである。
トレンチ１２の側壁および底面には、Ｎｉ／Ａｇの積層構造を有するオーミック電極１４が設けられている。オーミック電極１４は、トレンチ１２の側壁に露出したｐ形ＡｌＧａＮ層４２およびｐ形ＧａＮ層４３に接触している。
さらに、トレンチ１２の周縁部には、Ａｌ／Ｔｉの積層構造を有するオーミック電極１３が設けられている。オーミック電極１３は、Ｔｉ層がｎ形ＧａＮ層４６に接するように設けられる。
なお、窒化物半導体素子２００では、トレンチ１２は、ｎ形ＧａＮ層４６の表面からアンドープＡｌＧａＮ層４１に達するように設けられているが、ｐ形ＡｌＧａＮ層４２またはｐ形ＧａＮ層４３に達する深さに設けられていても良い。
一方、ドレイン電極２０は、ゲート電極３０を挟んでソース電極１１と離間して設けられている。ドレイン電極２０もまたＡｌ／Ｔｉの積層構造を有し、ｎ形ＧａＮ層４６にＴｉ層を接して設けられている。
本実施形態に係る窒化物半導体素子２００では、第１実施形態に係る窒化物半導体素子と同様に、低オン抵抗および高耐圧を維持して閾値電圧の制御性を向上させることができる。
さらに、ソース電極１１において、ｐ形ＡｌＧａＮ４２およびｐ形ＧａＮ層４３に直接コンタクトするオーミック電極１４が設けられていることにより、ｐ形ＡｌＧａＮ層４２およびｐ形ＧａＮ層４３の電位を固定することができる。これにより、閾値電圧の変動などを抑えることができるので、スイッチング動作時の安定性を向上させることができる。
（第３の実施形態）
図４は、第３の実施形態に係る窒化物半導体素子３００の断面を示す模式図である。
本実施形態に係る窒化物半導体素子は、第１主電極の直下において、第３半導体層および第２半導体層を貫通して第１半導体層に達するｐ形半導体領域を備えている。
以下、図４を参照して具体的に説明する。
本実施形態に係る窒化物半導体素子３００では、基板２の上に、窒化物半導体層からなるバッファー層３、アンドープＧａＮ層４、ｐ形ＧａＮ層５、ｎ形ＩｎＧａＮ層５１、アンドープＡｌＧａＮ層７が順に積層されている。
アンドープＧａＮ層４は、厚さ約２μｍの高抵抗層とすることができる。
第１半導体層であるｐ形ＧａＮ層５は、厚さを約０．５μｍとし、ｐ形不純物であるＭｇをドープしてキャリア濃度を約１×１０１６ｃｍ−３とすることができる。
第２半導体層であるｎ形ＩｎＧａＮ層５１は、Ｉｎ組成を約１％、厚さを約０．５μｍとすることができる。キャリア濃度は、ｎ形不純物であるＳｉをドープしてｐ形ＧａＮ層５と同じ約１×１０１６ｃｍ−３とすることができる。
第３半導体層であるアンドープＡｌＧａＮ層７は、Ａｌ組成を約２５％とし、厚さを約３０ｎｍとすることができる。
ゲート電極３５は、ソース電極１５とドレイン電極２０との間に設けられたトレンチ３１の内部に埋め込まれている。
トレンチ３１は、アンドープＡｌＧａＮ層７の表面からｐ形ＧａＮ層５に至る深さ、約０．７５μｍとすることができる。さらに、ソース電極１１からドレイン電極２０の向かうゲート長方向の幅を約１μｍとすることができる。
ゲート電極３５は、Ａｕ／Ｎｉの層構造を有し、ゲート絶縁膜３３を介してトレンチ３１の内部を埋めるように設けることができる。
第１主電極であるソース電極１５の直下には、ｐ形半導体領域であるｐ形ＧａＮ領域１９が設けられている。ｐ形ＧａＮ領域１９は、アンドープＡｌＧａＮ層７の表面からアンドープＧａＮ層４に達する深さに設けられている。
ｐ形ＧａＮ領域１９のキャリア濃度はｐ形ＧａＮ層５よりも高く、例えば、１×１０１７〜１×１０１９ｃｍ−３とすることができる。
ｐ形ＧａＮ領域１９は、例えば、アンドープＡｌＧａＮ層７の表面から、アンドープＡｌＧａＮ層７、ｎ形ＩｎＧａＮ層５１およびｐ形ＧａＮ層５を貫通してアンドープＧａＮ層４に達するトレンチ１８の内部をｐ形ＧａＮで埋め込むことにより形成することができる。また、イオン注入を用いて形成しても良い。
なお、ｐ形ＧａＮ領域１９は、アンドープＧａＮ層４に達しなくても、ｐ形ＧａＮ層５達する深さであれば良い。
ソース電極１５は、ｐ形ＧａＮ領域１９およびアンドープＡｌＧａＮ層７に接するように設けられる。
図４中に示すように、ソース電極１５は、２つのオーミック電極１６および１７により構成することができる。オーミック電極１７は、ｐ形ＧａＮ領域１９の上に設けられ、例えば、Ｎｉ層をｐ形ＧａＮ領域１９に接触させたＮｉ／Ａｇの積層構造を含むことができる。一方、オーミック電極１６は、トレンチ１８の周縁部に設けられ、アンドープＡｌＧａＮ層７にＴｉ層を接触させたＴｉ／Ａｌの積層構造を含むことができる。
本実施形態に係る窒化物半導体素子３００は、第２半導体層であるｎ形ＩｎＧａＮ層５１にｎ形不純物をドープすることにより、低オン抵抗および高耐圧を維持して閾値電圧の制御性を向上させることができる。
さらに、ソース電極１５の直下に設けられたｐ形ＧａＮ領域１９を介してｐ形ＧａＮ層５とソース電極１５とが接続されることにより、ｐ形ＧａＮ層５の電位を固定することができる。これにより、トランジスタのスイッチング動作時の安定性を向上させることができる。
前述したように、ｐ形ＧａＮ領域１９のキャリア濃度は、ｐ形ＧａＮ層５のキャリア濃度よりも高くする。これにより、ｐ形ＧａＮ領域１９の抵抗を下げることができ、さらに、ｐ形ＧａＮ領域１９とオーミック電極１７との間のコンタクト抵抗を小さくすることができる。したがって、ソース電極１５とｐ形ＧａＮ層５との間の電位差を小さくして、ｐ形ＧａＮ層５の電位を安定させることができる。
図５は、第３の実施形態の変形例に係る窒化物半導体素子３５０の断面を示す模式図である。
本変形例に係る窒化物半導体素子は、第２主電極の直下において、第３半導体層および第２半導体層を貫通して第１半導体層に達するｎ形半導体領域を備えている。
以下、図５を参照して具体的に説明する。
窒化物半導体素子３５０では、Ｓｉ基板６１の上に、複数層の窒化物半導体層からなる積層バッファー層６２、アンドープＧａＮ層４、ｐ形ＧａＮ層５、ｎ形ＧａＮ層６、アンドープＡｌＧａＮ層７が順に積層されている。
Ｓｉ基板６１に変えて、例えば、サファイア基板、ＳｉＣ基板、ＧａＮ基板等を使用することもできる。
アンドープＧａＮ層４は、厚さ約２μｍの高抵抗層である。
第１半導体層であるｐ形ＧａＮ層５は、厚さを約０．５μｍとし、ｐ形不純物であるＭｇをドープしてキャリア濃度を１×１０１６ｃｍ−３とすることができる。
第２半導体層であるｎ形ＧａＮ層は、厚さを０．５μｍとし、ｎ形不純物であるＳｉをドープして、ｐ形ＧａＮ層５と同じキャリア濃度１×１０１６ｃｍ−３とすることができる。
第３半導体層であるアンドープＡｌＧａＮ層７は、Ａｌ組成を約２５％とし、厚さを３０ｎｍとすることができる。
窒化物半導体素子３００と同じように、ゲート電極３５は、ソース電極１５とドレイン電極２０との間に設けられたトレンチ３１の内部に埋め込まれている。
さらに、ソース電極１５の直下には、アンドープＡｌＧａＮ層７の表面からアンドープＧａＮ層４に達するｐ形ＧａＮ領域１９が設けられている。また、ソース電極１５は、ｐ形ＧａＮ領域１９にコンタクトするオーミック電極１７と、アンドープＡｌＧａＮ層７にコンタクトするオーミック電極１６と、により構成されている。
一方、本変例では、第２主電極であるドレイン電極２１の直下にも、アンドープＡｌＧａＮ層７の表面からアンドープＧａＮ層４に達するｎ形ＧａＮ領域２３が設けられている。
ドレイン電極２１は、ｎ形ＧａＮ領域２３に接するＴｉ層を含むＴｉ／Ａｌの積層構造を有している。
ｎ形ＧａＮ領域２３は、例えば、アンドープＡｌＧａＮ層７の表面から、アンドープＡｌＧａＮ層７、ｎ形ＩｎＧａＮ層５１およびｐ形ＧａＮ層５を貫通してアンドープＧａＮ層４に達するトレンチ２２の内部を、ｎ形ＧａＮで埋め込むことにより形成することができる。また、イオン注入を用いて形成しても良い。
なお、ｎ形ＧａＮ領域２３は、アンドープＧａＮ層４に達していなくても、ｐ形ＧａＮ層５達する深さであれば良い。また、図５中に示すドレイン電極２１は、ｎ形ＧａＮ領域２３に接して設けられているが、トレンチ２２の周縁部のアンドープＡｌＧａＮ層７およびｎ形ＧａＮ領域２３の両方に接するように形成しても良い。
本変形例に係る窒化物半導体素子３５０では、ｎ形ＧａＮ層６にｎ形不純物をドープすることにより、低オン抵抗および高耐圧を維持して、閾値電圧の制御性を向上させることができる。また、ｐ形ＧａＮ領域１９を介してソース電極１５とｐ形ＧａＮ層５とが接続されることによりｐ形ＧａＮ層５の電位が固定され、トランジスタのスイッチング動作を安定させることができる。
さらに、ドレイン電極２１の直下に設けられたｎ形ＧａＮ領域２３と、ｐ形ＧａＮ層５と、の間に形成されるｐｎ接合によりゲートドレイン間の耐圧を確保することができる。すなわち、ゲートドレイン間のｐ形ＧａＮ層５およびｎ形ＧａＮ層６における電位分布がほぼ一様となり、ｐ形ＧａＮ層５のシートキャリア濃度と、ｎ形ＧａＮ層６のシートキャリア濃度と、を等しくしたことによる耐圧向上の効果をより大きくすることができる。
以上、本発明に係る第１〜第３実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
なお、本願明細書において、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。
２・・・基板、 ３・・・バッファー層、 ４、６ｂ・・・アンドープＧａＮ層、 ５、４３・・・ｐ形ＧａＮ層、 ６、６ａ、４６・・・ｎ形ＧａＮ層、 ７、４１・・・アンドープＡｌＧａＮ層、 １０、１１、１５・・・ソース電極、 １２、１８、２２、３１ トレンチ、 １３、１４、１６、１７・・・オーミック電極、 １９・・・ｐ形ＧａＮ領域、 ２０、２１・・・ドレイン電極、 ２３・・・ｎ形ＧａＮ領域、 ３０、３５・・・ゲート電極、 ３２・・・表面保護膜、 ３３・・・ゲート絶縁膜、 ４２・・・ｐ形ＡｌＧａＮ層、 ４４・・・アンドープＡｌＮ層、 ４５・・・ｎ形ＡｌＧａＮ層、 ５１・・・ｎ形ＩｎＧａＮ層、 ６１・・・Ｓｉ基板、 ６２・・・積層バッファー層、 １００、１５０、２００、３００、３５０・・・窒化物半導体素子

Claims (6)

  1. 基板上に設けられた第１導電型の窒化物半導体からなる第１半導体層と、
    前記第１半導体層上に設けられ、前記第１半導体層のシートキャリア濃度と同量のシートキャリア濃度を有する第２導電型の窒化物半導体からなる第２半導体層と、
    前記第２半導体層上に設けられ、前記第２半導体層よりも禁制帯幅が広い窒化物半導体からなる第３半導体層と、
    前記基板と、前記第１半導体層と、の間において、前記第１半導体層に接して設けられ、前記第１半導体層および前記第２半導体層よりも高抵抗の第４半導体層と、
    前記第２半導体層に電気的に接続された第１電極と、
    前記第１電極と離間して設けられ、前記第２半導体層に電気的に接続された第２電極と、
    前記第１電極と前記第２電極との間において、少なくとも前記第３半導体層中、および前記第２半導体層中に設けられた制御電極と、
    前記制御電極と前記第１半導体層との間、前記制御電極と前記第２半導体層との間、および、前記制御電極と前記第３半導体層との間、に設けられた絶縁膜と、
    を備え、
    前記絶縁膜は、前記第１半導体層に接し、
    前記制御電極の一方の端は、前記絶縁膜の前記第１半導体層とは反対側に接し、
    前記制御電極の他方の端は、前記第２半導体層よりも前記第３半導体層側に位置する窒化物半導体素子。
  2. 前記第３半導体層は、互いに組成の異なる複数の半導体層を含み、
    前記複数の半導体層のうちの前記第２半導体層に接する半導体層は、前記第２半導体層よりも禁制帯幅が広い請求項１記載の窒化物半導体素子。
  3. 前記第２半導体層は、前記第２導電型の不純物がドープされた第５半導体層と、前記第３半導体層に接し、前記第５半導体層よりも前記第２導電型の不純物濃度が低い第６半導体層と、を含む請求項１または２に記載の窒化物半導体素子。
  4. 前記第１電極は、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチの内部に延在し、前記トレンチの内面において、前記第１半導体層に接している請求項１〜３のいずれか１つに記載の窒化物半導体素子。
  5. 前記第１電極の直下において、前記第３半導体層中、前記第２半導体層中および前記第１半導体層中に設けられ、一方の端が前記第１半導体層中に位置し、他方の端が前記第１電極に接する前記第１導電型の半導体領域をさらに備えた請求項１〜３のいずれか１つに記載の窒化物半導体素子。
  6. 前記第２電極の直下に設けられ、前記第３半導体層中、前記第２半導体層中および前記第１半導体層中に設けられ、一方の端が前記第１半導体層中に位置し、他方の端が前記第２電極に接する前記第２導電型の半導体領域をさらに備えた請求項１〜５のいずれか１つに記載の窒化物半導体素子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5758132B2 (ja) 2011-01-26 2015-08-05 株式会社東芝 半導体素子
KR20130008281A (ko) * 2011-07-12 2013-01-22 삼성전자주식회사 파워소자의 제조방법
JP2013125913A (ja) * 2011-12-15 2013-06-24 Advanced Power Device Research Association 半導体装置
JP5654512B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2014072397A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US9082748B2 (en) * 2012-10-05 2015-07-14 Micron Technology, Inc. Devices, systems, and methods related to removing parasitic conduction in semiconductor devices
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
JP6111821B2 (ja) * 2013-04-25 2017-04-12 三菱電機株式会社 電界効果トランジスタ
US8759879B1 (en) * 2013-05-03 2014-06-24 Texas Instruments Incorporated RESURF III-nitride HEMTs
WO2015009514A1 (en) * 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
JP2015035534A (ja) * 2013-08-09 2015-02-19 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6135487B2 (ja) * 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6534791B2 (ja) * 2013-12-16 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6229501B2 (ja) * 2014-01-08 2017-11-15 富士通株式会社 半導体装置
JP6341679B2 (ja) * 2014-02-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2015173151A (ja) 2014-03-11 2015-10-01 株式会社東芝 半導体装置
JP6268007B2 (ja) 2014-03-14 2018-01-24 株式会社東芝 半導体装置
JP2015177016A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
US9627530B2 (en) * 2014-08-05 2017-04-18 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
ITUB20155503A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
FR3047608B1 (fr) * 2016-02-04 2018-04-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction a haute mobilite electronique de type normalement bloque ameliore
FR3047607B1 (fr) 2016-02-04 2018-04-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction a confinement de gaz d’electrons ameliore
FR3050869B1 (fr) 2016-04-29 2018-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction de type normalement ouvert a tension de seuil elevee
US11508821B2 (en) 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
IT201700064155A1 (it) * 2017-06-09 2018-12-09 St Microelectronics Srl Transistore hemt con alta resistenza allo stress in stato spento e relativo metodo di fabbricazione
JP6361800B2 (ja) * 2017-07-18 2018-07-25 富士通株式会社 半導体装置
US10516023B2 (en) * 2018-03-06 2019-12-24 Infineon Technologies Austria Ag High electron mobility transistor with deep charge carrier gas contact structure
JP2018093239A (ja) * 2018-03-12 2018-06-14 ルネサスエレクトロニクス株式会社 半導体装置
FR3083647B1 (fr) 2018-07-03 2021-11-19 Commissariat Energie Atomique Transistor a heterojonction de type normalement ouvert a resistance de passage reduite
WO2020010253A1 (en) * 2018-07-06 2020-01-09 Analog Devices, Inc. Compound device with back-side field plate
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
US11411099B2 (en) 2019-05-28 2022-08-09 Glc Semiconductor Group (Cq) Co., Ltd. Semiconductor device
TWI717745B (zh) * 2019-05-28 2021-02-01 大陸商聚力成半導體(重慶)有限公司 半導體裝置
US11444189B2 (en) 2019-12-13 2022-09-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP7258735B2 (ja) 2019-12-13 2023-04-17 株式会社東芝 半導体装置
JP7374795B2 (ja) * 2020-02-05 2023-11-07 株式会社東芝 半導体装置
CN113257912B (zh) * 2020-02-12 2024-04-26 苏州晶界半导体有限公司 一种增强型氮化物场效应晶体管
JP7198236B2 (ja) * 2020-03-13 2022-12-28 株式会社東芝 半導体装置
CN112119505B (zh) * 2020-08-13 2023-03-17 英诺赛科（珠海）科技有限公司 半导体装置结构及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4636823A (en) * 1984-06-05 1987-01-13 California Institute Of Technology Vertical Schottky barrier gate field-effect transistor in GaAs/GaAlAs
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US6100549A (en) * 1998-08-12 2000-08-08 Motorola, Inc. High breakdown voltage resurf HFET
JP3430206B2 (ja) * 2000-06-16 2003-07-28 学校法人 名城大学 半導体素子の製造方法及び半導体素子
JP3812421B2 (ja) 2001-06-14 2006-08-23 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP4041075B2 (ja) 2004-02-27 2008-01-30 株式会社東芝 半導体装置
JP5000159B2 (ja) * 2006-03-17 2012-08-15 株式会社豊田中央研究所 電界効果トランジスタ
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP4775859B2 (ja) 2007-08-24 2011-09-21 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JP5546104B2 (ja) * 2008-01-11 2014-07-09 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP5416399B2 (ja) 2008-02-13 2014-02-12 株式会社東芝 半導体装置
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
JP5323527B2 (ja) * 2009-02-18 2013-10-23 古河電気工業株式会社 ＧａＮ系電界効果トランジスタの製造方法
US8269253B2 (en) * 2009-06-08 2012-09-18 International Rectifier Corporation Rare earth enhanced high electron mobility transistor and method for fabricating same
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
JP2011204717A (ja) * 2010-03-24 2011-10-13 Sanken Electric Co Ltd 化合物半導体装置
JP5749580B2 (ja) * 2011-06-16 2015-07-15 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

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