JP6200227B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。

近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有する窒化ガリウム（ＧａＮ）を用いた半導体装置の開発が進められている。

さらに、高耐圧および高速スイッチ特性から、窒化ガリウムを用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であって、ノーマリーオフ動作が可能である半導体装置の開発が進められている。

例えば、以下の特許文献１（特開２０１１−９４９３号公報）には、エピタキシャル成長法を用いた選択再成長によりゲート領域以外のＡｌＧａＮ層を厚くするリセス構造のノーマリーオフ型の窒化物半導体装置が開示されている。そして、この窒化物半導体装置においては、トラップ準位の多い、エピタキシャル成長層と選択再成長層との界面に高濃度ドープ層（５）またはプレーナドーピング層（５２）が設けられている。

また、下記特許文献２（国際公開第２００９／１１３６１２号）には、格子緩和したＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなる下部障壁層、圧縮歪を有するＩｎ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）からなるチャネル層、Ａｌ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）からなるコンタクト層が順次積層された半導体装置が開示されている。このＩｎ_ｙＧａ_１−ｙＮチャネル層とＡｌ_ｚＧａ_１−ｚＮコンタクト層との界面近傍には２次元電子ガスが生成される。

また、以下の特許文献３（特開２０１０−２７２７２８号公報）には、サファイア、ＳｉＣ、Ｓｉなどからなる基板（１１）上に、ＡｌＮ層（１２）と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層（１３）と、ｐ−ＧａＮ層からなるチャネル層（１４）とが形成されたＧａＮ系半導体素子（１）が開示されている。このチャネル層（１４）上には、アンドープＧａＮ（ｕｎ−ＧａＮ）からなる電子走行層（１５）と、電子走行層（１５）よりバンドギャップエネルギーが大きいＧａＮ系半導体（ＡｌＧａＮ）からなる電子供給層（１６）とが順次積層されている。また、電子走行層（１５）および電子供給層（１６）の一部（ゲート電極形成領域）がチャネル層（１４）に到る深さまで除去され、リセス部（１８）が形成されている。

また、以下の特許文献４（特開２０１１−２４３９７８号公報）には、基板（１２）、バッファ層（１４）、ＧａＮ層（１６）、ＡｌＧａＮ層（２０）、ゲート絶縁膜（２２）、ソース電極（２４）、ゲート電極（２８）、ドレイン電極（２６）、ゲート電極（２８）、及びＳＢＤ金属電極（３０）を備えて構成された窒化物系半導体素子（１０）が開示されている（図１参照）。また、ゲート絶縁膜（２２）の下部領域に第１のｎ＋領域となるソース電極（２４）側のｎ＋ＡｌＧａｎ層（８３−１）及びｎ＋ＧａＮ層（８２−１）と、ＳＢＤ金属電極（３０）側のｎ＋ＡｌＧａＮ層（８３−２）及びｎ＋ＧａＮ層（８２−２）が設けられた窒化物系半導体素子（８０）が開示されている（図１１参照）。

また、下記非特許文献１には、ＡｌＧａＮとＧａＮとのヘテロ接合を用い、ノーマリーオフ動作させるために、ゲートリセスをヘテロ接合よりバック側へ掘り込んだ構造のＭＩＳＦＥＴが開示されている。また、下記非特許文献２には、ＧａＮ基板へのドーピング量と電子移動度との関係が開示されている。

なお、本欄において、（括弧）内は、各特許文献に記載の符号を示す。

特開２０１１−９４９３号公報 国際公開第２００９／１１３６１２号 特開２０１０−２７２７２８号公報 特開２０１１−２４３９７８号公報

N. Ikeda et al., "Over 1.7 kV normally-off GaN hybrid MOS-HFETs with a lower on-resistance on a Si substrate," IE3International Symposium on Power semiconductor Devices and ICs （ISPSD）, pp. 284-287, 2011.） N. G. Weinmann et al., JOURNAL OF APPLIED PHYSICS, VOLUME83,NUMBER 7,P.3656, 1998.

本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上についてについて、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体装置は、基板の上方に形成された第１窒化物半導体層と、その上に形成された第２窒化物半導体層と、を有し、第１窒化物半導体層中のｎ型不純物濃度を変化させたものである。

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。

実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の関連技術１の半導体装置の構成を示す断面図である。 関連技術１の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成を示す図表である。 実施の形態１の関連技術２の半導体装置の構成を示す断面図である。 関連技術２の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成を示す図表である。 関連技術２の半導体装置のチャネル・シート電荷濃度（Ｎｓ）のゲート電圧（Ｖｇ）依存性を示すグラフである。 実施の形態１の関連技術３の半導体装置の構成を示す断面図である。 関連技術３の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成を示す図表である。 関連技術３の半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。 関連技術３の半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分のキャリア濃度を示すグラフである。 実施の形態１の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成の一例を示す図表である。 図２０に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。 図２０に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分のキャリア濃度を示すグラフである。 関連技術１〜３および実施の形態１の半導体装置のチャネル・シート電荷濃度（Ｎｓ）のゲート電圧（Ｖｇ）依存性を示すグラフである。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成の一例を示す図表である。 図２５に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。 図２５に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分のキャリア濃度を示すグラフである。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成の一例を示す図表である。 図２９に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。 図２９に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分のキャリア濃度を示すグラフである。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３２に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３４に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３５に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３６に続く製造工程を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図４０に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図４１に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図４２に続く製造工程を示す断面図である。 実施の形態４の半導体装置の応用例１の構成を示す断面図である。 実施の形態４の半導体装置の応用例２の構成を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の溝部の構成を模式的に示す断面図である。 比較例の半導体装置の溝部の構成を模式的に示す断面図である。 実施の形態５のシミュレーションに用いた半導体装置の構成を模式的に示す断面図である。 実施の形態５の半導体装置と比較例の半導体装置のゲート電圧とドレイン電流との関係を示すグラフである。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の断面図およびその導電膜部近傍の部分拡大図である。 実施の形態６の第１例の半導体装置の製造工程および導電膜部近傍の構成を示す断面図である。 実施の形態６の第２例の半導体装置の製造工程および導電膜部近傍の構成を示す断面図である。 実施の形態７の半導体装置の導電膜部近傍の構成を示す断面図である。 実施の形態８の半導体装置の構成を示す断面図である。 実施の形態９の半導体装置の構成例を示す平面図である。 図６６のソース電極、ドレイン電極およびゲート電極を模式的に示す平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。

また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す断面図である。図２〜図１０は、本実施の形態の半導体装置の製造工程を示す断面図である。

ここで、本明細書において、半導体中の不純物濃度について、低濃度（例えば、ｎ⁻（エヌマイナス）と表示される濃度、以下ｎｍと記載）は、１ｅ１７（１×１０^１７）／ｃｍ^３以上１ｅ１８（１×１０^１８）／ｃｍ^３未満の濃度をいう。また、中濃度（例えば、ｎ（エヌ）と表示される濃度）は、１ｅ１８（１×１０^１８）／ｃｍ^３以上１ｅ１９（１×１０^１９）／ｃｍ^３未満の濃度をいう。なお、高濃度(一般的に、ｎ^＋（エヌプラス）と表示される濃度）は、１ｅ１９（１×１０^１９）／ｃｍ^３以上の濃度をいう。また、ドナーまたはアクセプタを意図的にドープしない場合をアンドープとする。なお、アンドープ（例えば、ｕｎと表示される濃度）の場合であっても、自然なｎ転による導電キャリアが発生する場合がある。このキャリア濃度を考慮すると、等価的な不純物濃度としては、１ｅ１６（１×１０^１６）／ｃｍ^３以下となる。

＜関連技術の説明＞
まず、本実施の形態の半導体装置について説明する前に、関連技術の半導体装置について説明する。

（関連技術１）
図１１は、本実施の形態の関連技術１の半導体装置の構成を示す断面図である。図１２は、関連技術１の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成を示す図表である。

この関連技術１の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層（バリア層ともいう）ＢＡが順に形成されている。ゲート電極ＧＥは、溝Ｔの内部に、ゲート絶縁膜ＧＩを介して形成されている。溝Ｔは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。

この関連技術１の半導体装置においては、下層からバッファ層ＢＵ、チャネル層ＣＨおよびゲート絶縁膜ＧＩが積層された積層部（バッファ層ＢＵ／チャネル層ＣＨ／ゲート絶縁膜ＧＩともいう）が、図１２に示す構成となっている。図１２に示すように、バッファ層ＢＵが、膜厚１０００ｎｍ程度のアンドープ（ノンドープともいう）のＧａＮ層であり、チャネル層ＣＨが、膜厚３０ｎｍ程度の単層のアンドープのＧａＮ層（ｕｎ-ＧａＮ層ともいう）である。また、ゲート絶縁膜ＧＩは、膜厚１００ｎｍ程度のアルミナであり、障壁層ＢＡは、アンドープのＡｌＧａＮ層である。なお、アンドープの場合であっても、各半導体層は自然にｎ転しているため、等価的な不純物濃度（Ｎｄ、ドーピング量またはドーピング濃度ともいう）を、１ｅ１５（１×１０^１５）／ｃｍ^３程度として記載してある。

この場合、半導体装置の抵抗（オン抵抗およびアクセス抵抗）は、図１１に示すとおりとなる。即ち、半導体装置の抵抗としては、ゲート電極ＧＥとソース電極ＳＥとの間の２次元電子ガス２ＤＥＧに沿った箇所に生じるソース・ゲート間のシート抵抗Ｒ２ｓと、２次元電子ガス２ＤＥＧとソース電極ＳＥとの間の障壁層ＢＡに生じるソース抵抗Ｒｃｓとがある。また、ゲート電極ＧＥとドレイン電極ＤＥとの間の２次元電子ガス２ＤＥＧに沿った箇所に生じるドレイン・ゲート間のシート抵抗Ｒ２ｄと、２次元電子ガス２ＤＥＧとドレイン電極ＤＥとの間の障壁層ＢＡに生じるドレイン抵抗Ｒｃｄとがある。さらに、ゲート電極ＧＥが形成される溝Ｔの底面に沿って生じるＭＩＳチャネルの抵抗であるチャネル抵抗Ｒｃｈ、溝Ｔのソース電極ＳＥ側の側面（側壁ともいう）に沿って生じるＭＩＳチャネルの抵抗であるチャネル抵抗Ｒａｓ、および溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるＭＩＳチャネルの抵抗であるチャネル抵抗Ｒａｄがある。

このような関連技術１の半導体装置（図１１）について、本発明者が試作し検討したところ、上記チャネル抵抗Ｒｃｈ、ＲａｓおよびＲａｄが高くなりすぎることが判明した。例えば、閾電圧値が２Ｖ、より好ましくは３Ｖのノーマリーオフ型の半導体装置において、オン抵抗（＠Ｖｇ=１０Ｖ、Ｖｄ＝０．１Ｖ）として、１５〜２０Ωｍｍ（Ｒｓｐで〜０．３５ｍΩｍｍ^２）程度の目標を達成することが困難であることが判明した。よって、この半導体装置のオン抵抗を低減し、半導体装置の特性を向上させるためには、上記チャネル抵抗Ｒｃｈ、ＲａｓおよびＲａｄの低減が必要であることが分かった。

上記チャネル抵抗Ｒｃｈ、ＲａｓおよびＲａｄが高くなる原因は、溝Ｔを形成する際のドライエッチングにより、溝Ｔの底面に凹凸が生じ、溝Ｔの底面、即ち、チャネル層ＣＨとゲート絶縁膜ＧＩとの界面の乱れにより界面ラフネス散乱が増大することなどに因ると考えられる。上記チャネル抵抗Ｒｃｈ、ＲａｓおよびＲａｄのうち、特に、溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄが大きかった。

（関連技術２）
上記関連技術１の半導体装置（図１１）のオン抵抗を低減するため、チャネル層ＣＨにｎ型不純物を導入することによって電子移動度を上昇させた関連技術２の半導体装置について検討した。

図１３は、本実施の形態の関連技術２の半導体装置の構成を示す断面図である。図１４は、関連技術２の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成を示す図表である。

この関連技術２の半導体装置においては、下層からバッファ層ＢＵ、チャネル層ＣＨおよびゲート絶縁膜ＧＩが積層された積層部（バッファ層ＢＵ／チャネル層ＣＨ／ゲート絶縁膜ＧＩともいう）が、関連技術１と異なっている。

即ち、関連技術２（図１３）においては、バッファ層ＢＵ／チャネル層ＣＨ／ゲート絶縁膜ＧＩが、次の構成となっている。図１４に示すように、バッファ層ＢＵが、膜厚１０００ｎｍ程度のアンドープ（ノンドープともいう）のＧａＮ層であり、チャネル層ＣＨが、関連技術１のようなアンドープのＧａＮ層ではなく、膜厚３０ｎｍ程度のｎ型不純物を含有するＧａＮ層である。ｎ型不純物の濃度は、Ｎｄ＝１ｅ１７（１×１０^１７）／ｃｍ^３程度（低濃度）である。図１４ではｎｍＧａＮと表記した（一般には、ｎ⁻−ＧａＮと記載される）。

このように、ＧａＮ層にｎ型不純物を導入することにより、電子移動度が上昇する。例えば、アンドープのＧａＮ基板上にｎ型不純物を導入した半導体装置において、ｎ型不純物の濃度（ドーピング量）が、１ｅ１８（／ｃｍ^３）までは、ｎ型不純物の濃度（ドーピング濃度ともいう）の増加に伴い電子移動度は増加する傾向にある。例えば、ｎ型不純物の濃度が、１ｅ１６から１ｅ１７（／ｃｍ^３）に増加すると、電子移動度が倍増する（前述の非特許文献２参照）。このように、電子移動度が高くなって、かつ、チャネル層が低抵抗になれば、チャネル電子は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面だけでなく、よりバック側のチャネル層ＣＨを伝導するようになる。よって、ラフネス散乱の影響を受け難くなり、チャネル抵抗が低減する。

図１５は、関連技術２の半導体装置のチャネル・シート電荷濃度（Ｎｓ）のゲート電圧（Ｖｇ）依存性を示すグラフである。縦軸にチャネル・シート電荷濃度（Ｎｓ）［／ｃｍ^２］を、横軸にゲート電圧（Ｖｇ）［Ｖ］を示す。グラフ（ａ）は、関連技術１、即ち、バッファ層ＢＵ／チャネル層ＣＨとして、ｕｎＧａＮ層／ｕｎＧａＮ層を用いた半導体装置の場合を示し、グラフ（ｂ）は、関連技術２、即ち、バッファ層ＢＵ／チャネル層ＣＨとして、ｕｎＧａＮ層／ｎｍＧａＮ層を用いた半導体装置の場合を示す。

グラフ（ａ）とグラフ（ｂ）の比較から、チャネル層ＣＨにｎ型不純物を導入したことによるチャネル・シート電荷濃度（Ｎｓ）の増加は見られない。但し、前述したように、電子移動度は増大する。

図１５において、チャネル・シート電荷濃度（Ｎｓ）として１．Ｅ＋０８（１×１０^８）／ｃｍ^２をピンチオフ点（図１５の破線部）とした場合、グラフ（ａ）、即ち、関連技術１は、ゲート電圧（Ｖｇ）が０Ｖにおいて、ピンチオフ点未満のチャネル・シート電荷濃度（Ｎｓ）を有し、ノーマリーオフ特性を有している。これに対し、グラフ（ｂ）、即ち、関連技術２は、ゲート電圧（Ｖｇ）が０Ｖにおいて、ピンチオフ点以上のチャネル・シート電荷濃度（Ｎｓ）を有し、ノーマリーオン特性になっていることがわかる。

このように、チャネル層ＣＨにｎ型不純物を導入することにより、電子移動度が向上し、チャネル抵抗を低減でき、半導体装置のオン抵抗を低減させることができるが、ノーマリーオフ特性を維持し難くなることが判明した。

（関連技術３）
上記関連技術２の半導体装置（図１３）のノーマリーオフ特性を維持させるため、バッファ層ＢＵとして、ＡｌＧａＮ層用いた関連技術３の半導体装置の構成について検討した。

図１６は、本実施の形態の関連技術３の半導体装置の構成を示す断面図である。図１７は、関連技術３の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成を示す図表である。

この関連技術３の半導体装置においては、下層からバッファ層ＢＵ、チャネル層ＣＨおよびゲート絶縁膜ＧＩが積層された積層部（バッファ層ＢＵ／チャネル層ＣＨ／ゲート絶縁膜ＧＩともいう）が、関連技術２と異なっている。

即ち、関連技術３（図１６）においては、バッファ層ＢＵ／チャネル層ＣＨ／ゲート絶縁膜ＧＩが、次の構成となっている。図１７に示すように、バッファ層ＢＵが、関連技術２のようなアンドープのＧａＮ層ではなく、膜厚１０００ｎｍ程度のアンドープのＡｌＧａＮ層（ｕｎＡｌＧａＮ層ともいう）であり、チャネル層ＣＨが、膜厚３０ｎｍ程度のｎ型不純物を含有するＧａＮ層である。ＡｌＧａＮ層の組成は、ここでは、Ａｌ_０．０２Ｇａ_０．９８Ｎである。よって、図１７においては、バッファ層をｕｎＡｌ_０．０２Ｇａ_０．９８Ｎと表示してある。また、チャネル層ＣＨのｎ型不純物の濃度は、Ｎｄ＝１ｅ１７（１×１０^１７）／ｃｍ^３程度（低濃度）である（図１７ではｎｍＧａＮと記載）。

図１８は、関連技術３の半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。縦軸にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、横軸にゲート電極部におけるゲート絶縁膜の表面からの深さ（Ｔｈｉｃｋｎｅｓｓ、厚さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。ゲート電圧（Ｖｇ、バイアス）を、０Ｖ、２Ｖ（閾値電位Ｖｔｈ）およびＶｔｈ+１．０Ｖとした場合のそれぞれについて、コンダクションバンドのエネルギー（Ｅｃ）のゲート絶縁膜以下の深さ依存性について検討した。

ここでの半導体装置は、電力制御用などに用いられるノーマリーオフ特性のパワーデバイスを前提としている。したがって、チャネル・キャリヤのシート電荷濃度（Ｎｓ）として、通信用デバイス向けより低い１．Ｅ＋０８（１×１０^８）／ｃｍ^２という値をピンチオフ点と定義した。その結果、オン・オフを切り替えるゲート電圧（閾値電位Ｖｔｈ）は、コンダクション・バンドのエネルギー（Ｅｃ）が、０ｅＶではなく、数ｋＴ(ここでｋ：ボルツマン定数、Ｔ：絶対温度)に到達するゲート電圧となる。即ち、閾値電位Ｖｔｈとは、チャネルのコンダクション・バンドのレベルを、フェルミ・エネルギー・レベル（０Ｖ）からの常温の熱励起レベル(数ｋＴ)にまで、低下せしめるために必要な最低のゲート電圧として定義される。

図１８により、ゲート電圧が０Ｖのときには、厚さ１００ｎｍの地点のチャネル部のコンダクションバンドのエネルギー（Ｅｃ）が、１eＶを超えており、ノーマリーオフ特性を実現できている。一方、ゲート電位が２Ｖ（Ｎｓに基づく閾値電位Ｖｔｈ）において、厚さ１００ｎｍの地点のコンダクションバンドのエネルギー（Ｅｃ）は、フェルミエネルギーレベル（０Ｖ）からの常温の熱励起レベル(数ｋＴ)になっており、このゲート電圧が閾値Ｖｔｈであることを示している。

このようにノーマリーオフ特性（Ｖｔｈ＞０Ｖ）が実現されるのは、ＡｌＧａＮよりなるバッファ層ＢＵとＧａＮよりなるチャネル層ＣＨの界面に誘起される負の分極電荷が、伝導帯下端ポテンシャルを持ち上げる効果に因る。このように、バッファ層ＢＵを、ｕｎＧａＮ層（関連技術２）からｕｎＡｌＧａＮ層（関連技術３）に変更することで、ノーマリーオンからノーマリーオフ化できることが判明した。

図１９は、関連技術３の半導体装置のゲート電極部におけるゲート絶縁膜の表面から下の部分のキャリア濃度を示すグラフである。横軸は、ゲート絶縁膜の表面からの深さを示す。ここでは、図１８に示したゲート電圧（Ｖｇ）を、Ｖｔｈ+１．０Ｖとした場合のキャリア濃度について検討した。縦軸（左メモリ）にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、縦軸（右メモリ）にキャリア濃度（Carrier concentration）［１／ｃｍ^３］を、横軸にゲート電極部におけるゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。

図１９に示すように、キャリア（ここでは、電子）は、ＭＩＳの界面、即ち、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部（厚さ１００ｎｍの地点）だけでなく、厚さ１００ｎｍ〜１２０ｎｍ程度の間に分布していることがわかる。このように、チャネル層ＣＨを、ｎ型不純物を含有するＧａＮ層（ｎＧａＮ層）とすることによって、非特許文献２に記載のバルクの場合のみならず、ＧａＮ層にｎ型不純物を導入することにより、チャネルにおいて電子移動度が増大し、チャネル抵抗が低減することを裏付けることができた。

（実施の形態１の説明）
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、主チャネル層ＣＨａの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。半導体装置の抵抗としては、関連技術１の欄で説明したように、ソース・ゲート間のシート抵抗Ｒ２ｓと、ソース抵抗Ｒｃｓと、ドレイン・ゲート間のシート抵抗Ｒ２ｄと、およびドレイン抵抗Ｒｃｄとがある。さらに、ゲート電極ＧＥが形成される溝Ｔの底面に沿って生じるチャネル抵抗Ｒｃｈ、溝Ｔのソース電極ＳＥ側の側面に沿って生じるチャネル抵抗Ｒａｓおよび溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄがある。

図１に示すように、本実施の形態の半導体装置は、基板Ｓ上に、核生成層ＮＵＣが形成され、核生成層ＮＵＣ上に、歪緩和層ＳＴＲが形成されている。核生成層ＮＵＣは、歪緩和層ＳＴＲなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。

この歪緩和層ＳＴＲ上には、バッファ層ＢＵが形成され、バッファ層ＢＵ上に、窒化物半導体からなるチャネル層（電子走行層ともいう）ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。即ち、歪緩和層ＳＴＲの主面（上面）上に、バッファ層ＢＵとチャネル層ＣＨと障壁層ＢＡとが、下から順に形成（積層）されている。障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥがそれぞれオーミック層ＯＬを介して形成されている。バッファ層ＢＵは、チャネル層ＣＨと歪緩和層ＳＴＲとの間に位置する中間層である。ここで、チャネル層ＣＨは、主チャネル層ＣＨａと、その下部に位置するチャネル下層ＣＨｂとの積層構造を有している。

ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、主チャネル層ＣＨａの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。このソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ絶縁層ＩＬ１の開口部を介して障壁層ＢＡと接続するように形成されている。この接続は、前述したように、オーミック層ＯＬを介して接続されるため、オーミック接続となる。

ここで、障壁層ＢＡ側に位置する主チャネル層ＣＨａおよびバッファ層ＢＵ側に位置するチャネル下層ＣＨｂの双方は、ｎ型不純物を含有しており、チャネル下層ＣＨｂの不純物濃度は、主チャネル層ＣＨａの不純物濃度より高く設定されている。ｎ型不純物としては、シリコン（Ｓｉ）を用いることができる。

バッファ層ＢＵは、例えば、ＡｌＧａＮ層よりなる。主チャネル層ＣＨａは、例えば、低濃度のｎ型不純物を含有するＧａＮ層よりなり、チャネル下層ＣＨｂは、例えば、中濃度のｎ型不純物を含有するＧａＮ層よりなる。このように、チャネル層ＣＨは、ｎｍ／ｎ構造（ｎ⁻／ｎ構造という）となっている。また、障壁層ＢＡは、例えば、ＡｌＧａＮ層よりなる。

このように、主チャネル層ＣＨａの不純物濃度よりチャネル下層ＣＨｂの不純物濃度を高く設定することにより、半導体装置の特性を向上させることができる。詳細は、後述する。

ゲート電極ＧＥ上には、絶縁層ＩＬ１が形成されている。また、上記ソース電極ＳＥおよびドレイン電極ＤＥは、絶縁層ＩＬ１中に形成されたコンタクトホール内およびその上部に形成されている。この絶縁層ＩＬ１、ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁層ＩＬ２が形成されている。なお、図１中には図示されていないが、ソース電極ＳＥおよびドレイン電極ＤＥの外側の障壁層ＢＡおよび主チャネル層ＣＨａに、素子分離領域を形成してもよい。この素子分離領域は、例えば、障壁層ＢＡを貫通し、主チャネル層ＣＨａを途中まで掘り込んだ溝の内部に埋め込まれた絶縁膜よりなる。

チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート電極ＧＥとチャネル層ＣＨとの界面近傍には、チャネルＣが形成される。

上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。

ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。

また、本実施の形態の半導体装置においては、ゲート電極ＧＥの外側（即ち、ソース領域およびドレイン領域）においては、２次元電子ガス２ＤＥＧが通電パスとなり、ゲート電極ＧＥの近傍ではＭＩＳＦＥＴのチャネルＣが通電パスとなる。また、キャリアとして電子のみを用いることができるため、高い電子飽和速度を生かせる。また、ホール消滅時間の制限がないので半導体装置のターンオフ時間を短くでき、高速スイッチを実現することができる。

さらに、本実施の形態の半導体装置においては、チャネル層ＣＨを、ｎ型不純物を含有する主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するチャネル下層ＣＨｂとの積層構造（ｎｍ／ｎ構造、ｎ⁻／ｎ構造ともいうことにする）とすることにより、チャネルＣにおいて、キャリアの移動度を向上することができる。また、チャネル抵抗（Ｒｃｈ、Ｒａｓ、Ｒａｄなど）を低減することができ、半導体装置のオン抵抗を低減することができる。また、チャネル層ＣＨの全体を中濃度のｎ型不純物を含有する層とする場合と比較し、耐圧を向上させることができる。

［製法説明］
次いで、図２〜図１０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図１０は、本実施の形態の半導体装置の製造工程を示す断面図である。

図２に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長法などを用いて、それぞれ２〜３ｎｍ程度の膜厚で、それぞれ１００層（合計２００層）程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。

次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵを形成する。歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、Ａｌ_ＸＧａ_１−ｘＮ層(ｘ：Ａｌ組成比)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。なお、ＡｌとＧａの組成比ｘについては、例えば、Ａｌの組成比ｘを０より大きく１．０以下の範囲で適宜調整可能であるが、通常数パーセントで十分なエンハンスメント特性を得ることができる。より詳細に、ノーマリーオフ特性を得るためには、ＭＩＳチャネルのｎドープ・シート電荷濃度をＮｓ（＠ＭＩＳ）（＞０）とした場合に、
Ｎｓ（＠ＭＩＳ）＜５．２５Ｅ１３×ｘ［ｃｍ^−２］・・・（１）
上記式（１）に示す関係が成立することが必要である。

次いで、図３に示すように、バッファ層ＢＵ上に、主チャネル層ＣＨａおよびチャネル下層ＣＨｂよりなるチャネル層ＣＨを形成する。まず、バッファ層ＢＵ上に、チャネル下層ＣＨｂとして、例えば、ｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、窒化ガリウムの材料ガス中にｎ型不純物ガスを混合した雰囲気でｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）をヘテロエピタキシャル成長させる。ｎ型不純物ガスとしては、シラン（ＳｉＨ_４）を用いることができる。次いで、主チャネル層ＣＨａとして、例えば、低濃度のｎ型不純物をドープした窒化ガリウム層（ｎｍＧａＮ）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、窒化ガリウムの材料ガス中にｎ型不純物ガスを混合した雰囲気でｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）をヘテロエピタキシャル成長させる。この際、ｎ型不純物ガスの混合量を低下させることにより、ｎ型不純物のドープ量が異なる窒化ガリウム層（ｎＧａＮ、ｎｍＧａＮ）を形成することができる。このように、ｎ型不純物を含有したチャネル下層ＣＨｂおよび主チャネル層ＣＨａの積層体よりなるチャネル層ＣＨを形成する。このチャネル下層ＣＨｂの不純物濃度は、主チャネル層ＣＨａの不純物濃度より高い。言い換えれば、チャネル層ＣＨは、障壁層ＢＡ側よりもバッファ層ＢＵ側においてｎ型不純物が高濃度に導入されている。

前述したとおり、本明細書において、低濃度（例えば、ｎｍ（エヌマイナス）と表示される濃度）は、１ｅ１７（１×１０^１７）／ｃｍ^３以上１ｅ１８（１×１０^１８）／ｃｍ^３未満の濃度をいう。また、中濃度（例えば、ｎ（エヌ）と表示される濃度）は、１ｅ１８（１×１０^１８）／ｃｍ^３以上１ｅ１９（１×１０^１９）／ｃｍ^３未満の濃度をいう。なお、高濃度は、１ｅ１９（１×１０^１９）／ｃｍ^３以上の濃度をいう。また、アンドープ（例えば、ｕｎと表示される濃度）の場合であっても、自然なｎ転を考慮し、等価的な不純物濃度として、１ｅ１６（１×１０^１６）／ｃｍ^３以下の不純物を有する。

このチャネル層ＣＨ（ここでは、主チャネル層ＣＨａおよびチャネル下層ＣＨｂの積層膜）の膜厚は、３ｎｍ以上であることが好ましく、５ｎｍ以上であることがより好ましい。チャネル層ＣＨが、薄すぎると、チャネル層ＣＨ中のサブバンドが離散的となり、これにより、チャネル抵抗が増加する恐れがあるためである。また、後述する溝Ｔの形成の際のエッチング処理において、エッチングマージンが小さくなり、溝Ｔの深さの制御性が悪くなるためである。また、チャネル層ＣＨのトータルの膜厚が厚すぎると、チャネル層／バッファ層の界面にホールが発生して、そこでの負の分極電荷を補償してしまうので、この補償効果を避ける設計をするならば、チャネル層ＣＨのトータルの膜厚が１００ｎｍ以下であることが好ましい。以下に、この分極電荷補償効果の抑制について詳細に説明する（ＣＧＳ単位系）。

半導体装置がオン状態のときに上述の分極電荷が補償されないようにするための、ＡｌＧａＮバッファ層のＡｌ組成比ｘと、ＧａＮチャネル層の厚さｄの間に成立するおおまかな関係について説明する。ゲートバイアスＶｇ＝Ｖｔｈの時に補償効果が抑制されれば、少なくともオン時には補償効果は抑制される。

ＧａＮチャネル層は、簡易化のために三角ポテンシャルで近似するとする。ＧａＮチャネル層／ＡｌＧａＮバッファ層の界面に発生する分極電荷の面密度をσ_ｐ、真空の誘電率をε_ｏ、ＧａＮの比誘電率をＫ、電気素量をｑとすると、バッファ層の分極電荷（σ_ｐ）からチャネルの電子が感ずる電界強度Ｆは、
Ｆ＝ｑσ_ｐ／ε_ｏＫ・・・（２）
上記式（２）で表される。

一方、バッファ層の組成を固定しておいて、ＧａＮチャネル層の膜厚を厚くしていった場合に、バッファ層の界面にホールが発生しないチャネル層の最大厚さをｄとし、ＧａＮのバンドギャップをＥｇとしたときに、３ｋＴ(ｋ：ボルツマン定数、Ｔ：絶対温度)を熱励起レベルとして、おおまかには、
Ｆ・ｄ＋３ｋＴ〜Ｆ・ｄ＜Ｅｇ・・・（３）
上記式（３）の関係が成立せねばならない。

ここで、ＡｌＧａＮバッファ層の分極電荷の面密度をσ_ｐは、Ａｌ組成比ｘを用いて、
σ_ｐ＝５．２５Ｅ１３×ｘ・・・（４）
上記式（４）で表される。

したがって、上記式（２）〜式（４）から、

上記式（５）の関係が導ける。

即ち、分極電荷補償効果を抑制するためのＧａＮチャネル層の膜厚の最大値ｄは、ＡｌＧａＮバッファ層のＡｌ組成比ｘに反比例することが分かる。具体的な値としては、例えば、ＡｌＧａＮバッファ層のＡｌ組成比ｘ＝６％のとき、ＧａＮチャネル層の膜厚の最大値ｄは、およそ５０ｎｍとなる。

次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えばＡｌ_ｙＧａ_１−ｙＮ層(ｙ：Ａｌ組成)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。なお、ＡｌとＧａの組成比については、Ａｌの組成比ｙを０より大きく１．０以下の範囲で適宜調整可能である。また、Ａｌの組成比ｙを０．１５以上０．３５以下の範囲で成膜することが好ましい。Ａｌの組成比ｙを０．３５以下とすることで、有機金属気相成長法により成膜する場合においても結晶性の良好な膜を形成することができる。また、Ａｌの組成比ｙを０．１５以上とすることで、Ａｌ_ｙＧａ_１−ｙＮ障壁層／ＧａＮチャネル層のヘテロ接合チャネルの低抵抗化を図ることができる。

但し、障壁層ＢＡのＡｌ_ｙＧａ_１−ｙＮ層のＡｌの組成比ｙは、前述したバッファ層ＢＵのＡｌ_ＸＧａ_１−ｘＮ層のＡｌの組成比ｘ以上にする必要がある。このように、障壁層ＢＡのＡｌの組成比ｙを、バッファ層ＢＵのＡｌの組成比ｘ以上とすることで、ゲート電圧Ｖｇが０Ｖのときに、ゲート電極部以外の領域において、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層側に、２次元電子ガス２ＤＥＧが生成される。言い換えれば、当該領域において、ノーマリーオン化する。より詳細には、ゲート電極部以外の領域における２ＤＥＧよりなるチャネル部のチャネル層の、ｎドープによるキャリア・シート電荷量をＮｓ（＠２ＤＥＧ）（＞０）とした場合に、
５．２５Ｅ１３×（ｙ−ｘ）＋Ｎｓ（＠２ＤＥＧ）＞０［ｃｍ^−２］・・・（６）
上記式（６）に示す関係が成立すればよい。

このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。

次いで、図４に示すように、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜を熱ＣＶＤ（Chemical Vapor Deposition）法などを用いて、障壁層ＢＡ上に堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦに開口部を形成する。次いで、図５に示すように、絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通して主チャネル層ＣＨａの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、塩素系のガスを用いる。このエッチングの後、エッチングダメージの回復のために、熱処理（アニール）を行ってもよい。

次いで、図６に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして、アルミナ（酸化アルミニウム膜、Ａｌ_２Ｏ_３）をＡＬＤ(Atomic Layer Deposition)法などを用いて、溝Ｔ内を含む絶縁膜ＩＦ上に堆積する。ゲート絶縁膜ＧＩとして、アルミナの他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ_２膜）を用いてもよい。また、高誘電率膜として、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。

次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を、スパッタリング法などを用いて、溝Ｔの内部を埋め込む程度の膜厚で堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ａｕ／Ｎｉ膜をパターニングすることによりゲート電極ＧＥを形成する。なお、このＡｕ／Ｎｉ膜のエッチングの際、下層のゲート絶縁膜ＧＩおよび絶縁膜ＩＦをエッチングしてもよい。また、ゲート電極ＧＥの形成材料としては、Ａｕ／Ｎｉ膜以外の金属膜を用いてもよく、また、不純物を含有した多結晶シリコン膜などを用いてもよい。

次いで、図７に示すように、ゲート電極ＧＥ上に、絶縁層ＩＬ１を形成する。ゲート電極ＧＥおよび障壁層ＢＡ上に、絶縁層ＩＬ１として、例えば、酸化シリコン膜を形成する。この後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁層ＩＬ１中にコンタクトホールＣ１を形成する。このコンタクトホールＣ１は、ゲート電極ＧＥの両側の障壁層ＢＡ上に配置される。

次いで、図８に示すように、コンタクトホールＣ１の内部を含む絶縁層ＩＬ１上に、オーミック層ＯＬを形成する。例えば、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／Ｔｉ膜ともいう）を、蒸着法などを用いて、コンタクトホールＣ１内を含む絶縁層ＩＬ１上に堆積する。さらに、例えば、チタン（Ｔｉ）膜と、その上部の窒化チタン（ＴｉＮ）膜からなる積層膜（ＴｉＮ／Ｔｉ膜ともいう）を、スパッタリング法などを用いて、Ａｌ／Ｔｉ膜上に堆積する。これにより、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層膜（ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜ともいう）を形成し、例えば、５５０℃で３０分程度の熱処理を行う。この熱処理により、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜とＧａＮ系半導体界面の接触がオーミック接触となる。次いで、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜（オーミック層ＯＬ）上に、アルミニウム合金膜を、スパッタリング法などを用いて堆積する。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜およびアルミニウム合金膜をパターニングすることにより、コンタクトホールＣ１内に、オーミック層ＯＬを介してソース電極ＳＥおよびドレイン電極ＤＥが形成される。

次いで、図９に示すように、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層（カバー膜、表面保護膜ともいう）ＩＬ２を形成する。ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層ＩＬ２として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。

以上の工程により、図１に示す半導体装置を形成することができる。

なお、上記形態（図１）においては、コンタクトホールＣ１内に、オーミック層ＯＬを介してソース電極ＳＥおよびドレイン電極ＤＥを形成したが、あらかじめ形成されたオーミック電極ＯＥ上にソース電極ＳＥおよびドレイン電極ＤＥを形成してもよい。図１０は、本実施の形態の半導体装置の他の構成を示す断面図である。

例えば、図１０に示すように、障壁層ＢＡ上にあらかじめオーミック電極ＯＥを形成しておき、このオーミック電極ＯＥ上の絶縁層ＩＬ１にコンタクトホールＣ１を形成し、その内部に、ソース電極ＳＥおよびドレイン電極ＤＥを形成してもよい。

このように、本実施の形態によれば、チャネル層ＣＨを、ｎ型不純物を含有する主チャネル層ＣＨａと、主チャネル層ＣＨａの下層に位置し、主チャネル層ＣＨａよりｎ型不純物濃度が高いチャネル下層ＣＨｂとの積層膜で構成したので、半導体装置の特性を向上させることができる。

即ち、チャネル層ＣＨを、ｎｍ／ｎ構造とすることで、キャリアがチャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がり、チャネルＣ部近傍において、ラフネス散乱を低減できる。このため、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗を低減することができる。

以下に詳細に説明する。

即ち、本実施の形態（図１）においては、バッファ層ＢＵを、ｕｎＧａＮ層（関連技術２）からｕｎＡｌＧａＮ層に変更することで、ノーマリーオフ化を図ることができる。ＡｌＧａＮ層の他、ｐ型のＧａＮ層などのｐ型の窒化物半導体層を用いてもよい。

バッファ層ＢＵとして、ＡｌＧａＮ層を用いた場合には、ＧａＮよりなるチャネル層ＣＨとＡｌＧａＮよりなるバッファ層ＢＵとの界面に、負の分極電荷が発生することにより伝導帯レベルが持ち上がり閾値電位Ｖｔｈが正方向にシフトするため、ノーマリーオフ化を図ることができる。また、ｐ型の窒化物半導体層（ｐ型のＧａＮ層）を用いた場合にも、伝導帯レベルが持ち上がることにより、閾値電位Ｖｔｈが正方向にシフトするため、ノーマリーオフ化を図ることができる。

また、チャネル層ＣＨを、ｎｍ／ｎ構造とすることで、キャリアがチャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がり、チャネルＣ部近傍において、ラフネス散乱を低減できる。このため、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗（チャネル抵抗Ｒｃｈ、Ｒａｓ、Ｒａｄ）を低減することができる。また、チャネル層ＣＨの全体を中濃度のｎ型不純物を含有する層とする場合と比較し、耐圧を向上させることができる。

図２０は、本実施の形態の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成の一例を示す図表である。即ち、図２０に示すように、バッファ層ＢＵが、関連技術２のようなアンドープのＧａＮ層ではなく、膜厚１０００ｎｍ程度のアンドープのＡｌＧａＮ層（ｕｎＡｌＧａＮ層ともいう）である。ＡｌＧａＮ層の組成は、ここでは、Ａｌ_０．０３Ｇａ_０．９７Ｎである。また、チャネル層ＣＨが、関連技術３のような単層のｎ型不純物を含有するＧａＮ層（ｎｍＧａＮ層）ではなく、ｎ型不純物を含有するＧａＮ層（ｎｍＧａＮ層）である主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するＧａＮ層（ｎＧａＮ層）であるチャネル下層ＣＨｂとの積層構造（ｎｍ／ｎ構造）である。主チャネル層（ｎｍＧａＮ層）ＣＨａのｎ型不純物の濃度は、Ｎｄ＝１ｅ１７（１×１０^１７）／ｃｍ^３程度（低濃度）であり、チャネル下層（ｎＧａＮ層）ＣＨｂのｎ型不純物の濃度は、Ｎｄ＝１ｅ１８（１×１０^１８）／ｃｍ^３程度（中濃度）である。主チャネル層ＣＨａおよびチャネル下層ＣＨｂの膜厚は、それぞれ、２０ｎｍ、１０ｎｍ程度である。なお、ゲート絶縁膜ＧＩは、膜厚１００ｎｍ程度のアルミナである。

図２１は、図２０に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。縦軸にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、横軸にゲート電極部におけるゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。ゲート電圧（Ｖｇ、バイアス）を、０Ｖ、１．２Ｖ（閾値電位Ｖｔｈ）およびＶｔｈ+１．０Ｖとした場合のそれぞれについて、コンダクションバンドのエネルギー（Ｅｃ）とゲート電極部におけるゲート絶縁膜の表面以下の厚さの関係について検討した。

図２１により、ゲート電圧が０Ｖのときには、厚さ１００ｎｍの地点のチャネル部のコンダクションバンドのエネルギー（Ｅｃ）が、１eＶを超えており、ノーマリーオフ特性を実現できている。一方、ゲート電位が１．２Ｖ（Ｎｓによる閾値電位Ｖｔｈ）において、厚さ１００ｎｍの地点のコンダクションバンドのエネルギー（Ｅｃ）が数ｋＴ（ｋ：ボルツマン定数、Ｔ：絶対温度）レベルとなり、このゲート電圧が閾値電位Ｖｔｈであることが判明した。このように、バッファ層ＢＵを、ｕｎＧａＮ層（関連技術２）からｕｎＡｌＧａＮ層に変更することで、ノーマリーオンからノーマリーオフ化することができる。これは、ＡｌＧａＮバッファ層とＧａＮチャネル層の界面に誘起される負の分極電荷が、伝導帯下端ポテンシャルを持ち上げる効果に因る。

図２２は、図２０に示す半導体装置のゲート電極部におけるゲート絶縁膜以下の下層の部分のキャリア濃度を示すグラフである。ここでは、図２１に示したゲート電圧（Ｖｇ）を、Ｖｔｈ+１．０Ｖとした場合のキャリア濃度について検討した。縦軸（左メモリ）にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、縦軸（右メモリ）にキャリア濃度（Carrier concentration）［１／ｃｍ^３］を、横軸にゲート電極部におけるゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。

図２２に示すように、キャリア（ここでは、電子）は、ＭＩＳの界面、即ち、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部（厚さ１００ｎｍの地点）だけでなく、厚さ１００ｎｍ〜１２５ｎｍ程度の間に分布している。ゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）が１００ｎｍ以降において、コンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］の立ち上がりが緩やかになっている。このため、関連技術３（図１９）の場合より、キャリアが、チャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がっていることがわかる。その結果、チャネルＣ部近傍において、キャリアのラフネス散乱を低減でき、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗を低減することができる。

なお、図２３は、関連技術１〜３および本実施の形態の半導体装置のチャネル・シート電荷濃度（Ｎｓ）のゲート電圧（Ｖｇ）依存性を示すグラフである。縦軸にチャネル・シート電荷濃度（Ｎｓ）［／ｃｍ^２］を、横軸にゲート電圧（Ｖｇ）［Ｖ］を示す。これにより、関連技術１の半導体装置（ｕｎＧａＮ／ＧａＮバッファ）、関連技術３の半導体装置（ｎｍＧａＮ／ＡｌＧａＮバッファ）および本実施の形態の半導体装置（ｎｍＧａＮ／ｎＧａＮ／ＡｌＧａＮバッファ）は、それぞれノーマリーオフ特性を有していることが確認できる。これに対し、関連技術２の半導体装置（ｎｍＧａＮ／ＧａＮバッファ）は、ゲート電圧（Ｖｇ）が０Ｖにおいて、ピンチオフ点以上のチャネル・シート電荷濃度（Ｎｓ）を有し、ノーマリーオン特性になっていることが確認できる。また、チャネル・シート電荷濃度（Ｎｓ）［／ｃｍ^２］は、いずれも同程度であることが分かる。

なお、上記実施の形態１においては、不純物濃度の異なる２層構造のチャネル層ＣＨを例に説明したが、チャネル層において、バッファ層ＢＵ側（基板Ｓ側）の領域が、障壁層ＢＡ側の領域よりも、ｎ型不純物の濃度が順次大きくなるような場合であっても、同様の効果を奏する。このように、チャネル層の各領域（バッファ層ＢＵ側の領域、障壁層ＢＡ側の領域）において、ｎ型の不純物濃度の要件を満たせば、必ずしも層の境界が明確である必要は無い。

（実施の形態２）
実施の形態１においては、チャネル層ＣＨを、ｎ型不純物を含有する主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するチャネル下層ＣＨｂとの２層構造（ｎｍ／ｎ構造）としたが、３層構造としてもよい。即ち、チャネル層ＣＨを、ｎ型不純物を含有する主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するチャネル第１下層ＣＨｂと、その下部に位置し、アンドープのチャネル第２下層ＣＨｃの３層構造（ｎｍ／ｎ／ｕｎ）としてもよい。

この構造は、実施の形態１（図１）のバッファ層ＢＵとチャネル下層ＣＨｂと間に、アンドープのチャネル第２下層ＣＨｃを設けた構造と対応する。

［構造説明］
図２４は、本実施の形態の半導体装置の構成を示す断面図である。図２４に示す半導体装置は、実施の形態１の半導体装置（図１）と同様に、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタやパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

実施の形態１と異なる箇所は、チャネル層ＣＨの構成のみであるため、この点について詳細に説明する。

本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、主チャネル層ＣＨａの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。

本実施の形態の半導体装置において、チャネル層ＣＨは、主チャネル層ＣＨａと、その下部に位置するチャネル第１下層ＣＨｂと、その下部に位置するチャネル第２下層ＣＨｃの積層構造を有している。

ここで、主チャネル層ＣＨａおよびチャネル第１下層ＣＨｂの双方は、ｎ型不純物を含有しており、チャネル第１下層ＣＨｂの不純物濃度は、主チャネル層ＣＨａの不純物濃度より高く設定されている。また、チャネル第１下層ＣＨｂの下部に位置するチャネル第２下層ＣＨｃは、アンドープ（ノンドープともいう）の層である。

図２５は、本実施の形態の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成の一例を示す図表である。即ち、図２５に示すように、バッファ層ＢＵは、膜厚１０００ｎｍ程度のアンドープのＡｌＧａＮ層（ｕｎＡｌＧａＮ層ともいう）である。ＡｌＧａＮ層の組成は、ここでは、Ａｌ_０．０３Ｇａ_０．９７Ｎである。また、チャネル層ＣＨは、ｎ型不純物を含有するＧａＮ層（ｎｍＧａＮ層）である主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するＧａＮ層（ｎＧａＮ層）であるチャネル第１下層ＣＨｂと、その下部に位置し、アンドープのＧａＮ層（ｕｎＧａＮ層）であるチャネル第２下層ＣＨｃとの３層構造（ｎｍ／ｎ／ｕｎ構造）である。チャネル第２下層ＣＨｃは、アンドープのＧａＮ層であるため、主チャネル層ＣＨａおよびチャネル第１下層ＣＨｂより不純物濃度が低い。

主チャネル層（ｎｍＧａＮ層）ＣＨａのｎ型不純物の濃度は、Ｎｄ＝１ｅ１７（１×１０^１７）／ｃｍ^３程度（低濃度）であり、チャネル第１下層（ｎＧａＮ層）ＣＨｂのｎ型不純物の濃度は、Ｎｄ＝１ｅ１８（１×１０^１８）／ｃｍ^３程度（中濃度）である。また、前述したように、アンドープの場合であっても、各半導体層は自然にｎ転しているため、等価的な不純物濃度（Ｎｄ）は、１ｅ１５（１×１０^１５）／ｃｍ^３である。

主チャネル層ＣＨａ、チャネル第１下層ＣＨｂおよびチャネル第２下層ＣＨｃの膜厚は、それぞれ、２０ｎｍ、１０ｎｍ、３０ｎｍ程度である。なお、ゲート絶縁膜ＧＩは、膜厚１００ｎｍ程度のアルミナである。

図２６は、図２５に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。縦軸にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、横軸にゲート電極部におけるゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。ゲート電圧（Ｖｇ、バイアス）を、０Ｖ、１．１Ｖ（閾値電位Ｖｔｈ）およびＶｔｈ+１．０Ｖとした場合のそれぞれについて、コンダクションバンドのエネルギー（Ｅｃ）とゲート電極部におけるゲート絶縁膜の表面以下の厚さの関係について検討した。

図２６により、ゲート電圧が０Ｖのときには、厚さ１００ｎｍの地点のチャネル部のコンダクションバンドのエネルギー（Ｅｃ）が、１eＶを超えており、ノーマリーオフ特性を実現できている。一方、ゲート電位が１．１Ｖ（Ｎｓによる閾値電位Ｖｔｈ）において、厚さ１００ｎｍの地点のコンダクションバンドのエネルギー（Ｅｃ）が数ｋＴ（ｋ：ボルツマン定数、Ｔ：絶対温度）レベルとなり、このゲート電圧が閾値電位Ｖｔｈであることが確認できた。

図２７は、図２５に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分のキャリア濃度を示すグラフである。ここでは、図２６に示したゲート電圧（Ｖｇ）を、Ｖｔｈ+１．０Ｖとした場合のキャリア濃度について検討した。縦軸（左メモリ）にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、縦軸（右メモリ）にキャリア濃度（Carrier concentration）［１／ｃｍ^３］を、横軸にゲート電極部におけるゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。

図２７に示すように、キャリア（ここでは、電子）は、ＭＩＳの界面、即ち、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部（厚さ１００ｎｍの地点）だけでなく、厚さ１００ｎｍ〜１２５ｎｍ程度の間に分布し、関連技術３（図１９）の場合より、キャリアが、チャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がっている。このため、チャネルＣ部近傍において、ラフネス散乱を低減でき、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗を低減することができる。

このように、実施の形態１（図１）のバッファ層ＢＵとチャネル下層ＣＨｂと間に、アンドープのチャネル第２下層ＣＨｃを設けた構造としても、実施の形態１と同様に、キャリアがチャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がり、チャネルＣ部近傍において、ラフネス散乱を低減できる。このため、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗（チャネル抵抗Ｒｃｈ、Ｒａｓ、Ｒａｄ）を低減することができる。

また、チャネル層ＣＨの最下層にアンドープのチャネル第２下層ＣＨｃを設けることで、チャネル第１下層ＣＨｂおよび主チャネル層ＣＨａの結晶性を向上させることができる。また、半導体装置の耐圧を向上させることができる。また、後述する実施の形態４におけるリセスエッジ部にイオン注入領域を形成する場合に、チャネル層ＣＨが厚くなるので、プロセスマージンを増やすことができる。

［製法説明］
本実施の形態の半導体装置は、実施の形態１の場合と同様に形成することができる。実施の形態１の製造工程と異なる工程は、チャネル層ＣＨの形成工程のみであるため、この工程について詳細に説明する。

実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する（図２４、図２参照）。

次いで、バッファ層ＢＵ上に、主チャネル層ＣＨａ、チャネル第１下層ＣＨｂおよびチャネル第２下層ＣＨｃよりなるチャネル層ＣＨを形成する。バッファ層ＢＵ上に、チャネル第２下層ＣＨｃとして、例えば、アンドープの窒化ガリウム層（ｕｎＧａＮ）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。

次いで、チャネル第２下層ＣＨｃ上に、チャネル第１下層ＣＨｂとして、例えば、ｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、窒化ガリウムの材料ガス中にｎ型不純物ガスを混合した雰囲気でｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）をヘテロエピタキシャル成長させる。次いで、チャネル第１下層ＣＨｂ上に、主チャネル層ＣＨａとして、例えば、低濃度のｎ型不純物をドープした窒化ガリウム層（ｎｍＧａＮ）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、窒化ガリウムの材料ガス中にｎ型不純物ガスを混合した雰囲気でｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）をヘテロエピタキシャル成長させる。この際、ｎ型不純物ガスの混合量を低下させることにより、ｎ型不純物のドープ量が異なる窒化ガリウム層（ｎＧａＮ、ｎｍＧａＮ）を形成することができる（図２４参照）。

次いで、実施の形態１と同様に、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。次いで、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成し、この絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通して主チャネル層ＣＨａの途中まで達する溝Ｔを形成する。

次いで、実施の形態１と同様に、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成し、次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。

この後、実施の形態１と同様に、ゲート電極ＧＥ上に、絶縁層ＩＬ１、オーミック層ＯＬ、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、さらに、絶縁層ＩＬ２を形成する（図２４、図４〜図９参照）。

なお、上記実施の形態２においては、不純物濃度の異なる３層構造のチャネル層ＣＨを例に説明したが、チャネル層の各領域（バッファ層ＢＵ側の領域、中央部の領域、障壁層ＢＡ側の領域）において、ｎ型の不純物濃度の要件を満たせば、必ずしも層の境界が明確である必要は無い。

（実施の形態３）
実施の形態２においては、チャネル層ＣＨを、３層構造（ｎｍ／ｎ／ｕｎ構造）としたが、チャネル層ＣＨを、中濃度にｎ型不純物を含有する主チャネル層ＣＨＡと、その下部に位置し、アンドープのチャネル下層ＣＨＢの２層構造（ｎ／ｕｎ構造）としてもよい。この構造は、実施の形態２（図２４）のチャネル層ＣＨを構成する主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するチャネル第１下層ＣＨｂと、その下部のアンドープのチャネル第２下層ＣＨｃのうち、主チャネル層ＣＨａを省略した構成と対応する。

［構造説明］
図２８は、本実施の形態の半導体装置の構成を示す断面図である。図２８に示す半導体装置は、実施の形態１の半導体装置（図１）と同様に、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタやパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

実施の形態２と異なる箇所は、チャネル層ＣＨの構成のみであるため、この点について詳細に説明する。

本実施の形態の半導体装置においては、実施の形態１および２と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、主チャネル層ＣＨＡの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。

本実施の形態の半導体装置のチャネル層ＣＨは、ｎ型不純物を含有する主チャネル層ＣＨＡと、その下部に位置し、アンドープのチャネル下層ＣＨＢの積層構造を有している。

ここで、主チャネル層ＣＨＡは、低濃度（１ｅ１７（１×１０^１７）／ｃｍ^３以上１ｅ１８（１×１０^１８）／ｃｍ^３未満）のｎ型不純物を含有しており、チャネル下層ＣＨＢは、アンドープ（ノンドープともいう）の層である。

図２９は、本実施の形態の半導体装置のバッファ層／チャネル層／ゲート絶縁膜の構成の一例を示す図表である。即ち、図２９に示すように、バッファ層ＢＵは、膜厚１０００ｎｍ程度のアンドープのＡｌＧａＮ層（ｕｎＡｌＧａＮ層ともいう）である。ＡｌＧａＮ層の組成は、ここでは、Ａｌ_０．０２Ｇａ_０．９８Ｎである。また、チャネル層ＣＨは、低濃度にｎ型不純物を含有するＧａＮ層（ｎｍＧａＮ層）である主チャネル層ＣＨＡと、その下部に位置し、アンドープのＧａＮ層（ｕｎＧａＮ層）であるチャネル下層ＣＨＢとの２層の半導体の積層構造（ｎｍ／ｕｎ構造）である。チャネル下層ＣＨＢは、アンドープのＧａＮ層であるため、主チャネル層ＣＨＡより不純物濃度は低い。主チャネル層ＣＨＡおよびチャネル下層ＣＨＢの膜厚は、それぞれ、３０ｎｍ、３０ｎｍ程度である。なお、ゲート絶縁膜ＧＩは、膜厚１００ｎｍ程度のアルミナである。

前述したように、主チャネル層（ｎＧａＮ層）ＣＨＡのｎ型不純物の濃度は、例えば、Ｎｄ＝１ｅ１７（１×１０^１７）／ｃｍ^３程度（低濃度）である。また、アンドープの場合であっても、各半導体層は自然にｎ転しているため、等価的な不純物濃度（Ｎｄ）は、１ｅ１５（１×１０^１５）／ｃｍ^３である。

図３０は、図２９に示す半導体装置のゲート電極部におけるゲート絶縁膜の表面以下の部分の伝導帯ポテンシャルのバイアス依存性を示すグラフである。縦軸にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、横軸にゲート電極部におけるゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。ゲート電圧（Ｖｇ、バイアス）を、０Ｖ、２Ｖ（閾値電位Ｖｔｈ）およびＶｔｈ+１．０Ｖとした場合のそれぞれについて、コンダクションバンドのエネルギー（Ｅｃ）とゲート電極部におけるゲート絶縁膜の表面以下の厚さの関係について検討した。

図３０により、ゲート電圧が０Ｖのときには、厚さ１００ｎｍの地点のチャネル部のコンダクションバンドのエネルギー（Ｅｃ）が、１eＶを超えており、ノーマリーオフ特性を実現できている。一方、ゲート電位が２Ｖ（Ｎｓに基づく閾値電位Ｖｔｈ）において、厚さ１００ｎｍの地点のコンダクションバンドのエネルギー（Ｅｃ）が数ｋＴ（ｋ：ボルツマン定数、Ｔ：絶対温度）レベルとなり、このゲート電圧が閾値電位Ｖｔｈであることが確認できた。

図３１は、図２９に示す半導体装置のゲート電極部におけるゲート絶縁膜より下層の部分のキャリア濃度を示すグラフである。ここでは、図３０に示したゲート電圧（Ｖｇ）を、Ｖｔｈ+１．０Ｖとした場合のキャリア濃度について検討した。縦軸（左メモリ）にコンダクションバンドのエネルギー（Ｅｃ）［ｅＶ］を、縦軸（右メモリ）にキャリア濃度（Carrier concentration）［１／ｃｍ^３］を、横軸にゲート電極部におけるゲート絶縁膜の表面以下の厚さ（Ｔｈｉｃｋｎｅｓｓ、深さともいう）［ｎｍ］を示す。厚さ１００ｎｍの地点は、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部に対応する。

図３１に示すように、キャリア（ここでは、電子）は、ＭＩＳの界面、即ち、ゲート絶縁膜ＧＩとチャネル層ＣＨとの境界部（厚さ１００ｎｍの地点）だけでなく、厚さ１００ｎｍ〜１２０ｎｍ程度の間に分布し、関連技術３（図１９）の場合と同程度にキャリアが、チャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がっている。このため、チャネルＣ部近傍において、ラフネス散乱を低減でき、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗を低減することができる。

また、チャネル層ＣＨの最下層にアンドープのチャネル下層ＣＨＢを設けることで、主チャネル層ＣＨＡの結晶性を向上させることができる。また、耐圧を向上させることができる。また、後述する実施の形態４におけるリセスエッジ部にイオン注入領域を形成する場合に、プロセスマージンを増やすことができる。

［製法説明］
本実施の形態の半導体装置は、実施の形態１の場合と同様に形成することができる。実施の形態１の製造工程と異なる工程は、チャネル層ＣＨの形成工程のみであるため、この工程について詳細に説明する。図３２〜図３７は、本実施の形態の半導体装置の製造工程を示す断面図である。

図３２に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。これらの層は、実施の形態１の場合と同様に形成することができる。

次いで、図３３に示すように、バッファ層ＢＵ上に、主チャネル層ＣＨＡおよびチャネル下層ＣＨＢよりなるチャネル層ＣＨを形成する。バッファ層ＢＵ上に、チャネル下層ＣＨＢとして、例えば、アンドープの窒化ガリウム層（ｕｎＧａＮ）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。

次いで、チャネル下層ＣＨＢ上に、主チャネル層ＣＨＡとして、例えば、ｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、窒化ガリウムの材料ガス中にｎ型不純物ガスを混合した雰囲気でｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ）をヘテロエピタキシャル成長させる。次いで、実施の形態１と同様に、チャネル層ＣＨ上に、障壁層ＢＡとして、例えばＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。

次いで、図３４に示すように、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成し、この絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通して主チャネル層ＣＨａの途中まで達する溝Ｔを形成する。絶縁膜ＩＦおよび溝Ｔは、実施の形態１と同様に形成することができる。

次いで、図３５に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成し、次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１と同様に形成することができる。

この後、図３６に示すように、ゲート電極ＧＥ上に、絶縁層ＩＬ１、オーミック層ＯＬ、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、さらに、図３７に示すように、絶縁層ＩＬ２を形成する。絶縁層ＩＬ１、ＩＬ２、オーミック層ＯＬ、ソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様に形成することができる。

なお、上記実施の形態３においては、不純物濃度の異なる２層構造のチャネル層ＣＨを例に説明したが、チャネル層の各領域（バッファ層ＢＵ側の領域、障壁層ＢＡ側の領域）において、ｎ型の不純物濃度の要件を満たせば、必ずしも層の境界が明確である必要は無い。

（実施の形態４）
本実施の形態においては、溝Ｔの側面部に、高濃度不純物領域を設ける構造について説明する。

実施の形態３までは、チャネル層ＣＨにｎ型不純物をドープすることで、オン抵抗の低減が可能であることを示した。ただし、チャネル層ＣＨのｎ型不純物濃度を高くしすぎるなどしてチャネル・キャリヤのシート電荷濃度Ｎｓを増大しすぎると、デバイスのオフ耐圧が低下するため、オン抵抗低減には限界があった。

さらなるオン抵抗低減のため発明者らが検討した結果、チャネル層ＣＨへのｎ型不純物のドープの他に、ゲートの側面（溝Ｔの側面部）のＭＩＳチャネルの部分での抵抗が高く、この部分の抵抗を下げることが、オン抵抗低減に有効であることを見出した。

本実施の形態では、ゲートの側面に高濃度不純物領域を設けることにより、ＭＩＳチャネルと２次元電子ガスとの間にキャリア濃度の高い領域を形成する。これにより、耐圧を確保しつつ、オン抵抗をさらに低減することが可能となる。

［構造説明］
図３８は、本実施の形態の半導体装置の構成を示す断面図である。図３８に示す半導体装置は、実施の形態１の半導体装置（図１）と同様に、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタやパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

実施の形態１と異なる箇所は、ｎ型の高濃度不純物領域ＮＰの構成のみであるため、この点について詳細に説明する。

本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。

チャネル層ＣＨは、ｎ型不純物を含有する主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するチャネル下層ＣＨｂの積層構造を有している。

ここで、主チャネル層ＣＨａは、低濃度（１ｅ１７（１×１０^１７）／ｃｍ^３以上１ｅ１８（１×１０^１８）／ｃｍ^３未満）のｎ型不純物を含有しており、チャネル下層ＣＨｂは、中濃度（１ｅ１８（１×１０^１８）／ｃｍ^３以上１ｅ１９（１×１０^１９）／ｃｍ^３未満）のｎ型不純物を含有している。

このように、チャネル層ＣＨを、ｎｍ／ｎ構造とすることで、実施の形態１の場合と同様に、キャリアがチャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がり、チャネルＣ部近傍において、ラフネス散乱を低減できる。このため、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗を低減することができる。

ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、主チャネル層ＣＨＡの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。

ここで、本実施の形態の半導体装置は、溝Ｔのドレイン電極ＤＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰが形成されている。このｎ^＋型の高濃度不純物領域ＮＰは、チャネル層ＣＨ（主チャネル層ＣＨａ、チャネル下層ＣＨｂ）にシリコン（Ｓｉ）イオンなどの不純物が注入された領域である。高濃度(ｎ^＋)とは、前述したとおり、一般的には、１ｅ１９（１×１０^１９）／ｃｍ^３以上の濃度をいうが、ここでは、チャネル層ＣＨを構成する半導体（ここでは、ＧａＮ層）の特性が縮退する濃度で定義され、４ｅ１８（４×１０^１８）／ｃｍ^３以上の濃度である。

このように、溝Ｔのドレイン電極ＤＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰを設けることで、溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄ（図１参照）を低減することができる。

また、本実施の形態の半導体装置において、ゲート長Ｌｇは、溝Ｔのソース電極ＳＥ側の端部からｎ型の高濃度不純物領域ＮＰまでの距離となる（図３８参照）。

ところで、高濃度不純物領域ＮＰとゲート電極ＧＥには望ましい位置関係が存在する。これについて説明する。

高濃度不純物領域ＮＰのソース電極側の端部ＮＰＳは、上から見た場合に、溝Ｔの内部に位置するゲート電極ＧＥのドレイン電極ＤＥ側の側面部の位置ＧＥＤよりもソース電極ＳＥ側にあることが望ましい。ゲート長Ｌｇにより規定されるＭＩＳチャネルは、ゲート電極底面の平らな部分に対応するように形成される。言い換えれば、上記位置ＧＥＤよりソース電極ＳＥ側に形成される。これによってＭＩＳチャネルとゲート電極底部は平行平板構造を形成し、ゲート変調がより理想的になる。

さらに、高濃度不純物領域ＮＰのドレイン電極ＤＥ側の端部ＮＰＤは、上から見た場合に、ゲート電極ＧＥのドレイン電極ＤＥ側の端部ＧＥＦよりもソース電極ＳＥ側に位置することが望ましい。つまり、高濃度不純物領域ＮＰのドレイン電極ＤＥ側の端部ＮＰＤは、平面視において、ゲート電極ＧＥのドレイン電極ＤＥ側ＧＥＦよりも内側に形成される。このようにすることで、ゲート電極ＧＥのドレイン側に張り出した部分ＦＰにより、高濃度不純物領域ＮＰのドレイン電極ＤＥ側の端部ＮＰＤが覆われる構造になる。このため、ゲートのドレイン側において、高濃度不純物領域ＮＰと、それ以外の領域との界面（ＮＰＤ）での電界集中を防ぐことができる。この結果、デバイスのオフ耐圧を向上させることができる。

ここで、ゲート電極の張り出し部ＦＰは、フィールドプレート電極と呼ばれる。このフィールドプレート電極は、図３８に示すように、ゲート電極ＧＥの一部の領域で、ドレイン側の溝（リセス）Ｔを形成していない半導体領域の上層部に延在している電極部分を指す。

［製法説明］
本実施の形態の半導体装置は、実施の形態１の場合と同様に形成することができる。実施の形態１の製造工程と異なる工程は、ｎ型の高濃度不純物領域ＮＰの形成工程のみであるため、この工程について詳細に説明する。図３９〜図４４は、本実施の形態の半導体装置の製造工程を示す断面図である。

図３９に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。次いで、バッファ層ＢＵ上に、主チャネル層ＣＨａおよびチャネル下層ＣＨｂよりなるチャネル層ＣＨ、障壁層ＢＡを順次形成する。これらの層は、実施の形態１の場合と同様に形成することができる。

次いで、障壁層ＢＡ上に、絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜を、熱ＣＶＤ法などを用いて、障壁層ＢＡ上に堆積する。

次いで、フォトリソグラフィ技術を使用することにより、絶縁膜ＩＦ上に開口部を有するフォトレジスト膜ＰＲ１を形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、障壁層ＢＡおよびチャネル層ＣＨにＳｉイオンを、加速エネルギー１００ｋｅＶ程度、１ｅ１６／ｃｍ^２のドーズ量で、注入することにより、ｎ^＋型の高濃度不純物領域ＮＰを形成する。できればｎ型の高濃度不純物領域ＮＰの底部がチャネル下層ＣＨｂ中に位置するように、イオンの注入条件を調整することが望ましい。この後、注入イオンの活性化のため、例えば、１２００℃で５分程度の熱処理を行う。次いで、フォトレジスト膜ＰＲ１をアッシング処理などにより除去する。

次いで、図示は省略するが、素子分離領域を形成してもよい。例えば、ソース電極ＳＥおよびドレイン電極ＤＥの形成予定領域の外側の障壁層ＢＡおよび主チャネル層ＣＨａに、障壁層ＢＡを貫通し、主チャネル層ＣＨａを途中まで掘り込んだ溝を形成し、この溝の内部に絶縁膜を埋め込むことにより素子分離領域を形成する。

次いで、図４０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦに溝Ｔの形成用の開口部を形成する。この際、絶縁膜ＩＦの開口部の端部が、ｎ型の高濃度不純物領域ＮＰ上に位置するように、開口部を形成する。

次いで、図４１に示すように、絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通して主チャネル層ＣＨａの途中まで達する溝Ｔを形成する。この際、溝Ｔの一方（後述するドレイン電極ＤＥ側）の側面からは、ｎ型の高濃度不純物領域ＮＰが露出する。

次いで、図４２に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成し、次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１と同様に形成することができる。

この後、図４３に示すように、ゲート電極ＧＥ上に、絶縁層ＩＬ１、オーミック層ＯＬ、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、さらに、ソース電極ＳＥおよびドレイン電極ＤＥ上に絶縁層（図示せず）を形成する。絶縁層ＩＬ１、オーミック層ＯＬ、ソース電極ＳＥおよびドレイン電極ＤＥ等は、実施の形態１と同様に形成することができる。

＜応用例１＞
図４４は、本実施の形態の半導体装置の応用例１の構成を示す断面図である。図３８に示す形態においては、ｎ型の高濃度不純物領域ＮＰを溝Ｔのドレイン電極ＤＥ側の側面部のみに形成したが、ｎ型の高濃度不純物領域ＮＰを溝Ｔのソース電極ＳＥ側の側面部および溝Ｔのドレイン電極ＤＥ側の側面部に形成してもよい。こうすることによって、ソース電極側のリセスエッジ部のオン抵抗も低減することができる。

図３８に示す形態と異なる箇所は、ｎ型の高濃度不純物領域ＮＰの構成のみであるため、この点について詳細に説明する。

図４４に示す本実施の形態の応用例１の半導体装置は、溝Ｔのソース電極ＳＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰ１と、溝Ｔのドレイン電極ＤＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰとを有する。このｎ型の高濃度不純物領域ＮＰ１、ＮＰは、チャネル層ＣＨ（主チャネル層ＣＨａ、チャネル下層ＣＨｂ）にシリコン（Ｓｉ）イオンなどの不純物が注入された領域である。不純物濃度はｎ^＋と称される高濃度で、最高値が４ｅ１８（４×１０^１８）／ｃｍ^３以上の濃度である。

このように、溝Ｔのソース電極ＳＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰ１と、溝Ｔのドレイン電極ＤＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰを設ける。これにより、溝Ｔのソース電極ＳＥ側の側面に沿って生じるチャネル抵抗Ｒａｓおよび溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄ（図１参照）を低減することができる。

また、本実施の形態の半導体装置において、ゲート長Ｌｇは、ｎ型の高濃度不純物領域ＮＰ１とＮＰとの間の距離となる（図４４参照）。

高濃度不純物領域ＮＰ１も、図３８に示す形態と同じ趣旨で、高濃度不純物領域ＮＰ１のドレイン電極ＤＥ端の位置を、上から見たときに、ゲート電極ＧＥのソース電極ＳＥ側の側面部よりもドレイン電極ＤＥ側にするのが好ましい。このようにすることで、ＭＩＳチャネルが形成される、図４４におけるゲート長Ｌｇの部分において、ＭＩＳチャネルとゲート電極の底面との距離が一定になり、平行平板型になるため、ゲート変調がより理想的になる。

また、本実施の形態の半導体装置においては、チャネル層ＣＨを、ｎｍ／ｎ構造とすることで、実施の形態１の場合と同様に、キャリアがチャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がり、チャネルＣ部近傍において、ラフネス散乱を低減できる。このため、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗を低減することができる。

応用例１の半導体装置（図４４）は、図３８に示す半導体装置と同様の工程で形成することができる（図３９〜図４３）。

例えば、Ｓｉイオンを注入する際のマスクとなるフォトレジスト膜ＰＲ１に開口部を２箇所設け、Ｓｉイオンを注入し、ソース電極ＳＥ側およびドレイン電極ＤＥ側のｎ型の高濃度不純物領域ＮＰを形成すればよい。

＜応用例２＞
図４５は、本実施の形態の半導体装置の応用例２の構成を示す断面図である。応用例２においては、ｎ型の高濃度不純物領域ＮＰ１、ＮＰを溝Ｔのソース電極ＳＥ側の側面部および溝Ｔのドレイン電極ＤＥ側の側面部に形成し、さらに、溝Ｔのソース電極ＳＥ側のｎ型の高濃度不純物領域ＮＰ１をソース電極ＳＥの下部まで延在させている。こうすることによって、ソース電極側のリセスエッジ部のオン抵抗も低減することができるだけでなく、ソース電極のオーミック・アクセス抵抗も同時プロセスによって低減することができる。

図３８および図４４に示す形態と異なる箇所は、ソース電極ＳＥ側のｎ型の高濃度不純物領域ＮＰ１の構成のみであるため、この点について詳細に説明する。

図４５に示す本実施の形態の応用例２の半導体装置は、溝Ｔのソース電極ＳＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰ１と、溝Ｔのドレイン電極ＤＥ側の側面部と接するｎ型の高濃度不純物領域ＮＰが形成されている。このｎ型の高濃度不純物領域ＮＰ１、ＮＰは、チャネル層ＣＨ（主チャネル層ＣＨａ、チャネル下層ＣＨｂ）にシリコン（Ｓｉ）イオンなどの不純物が注入された領域である。不純物濃度はｎ^＋と称される高濃度で、最高値が４ｅ１８（４×１０^１８）／ｃｍ^３以上の濃度である。

ここで、溝Ｔのソース電極ＳＥ側のｎ型の高濃度不純物領域ＮＰ１は、溝Ｔのソース電極ＳＥ側の側面部からソース電極ＳＥの下部まで延在している。このように、シリコン（Ｓｉ）イオンなどの不純物をソース電極ＳＥの下部（ソース・ゲート間のシート抵抗Ｒ２ｓ部、オーミックコンタクト部ともいう）に注入する構成としてもよい。

これにより、溝Ｔのソース電極ＳＥ側の側面に沿って生じるチャネル抵抗Ｒａｓ、溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄ、ソース・ゲート間のシート抵抗Ｒ２ｓおよびソース抵抗Ｒｃｓ（図１参照）を低減することができる。

また、本実施の形態の半導体装置において、ゲート長Ｌｇは、ｎ型の高濃度不純物領域ＮＰ１とＮＰとの間の距離となる（図４５参照）。

また、本実施の形態の半導体装置においては、チャネル層ＣＨを、ｎｍ／ｎ構造とすることで、実施の形態１の場合と同様に、キャリアがチャネル層ＣＨの裏面側（バック側、バッファ層ＢＵ側ともいう）に広がり、チャネルＣ部近傍において、ラフネス散乱を低減できる。このため、チャネルＣ部近傍でのキャリア移動度（ここでは、電子移動度）を向上させ、オン抵抗を低減することができる。

応用例２の半導体装置（図４５）は、図３８に示す半導体装置と同様の工程で形成することができる（図３９〜図４３）。

例えば、Ｓｉイオンを注入する際のマスクとなるフォトレジスト膜ＰＲ１に開口部を２箇所設け、Ｓｉイオンを注入し、ソース電極ＳＥ側およびドレイン電極ＤＥ側のｎ型の高濃度不純物領域ＮＰ１、ＮＰを形成すればよい。この際、ソース電極ＳＥ側の開口部の幅を大きくし、ソース電極ＳＥの形成予定領域までＳｉイオンを注入する。

＜応用例３＞
図３８、図４４および図４５に示す半導体装置においては、チャネル層ＣＨとして、実施の形態１で説明したｎｍ／ｎ構造を適用しているが、実施の形態２および実施の形態３で説明した他のチャネル層を適用してもよい。

図３８、図４４および図４５に示す半導体装置のチャネル層ＣＨとして、実施の形態２で説明した３層構造（ｎｍ／ｎ／ｕｎ）を適用してもよい。

この場合、チャネル層ＣＨ部が、ｎ型不純物を含有する主チャネル層ＣＨａと、その下部に位置し、主チャネル層ＣＨａの不純物濃度より高濃度にｎ型不純物を含有するチャネル第１下層ＣＨｂと、その下部に位置し、アンドープのチャネル第２下層ＣＨｃの３層構造（ｎｍ／ｎ／ｕｎ）となる（図２４参照）。

そして、絶縁膜ＩＦおよび障壁層ＢＡを貫通して主チャネル層ＣＨａの途中まで達する溝Ｔに対し、ソース電極ＳＥ側の側面部またはドレイン電極ＤＥ側の側面部に、ｎ型の高濃度不純物領域ＮＰ１、ＮＰを設けることとなる。

図３８、図４４および図４５に示す半導体装置のチャネル層ＣＨとして、実施の形態３で説明した２層構造（ｎ／ｕｎ）を適用してもよい。

この場合、チャネル層ＣＨ部が、低濃度のｎ型不純物を含有する主チャネル層ＣＨＡと、その下部に位置し、アンドープのチャネル下層ＣＨＢの２層構造（ｎｍ／ｕｎ）となる（図２８参照）。

そして、絶縁膜ＩＦおよび障壁層ＢＡを貫通して主チャネル層ＣＨＡの途中まで達する溝Ｔに対し、ソース電極ＳＥ側の側面部またはドレイン電極ＤＥ側の側面部に、ｎ型の高濃度不純物領域ＮＰ１、ＮＰを設けることとなる。

応用例３の構成においては、アンドープのチャネル第２下層ＣＨｃやアンドープのチャネル下層ＣＨＢが存在するため、注入イオン（ここでは、Ｓｉイオン）のバッファ層ＢＵへの影響を低減できる。

（実施の形態５）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図４６は、本実施の形態の半導体装置の構成を示す断面図である。

［構造説明］
図４６に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

本実施の形態の半導体装置は、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成された積層体（窒化物半導体層）を有する。

また、本実施の形態の半導体装置のゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達するように掘り込まれた溝Ｔの内部に、ゲート絶縁膜ＧＩを介して形成されている。

さらに、本実施の形態の半導体装置のソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。

以下に、詳細に説明する。図４６に示すように、本実施の形態の半導体装置は、基板Ｓ上に、核生成層ＮＵＣが形成され、核生成層ＮＵＣ上に、歪緩和層ＳＴＲが形成されている。核生成層ＮＵＣは、歪緩和層ＳＴＲなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。

この歪緩和層ＳＴＲ上には、バッファ層ＢＵが形成され、バッファ層ＢＵ上に、窒化物半導体からなるチャネル層（電子走行層ともいう）ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。即ち、歪緩和層ＳＴＲの主面（上面）上に、バッファ層ＢＵとチャネル層ＣＨと障壁層ＢＡとが、下から順に形成（積層）されている。障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥがそれぞれオーミック層ＯＬを介して形成されている。バッファ層ＢＵは、チャネル層ＣＨと歪緩和層ＳＴＲとの間に位置する中間層である。

ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセス、凹部ともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。

ここで、本実施の形態においては、溝Ｔの底面の端部である角部を覆うように導電膜（導電領域ともいう）ＣＦが設けられている。よって、導電膜ＣＦの表面を含む溝Ｔの内壁（側面、底面）に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが配置されることとなる。

ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。このソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ障壁層ＢＡと接続するように形成されている。この接続は、前述したように、オーミック層ＯＬを介して接続されるため、オーミック接続となる。

ゲート電極ＧＥ上には、絶縁層ＩＬ１が形成されている。また、上記ソース電極ＳＥおよびドレイン電極ＤＥは、絶縁層ＩＬ１中に形成されたコンタクトホールＣ１内およびその上部に形成されている。この絶縁層ＩＬ１、ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁層ＩＬ２が形成されている。

本実施の形態においては、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート電極ＧＥとチャネル層ＣＨとの界面近傍には、チャネルＣが形成される。なお、動作時には、ゲート電極ＧＥに正の電位（閾値電位）が印加され、ソース電位は、例えば、０Ｖ、ドレイン電位は、例えば、電源電位に設定される。

上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。

チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。

ここで、本実施の形態においては、溝Ｔの底面の端部である角部を覆うように導電膜ＣＦを設けたので、ゲート電極ＧＥに正の電位（閾値電位）が印加された状態におけるソース電極ＳＥとドレイン電極ＤＥとの間の抵抗（オン抵抗、Ｒｏｎともいう）を低減することができる。

図４７は、本実施の形態の半導体装置の溝部の構成を模式的に示す断面図である。図４７に示すように、導電膜ＣＦは、溝Ｔの底面の端部である角部に設けられる。ここでは、導電膜ＣＦの断面形状は、Ｌ字状（または逆Ｌ字状）である。この導電膜ＣＦは、溝Ｔの側面に沿って延在する垂直部（縦部、第１部ともいう）と、溝Ｔの底面に沿って延在する水平部（横部、第２部ともいう）とを有する。ここでは、導電膜ＣＦの垂直部は、溝Ｔの側面に沿って２次元電子ガス２ＤＥＧ（チャネル層ＣＨと障壁層ＢＡとの界面）まで延在している。

このように、導電膜ＣＦを設けることにより、チャネルＣ→導電膜ＣＦ→２次元電子ガス２ＤＥＧ→ドレイン電極ＤＥに至る電流パスが形成され、チャネルＣとドレイン電極ＤＥとの間のオン抵抗を低減することができる。また、導電膜ＣＦを設けることにより、チャネルＣ→導電膜ＣＦ→２次元電子ガス２ＤＥＧ→ソース電極ＳＥに至る電流パスが形成され、チャネルＣとドレイン電極ＤＥとの間のオン抵抗を低減することができる。

図４８は、比較例の半導体装置の溝部の構成を模式的に示す断面図である。この図４８に示す比較例の半導体装置においては、導電膜ＣＦが設けられておらず、溝Ｔの内部にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。このような場合は、溝Ｔの底面の端部である角部に直接ゲート絶縁膜ＧＩが配置され、その膜厚が大きくなる。例えば、溝Ｔの側面および底面において同程度の膜厚Ｔｈのゲート絶縁膜ＧＩが形成された場合、角部のゲート絶縁膜ＧＩの膜厚は、√２Ｔｈ（＞Ｔｈ）となる（図中の矢印部参照）。

このため、この角部においては、チャネルＣが形成され難くなる。その結果、チャネルＣの抵抗が大きくなり、オン抵抗も大きくなる。このような、オン抵抗の上昇を抑制するため、上記角部のゲート絶縁膜ＧＩを薄膜化する対策が考え得るが、部分的にゲート絶縁膜ＧＩを薄膜化するプロセスは複雑となり、このような対策によるオン抵抗の抑制は困難である。

これに対し、本実施の形態においては、溝Ｔの底面の端部である角部に導電膜ＣＦを設けたので、チャネルＣから導電膜ＣＦを介して２次元電子ガス２ＤＥＧに繋がる電流パスを形成することができ、オン抵抗を低減することができる。即ち、溝Ｔの底面の端部である角部のゲート絶縁膜ＧＩの膜厚に左右されることなく、オン抵抗を低減することができる。

次いで、本実施の形態の半導体装置のシミュレーション結果について説明する。図４９は、本実施の形態のシミュレーションに用いた半導体装置の構成を模式的に示す断面図である。図５０は、本実施の形態の半導体装置と比較例の半導体装置のゲート電圧とドレイン電流との関係を示すグラフである。グラフ（ａ）は、本実施の形態の半導体装置、グラフ（ｂ）は、比較例の半導体装置の特性を示す。

図４９に示すように、シミュレーションに用いた半導体装置においては、溝Ｔの底面の端部である角部に導電膜ＣＦが設けられ、導電膜ＣＦの表面を含む溝Ｔの内壁（側面、底面）に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが配置されている。縦軸はＹ方向（図中縦方向）の長さ［μｍ］を、横軸は、Ｘ方向（図中横方向）の長さ［μｍ］を示す。導電膜ＣＦとしては、リン濃度１Ｅ２２／ｃｍ^３（１×１０^２２／ｃｍ^３）のシリコン（Ｓｉ）を用い、ゲート電極ＧＥとしては、窒化チタンを用いた。また、ソース電極ＳＥ側の２次元電子ガス２ＤＥＧは、基準電位（０Ｖ）に固定されている。オン抵抗（Ｒｏｎ）は、トランジスタが三極管動作するように、低ドレイン電圧（例えば、０．１Ｖ）とし、トランジスタがオン状態の場合のドレイン電流を測定し、測定したドレイン電流をドレイン電圧で割った値から算出できる。なお、ＩＬａは、絶縁膜である。

図５０に示すグラフの縦軸は、ドレイン電流（Ｉｄ）［Ａ］であり、横軸は、ゲート電圧（Ｖｇ）［Ｖ］である。図５０に示すように、グラフ（ａ）、即ち、溝Ｔの底面の端部である角部に導電膜ＣＦを設けた本実施の形態の半導体装置においては、ゲート電圧（Ｖｇ）が、３．５Ｖ以上で急速にドレイン電流（Ｉｄ）が上昇している。これに対し、グラフ（ｂ）、即ち、導電膜ＣＦを設けていない比較例の半導体装置においては、ゲート電圧（Ｖｇ）が、３．５Ｖ以上となっても、ドレイン電流（Ｉｄ）が上昇していない。このシミュレーション結果からも、本実施の形態の半導体装置においては、ドレイン電流（Ｉｄ）が大幅に大きくなり、オン抵抗（Ｒｏｎ）を低減できることが確認できた。

［製法説明］
次いで、図５１〜図６０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５１〜図６０は、本実施の形態の半導体装置の製造工程を示す断面図である。

図５１に示すように、基板Ｓの上方に、チャネル層ＣＨおよび障壁層ＢＡを形成する。なお、図４６を参照しながら説明したように、基板Ｓ上には、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成される。

基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長法などを用いて、それぞれ２〜３ｎｍ程度の膜厚で、それぞれ１００層（合計２００層）程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。

次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵを形成する。歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。

次いで、図５１に示すように、バッファ層ＢＵ上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ上に、窒化ガリウム（ＧａＮ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。

次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えばＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。

このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。

次いで、図５２に示すように、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜を熱ＣＶＤ（Chemical Vapor Deposition、化学気相成長）法などを用いて、障壁層ＢＡ上に堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦに開口部を形成する。

次いで、絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。このエッチングの後、エッチングダメージの回復のために、熱処理（アニール）を行ってもよい。

次いで、図５３に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、導電膜ＣＦを形成する。例えば、導電膜ＣＦとして、多結晶シリコン膜をＣＶＤ法などを用いて形成する。導電膜ＣＦとして、不純物（例えば、ｎ型不純物）をドープした多結晶シリコン膜を用いてもよい。また、導電膜ＣＦとして、多結晶シリコン膜の他、チタンやアルミニウム、金などの金属膜やこれらの金属を含む合金膜などを用いてもよい。これらの膜は、例えば、スパッタリング法などを用いて形成することができる。

次いで、図５４に示すように、導電膜ＣＦ上に、マスク膜Ｍとして、例えば、酸化シリコン膜などの絶縁膜をＣＶＤ法などを用いて形成する。絶縁膜としては、酸化シリコン膜の他、窒化シリコン膜などを用いてもよい。次いで、図５５に示すように、このマスク膜Ｍをエッチバックすることによって、溝Ｔの側壁部にサイドウォール膜（側壁膜、側壁絶縁膜）ＳＷＭを形成する。このエッチバック工程では、例えば、マスク膜Ｍをその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、溝Ｔの側壁部に、マスク膜Ｍを、サイドウォール状（側壁膜状）に残存させ、サイドウォール膜ＳＷＭを形成することができる。このサイドウォール膜ＳＷＭの高さは、チャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くなることが好ましい。よって、そのような高さとなるように、マスク膜Ｍの膜厚やエッチバック条件を設定することが好ましい。また、サイドウォール膜ＳＷＭの厚さ（ゲート長方向の最大膜厚）は、後述するゲート電極ＧＥの側壁より内側に位置することが好ましい。よって、そのような厚さとなるように、マスク膜Ｍの膜厚やエッチバック条件を設定することが好ましい。このエッチバック工程により、絶縁膜ＩＦ上の導電膜ＣＦおよび溝Ｔの底面の導電膜ＣＦが露出する。

次いで、図５６に示すように、サイドウォール膜ＳＷＭをマスクとして、導電膜ＣＦをエッチングにより除去する。これにより、溝Ｔの底面の端部である角部にのみ、導電膜ＣＦを残存させることができる。この導電膜ＣＦの断面形状は、例えば、Ｌ字状（または逆Ｌ字状）である。この導電膜ＣＦのうち、溝Ｔの側面に沿って延在する部分を垂直部（縦部、第１部ともいう）と、溝Ｔの底面に沿って延在する部分を水平部（横部、第２部ともいう）とする。本実施の形態においては、導電膜ＣＦの断面形状は、Ｌ字状（または逆Ｌ字状）、即ち、水平部の長さが、垂直部の膜厚より大きくなっている。この垂直部の膜厚は、溝Ｔの側面に沿って延在する導電膜ＣＦのゲート長方向の厚さをいう。

この導電膜ＣＦの垂直部の高さは、チャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くなることが好ましい。また、この導電膜ＣＦの水平部の長さは、後述するゲート電極ＧＥの側壁より内側に位置することが好ましい（後述の図６１およびその説明部参照）。

次いで、図５７に示すように、サイドウォール膜ＳＷＭをエッチングにより除去する。次いで、図５８に示すように、導電膜ＣＦが形成された溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして、アルミナ（酸化アルミニウム膜、Ａｌ_２Ｏ_３）をＣＶＤ法などを用いて、溝Ｔ内を含む絶縁膜ＩＦ上に堆積する。ＣＶＤ法などの堆積法を用いた場合、膜材料は等方的に堆積する。この際、溝Ｔの底面の端部である角部に、導電膜ＣＦが形成されているため、この角部においてゲート絶縁膜ＧＩが厚膜化することを防止できる。このように、ゲート絶縁膜ＧＩの膜厚差を緩和することができる。

ゲート絶縁膜ＧＩとして、アルミナの他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ_２膜）を用いてもよい。また、高誘電率膜として、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。

次いで、図５９に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を、スパッタリング法などを用いて、溝Ｔの内部を埋め込む程度の膜厚で堆積する。次いで、図６０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ａｕ／Ｎｉ膜をパターニングすることによりゲート電極ＧＥを形成する。なお、このＡｕ／Ｎｉ膜のエッチングの際、下層のゲート絶縁膜ＧＩをエッチングしてもよい。また、ゲート電極ＧＥの形成材料としては、Ａｕ／Ｎｉ膜の他、窒化チタン膜などを用いてもよい。また、Ａｕ／Ｎｉ膜以外の金属膜を用いてもよく、また、不純物を含有した多結晶シリコン膜などを用いてもよい。

次いで、図６１に示すように、ゲート電極ＧＥ上に、絶縁層（図示せず）として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成し、この絶縁膜中に、オーミック層（図示せず）を介してソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、図４６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ゲート電極ＧＥの両側の障壁層ＢＡ上の絶縁層ＩＬ１をエッチングにより除去し、コンタクトホールＣ１を形成する。このコンタクトホールＣ１の内部を含む絶縁層ＩＬ１上に、オーミック層ＯＬを介してソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／Ｔｉ膜ともいう）を、蒸着法などを用いて、コンタクトホールＣ１内を含む絶縁層ＩＬ１上に堆積する。さらに、例えば、チタン（Ｔｉ）膜と、その上部の窒化チタン（ＴｉＮ）膜からなる積層膜（ＴｉＮ／Ｔｉ膜ともいう）を、スパッタリング法などを用いて、Ａｌ／Ｔｉ膜上に堆積する。これにより、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層膜（ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜ともいう）を形成し、例えば、５５０℃で３０分程度の熱処理を行う。この熱処理により、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜とＧａＮ系半導体界面の接触がオーミック接触となる。次いで、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜（オーミック層ＯＬ）上に、アルミニウム合金膜を、スパッタリング法などを用いて堆積する。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜およびアルミニウム合金膜をパターニングすることにより、コンタクトホールＣ１内に、オーミック層ＯＬを介してソース電極ＳＥおよびドレイン電極ＤＥが形成される（図４６参照）。

この後、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層（カバー膜、表面保護膜ともいう）ＩＬ２を形成する。絶縁層ＩＬ２として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図４６参照）。

以上の工程により、本実施の形態の半導体装置を形成することができる。

なお、上記製造工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

（実施の形態６）
本実施の形態においては、導電膜ＣＦの形状について詳細に説明する。図６１は、実施の形態５の半導体装置の断面図およびその導電膜部近傍の部分拡大図である。図６２は、本実施の形態の第１例の半導体装置の製造工程および導電膜部近傍の構成を示す断面図である。図６３は、本実施の形態の第２例の半導体装置の製造工程および導電膜部近傍の構成を示す断面図である。

図６１に示すように、実施の形態５においては、溝Ｔの底面の端部である角部に設けられる導電膜ＣＦの垂直部の高さは、チャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くなるように設定されている。このように、導電膜ＣＦの垂直部の高さを設定することにより、導電膜ＣＦと２次元電子ガス２ＤＥＧとの間の電流パスが確保され、オン抵抗を効果的に低減することができる。

また、導電膜ＣＦの水平部は、ゲート電極ＧＥの側壁より内側に位置することが好ましい。即ち、導電膜ＣＦの水平部は、ゲート電極ＧＥの底面と重なることが好ましい。この重なり領域を“ＯＬ”で示す。なお、ゲート電極ＧＥの側壁とは、溝Ｔの側壁と対応して形成される側壁をいう。また、ゲート電極ＧＥの底面は、ゲート電極ＧＥの側壁間に位置し、溝Ｔのゲート長方向の幅から溝Ｔの側壁に形成されるゲート絶縁膜ＧＩの膜厚分を除いた領域に対応する。

このように、導電膜ＣＦの水平部を、溝Ｔの側壁からゲート電極ＧＥの側壁より内側まで延在させることにより、チャネルＣと導電膜ＣＦとの間の電流パスが確保され、オン抵抗を効果的に低減することができる。

上記実施の形態５（図４６、図６１等参照）においては、導電膜ＣＦの垂直部の高さは、障壁層ＢＡの表面と同程度に設定されているが、導電膜ＣＦのトップを、より低く、障壁層ＢＡと接するように配置してもよい。

また、以下の第１例に示すように、導電膜ＣＦの垂直部の高さを、障壁層ＢＡの表面より高くしてもよい。また、第２例に示すように、導電膜ＣＦの垂直部の高さを、障壁層ＢＡの底面より低くしてもよい。なお、第１例および第２例において、導電膜ＣＦ以外の構成や製造工程は、実施の形態５等と同様であるため、その説明を省略する。

（第１例）
図６２（Ｂ）に示すように、導電膜ＣＦの垂直部の高さを、障壁層ＢＡの表面より高くしてもよい。この場合、導電膜ＣＦのトップが絶縁膜ＩＦと接する。この場合も、導電膜ＣＦの垂直部の高さは、チャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くなり、導電膜ＣＦと２次元電子ガス２ＤＥＧとの間の電流パスが確保され、オン抵抗を効果的に低減することができる。

なお、導電膜ＣＦの水平部は、図６１に示す半導体装置と同様に、ゲート電極ＧＥの側壁より内側に位置することが好ましい。即ち、導電膜ＣＦの水平部は、ゲート電極ＧＥの底面と重なることが好ましい。この重なり領域を“ＯＬ”で示す。このように、導電膜ＣＦの水平部を、ゲート電極ＧＥの側壁より内側に配置することにより、チャネルＣと導電膜ＣＦとの間の電流パスが確保され、オン抵抗を効果的に低減することができる。

図６２（Ｂ）に示す導電膜ＣＦを形成するためには、例えば、図６２（Ａ）に示すように、サイドウォール膜ＳＷＭを形成するエッチバック工程において、サイドウォール膜ＳＷＭの高さを、障壁層ＢＡの表面より高くし、また、サイドウォール膜ＳＷＭの厚さを、ゲート電極ＧＥの側壁より内側に位置するように、マスク膜Ｍの膜厚やエッチバック条件を調整する。このサイドウォール膜ＳＷＭをマスクとして、導電膜ＣＦをエッチングにより除去することにより、溝Ｔの底面の端部である角部にのみ、導電膜ＣＦを残存させるとともに、導電膜ＣＦの垂直部の高さが、障壁層ＢＡの表面より高く、また、導電膜ＣＦの水平部が、ゲート電極ＧＥの底面と重なる導電膜ＣＦを形成することができる。

（第２例）
図６３（Ｂ）に示すように、導電膜ＣＦの垂直部の高さを、障壁層ＢＡの底面より低くしてもよい。この場合、溝Ｔの底面に沿ったチャネルＣ→導電膜ＣＦ→溝Ｔの側面に沿ったチャネルＣ→２次元電子ガス２ＤＥＧを通る電流パスが形成される。これにより、チャネルＣとドレイン電極ＤＥまたはソース電極ＳＥとの間のオン抵抗を低減することができる。

なお、導電膜ＣＦの水平部は、図６１に示す半導体装置と同様に、ゲート電極ＧＥの側壁より内側に位置することが好ましい。即ち、導電膜ＣＦの水平部は、ゲート電極ＧＥの底面と重なることが好ましい。この重なり領域を“ＯＬ”で示す。このように、導電膜ＣＦの水平部を、ゲート電極ＧＥの側壁より内側に配置することにより、溝Ｔの底面に沿ったチャネルＣと導電膜ＣＦとの間の電流パスが確保され、オン抵抗を効果的に低減することができる。また、導電膜ＣＦの垂直部は、ゲート電極ＧＥの底面より高い位置まで延在することが好ましい。即ち、導電膜ＣＦの垂直部においても、ゲート電極ＧＥの側面と重なることが好ましい。このように、導電膜ＣＦの垂直部を、ゲート電極ＧＥの側面と重なるように配置することにより、溝Ｔの側面に沿ったチャネルＣと導電膜ＣＦとの間の電流パスが確保され、オン抵抗を効果的に低減することができる。

図６３（Ｂ）に示す導電膜ＣＦを形成するためには、例えば、図６３（Ａ）に示すように、サイドウォール膜ＳＷＭを形成するエッチバック工程において、次のように、マスク膜Ｍの膜厚やエッチバック条件を調整する。即ち、サイドウォール膜ＳＷＭの高さを、障壁層ＢＡの底面より低く、かつ、ゲート電極ＧＥの底面より高くなるように、また、サイドウォール膜ＳＷＭの厚さを、ゲート電極ＧＥの側壁より内側に位置するように、マスク膜Ｍの膜厚やエッチバック条件を調整する。このサイドウォール膜ＳＷＭをマスクとして、導電膜ＣＦをエッチングにより除去することにより、溝Ｔの底面の端部である角部にのみ、導電膜ＣＦを残存させるとともに、導電膜ＣＦの垂直部の高さが、障壁層ＢＡの底面より低く、かつ、ゲート電極ＧＥの底面より高く、また、導電膜ＣＦの水平部が、ゲート電極ＧＥの底面と重なる導電膜ＣＦを形成することができる。

（実施の形態７）
実施の形態５においては、溝Ｔの底面の端部である角部に、導電膜ＣＦをＬ字状（または逆Ｌ字状）に配置したが、導電膜ＣＦを、サイドウォール状（側壁膜状）に配置してもよい。図６４は、本実施の形態の半導体装置の導電膜部近傍の構成を示す断面図である。本実施の形態において、導電膜ＣＦ以外の構成や製造工程は、実施の形態５等と同様であるため、その説明を省略する。

図６４に示すように、本実施の形態においては、溝Ｔの底面の端部である角部に、サイドウォール状の導電膜ＣＦが設けられている。

このサイドウォール状の導電膜ＣＦの高さは、実施の形態６で説明した垂直部の高さと同様に、（１）チャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くしてもよく、また、（２）低くしてもよい。また、（１）のチャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くする場合において、そのトップが、絶縁膜ＩＦと接するように配置してもよいし、また、障壁層ＢＡと接するように配置してもよい。

また、このサイドウォール状の導電膜ＣＦの厚さ（ゲート長方向の最大膜厚）は、実施の形態６で説明した水平部の長さと同様に、ゲート電極ＧＥの底面と重なるように設定されることが好ましい。

このように、溝Ｔの底面の端部である角部に、サイドウォール状の導電膜ＣＦを設けた場合も、オン抵抗を低減することができる。

サイドウォール状の導電膜ＣＦを形成するためには、例えば、溝Ｔ内を含む絶縁膜ＩＦ上に、導電膜ＣＦを堆積した後（図５３参照）、この導電膜ＣＦをエッチバックする。この工程では、例えば、導電膜ＣＦをその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、溝Ｔの側壁部に、導電膜ＣＦをサイドウォール状に残存させることができる。この際、サイドウォール状の導電膜ＣＦの高さや厚さが、前述の所定の範囲となるように、導電膜ＣＦの堆積膜厚やエッチバック条件を適宜調整する。

この後、実施の形態５等と同様に、導電膜ＣＦが形成された溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成し、さらに、このゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成した後、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。

（実施の形態８）
実施の形態５においては、溝Ｔの底面の端部である角部に、導電膜ＣＦを配置したが、導電膜ＣＦに代えて、障壁層（第２障壁層）ＢＡ２を設けてもよい。図６５は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態において、導電膜ＣＦに対応する障壁層ＢＡ２以外の構成や製造工程は、実施の形態５等と同様であるため、その説明を省略する。

図６５に示すように、本実施の形態においては、溝Ｔの底面の端部である角部に、Ｌ字状（または逆Ｌ字状）の障壁膜（第２障壁層）ＢＡ２が配置されている。この場合、溝Ｔの底面の端部である角部に沿って２次元電子ガス２ＤＥＧが生成される。よって、チャネルＣ→障壁膜ＢＡ２に沿って角部に形成された２次元電子ガス２ＤＥＧ→障壁層ＢＡに沿って形成された２次元電子ガス２ＤＥＧを通る電流パスが形成される。これにより、チャネルＣとドレイン電極ＤＥまたはソース電極ＳＥとの間のオン抵抗を低減することができる。

Ｌ字状（または逆Ｌ字状）の障壁膜ＢＡ２は、実施の形態５の導電膜ＣＦと同様の形状とすることができる。即ち、障壁膜ＢＡ２は、溝Ｔの側面に沿って２次元電子ガス２ＤＥＧ（チャネル層ＣＨと障壁層ＢＡとの界面）まで延在する垂直部（縦部、第１部ともいう）と、溝Ｔの底面に沿って延在する水平部（横部、第２部ともいう）とを有する。

この障壁膜ＢＡ２の垂直部の高さは、導電膜ＣＦと同様に、（１）チャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くしてもよく、また、（２）低くしてもよい。また、（１）のチャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より高くする場合において、そのトップが、絶縁膜ＩＦと接するように配置してもよいし、また、障壁層ＢＡと接するように配置してもよい。（２）のチャネル層ＣＨの表面（チャネル層ＣＨと障壁層ＢＡとの界面）より低くした場合には、溝Ｔの底面に沿ったチャネルＣ→障壁膜ＢＡ２に沿って角部に形成された２次元電子ガス２ＤＥＧ→溝Ｔの側面に沿ったチャネルＣ→障壁層ＢＡに沿って形成された２次元電子ガス２ＤＥＧを通る電流パスが形成される。但し、（２）の場合より、（１）の場合の方が、よりオン抵抗を低減することができる。

また、障壁膜ＢＡ２の水平部の長さは、導電膜ＣＦと同様に、ゲート電極ＧＥの底面と重なるように設定されることが好ましい。

このように、溝Ｔの底面の端部である角部に、障壁膜（第２障壁層）ＢＡ２を設けた場合も、オン抵抗を低減することができる。

また、障壁膜（第２障壁層）ＢＡ２の形状を、実施の形態７の導電膜ＣＦのように、サイドウォール状としてもよい。この場合も、オン抵抗を低減することができる。

また、本実施の形態の障壁膜ＢＡ２を形成するためには、実施の形態５〜７で説明した製造工程において、導電膜ＣＦに代えて、障壁膜（第２障壁層）ＢＡ２を形成すればよい。この障壁膜ＢＡ２は、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。この障壁膜ＢＡ２としては、例えばＡｌＧａＮ層を用いることができる。また、ＡｌＧａＮ層は、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。

なお、上記実施の形態５〜８の半導体装置としては、いわゆるｎチャネル型の半導体装置を例に説明したが、ｐチャネル型の半導体装置に導電膜ＣＦや障壁膜ＢＡ２を適用することも可能である。

（実施の形態９）
本実施の形態においては、上記実施の形態５〜８で説明した半導体装置の平面レイアウトについて説明する。

上記実施の形態５〜８で説明した半導体装置を構成するソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥの平面形状（レイアウト）について制限は無いが、例えば、図６６に示す平面形状とすることができる。図６６は、本実施の形態の半導体装置の構成例を示す平面図である。なお、図６６においては、簡易的に、ソース電極ＳＥとゲート電極ＧＥとの間、ゲート電極ＧＥとドレイン電極ＤＥとの間を同様に表示してある。

図６６に示すように、Ｙ方向に延在するソース電極ＳＥが、Ｘ方向に一定の間隔をおいて配置されている。また、Ｙ方向に延在するドレイン電極ＤＥが、Ｘ方向に一定の間隔をおいて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。さらに、複数のソース電極ＳＥのそれぞれと複数のドレイン電極ＤＥのそれぞれとの間には、Ｙ方向に延在するゲート電極ＧＥが配置されている。

複数のドレイン電極ＤＥは、ドレインパッドＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図６６においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ軸方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。

複数のソース電極ＳＥは、ソースパッドＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図６６においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ軸方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。

ソースパッドＳＰ（ドレインパッドＤＰ）の両側（図６６においては、右側および左側）には、ゲートパッドＧＰが配置されている。そして、複数のゲート電極ＧＥは、ソース電極ＳＥの他端側（図６６においては、下側）に、Ｘ方向に延在するように配置されたゲート配線ＧＬと電気的に接続される。さらに、このＸ軸方向に延在するゲート配線ＧＬは、紙面の左端および右端に配置されたゲートパッドＧＰと電気的に接続されている。

図６７は、図６６のソース電極、ドレイン電極およびゲート電極を模式的に示す平面図である。前述したように、Ｙ方向に延在するソース電極ＳＥとＹ方向に延在するドレイン電極ＤＥとの間に、Ｙ方向に延在するゲート電極ＧＥが配置されている。このゲート電極ＧＥは、実施の形態５〜８で説明したように、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達するように掘り込まれた溝Ｔの内部に、ゲート絶縁膜ＧＩを介して形成されている（図４６等参照）。なお、図６７においては、図面を分かり易くするため、溝Ｔの平面形状と、ゲート電極ＧＥの平面形状を同じ大きさで示してある。

即ち、図６７に示すように、溝Ｔの平面形状は、Ｙ方向に長辺を有し、Ｘ方向に短辺を有する矩形状である。また、実施の形態５〜８で説明したように、この溝Ｔの底面の端部である角部を覆うように導電膜（導電領域ともいう）ＣＦが設けられている（図４６等参照）。この導電膜ＣＦの平面形状を図６７に示す。この導電膜ＣＦは、矩形状の溝ＴのＹ方向に延在する２つの長辺に沿ってそれぞれ配置される。これらの導電膜ＣＦは、接続されておらず、分離している。言い換えれば、矩形状の溝ＴのＸ方向に延在する短辺に沿っては、導電膜ＣＦは形成されていない。

なお、このＸ方向に延在する短辺近傍の導電膜ＣＦの除去方法に制限はないが、例えば、サイドウォール膜（側壁膜、側壁絶縁膜）ＳＷＭの形成前に、導電膜ＣＦとなる多結晶シリコン膜の当該部位をエッチングによりあらかじめ除去しておいてもよい（図５３〜図５７等参照）。また、サイドウォール膜ＳＷＭをマスクとして、導電膜ＣＦをエッチングにより除去した後、さらに、Ｘ方向に延在する短辺近傍の導電膜ＣＦをエッチングにより除去してもよい（図５３〜図５７等参照）。また、サイドウォール膜ＳＷＭを形成した後、Ｘ方向に延在する短辺近傍のサイドウォール膜ＳＷＭを除去し、このサイドウォール膜ＳＷＭをマスクとして、導電膜ＣＦをエッチングしてもよい（図５３〜図５７等参照）。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

また、上記実施の形態は、以下の［付記］のようにも記載され得るが、本発明の範囲は、以下の付記に限定されるものではないことは勿論である。

［付記］
（付記１）
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
前記溝の底面の端部である角部に形成された導電膜と、
前記導電膜上を含む前記溝内に、ゲート絶縁膜を介して配置されたゲート電極と、
を有する、半導体装置。
（付記２）
付記１記載の半導体装置において、
前記導電膜は、前記角部から前記溝の側面に沿って配置された第１部と、前記角部から前記溝の底面に沿って配置された第２部とを有する、半導体装置。
（付記３）
付記２記載の半導体装置において、
前記第１部の高さは、前記第１窒化物半導体層と前記第２窒化物半導体層の界面より高い、半導体装置。
（付記４）
付記２記載の半導体装置において、
前記第１部の高さは、前記第１窒化物半導体層と前記第２窒化物半導体層の界面以下である、半導体装置。
（付記５）
付記２記載の半導体装置において、
前記第２部の長さは、前記第１部の膜厚より大きい、半導体装置。
（付記６）
付記２記載の半導体装置において、
前記第２部は、前記溝の側壁から前記ゲート電極の側壁より内側まで延在している、半導体装置。
（付記７）
付記１記載の半導体装置において、
前記導電膜は、前記溝の側壁に接するようにサイドウォール状に形成されている、半導体装置。
（付記８）
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
前記溝の底面の端部である角部に形成され、前記第１窒化物半導体層よりバンドギャップが広い第３窒化物半導体層と、
前記第３窒化物半導体層上を含む前記溝内に、ゲート絶縁膜を介して配置されたゲート電極と、
を有する、半導体装置。
（付記９）
付記８記載の半導体装置において、
前記導電膜は、前記角部から前記溝の側面に沿って配置された第１部と、前記角部から前記溝の底面に沿って配置された第２部とを有する、半導体装置。
（付記１０）
付記９記載の半導体装置において、
前記第１部の高さは、前記第１窒化物半導体層と前記第２窒化物半導体層の界面より高い、半導体装置。
（付記１１）
付記９記載の半導体装置において、
前記第１部の高さは、前記第１窒化物半導体層と前記第２窒化物半導体層の界面以下である、半導体装置。
（付記１２）
付記９記載の半導体装置において、
前記第２部の長さは、前記第１部の膜厚より大きい、半導体装置。
（付記１３）
付記９記載の半導体装置において、
前記第２部は、前記溝の側壁から前記ゲート電極の側壁より内側まで延在している、半導体装置。
（付記１４）
付記８記載の半導体装置において、
前記導電膜は、前記溝の側壁に接するようにサイドウォール状に形成されている、半導体装置。
（付記１５）
（ａ）第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層を形成することにより積層体を形成する工程、
（ｂ）前記積層体をエッチングすることにより、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、
（ｃ）前記溝の内部を含む前記積層体の上方に導電膜を形成する工程、
（ｄ）前記導電膜をエッチングすることにより、前記溝の底面の端部である角部に、前記導電膜を残存させる工程、
（ｅ）前記導電膜上を含む前記溝の内部にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有する、半導体装置の製造方法。
（付記１６）
付記１５記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記導電膜上にマスク膜を形成し、前記マスク膜を異方的にエッチングすることにより、前記溝の側壁部に、前記導電膜を介して、側壁膜を形成する工程、
（ｄ２）前記側壁膜をマスクに前記導電膜をエッチングする工程、
（ｄ３）前記側壁膜を除去する工程、
を有する、半導体装置の製造方法。
（付記１７）
付記１６記載の半導体装置の製造方法において、
前記側壁膜の高さは、前記第１窒化物半導体層と前記第２窒化物半導体層の界面より高い、半導体装置の製造方法。
（付記１８）
付記１６記載の半導体装置の製造方法において、
前記側壁膜の高さは、前記第１窒化物半導体層と前記第２窒化物半導体層の界面以下である、半導体装置の製造方法。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

２ＤＥＧ ２次元電子ガス
ＢＡ 障壁層
ＢＡ２ 障壁膜
ＢＵ バッファ層
Ｃ チャネル
Ｃ１ コンタクトホール
ＣＦ 導電膜
ＣＨ チャネル層
ＣＨａ 主チャネル層
ＣＨＡ 主チャネル層
ＣＨｂ チャネル下層（チャネル第１下層）
ＣＨＢ チャネル下層
ＣＨｃ チャネル第２下層
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ 絶縁膜
ＩＬ１ 絶縁層
ＩＬ２ 絶縁層
ＩＬａ 絶縁膜
Ｌｇ ゲート長
Ｍ マスク膜
ＮＰ 高濃度不純物領域
ＮＰ１ 高濃度不純物領域
ＮＵＣ 核生成層
ＯＥ オーミック電極
ＯＬ オーミック層
ＰＲ１ フォトレジスト膜
Ｓ 基板
ＳＥ ソース電極
ＳＴＲ 歪緩和層
ＳＷＭ サイドウォール膜
Ｔ 溝
Ｖｇ ゲート電圧
Ｖｔｈ 閾値電位

Claims (9)

1. 基板の上方に形成された第１窒化物半導体層と、
   前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
   前記第２窒化物半導体層上に形成され、前記第２窒化物半導体層よりバンドギャップが広い窒化物半導体よりなる第３窒化物半導体層と、
   前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する溝と、
   前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
   を有し、
   前記第２窒化物半導体層は、ｎ型不純物を含有し、
   前記第２窒化物半導体層の前記第１窒化物半導体層側の領域は、前記第３窒化物半導体層側の領域よりも、前記ｎ型不純物の濃度が小さく、
   前記第１窒化物半導体層は、前記第２窒化物半導体層よりバンドギャップが広い窒化物半導体またはｐ型不純物を含有する窒化物半導体よりなり、
   前記第２窒化物半導体層は、アンドープの第１層と、前記第１層上に形成され、第１濃度のｎ型不純物を含有する第２層とを有し、
   前記溝は、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の第２層途中まで到達する、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１濃度は、１×１０^１７／ｃｍ^３以上１×１０^１８／ｃｍ^３未満である、半導体装置。
3. 請求項１記載の半導体装置において、
   前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成されたソース電極およびドレイン電極を有する、半導体装置。
4. 請求項３記載の半導体装置において、
   前記ソース電極と前記第３窒化物半導体層の接続および前記ドレイン電極と前記第３窒化物半導体層の接続は、それぞれオーミック接続である、半導体装置。
5. 請求項３記載の半導体装置において、
   前記溝の前記ドレイン電極側の側面部と接するｎ型の不純物領域を有する、半導体装置。
6. 請求項５記載の半導体装置において、
   前記ｎ型の不純物領域の前記ソース電極側の端部は、前記溝の内部のゲート電極の前記ドレイン電極側の側面部より前記ソース電極側に位置し、
   前記ｎ型の不純物領域の前記ドレイン電極側の端部は、前記ゲート電極の前記ドレイン電極側の端部より前記ソース電極側に位置している、半導体装置。
7. 請求項５記載の半導体装置において、
   前記ｎ型の不純物領域は、前記第３窒化物半導体層の一部領域と前記第２窒化物半導体層の一部領域とを含み、該一部領域はシリコン（Ｓｉ）を含有する、半導体装置。
8. 請求項５記載の半導体装置において、
   前記溝の前記ソース電極側の側面部と接するｎ型の他の不純物領域を有する、半導体装置。
9. 請求項８記載の半導体装置において、
   前記ｎ型の他の不純物領域は、前記ソース電極の下部まで延在している、半導体装置。

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