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JP6814965B2 - 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法 - Google Patents

半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法 Download PDF

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Description

本開示は、半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子および整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点がある。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）およびショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
ＳｉＣを用いたＭＩＳＦＥＴ（以下、「ＳｉＣ−ＭＩＳＦＥＴ」）は、炭化珪素ウェハの主面上に形成された炭化珪素エピタキシャル層を用いて形成される。通常、１つの炭化珪素ウェハから複数の炭化珪素半導体素子（チップ）が作製される。各炭化珪素半導体素子において、炭化珪素エピタキシャル層はドリフト層を含んでいる。炭化珪素エピタキシャル層上に、チャネル層として機能する炭化珪素層がさらに配置されることもある。
本明細書では、「炭化珪素ウェハ」は、改良レーリー（Ｌｅｌｙ）法や昇華法などにより作製された単結晶ＳｉＣを所定のサイズに切断・研磨して得られた基板を指す。また、炭化珪素ウェハ上に、炭化珪素エピタキシャル層などの炭化珪素半導体層が形成された基板を「炭化珪素エピタキシャルウェハ」と称する。「炭化珪素エピタキシャルウェハ」は、炭化珪素エピタキシャル層が形成された炭化珪素ウェハに、複数の炭化珪素半導体素子（ＳｉＣ−ＭＩＳＦＥＴ）あるいはその素子構造の一部のみが形成された基板も含む。なお、複数の炭化珪素半導体素子が形成された炭化珪素エピタキシャルウェハは、その後、所定のチップサイズに切断（ダイシング）され、これにより、複数の炭化珪素半導体素子が互いに分離される。また、本明細書では、ＳｉＣ、窒化ガリウム（ＧａＮ）などの半導体のウェハを「半導体ウェハ」と総称し、半導体ウェハ上に、ＳｉＣ、ＧａＮなどの半導体層が形成された基板を「半導体エピタキシャルウェハ」と総称する。半導体エピタキシャルウェハは、複数の半導体素子またはその素子構造の一部のみが形成された基板も含む。
ＳｉＣ−ＭＩＳＦＥＴのチャネル層として、比較的高い不純物濃度を有する炭化珪素層を用いる場合がある。これにより、チャネル層を電流が流れる際の抵抗（チャネル抵抗）成分を小さくできるので、ＳｉＣ−ＭＩＳＦＥＴのオン抵抗Ｒｏｎを低減させることが可能になる。
また、チャネル層の不純物濃度を高くすることで、チャネル層の厚さにもよるが、トランジスタ動作ＯＦＦモードにおいて、ＳｉＣ−ＭＩＳＦＥＴを、チャネル層を介してソース電極からドレイン電極に電流を流すダイオードとして機能させることが可能になる。このようなダイオードを「チャネルダイオード」と称する。本明細書では、ドレイン電極からソース電極への向きを「順方向」、ソース電極からドレイン電極への向きを「逆方向」と定義する。チャネルダイオードが電流を流す方向は「逆方向」である。チャネルダイオードの立ち上がり電圧の絶対値│Ｖｆ０│は、ＳｉＣ−ＭＩＳＦＥＴに内在するｐｎ接合を用いたダイオード（以下、「ボディダイオード」）の立ち上がり電圧の絶対値│Ｖｆ│よりも小さくなるように設定される。チャネルダイオードを内蔵するＳｉＣ−ＭＩＳＦＥＴは、例えば特許文献１および２に開示されている。
ＳｉＣ−ＭＩＳＦＥＴを、例えば、電力変換器のスイッチング素子として用いる場合、ＭＩＳＦＥＴがオフ状態であるときに、電力変換器に還流電流を流すことがある。一般的なインバータ回路では、ＳｉＣ−ＭＩＳＦＥＴに対して逆並列に外付けで、ＳＢＤなどの還流ダイオードを接続させ、還流ダイオードを還流電流の経路とする。これに対し、チャネルダイオードを内蔵するＳｉＣ−ＭＩＳＦＥＴでは、外付けで還流ダイオードを設ける必要がないので、部品の数を低減できるというメリットがある。
特開2012-104856号公報 国際公開第2010／125819号
ＳｉＣ−ＭＩＳＦＥＴなどの半導体素子の歩留まりを高めるために、半導体ウェハの主面に平行な面内（以下、「半導体ウェハ面内」）、すなわち、半導体ウェハに形成された複数のチップ間あるいはチップ内で、ゲート閾値電圧Ｖｔｈ、オン抵抗Ｒｏｎなどの素子特性のばらつきを低減することが求められている。詳細は後述する。
本開示の一実施形態は、半導体ウェハの主面に平行な面内における素子特性のばらつきを低減することの可能な半導体エピタキシャルウェハまたは半導体素子を提供する。
本開示の一態様は、半導体ウェハと、半導体ウェハ上に配置された第１導電型の半導体層とを備える半導体エピタキシャルウェハであって、複数の素子領域を有し、複数の素子領域のそれぞれは、半導体層に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、半導体層上でかつボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層とを含み、チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、半導体ウェハに平行な面内における、チャネル層の厚さ分布とチャネル層の第１導電型の不純物の濃度分布とが負の相関を有する半導体エピタキシャルウェハを含む。
本開示の他の一態様は、半導体ウェハと、半導体ウェハ上に配置された第１導電型の半導体層とを備える半導体エピタキシャルウェハであって、複数の素子領域を有し、複数の素子領域のそれぞれは、半導体層に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、半導体層上でかつボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層と、チャネル層上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極とを含み、チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、半導体ウェハに平行な面内における、チャネル層の厚さ分布とゲート絶縁膜の厚さ分布とが正の相関を有する、半導体エピタキシャルウェハを含む。
本開示の一態様によると、半導体ウェハの主面に平行な面内における素子特性のばらつきを低減することの可能な半導体エピタキシャルウェハまたは半導体素子が提供される。
実施形態の炭化珪素エピタキシャルウェハ３００を例示する平面図である。 炭化珪素半導体素子２００を例示する平面図である。 炭化珪素半導体素子２００におけるユニットセル１００を例示する断面図である。 チャネル層１０６の一例を示す拡大断面図である。 炭化珪素エピタキシャルウェハ３００の中心を通る断面におけるチャネル層の厚さおよび不純物濃度の分布を例示する図である。 炭化珪素半導体素子２００のある断面におけるチャネル層の厚さおよび不純物濃度の分布を例示する図である。 炭化珪素エピタキシャルウェハ３００の中心を通る断面におけるチャネル層１０６の厚さおよびゲート絶縁膜１０７の厚さの分布を例示する図である。 炭化珪素半導体素子２００のある断面におけるチャネル層１０６の厚さおよびゲート絶縁膜１０７の厚さの分布を例示する図である。 炭化珪素エピタキシャルウェハ３００の中心を通る断面におけるチャネル層１０６の厚さ、チャネル層１０６の不純物濃度、およびゲート絶縁膜１０７の厚さの分布を例示する図である。 炭化珪素半導体素子２００のある断面におけるチャネル層１０６の厚さ、チャネル層１０６の不純物濃度、およびゲート絶縁膜１０７の厚さの分布を例示する図である。 炭化珪素半導体素子２００の製造方法を説明するための断面図である。 炭化珪素半導体素子２００の製造方法を説明するための断面図である。 炭化珪素半導体素子２００の製造方法を説明するための断面図である。 炭化珪素半導体素子２００の製造方法を説明するための断面図である。 炭化珪素半導体素子２００の製造方法を説明するための断面図である。 炭化珪素半導体素子２００の製造方法を説明するための断面図である。 比較例におけるチャネル層１０６の厚さ分布および不純物濃度分布の測定結果を示す図である。 比較例における複数のＭＩＳＦＥＴのゲート閾値電圧Ｖｔｈおよびオン抵抗Ｒｏｎのばらつきを示す図である。 実施例におけるチャネル層１０６の厚さ分布および不純物濃度分布の測定結果を示す図である。 実施例における複数のＭＩＳＦＥＴのゲート閾値電圧Ｖｔｈおよびオン抵抗Ｒｏｎのばらつきを示す図である。
本発明の基礎となった知見は以下のとおりである。
上述したように、ＳｉＣ−ＭＩＳＦＥＴでは、例えば、チャネル層の不純物濃度（キャリア濃度）および厚さを制御することにより、トランジスタ動作ＯＦＦ状態において、チャネルダイオードとして機能させることが可能である。このとき、チャネル層の厚さにもよるが、チャネル層の不純物濃度は比較的高く（例えば１×１０１８／ｃｍ３以上）設定される。しかし、チャネル層の不純物濃度を高くすると、ＳｉＣ−ＭＩＳＦＥＴのゲート閾値電圧Ｖｔｈは、チャネル層の厚さや不純物濃度などの面内ばらつきの影響を受けやすくなる。この結果、炭化珪素ウェハ面に形成された複数のチップ間あるいはチップ内でゲート閾値電圧Ｖｔｈ、オン抵抗Ｒｏｎなどの素子特性のばらつきが生じる可能性がある。後述する実験結果によると、３インチの炭化珪素ウェハにおいて、チャネル層の厚さのばらつきが±５％、不純物濃度のばらつきが±２０％のとき、ゲート閾値電圧Ｖｔｈのばらつきは±０．６Ｖ、オン抵抗Ｒｏｎのばらつきは±６ｍΩとなる。
素子特性の面内ばらつきを低減するために、従来は、チャネル層の面内ばらつきがより小さくなるように、チャネル層の形成条件が選択されていた。しかしながら、本発明者が検討したところ、チャネル層の形成方法や条件によって、チャネル層の面内ばらつきを低減しようとすると限界がある。特に、高濃度で不純物を含むチャネル層では、不純物濃度のばらつきを炭化珪素ウェハ面内で数％以内に抑えることは困難である。また、今後、炭化珪素ウェハの大口径化（６インチ、８インチなど）が進むと、チャネル層の面内ばらつきを低減することはさらに困難になると考えられる。
なお、炭化珪素以外の半導体を用いたＭＩＳＦＥＴでも、チャネル層の不純物濃度を高くすると、上記と同様に、半導体ウェハ面内でチャネル層にばらつきが生じ得る。
そこで、本発明者は、チャネル層に面内ばらつきが生じていても、それに起因する素子特性のばらつきを低減できる方法を検討した。この結果、チャネル層に所定の厚さ分布および不純物濃度分布を生じさせ、これら分布を利用して素子特性のばらつきを低減できることを見出した。あるいは、チャネル層の厚さ分布およびゲート絶縁膜の厚さ分布を利用して、素子特性のばらつきを低減できることを見出した。本開示の一実施形態によると、例えば、チャネル層の厚さ分布によるゲート閾値電圧Ｖｔｈ変動分と、チャネル層の不純物濃度分布によるゲート閾値電圧Ｖｔｈ変動分とが補償し合うので、素子特性の面内ばらつきが低減された半導体エピタキシャルウェハまたは半導体素子が提供される。
本開示の一態様の概要は以下の通りである。
本開示の一実施形態の半導体エピタキシャルウェハは、半導体ウェハと、前記半導体ウェハ上に配置された第１導電型の半導体層とを備える半導体エピタキシャルウェハであって、複数の素子領域を有し、前記複数の素子領域のそれぞれは、前記半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記半導体層上でかつ前記ボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層とを含み、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記チャネル層の第１導電型の不純物の濃度分布とが負の相関を有する。
前記半導体ウェハに平行な面内の２点ａ、ｂにおける前記チャネル層の厚さをそれぞれＤａ、Ｄｂとし、前記チャネル層の第１導電型の不純物の濃度をＣａ、Ｃｂとすると、Ｄａ＞ＤｂのときＣａ＜Ｃｂであるか、または、Ｄａ＜ＤｂのときＣａ＞Ｃｂであってもよい。
前記複数の素子領域のそれぞれは、例えば、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とをさらに含み、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有してもよい。
前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布における最大値と最小値との差は、例えば、２ｎｍ以上２０ｎｍであり、前記チャネル層の第１導電型の不純物の濃度分布における最大値と最小値との差は、例えば、２×１０１７／ｃｍ３以上２×１０１８／ｃｍ３以下であってもよい。
前記チャネル層の第１導電型の不純物濃度は、例えば、前記半導体ウェハの中央部で周縁部よりも低く、前記チャネル層の厚さは、例えば、前記半導体ウェハの中央部で周縁部よりも高くてもよい。
本開示の他の実施形態の半導体エピタキシャルウェハは、半導体ウェハと、前記半導体ウェハ上に配置された第１導電型の半導体層とを備える半導体エピタキシャルウェハであって、複数の素子領域を有し、前記複数の素子領域のそれぞれは、前記半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記半導体層上でかつ前記ボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを含み、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有する。
前記半導体ウェハに平行な面内の２点ａ、ｂにおける前記チャネル層の厚さをそれぞれＤａ、Ｄｂとし、前記ゲート絶縁膜の厚さをＴａ、Ｔｂとすると、Ｄａ＞ＤｂのときＴａ＞Ｔｂであるか、または、Ｄａ＜ＤｂのときＴａ＜Ｔｂであってもよい。
前記チャネル層および前記ゲート絶縁膜は、いずれも、前記半導体ウェハの中央部で周縁部よりも厚くてもよい。
前記ゲート絶縁膜は、例えば、熱酸化膜である。
前記半導体ウェハは、例えば炭化珪素ウェハであり、前記半導体層は、例えば炭化珪素半導体層であり、前記チャネル層は、例えば炭化珪素半導体からなる。
本開示の一実施形態の半導体素子は、半導体基板と、前記半導体基板上に配置された第１導電型の半導体層と、前記半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記半導体層上でかつ前記ボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層とを含み、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、前記半導体基板に平行な面内における、前記チャネル層の厚さ分布と前記チャネル層の第１導電型の不純物の濃度分布とが負の相関を有する。
上記半導体素子は、例えば、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とをさらに含み、前記半導体基板に平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有してもよい。
前記半導体基板に平行な面内における、前記チャネル層の厚さ分布における最大値と最小値との差は、例えば、１ｎｍ以上５ｎｍ以下であり、前記チャネル層の第１導電型の不純物の濃度分布における最大値と最小値との差は、例えば、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３以下である。
前記半導体基板に平行な面内における、前記チャネル層の厚さ分布における最大値と最小値との差は、例えば、１ｎｍ以上２ｎｍ以下であり、前記チャネル層の第１導電型の不純物の濃度分布における最大値と最小値との差は、例えば、１×１０１７／ｃｍ３以上２×１０１７／ｃｍ３以下である。
本開示の他の実施形態の半導体素子は、半導体基板と、前記半導体基板上に配置された第１導電型の半導体層と、前記半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記半導体層上でかつ前記ボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを含み、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、前記半導体基板に平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有する。
前記半導体基板は、例えば炭化珪素基板であり、前記半導体層は、例えば炭化珪素半導体層であり、前記チャネル層は、例えば炭化珪素半導体からなる。
本開示の一実施形態の半導体素子の製造方法は、（Ａ）半導体ウェハと、前記半導体ウェハの主面上に配置され、第１導電型の不純物を含む半導体層とを備えた半導体エピタキシャルウェハであって、複数の素子領域を有し、前記複数の素子領域のそれぞれは、前記半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域とを含む、半導体エピタキシャルウェハを用意する工程と、（Ｂ）前記半導体層の表面に半導体をエピタキシャル成長させることによって、前記ボディ領域の少なくとも一部に接するチャネル層を形成する工程とを包含し、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、前記工程（Ｂ）において、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記チャネル層の第１導電型の不純物の濃度分布とが負の相関を有するように、エピタキシャル成長させる条件を制御する。
上記の製造方法は、例えば、（Ｃ）前記チャネル層上にゲート絶縁膜を形成する工程をさらに包含し、前記工程（Ｂ）および前記工程（Ｃ）において、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有するように、前記エピタキシャル成長させる条件および前記ゲート絶縁膜の形成条件を制御してもよい。
本開示の他の実施形態の半導体素子の製造方法は、（Ａ）半導体ウェハと、前記半導体ウェハの主面上に配置され、第１導電型の不純物を含む半導体層とを備えた半導体エピタキシャルウェハであって、複数の素子領域を有し、前記複数の素子領域のそれぞれは、前記半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域とを含む、半導体エピタキシャルウェハを用意する工程と、（Ｂ）前記半導体層の表面に半導体をエピタキシャル成長させることによって、前記ボディ領域の少なくとも一部に接するチャネル層を形成する工程と、（Ｃ）前記チャネル層上にゲート絶縁膜を形成する工程とを包含し、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、前記工程（Ｂ）および前記工程（Ｃ）において、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有するように、エピタキシャル成長させる条件および前記ゲート絶縁膜の形成条件を制御する。
前記半導体ウェハは、例えば炭化珪素ウェハであり、前記半導体層は、例えば炭化珪素半導体層であり、前記チャネル層は、例えば炭化珪素半導体からなる。
（第１の実施形態）
以下、図面を参照しながら、炭化珪素エピタキシャルウェハおよび炭化珪素半導体素子（ＭＩＳＦＥＴ）を例に、半導体エピタキシャルウェハおよび半導体素子の第１の実施形態を説明する。ここでは、第１導電型としてｐ型、第２導電型としてｎ型の導電型を有するＭＩＳＦＥＴを例に説明するが、本実施形態の炭化珪素半導体素子は、第１導電型としてｎ型、第２導電型としてｐ型の導電型を有するＭＩＳＦＥＴであってもよい。
図１は、本実施形態の炭化珪素エピタキシャルウェハ３００を例示する平面図である。炭化珪素エピタキシャルウェハ３００は、第１導電型の炭化珪素ウェハ３０１と、炭化珪素ウェハ３０１上に配置された炭化珪素半導体層（図示せず）とを備えている。炭化珪素半導体層は、エピタキシャル層であってもよい。炭化珪素ウェハ３０１の直径は、例えば３インチ以上であってもよい。炭化珪素エピタキシャルウェハ３００は、２次元に配列された複数の素子領域Ｒｃを有している。各素子領域Ｒｃには、炭化珪素半導体素子２００全体または一部が形成されている。炭化珪素半導体素子２００の一部のみが形成されている場合、少なくとも炭化珪素半導体からなるチャネル層が形成されていればよい。
図２は、炭化珪素半導体素子２００を例示する平面図である。各炭化珪素半導体素子２００は、２次元に配列された複数のユニットセル（図示せず）から構成されている。各炭化珪素半導体素子２００では、炭化珪素ウェハ３０１の主面側において、複数のユニットセルの上方に、ソースパッド２０１およびゲートパッド２０２が設けられている。ソースパッド２０１およびゲートパッド２０２は互いに絶縁されている。なお、本明細書では、炭化珪素半導体素子２００における各ユニットセルが形成される領域を「ユニットセル形成領域Ｒｕ」と呼ぶことがある。
図３Ａは、炭化珪素半導体素子２００における２つのユニットセル１００を例示する断面図である。
各ユニットセル１００は、第１導電型の炭化珪素半導体基板（以下、単に「炭化珪素基板」と呼ぶ）１０１と、炭化珪素基板１０１の主面上に配置された炭化珪素エピタキシャル層（ドリフト層）１１０とを含んでいる。
炭化珪素基板１０１は、炭化珪素ウェハ３０１の一部である。炭化珪素基板１０１は、例えばｎ＋基板（ｎ＋ＳｉＣ基板）である。
炭化珪素エピタキシャル層１１０には、第２導電型のボディ領域（ウェル領域）１０３が配置されている。炭化珪素エピタキシャル層１１０のうちボディ領域１０３が配置されていない領域は、第１導電型のドリフト領域１０２である。ドリフト領域１０２の表面部のうち、隣接する２つのボディ領域１０３に挟まれた領域１２０は、ＪＦＥＴ領域として機能する。本実施形態では、ドリフト領域１０２はｎ−型であり、ボディ領域１０３はｐ型である。ドリフト領域１０２の不純物濃度および厚さは、半導体装置に求められる耐圧によって適宜変更される。
本実施形態では、第１導電型がｎ型、第２導電型がｐ型であるが、ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ＋」又は「ｎ−」の符号における上付き文字の「＋」又は「−」の表記は、ドーパントの相対的な濃度を表している。「ｎ＋」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ−」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
ボディ領域１０３内には、第１導電型（ここではｎ＋型）のソース領域１０４が配置されている。ボディ領域１０３には、また、第２導電型（ここではｐ＋型）のコンタクト領域１０５が配置されている。コンタクト領域１０５は、ボディ領域１０３とソース電極１０９との間のコンタクト抵抗を低減するために形成される。なお、コンタクト領域１０５が形成されていなくてもよい。その場合には、ボディ領域１０３の一部がソース電極１０９と直接接するように構成される。
ソース領域１０４上には、ソース電極１０９が設けられている。ソース電極１０９は、ｎ＋型のソース領域１０４及びｐ＋型のコンタクト領域１０５の両方と電気的に接触している。なお、図示する例では、ソース電極１０９はチャネル層１０６と接しているが、チャネル層１０６と接していなくてもよい。
炭化珪素エピタキシャル層１１０上には、チャネル層１０６が、ボディ領域１０３に接して形成されている。チャネル層１０６は、炭化珪素半導体により主に構成され、かつ、第１導電型の不純物を含んでいる。チャネル層１０６は、ソース領域１０４とＪＦＥＴ領域１２０とを繋ぐように形成される。チャネル層１０６は、例えば、炭化珪素エピタキシャル層１１０上にエピタキシャル成長によって形成されている。チャネル層１０６のうちボディ領域１０３とゲート電極１０８の間に位置し、ボディ領域１０３と接する部分はチャネル領域として機能する。
チャネル層１０６の上にはゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７の厚さは、ゲート電極１０８に印加する電圧によって適宜選択される。ゲート絶縁膜１０７の上にはゲート電極１０８が設けられている。ゲート電極１０８は、少なくともボディ領域１０３の表面のうちＪＦＥＴ領域１２０およびソース領域１０４の間に位置する部分を覆うように配置されている。
複数のユニットセル１００のゲート電極１０８は、例えば一体的に形成されており、互いに電気的に接続されている。ゲート電極１０８は、図２に示すゲートパッド２０２に電気的に接続されている。図示していないが、ソース電極１０９上には、ソース配線が設けられている。複数のユニットセル１００のソース電極１０９は、ソース配線により互いに電気的に接続されている。ソース配線は、図２に示すソースパッド２０１に電気的に接続されている。一方、炭化珪素基板１０１の裏面には、ドレイン電極１１４が配置されている。
炭化珪素半導体素子２００では、ソース電極１０９の電位を基準とするゲート電極１０８の電位をＶｇｓ、ゲート閾値電圧をＶｔｈとすると、Ｖｇｓ≧Ｖｔｈの場合、順方向に電流が流れる（トランジスタ動作ＯＮモード）。ここでは、矢印９０に沿って、ドレイン電極１１４から、チャネル層１０６を介してソース電極１０９へオン電流が流れる。一方、０Ｖ≦Ｖｇｓ＜Ｖｔｈの場合、順方向に電流が流れない（トランジスタ動作ＯＦＦモード）。トランジスタ動作ＯＦＦモードにおいて、Ｖｄｓ＜０（Ｖ）のとき、逆方向に電流が流れるチャネルダイオードとして機能する。ここでは、チャネルダイオードは、矢印９１に沿って、ソース電極１０９からチャネル層１０６を介してドレイン電極１１４に電流を流す。
＜チャネル層１０６の厚さ分布とチャネル層１０６の不純物濃度分布との関係＞
本実施形態では、炭化珪素ウェハ３０１面内、あるいは、炭化珪素半導体素子２００における炭化珪素基板１０１面内において、チャネル層１０６の厚さ分布とチャネル層１０６の第１導電型の不純物の濃度分布とが負の相関を有している。「負の相関」とは、例えば、炭化珪素ウェハ３０１または炭化珪素基板１０１に平行な面内において、チャネル層１０６の厚さの異なる２点ａ、ｂをとり、点ａ、ｂのチャネル層１０６の厚さをそれぞれＤａ、Ｄｂ、チャネル層１０６の第１導電型不純物の濃度をそれぞれＣａ、Ｃｂとすると、Ｄａ＞ＤｂのときＣａ＜Ｃｂであるか、または、Ｄａ＜ＤｂのときＣａ＞Ｃｂである場合を指す。
なお、チャネル層１０６が積層構造を有する場合、チャネル層１０６全体の厚さの分布と、チャネル層１０６のうち不純物濃度が最も高い層（高濃度不純物層）の不純物濃度の分布とが、負の相関を有していればよい。チャネル層１０６がｎ型不純物およびｐ型不純物の両方を含む場合、ｎ型不純物およびｐ型不純物の濃度の差の絶対値を、チャネル層１０６の実効不純物濃度と呼ぶ。この場合、チャネル層１０６の厚さ分布と、チャネル層１０６の第１導電型の実効不純物濃度の分布とが負の相関を有していればよい。
図４Ａは、炭化珪素エピタキシャルウェハ３００の中心を通る断面におけるチャネル層の厚さおよび不純物濃度の分布を例示する図である。図４Ｂは、炭化珪素半導体素子２００のある断面におけるチャネル層の厚さおよび不純物濃度の分布を例示する図である。
図４Ａに例示するように、炭化珪素ウェハ３０１面内において、チャネル層１０６の厚さが中央部で周縁部よりも大きい同心円状の分布を有し、かつ、チャネル層１０６の不純物濃度が中央部で周縁部よりも低い同心円状の分布を有していてもよい。または、図示していないが、炭化珪素ウェハ３０１面内において、チャネル層１０６の厚さが中央部で周縁部よりも小さい同心円状の分布を有し、かつ、チャネル層１０６の不純物濃度が中央部で周縁部よりも高い同心円状の分布を有していてもよい。厚さおよび不純物濃度の分布は同心円状でなくてもよい。炭化珪素ウェハ３０１面内において、チャネル層１０６の厚さ分布と不純物濃度分布とが負の相関を有する方向を少なくとも１つ有していればよい。例えば、図示していないが、チャネル層１０６の不純物濃度が、一方の端部Ａから他方の端部Ｂに向かって高くなるような分布を有し、チャネル層１０６が端部Ｂから端部Ａに向かって厚くなるような分布を有していてもよい。
炭化珪素半導体素子２００でも、同様に、炭化珪素基板１０１面内において、チャネル層１０６の厚さ分布と不純物濃度分布とが負の相関を有する方向を少なくとも１つ有していればよい。例えば図４Ｂに示すように、チャネル層１０６が一方の端部Ｃから他方の端部Ｄに向かって厚くなるような分布を有し、チャネル層１０６の不純物濃度が端部Ｄから端部Ｃに向かって高くなるような分布を有していてもよい。
チャネル層１０６が薄いとゲート閾値電圧Ｖｔｈが増加し、チャネル層１０６の不純物濃度が高いと、ゲート閾値電圧Ｖｔｈは低下する。従って、面内の２点ａ、ｂのうち、チャネル層１０６の薄い方の点で他の点よりも不純物濃度を高くすると、厚さばらつきに起因して２点ａ、ｂ間に生じるゲート閾値電圧Ｖｔｈの変動量は、不純物濃度ばらつきに起因して２点ａ、ｂ間に生じる変動量で補償される。この結果、２点ａ、ｂ間のゲート閾値電圧Ｖｔｈの差（絶対値）を小さくできる。
このように、本実施形態によると、炭化珪素エピタキシャルウェハ３００または炭化珪素半導体素子２００において、チャネル層１０６の厚さ分布によるゲート閾値電圧Ｖｔｈ変動分と、チャネル層１０６の不純物濃度分布によるゲート閾値電圧Ｖｔｈ変動分とを相殺させることができる。このため、チャネル層１０６の面内ばらつきに起因する素子特性のばらつきを低減できるので、歩留まりを向上できる。なお、ここでいう「相殺」とは、チャネル層１０６の厚さ分布によるゲート閾値電圧Ｖｔｈ変動分と、チャネル層１０６の不純物濃度分布によるゲート閾値電圧Ｖｔｈ変動分とが完全に打ち消しあわなくてもよい。これらのパラメータのゲート閾値電圧Ｖｔｈ変動分の一方が他方によって補償され、結果的に、トータルのゲート閾値電圧Ｖｔｈ変動が小さくなればよい。
チャネル層１０６の厚さおよび不純物濃度は、炭化珪素半導体素子２００がチャネルダイオードとして機能し得るように制御されていることが好ましい。この場合、チャネル層１０６の不純物濃度は比較的高く設定され、ゲート閾値電圧Ｖｔｈに与える影響が大きい。従って、このゲート閾値電圧Ｖｔｈ変動分を補償することでより顕著な効果が得られる。
なお、チャネルダイオードを内在していない従来のＭＩＳＦＥＴでは、チャネル層の不純物濃度は１０１７程度以下であるため、チャネル層の面内ばらつきに起因するゲート閾値電圧Ｖｔｈ変動は問題にならない場合が多い。例えば、特開２０１２−９４６４８号公報は、ボディ領域の不純物分布に起因するゲート閾値電圧Ｖｔｈのばらつきを低減する方法を開示しているが、チャネル層の面内ばらつきによるゲート閾値電圧Ｖｔｈ変動については言及されていない。当然ながら、チャネル層の厚さと不純物濃度との相関関係についても言及されていない。これに対し、本願の実施形態では、チャネル層の不純物濃度が高いために、ボディ領域の不純物濃度分布によるゲート閾値電圧Ｖｔｈ変動よりも、チャネル層の不純物濃度分布によるゲート閾値電圧Ｖｔｈ変動の方が大きい。このため、チャネル層の厚さおよび不純物濃度のばらつきに起因するゲート閾値電圧Ｖｔｈ変動を相殺させることで、ゲート閾値電圧Ｖｔｈのばらつきが低減された炭化珪素半導体素子を実現できる。
＜チャネル層１０６の構造＞
チャネル層１０６は、単一のｎ型不純物層またはｐ型不純物層であってもよい。チャネル層１０６が単一の不純物層からなる場合、チャネル層１０６の第１導電型不純物の濃度は、例えば１×１０１８以上１×１０１９ｃｍ−３以下、厚さは１０ｎｍ以上１００ｎｍ以下であってもよい。
チャネル層１０６は積層構造を有していてもよい。その場合、チャネル層１０６は、ｎ型不純物層またはｐ型不純物層（以下、「高濃度不純物層」と称する）と、高濃度不純物層よりも低い濃度で不純物を含む低濃度不純物層とを積み重ねた構造であってもよい。高濃度不純物層の第１導電型不純物の濃度は、例えば１×１０１８以上１×１０１９ｃｍ−３以下であってもよい。「低濃度不純物層」は、不純物を実質的に含まないアンドープ層であってもよい。チャネル層１０６が積層構造を有する場合、高濃度不純物層の不純物濃度の面内分布と、チャネル層１０６全体の厚さの面内分布とが負の相関を有していればよい。
図３Ｂは、チャネル層１０６の一例を示す拡大断面図である。チャネル層１０６は、炭化珪素基板１０１側から、例えば、ｎ型の低濃度不純物層またはアンドープ層であるボトム層１６１、ｎ型の高濃度不純物層１６０、およびｎ型の低濃度不純物層またはアンドープ層であるキャップ層１６２を含む積層構造を有していてもよい。ボトム層１６１の厚さは５ｎｍ〜４０ｎｍであり、高濃度不純物層１６０の厚さは１０ｎｍ〜４０ｎｍであり、キャップ層１６２の厚さは５ｎｍ〜４０ｎｍであってもよい。また、これらの層の合計厚さＤは、例えば２０ｎｍ以上１００ｎｍ以下であってもよい。ボトム層１６１のｎ型不純物濃度は１×１０１８ｃｍ−３未満であり、高濃度不純物層１６０のｎ型不純物濃度は１×１０１８から１×１０１９ｃｍ−３程度であり、キャップ層１６２のｎ型不純物濃度は１×１０１８ｃｍ−３未満であってもよい。なお、各層の不純物濃度は必ずしも一定である必要はなく、各層の厚さ方向に分布を持っていてもよい。
キャップ層１６２を設けることにより、次のような利点がある。犠牲酸化およびゲート酸化などの製造工程において、チャネル層１０６の厚さが減少することがある。このとき、チャネル層１０６がキャップ層を有していないと、高濃度不純物層１６０の厚さが減少し、その減少量のばらつきによって、順方向のゲート閾値電圧および逆方向の立ち上がり電圧等の電気特性にばらつきが生じ得る。これに対し、高濃度不純物層１６０の表面に低濃度不純物層であるキャップ層１６２を形成することで、Ｖｔｈ感度の高い高濃度不純物層１６０の厚さの減少を抑制できるので、ＭＩＳＦＥＴの電気特性のばらつきを低減できる。
また、ボトム層１６１を設けることにより、次のような利点がある。チャネル層１０６をエピタキシャル成長させるとき、成長初期は成長レートが安定せず、不純物濃度も安定しないことがある。これに対し、成長初期にはドーパントガスを流さずに、ボトム層１６１として、アンドープ層、または残留窒素のみを含む低濃度不純物層を成長させ、成長レートが安定してから高濃度不純物層１６０を成長させることで、成長初期の成長レートが安定しないことによる不純物濃度の変動を低減することができる。
なお、図３Ｂには、３層構造を有するチャネル層１０６を図示したが、チャネル層１０６は、ボトム層１６１および高濃度不純物層１６０、あるいは、高濃度不純物層１６０およびキャップ層１６２の２層構造を有していてもよい。あるいは、４層以上の積層構造を有していてもよい。
＜チャネル層１０６の厚さ分布とゲート絶縁膜１０７の厚さ分布との関係＞
チャネル層１０６の厚さ分布と不純物濃度分布との相関関係（負の相関）に加えて、あるいはそれに代わって、炭化珪素ウェハ３０１面内、あるいは、炭化珪素半導体素子２００における炭化珪素基板１０１面内において、チャネル層１０６の厚さ分布とゲート絶縁膜１０７の厚さ分布とが正の相関を有していてもよい。「正の相関」とは、例えば、炭化珪素ウェハ３０１または炭化珪素基板１０１に平行な面内において、チャネル層１０６の厚さの異なる２点ａ、ｂをとり、点ａ、ｂにおけるチャネル層１０６の厚さをそれぞれＤａ、Ｄｂ、ゲート絶縁膜１０７の厚さをそれぞれＴａ、Ｔｂとすると、Ｄａ＞ＤｂのときＴａ＞Ｔｂであるか、または、Ｄａ＜ＤｂのときＴａ＜Ｔｂである場合を指す。
なお、ゲート絶縁膜１０７が、チャネル層１０６の表面領域を熱酸化して形成された熱酸化膜である場合、チャネル層１０６は、熱酸化による消失分を考慮して上述した相関関係を満たすように成膜されることが好ましい。
図５Ａは、炭化珪素エピタキシャルウェハ３００の中心を通る断面におけるチャネル層１０６の厚さおよびゲート絶縁膜１０７の厚さの分布を例示する図である。図５Ｂは、炭化珪素半導体素子２００のある断面におけるチャネル層１０６の厚さおよびゲート絶縁膜１０７の厚さの分布を例示する図である。
図５Ａに例示するように、炭化珪素ウェハ３０１面内において、チャネル層１０６およびゲート絶縁膜１０７の厚さは、いずれも、中央部で周縁部よりも大きい同心円状の分布を有してもよい。または、図示していないが、炭化珪素ウェハ３０１面内において、チャネル層１０６およびゲート絶縁膜１０７の厚さが、いずれも、中央部で周縁部よりも小さい同心円状の分布を有してもよい。厚さ分布は同心円状でなくてもよい。炭化珪素ウェハ３０１面内において、チャネル層１０６およびゲート絶縁膜１０７の厚さ分布が正の相関を有する方向が少なくとも１つあればよい。
炭化珪素半導体素子２００においても同様であり、図５Ｂに例示するように、炭化珪素基板１０１面内において、チャネル層１０６およびゲート絶縁膜１０７の厚さ分布が正の相関を有する方向が少なくとも１つあればよい。
本実施形態によると、炭化珪素エピタキシャルウェハ３００または炭化珪素半導体素子２００において、チャネル層１０６の厚さ分布によるゲート閾値電圧Ｖｔｈ変動分と、ゲート絶縁膜１０７の厚さ分布によるゲート閾値電圧Ｖｔｈ変動分とが補償し合う。このため、チャネル層１０６の面内ばらつきに起因する素子特性のばらつきを低減できる。
なお、図６Ａに示すように、炭化珪素ウェハ３０１面内において、チャネル層１０６の厚さ分布およびチャネル層１０６の不純物濃度分布は負の相関を有し、かつ、チャネル層１０６およびゲート絶縁膜１０７の厚さ分布は正の相関を有してもよい。同様に、図６Ｂに示すように、炭化珪素基板１０１面内において、チャネル層１０６の厚さ分布およびチャネル層１０６の不純物濃度分布は負の相関を有し、かつ、チャネル層１０６およびゲート絶縁膜１０７の厚さ分布は正の相関を有してもよい。これにより、炭化珪素ウェハ３０１または炭化珪素基板１０１面内におけるゲート閾値電圧Ｖｔｈのばらつきをより効果的に低減できる。
（ＭＩＳＦＥＴの各工程で生じるばらつき量およびゲート閾値電圧Ｖｔｈに対する感度）
本発明者は、ＭＩＳＦＥＴの各工程で生じるばらつき量のゲート閾値電圧Ｖｔｈへの影響を試算したので、以下に説明する。
ＭＩＳＦＥＴの製造工程では、炭化珪素エピタキシャルウェハ３００の面内で、チャネル層１０６の厚さ、チャネル層１０６の不純物濃度およびゲート絶縁膜１０７の厚さ、ボディ領域１０３の不純物濃度、チャネル長Ｌなどのばらつきが生じ得る。これらは、ゲート閾値電圧Ｖｔｈのばらつきの要因となり得る。そこで、各要因について、ばらつき量と、ゲート閾値電圧Ｖｔｈに対する感度（Ｖｔｈ感度）とを算出した。結果を表１に示す。なお、「Ｖｔｈ感度」は、単位ばらつき量に対するゲート閾値電圧Ｖｔｈの正方向または負方向の変化量をいう。例えば、チャネル層１０６の厚さのＶｔｈ感度は−０．１５Ｖである。これは、例えばチャネル層１０６の厚さが１ｎｍ大きく（または小さく）なると、ゲート閾値電圧Ｖｔｈは負方向に０．１５Ｖ変化し、０．１５Ｖ低く（または高く）なることを意味する。さらに、ばらつき量およびＶｔｈ感度から、各要因によるゲート閾値電圧Ｖｔｈばらつき量と、これらの要因によるゲート閾値電圧Ｖｔｈのばらつき量の合計（トータルＶｔｈばらつき量）を求めたので、表１に併せて示す。
表１から、ゲート閾値電圧Ｖｔｈのばらつきの主な要因は、チャネル層１０６の厚さ、チャネル層１０６の不純物濃度およびゲート絶縁膜１０７の厚さのばらつきであることが分かる。これらの要因によるゲート閾値電圧Ｖｔｈ変動量を相殺させることにより、トータルＶｔｈばらつき量を大きく低減できる。
例えば、チャネル層１０６の厚さばらつきに起因するゲート閾値電圧Ｖｔｈ変動量を、チャネル層１０６の不純物濃度のばらつきに起因するゲート閾値電圧Ｖｔｈ変動量で補償することで、表１に示すように、トータルＶｔｈばらつき量を±１．１Ｖから±０．５Ｖまで低減できる。
さらに、ゲート絶縁膜１０７の厚さ分布を、チャネル層１０６の厚さ分布と正の相関を有するように制御してもよい。これにより、チャネル層１０６の厚さのばらつきに起因するゲート閾値電圧Ｖｔｈ変動量を、チャネル層１０６の不純物濃度およびゲート絶縁膜１０７の厚さのばらつきに起因するゲート閾値電圧Ｖｔｈ変動量で補償することができる。従って、表１に示すように、トータルＶｔｈばらつき量を±０．３５Ｖまで低減できる。
この試算結果から、各工程で生じ得る厚さまたは濃度のばらつき量の分布を制御することにより、トータルＶｔｈばらつき量を低減できることが確認できる。
Figure 0006814965
＜炭化珪素半導体素子２００の製造方法＞
次に、図面を参照しながら、本実施形態の炭化珪素半導体素子２００の製造方法を説明する。
図７Ａから図７Ｆは、それぞれ、炭化珪素半導体素子２００の製造方法を説明するための断面図である。図７Ａは炭化珪素エピタキシャルウェハ３００を示す。図７Ｂから図７Ｆは、炭化珪素エピタキシャルウェハ３００における１つのユニットセル形成領域Ｒｕを示す。
まず、図７Ａに示すように、炭化珪素ウェハ３０１の主面上に、エピタキシャル成長によって第１導電型（ｎ型）の炭化珪素エピタキシャル層１１０を成長させて、炭化珪素エピタキシャルウェハ３００を得る。
炭化珪素ウェハ３０１として、例えば、４Ｈ−ＳｉＣ（０００１）面を[１１−２０]方向に４°オフさせたオフカット基板を用いる。炭化珪素ウェハ３０１の直径は、例えば７５ｍｍである。炭化珪素ウェハ３０１はｎ型であり、炭化珪素ウェハ３０１における不純物濃度は、例えば、５×１０１８〜１×１０１９ｃｍ−３程度である。
炭化珪素エピタキシャル層１１０の形成工程では、まず、エピタキシャル成長前に炭化珪素ウェハ３０１の昇温を行う。この昇温過程では、原料ガスを供給せず、少なくとも水素を含んだ雰囲気で炭化珪素ウェハ３０１を加熱する。炭化珪素ウェハ３０１の温度（ウェハ温度）が、所定の成長温度（ここでは１６００℃）に到達した時点で原料ガスとドーパントガスである窒素の供給を開始する。このようにして、炭化珪素ウェハ３０１の主面上に、例えば、厚さが５〜１００μｍ程度（例えば１０μｍ）の炭化珪素エピタキシャル層１１０を形成する。炭化珪素エピタキシャル層１１０のｎ型不純物濃度は、炭化珪素ウェハ３０１のｎ型不純物濃度よりも低く設定され、例えば１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下（例えば１×１０１6ｃｍ−３）である。
次に、図７Ｂに示すように、ユニットセル形成領域Ｒｕにおいて、炭化珪素エピタキシャル層１１０のうち選択された領域にｐ型またはｎ型の不純物イオンを注入することにより、ボディ領域１０３、ソース領域１０４およびコンタクト領域１０５を形成する。
具体的には、炭化珪素エピタキシャル層１１０上に例えばＳｉＯ２により構成されるマスク（図示しない）を形成し、マスクの形成されていない領域にｐ型不純物イオン（例えばＡｌイオンまたはＢイオン）を注入して、ボディ領域１０３を形成する。ボディ領域１０３の幅は、例えば５〜１０μｍである。ボディ領域１０３におけるｐ型不純物の濃度は、例えば１×１０１７以上１×１０２０ｃｍ−３以下である。
さらに、コンタクト領域１０５にｎ型不純物イオン（例えば窒素イオン）を注入して、ソース領域１０４を形成する。ソース領域１０４におけるｎ型不純物の濃度は、例えば１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
また、ボディ領域１０３内に、ｐ型不純物イオンを注入し、コンタクト領域１０５を形成する。コンタクト領域１０５におけるｐ型不純物の濃度は、例えば１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
イオン注入後に、マスクを除去して活性化アニールを行う。活性化アニールは、例えば、不活性雰囲気中で１７００℃程度の温度で３０分程度行う。
次に、図７Ｃに示すように、ボディ領域１０３、ソース領域１０４及びコンタクト領域１０５を含む炭化珪素エピタキシャル層１１０の表面全体に、チャネル層１０６をエピタキシャル成長により形成する。本実施形態では、ドーパントガスとして窒素を供給することにより、チャネル層１０６を形成する。チャネル層１０６の平均濃度は、例えば約１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下である。チャネル層１０６の平均厚さは例えば２０ｎｍ以上１００ｎｍ以下である。
本実施形態では、チャネル層１０６のエピタキシャル成長条件を制御することによって、チャネル層１０６の厚さおよび／または濃度に、所定の面内分布を故意に生じさせる。エピタキシャル成長条件は、例えば、原料ガスの供給量および供給比、成長圧力、成長温度などのパラメータを含む。
チャネル層１０６の厚さ分布は、成長温度、成長圧力、ガス流量などによって制御され得る。例えば、成長温度を高く設定すると（例えば１５００℃超１６００℃以下）、チャネル層１０６の厚さを炭化珪素ウェハ３０１の中央部で周縁部よりも小さくできる（中央部＜周縁部）。反対に、成長温度を低く設定すると（例えば１４００℃以上１５００℃以下）、チャネル層１０６の厚さを炭化珪素ウェハ３０１の中央部で周縁部よりも大きくできる（中央部＞周縁部）。チャネル層１０６の厚さ分布が変わるメカニズムとしては、成長温度、成長圧力、ガス流量などを変えることでエピタキシャル成長炉の温度分布、ガスの流速などが変化し、エピタキシャル成長炉の上流から下流にかけて原料ガスが熱分解されるプロファイルが変化するためと考えられる。ウェハ表面でのチャネル層１０６の不純物濃度分布は、例えば、原料ガス流量や原料ガス中に含まれる炭素と珪素の原子数比（Ｃ／Ｓｉ比）、さらにはウェハ面内の温度分布を変えることなどによって制御され得る。例えば、Ｃ／Ｓｉ比を高く設定すると（例えば１．６以上２．２以下）、チャネル層１０６の不純物濃度を炭化珪素ウェハ３０１の中央部で周縁部よりも大きくできる（中央部＞周縁部）。反対に、Ｃ／Ｓｉ比を低く設定すると（例えば１．０以上１．６以下）、チャネル層１０６の不純物濃度を炭化珪素ウェハ３０１の中央部で周縁部よりも小さくできる（中央部＜周縁部）。また、不純物濃度は膜厚よりもウェハ温度に対する感度が高いことが実験からわかっており、ウェハ温度分布が不純物分布にも影響を与える。不純物分布が変わるメカニズムとしては、ウェハ面内の温度分布と、原料ガス流量やＣ／Ｓｉ比のバランスなどによってウェハ面内の実効的なC／Si比が変わることで、不純物濃度が中央部で周縁部よりも大きくなったり、中央部で周縁部よりも小さくなったりするものと考えられる。
次いで、図７Ｄに示すように、例えばチャネル層１０６の表面部分を熱酸化させることによって、炭化珪素エピタキシャル層１１０の表面にゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７は、酸化膜、酸窒化膜、またはこれらの膜の積層膜であってもよい。ここでは、ゲート絶縁膜１０７として、例えば、１１００〜１４００℃の温度下で炭化珪素エピタキシャル層１１０の表面を熱酸化することによって熱酸化（ＳｉＯ２）膜を形成する。ゲート絶縁膜１０７の厚さは、例えば、４０ｎｍ以上８０ｎｍ以下である。なお、熱酸化膜の代わりに、炭化珪素エピタキシャル層１１０の上にＣＶＤ法でＳｉＯ２膜を形成してもよい。
ゲート絶縁膜１０７として熱酸化膜を形成する場合、ゲート絶縁膜１０７の厚さ分布は、例えば、ウェハ近傍の酸素濃度分布により制御され得る。例えば、隣接する２つのウェハが一定の間隔を空けて対向するように、複数のウェハを基板保持用パーツに並べて設置する多数枚チャージの酸化炉において、供給するガス流量（例えば、酸素、窒素、アルゴン等）が少ない場合にはガスの流れが滞る。このため、ウェハ周縁部と比べてウェハ中心近傍に酸素が到達しにくくなるため酸素濃度が低くなり、ウェハ中心近傍のゲート絶縁膜１０７は薄くなる（中央部＜周縁部）。一方、供給するガス流量（酸素、窒素、アルゴン等）が適切な場合には、前述のようなウェハ中心近傍に酸素が到達しにくくなることは抑制できる。しかしながら、ウェハ周縁部では基板保持用パーツに酸素が消費されてしまうため、ウェハ周縁部のゲート絶縁膜１０７は薄くなる（中央部＞周縁部）。また、ウェハを設置するパーツの構造を変更してウェハ面内の温度分布を制御することでも、ゲート絶縁膜１０７の厚さ分布を制御できる。
続いて、図７Ｅに示すように、ゲート絶縁膜１０７上にゲート電極１０８を形成する。ゲート電極１０８は、例えば、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装置を用いて、ゲート絶縁膜１０７上にリンをドープしたポリシリコン（ｐｏｌｙ−Ｓｉ膜）を堆積することによって形成することができる。
次いで、図７Ｆに示すように、ソース電極１０９及びドレイン電極１１４を形成する。
まず、ゲート電極１０８を覆うように、例えばＣＶＤ法により層間絶縁層１１１を堆積する。層間絶縁層１１１は、ＳｉＯ２により構成されてもよい。この後、層間絶縁層１１１にソース電極用の開口部を形成する。続いて、層間絶縁層１１１の開口部内にソース電極１０９を形成する。ここでは、まず、例えば厚さ５０〜１００ｎｍ程度のニッケル膜を開口部内に形成し、不活性雰囲気内で、例えば９５０℃、５分間の熱処理を行い、ニッケルを炭化珪素表面と反応させる。これにより、ニッケルシリサイドにより構成されるソース電極１０９を形成する。ソース電極１０９は、ソース領域１０４の一部及びコンタクト領域１０５とオーミック接触を形成する。また、炭化珪素基板１０１の裏面上にドレイン電極１１４を形成する。例えば、炭化珪素基板１０１の裏面に、厚さが１５０ｎｍ程度のチタンを堆積させ、同様の熱処理を行って、チタンを炭化珪素表面と反応させる。これにより、チタンシリサイドにより構成されるドレイン電極１１４を形成する。ドレイン電極１１４は、炭化珪素基板１０１とオーミック接触を形成する。この後、層間絶縁層１１１上および層間絶縁層１１１の開口部内に、開口部内でソース電極１０９と接するソース配線１１２を形成する。
以上の工程により、炭化珪素エピタキシャルウェハ３００の各素子領域に、複数のユニットセル１００を含む素子構造が形成される。図示しないが、この後、炭化珪素エピタキシャルウェハ３００を素子（チップ）ごとに切断する。これにより、複数の炭化珪素半導体素子（ＭＩＳＦＥＴ）２００を得る。
本実施形態では、チャネル層１０６の厚さ、チャネル層１０６の不純物濃度またはゲート絶縁膜１０７の厚さに故意に所定の分布を生じさせる。これらのパラメータの分布における最大値と最小値との差は、ゲート閾値電圧Ｖｔｈのばらつきを効果的に低減できるように調整されてもよい。
炭化珪素ウェハ３０１面内における、チャネル層１０６の厚さ分布における最大値と最小値との差は、例えば、２ｎｍ以上２０ｎｍであり、チャネル層１０６の第１導電型の不純物の濃度分布における最大値と最小値との差は、例えば、２×１０１７／ｃｍ３以上２×１０１８／ｃｍ３以下であってもよい。これにより、Ｖｔｈのばらつきをより効果的に低減できる。なお、各素子領域における厚さなどの分布は、上記の炭化珪素ウェハ３０１全体の分布よりも小さくなる。例えば、炭化珪素基板１０１面内における、チャネル層１０６の厚さ分布における最大値と最小値との差は、１ｎｍ以上５ｎｍ以下であり、チャネル層１０６の第１導電型の不純物の濃度分布における最大値と最小値との差は、例えば、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３以下であってもよい。これにより、炭化珪素半導体素子２００におけるユニットセル間のゲート閾値電圧Ｖｔｈのばらつきを、例えば±０．５V以下にできる。好ましくは、チャネル層１０６の厚さ分布における最大値と最小値との差は、１ｎｍ以上２ｎｍ以下であり、チャネル層１０６の第１導電型の不純物濃度分布における最大値と最小値との差は、１×１０１７／ｃｍ３以上２×１０１７／ｃｍ３以下であってもよい。これにより、炭化珪素半導体素子２００におけるユニットセル間のゲート閾値電圧Ｖｔｈのばらつきを、例えば±０．３Ｖ以下にできる。
（実施例および比較例）
実施例および比較例のＭＩＳＦＥＴを試作し、炭化珪素ウェハ３０１面内における素子特性のばらつきを測定したので、その方法および結果を説明する。
実施例として、直径７５ｍｍ（３インチ）の炭化珪素ウェハ３０１上に複数のＭＩＳＦＥＴを試作した。試作したＭＩＳＦＥＴのボディ領域１０３のｐ型不純物濃度を２×１０１９ｃｍ−３、ゲート絶縁膜１０７の厚さを７０ｎｍ、チャネル長を０．５μｍとした。チャネル層１０６として、基板側からボトム層、高濃度不純物層およびキャップ層を含む積層チャネル層を形成した。高濃度不純物層のｎ型不純物の平均濃度を１．２×１０１８ｃｍ−３、厚さを２０ｎｍとした。ボトム層は厚さ１７ｎｍのアンドープ層、キャップ層は厚さ２０ｎｍのアンドープ層とした。チャネル層１０６の各層の合計厚さの平均を５７ｎｍとした。また、チャネル層１０６をエピタキシャル成長させる際の成長温度を１４７０℃、成長圧力を２００ｈPa、原料ガスの供給比（Ｃ／Ｓｉ比）を１．２とした。
比較例として、チャネル層１０６の成長温度を１５５０℃とした点以外は実施例と同様の方法で、炭化珪素ウェハ３０１上に複数のＭＩＳＦＥＴを試作した。
次いで、実施例および比較例におけるチャネル層１０６の、炭化珪素エピタキシャルウェハ３００面内における厚さ分布および不純物濃度分布を測定した。ここでは、炭化珪素エピタキシャルウェハ３００の中心を通る断面において、一方の周縁から他方の周縁までの５点（ｐ１〜ｐ５）の厚さおよび不純物濃度を測定し、分布を求めた。測定点ｐ１、ｐ５は炭化珪素エピタキシャルウェハ３００の周縁部、測定点ｐ３は炭化珪素エピタキシャルウェハ３００の中心部に位置する。さらに、実施例および比較例の複数のＭＩＳＦＥＴに対し、オン電流が１ｍAのときのゲート閾値電圧Ｖｔｈと、オン電流が５０Ａのときのオン抵抗Ｒｏｎを求めた。
図８Ａは、比較例におけるチャネル層１０６の厚さ分布および不純物濃度分布の測定結果、図８Ｂは、比較例における複数のＭＩＳＦＥＴのゲート閾値電圧Ｖｔｈおよびオン抵抗Ｒｏｎのばらつきを示す図である。図９Ａは、実施例におけるチャネル層１０６の厚さ分布および不純物濃度分布の測定結果、図９Ｂは、実施例における複数のＭＩＳＦＥＴのゲート閾値電圧Ｖｔｈおよびオン抵抗Ｒｏｎのばらつきを示す図である。
比較例では、図８Ａに示すように、チャネル層１０６の不純物濃度は、炭化珪素エピタキシャルウェハ３００の中央部で周縁部よりも低く、チャネル層１０６の厚さは、炭化珪素エピタキシャルウェハ３００の中央部で周縁部よりも小さい。つまり、チャネル層１０６の不純物濃度分布および厚さ分布は正の相関を有している。不純物濃度のばらつきは±２０％（±２×１０１７／ｃｍ３）、不純物濃度の最大値と最小値との差は４×１０１７／ｃｍ３である。チャネル層１０６の厚さのばらつきは±５％（±３ｎｍ）であり、厚さの最大値と最小値との差は６ｎｍである。比較例では、図８Ｂに示すように、炭化珪素エピタキシャルウェハ３００に形成されたＭＩＳＦＥＴ間で、ゲート閾値電圧Ｖｔｈおよびオン抵抗Ｒｏｎに大きなばらつきが生じることが分かる。例えば、ゲート閾値電圧Ｖｔｈのばらつきは１．５Ｖ以上である。これは、チャネル層１０６の不純物濃度分布および厚さ分布が正の相関を有しており、チャネル層１０６の厚さ分布によるＶｔｈ変動分と不純物濃度分布によるＶｔｈ変動分とが加算されたために、Ｖｔｈばらつき量が増大したからと考えられる。
これに対し、実施例では、図９Ａに示すように、チャネル層１０６の不純物濃度は比較例と同様であるが、チャネル層１０６の厚さは、炭化珪素エピタキシャルウェハ３００の中央部で周縁部よりも大きい。つまり、チャネル層１０６の不純物濃度分布および厚さ分布は負の相関を有している。不純物濃度のばらつきは±２０％（±２×１０１７／ｃｍ３）であり、不純物濃度の最大値と最小値との差は４×１０１７／ｃｍ３、チャネル層１０６の厚さのばらつき量は±５％（±３ｎｍ）、厚さの最大値と最小値との差は６ｎｍであり、いずれも比較例と同じである。実施例では、図９Ｂに示すように、ゲート閾値電圧Ｖｔｈおよびオン抵抗Ｒｏｎのばらつきは、比較例と比べて大幅に低減されることが分かる。実施例におけるゲート閾値電圧Ｖｔｈのばらつきは０．５Ｖ程度である。これは、チャネル層１０６の不純物濃度分布および厚さ分布が負の相関を有しており、チャネル層１０６の厚さ分布によるＶｔｈ変動分が不純物濃度分布によるＶｔｈ変動分で補償された結果、Ｖｔｈばらつき量が減少したからと考えられる。
従って、チャネル層１０６の不純物濃度分布および厚さ分布を制御することにより、炭化珪素ウェハ３０１面内のＶｔｈばらつきを低減できることが確認される。
前述したように、ゲート絶縁膜１０７の厚さ分布を、チャネル層１０６の厚さ分布と正の相関を有するように制御してもよい。例えば、チャネル層１０６およびゲート絶縁膜１０７は、いずれも、中央部で周縁部よりも厚くなるように形成されてもよい。これにより、チャネル層１０６の厚さばらつきに起因するＶｔｈ変動分を、チャネル層１０６の不純物濃度ばらつきおよびゲート絶縁膜１０７の厚さばらつきに起因するＶｔｈ変動分の両方で補償できるので、Ｖｔｈばらつき量をさらに低減することが可能である。
本実施形態における炭化珪素半導体素子は、プレーナ構造の縦型ＭＩＳＦＥＴに限定されず、トレンチ構造の縦型ＭＩＳＦＥＴであってもよい。あるいは、炭化珪素ウェハの主面上にソース電極及びドレイン電極が配置された横型ＭＩＳＦＥＴであってもよい。あるいは、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）等であってもよい。さらに、炭化珪素エピタキシャル層１１０と異なる導電型の炭化珪素ウェハを用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。
さらに、炭化珪素の他に、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体エピタキシャルウェハおよび半導体素子に適用することも可能である。また、シリコンを用いた半導体エピタキシャルウェハおよび半導体素子に適用することも可能である。
本明細書において開示される技術は、例えば、電力変換器に用いられる半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
１００ ：ユニットセル
１０１ ：炭化珪素基板
１０２ ：ドリフト領域
１０３ ：ボディ領域
１０４ ：ソース領域
１０５ ：コンタクト領域
１０６ ：チャネル層
１０７ ：ゲート絶縁膜
１０８ ：ゲート電極
１０９ ：ソース電極
１１０ ：炭化珪素エピタキシャル層
１１１ ：層間絶縁層
１１２ ：ソース配線
１１４ ：ドレイン電極
１２０ ：ＪＦＥＴ領域
１６０ ：高濃度不純物層
１６１ ：ボトム層
１６２ ：キャップ層
２００ ：炭化珪素半導体素子
２０１ ：ソースパッド
２０２ ：ゲートパッド
３００ ：炭化珪素エピタキシャルウェハ
３０１ ：炭化珪素ウェハ
Ｒｃ ：素子領域
Ｒｕ ：ユニットセル形成領域

Claims (9)

  1. 半導体ウェハと、前記半導体ウェハ上に配置された第１導電型の半導体層とを備える半導体エピタキシャルウェハであって、
    複数の素子領域を有し、
    前記複数の素子領域のそれぞれは、
    前記半導体層に接する第２導電型のボディ領域と、
    前記ボディ領域に接する第１導電型のソース領域と、
    前記半導体層上でかつ前記ボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層と
    を含み、
    前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、
    前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記チャネル層の第１導電型の不純物の濃度分布とが負の相関を有し、
    前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布における最大値と最小値との差は、２ｎｍ以上２０ｎｍ以下であり、前記チャネル層の第１導電型の不純物の濃度分布における最大値と最小値との差は、２×１０１７／ｃｍ３以上２×１０１８／ｃｍ３以下である、半導体エピタキシャルウェハ。
  2. 前記半導体ウェハに平行な面内の２点ａ、ｂにおける前記チャネル層の厚さをそれぞれＤａ、Ｄｂとし、前記チャネル層の第１導電型の不純物の濃度をＣａ、Ｃｂとすると、Ｄａ＞ＤｂのときＣａ＜Ｃｂであるか、または、Ｄａ＜ＤｂのときＣａ＞Ｃｂである、請求項１に記載の半導体エピタキシャルウェハ。
  3. 前記複数の素子領域のそれぞれは、
    前記チャネル層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と
    をさらに含み、
    前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有する、請求項１または２に記載の半導体エピタキシャルウェハ。
  4. 前記チャネル層の第１導電型の不純物濃度は、前記半導体ウェハの中央部で周縁部よりも低く、前記チャネル層の厚さは、前記半導体ウェハの中央部で周縁部よりも高い、請求項１から３のいずれかに記載の半導体エピタキシャルウェハ。
  5. 半導体基板と、
    前記半導体基板上に配置された第１導電型の半導体層と、
    前記半導体層に接する第２導電型のボディ領域と、
    前記ボディ領域に接する第１導電型のソース領域と、
    前記半導体層上でかつ前記ボディ領域の少なくとも一部に接して配置された、半導体からなるチャネル層と
    を含み、
    前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、
    前記半導体基板に平行な面内における、前記チャネル層の厚さ分布と前記チャネル層の第１導電型の不純物の濃度分布とが負の相関を有し、
    前記半導体基板に平行な面内における、前記チャネル層の厚さ分布における最大値と最小値との差は、１ｎｍ以上５ｎｍ以下であり、前記チャネル層の第１導電型の不純物の濃度分布における最大値と最小値との差は、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３以下である、半導体素子。
  6. 前記チャネル層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    をさらに含み、
    前記半導体基板に平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有する、請求項５に記載の半導体素子。
  7. 前記半導体基板に平行な面内における、前記チャネル層の厚さ分布における最大値と最小値との差は、１ｎｍ以上２ｎｍ以下であり、前記チャネル層の第１導電型の不純物の濃度分布における最大値と最小値との差は、１×１０１７／ｃｍ３以上２×１０１７／ｃｍ３以下である、請求項５または６に記載の半導体素子。
  8. （Ａ）半導体ウェハと、前記半導体ウェハの主面上に配置され、第１導電型の不純物を含む半導体層とを備えた半導体エピタキシャルウェハであって、複数の素子領域を有し、前記複数の素子領域のそれぞれは、前記半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域とを含む、半導体エピタキシャルウェハを用意する工程と、
    （Ｂ）前記半導体層の表面に半導体をエピタキシャル成長させることによって、前記ボディ領域の少なくとも一部に接するチャネル層を形成する工程と
    を包含し、
    前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含み、かつ、前記チャネル層の厚さは１０ｎｍ以上１００ｎｍ以下であり、
    前記工程（Ｂ）において、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記チャネル層の第１導電型の不純物の濃度分布とが負の相関を有し、かつ、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布における最大値と最小値との差が、２ｎｍ以上２０ｎｍ以下であり、前記チャネル層の第１導電型の不純物の濃度分布における最大値と最小値との差が、２×１０１７／ｃｍ３以上２×１０１８／ｃｍ３以下となるように、エピタキシャル成長させる条件を制御する半導体素子の製造方法。
  9. （Ｃ）前記チャネル層上にゲート絶縁膜を形成する工程をさらに包含し、
    前記工程（Ｂ）および前記工程（Ｃ）において、前記半導体ウェハに平行な面内における、前記チャネル層の厚さ分布と前記ゲート絶縁膜の厚さ分布とが正の相関を有するように、前記エピタキシャル成長させる条件および前記ゲート絶縁膜の形成条件を制御する請求項８に記載の半導体素子の製造方法。
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