[go: up one dir, main page]

JP7008293B2 - Ｇａ２Ｏ３系半導体素子 - Google Patents

Ｇａ２Ｏ３系半導体素子 Download PDF

Info

Publication number
JP7008293B2
JP7008293B2 JP2017088866A JP2017088866A JP7008293B2 JP 7008293 B2 JP7008293 B2 JP 7008293B2 JP 2017088866 A JP2017088866 A JP 2017088866A JP 2017088866 A JP2017088866 A JP 2017088866A JP 7008293 B2 JP7008293 B2 JP 7008293B2
Authority
JP
Japan
Prior art keywords
crystal layer
system crystal
region
added
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017088866A
Other languages
English (en)
Other versions
JP2018186246A (ja
Inventor
正高 東脇
義昭 中田
崇史 上村
マンホイ ワン
公平 佐々木
大樹 脇本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Information and Communications Technology
Tamura Corp
Novel Crystal Technology Inc
Original Assignee
National Institute of Information and Communications Technology
Tamura Corp
Novel Crystal Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Information and Communications Technology, Tamura Corp, Novel Crystal Technology Inc filed Critical National Institute of Information and Communications Technology
Priority to JP2017088866A priority Critical patent/JP7008293B2/ja
Priority to US16/608,556 priority patent/US11563092B2/en
Priority to CN201880027299.6A priority patent/CN110622319A/zh
Priority to PCT/JP2018/017007 priority patent/WO2018199241A1/ja
Priority to EP18790539.3A priority patent/EP3629379A4/en
Publication of JP2018186246A publication Critical patent/JP2018186246A/ja
Application granted granted Critical
Publication of JP7008293B2 publication Critical patent/JP7008293B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、Ｇａ２Ｏ３系半導体素子に関する。
従来、アンドープの（意図的にドーパントが添加されていない）Ｇａ２Ｏ３系結晶膜をＧａ２Ｏ３系基板上にエピタキシャル成長させる技術が知られている（例えば、特許文献１参照）。
また、従来、Ｇａ２Ｏ３系結晶からなる下地基板と、下地基板上にエピタキシャル成長した、アンドープのＧａ２Ｏ３系結晶からなるバッファ層及びバッファ層上のＳｉがドーパントとして添加されたＧａ２Ｏ３系結晶層を有する半導体素子が知られている（例えば、非特許文献１参照）。
特開２０１７－０４１５９３号公報
Man Hoi Wong, et al., "Anomalous Fe diffusion in Si-ion-implanted β-Ga2O3and its suppression in Ga2O3 transistor structures through highly resistive buffer layers," Applied Physics Letters 106, 032105, 2015.
Ｇａ２Ｏ３系結晶膜をアンドープでエピタキシャル成長させた場合、意図せぬドナーが発生し、ｎ型になる場合がある。そのようなアンドープのＧａ２Ｏ３系結晶膜を半導体素子に用いると、アンドープのＧａ２Ｏ３系結晶膜がｎ型になっていることに起因する問題が生じる場合がある。
例えば、アンドープのＧａ２Ｏ３系結晶膜をバッファ層に用いたＦＥＴ（Field effect transistor）においては、チャネル層以外にバッファ層にも電流が流れてしまうため（リーク電流）、ＦＥＴを正常に動作させることができない。
このため、適切なアクセプターをアンドープのＧａ２Ｏ３系結晶層に添加し、非意図的に添加されたドナーを補償して高抵抗化することが求められる場合がある。また、Ｇａ２Ｏ３系結晶層中でアクセプターとして機能する不純物であれば、アンドープのＧａ２Ｏ３系結晶層やｎ型のアンドープのＧａ２Ｏ３系結晶層中のｐ型の領域の形成に用いることもできる。
本発明の目的は、新規なアクセプター不純物が添加されたＧａ２Ｏ３系結晶層を有するＧａ２Ｏ３系半導体素子を提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］～［５］のＧａ２Ｏ３系半導体素子を提供する。
［１］ドナーを含むＧａ２Ｏ３系結晶層と、前記Ｇａ２Ｏ３系結晶層の全体に形成されたＮ（窒素）添加領域と、を有する、Ｇａ２Ｏ３系半導体素子。
［２］ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、を有し、前記Ｎ添加領域が、電流通路又はガードリングである、縦型ショットキーバリアダイオードとしての、Ｇａ２Ｏ３系半導体素子。
［３］ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、を有し、前記Ｎ添加領域が、電流通路となる開口領域を有する電流遮断領域である、縦型ＭＯＳＦＥＴとしての、Ｇａ２Ｏ３系半導体素子。
［４］ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、を有し、前記Ｎ添加領域が、前記Ｇａ２Ｏ３系結晶層中のチャネル領域と前記Ｇａ２Ｏ３系結晶層の底面の間に、前記チャネル領域と前記底面を遮るように位置する、横型ＭＯＳＦＥＴとしての、Ｇａ２Ｏ３系半導体素子。
［５］ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、を有し、前記Ｎ添加領域が、前記Ｇａ２Ｏ３系結晶層中のチャネル領域と前記Ｇａ２Ｏ３系結晶層の底面の間に、前記チャネル領域と前記底面を遮るように位置する、ＭＥＳＦＥＴとしての、Ｇａ２Ｏ３系半導体素子。
本発明によれば、新規なアクセプター不純物が添加されたＧａ２Ｏ３系結晶層を有するＧａ２Ｏ３系半導体素子を提供することができる。
図１は、第１の実施の形態に係るショットキーバリアダイオードの垂直断面図である。 図２は、第１の実施の形態に係るショットキーバリアダイオードの垂直断面図である。 図３は、第１の実施の形態に係るショットキーバリアダイオードの垂直断面図である。 図４は、第２の実施の形態に係る縦型ＭＯＳＦＥＴの垂直断面図である。 図５は、第２の実施の形態に係る縦型ＭＯＳＦＥＴの垂直断面図である。 図６は、第２の実施の形態に係る縦型ＭＯＳＦＥＴの垂直断面図である。 図７は、第３の実施の形態に係る横型ＭＯＳＦＥＴの垂直断面図である。 図８は、第３の実施の形態に係る横型ＭＯＳＦＥＴの垂直断面図である。 図９は、第３の実施の形態に係る横型ＭＯＳＦＥＴの垂直断面図である。 図１０は、第３の実施の形態に係る横型ＭＯＳＦＥＴの垂直断面図である。 図１１は、第４の実施の形態に係るＭＥＳＦＥＴの垂直断面図である。 図１２は、第４の実施の形態に係るＭＥＳＦＥＴの垂直断面図である。 図１３は、実施例１に係る実験に用いた試料の垂直断面図である。 図１４は、測定された試料のリーク特性を示すグラフである。 図１５（ａ）～（ｃ）は、第２のＧａ２Ｏ３系結晶層の成長に用いられるＯ２とＮ２の混合ガス中のＮ２ガスの濃度がそれぞれ０体積％、０．０４体積％、０．４体積％であるときの、第２のＧａ２Ｏ３系結晶層中のＮのＳＩＭＳプロファイルである。 図１６（ａ）～（ｃ）は、第２のＧａ２Ｏ３系結晶層の成長に用いられるＯ２とＮ２の混合ガス中のＮ２ガスの濃度がそれぞれ０体積％、０．０４体積％、０．４体積％であるときの、ショットキーバリアダイオードの電気伝導特性を示すグラフである。 図１７は、第２のＧａ２Ｏ３系結晶層の成長に用いられるＯ２とＮ２の混合ガス中のＮ２ガスの濃度と、ショットキーバリアダイオードのアノード電圧が６Ｖのときの順方向電流密度との関係を示すグラフである。
〔第１の実施の形態〕
第１の実施の形態は、半導体素子としての、Ｎ添加領域が形成されたＧａ２Ｏ３系結晶層を有するショットキーバリアダイオードに係る形態である。
従来、Ｎ（窒素）が特性に影響を与えるほどの濃度でＧａ２Ｏ３系結晶に取り込まれることは知られておらず、また、当然ながら、ＮがＧａ２Ｏ３系結晶中でアクセプターとして機能することは知られていなかった。
ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。
図１は、第１の実施の形態に係るショットキーバリアダイオード１ａの垂直断面図である。
ショットキーバリアダイオード１ａは、縦型のショットキーバリアダイオードであり、第１のＧａ２Ｏ３系結晶層１０と、第１のＧａ２Ｏ３系結晶層１０に積層された第２のＧａ２Ｏ３系結晶層１１と、第２のＧａ２Ｏ３系結晶層１１に接続されたアノード電極１２と、第１のＧａ２Ｏ３系結晶層１０に接続されたカソード電極１３と、を有する。
第１のＧａ２Ｏ３系結晶層１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ＋型のＧａ２Ｏ３系単結晶からなる。第１のＧａ２Ｏ３系結晶層１０のドナー濃度は、例えば、１×１０１７～１×１０２０ｃｍ－３である。第１のＧａ２Ｏ３系結晶層１０の厚さは、例えば、０．５～１０００μｍである。
ショットキーバリアダイオード１ａの典型的な構成においては、第１のＧａ２Ｏ３系結晶層１０はＧａ２Ｏ３系基板である。第１のＧａ２Ｏ３系結晶層１０の主面の面方位は、例えば、（０１０）、（００１）、（－２０１）である。
第２のＧａ２Ｏ３系結晶層１１は、第１のＧａ２Ｏ３系結晶層１０上にエピタキシャル結晶成長により形成される層であり、非意図的に添加されたドナーを含むＧａ２Ｏ３系単結晶からなる。ここで、非意図的に添加されたドナーには、不純物の他、酸素空孔等の欠陥も含まれる。非意図的に添加されたドナーの濃度は、例えば、１×１０１８ｃｍ－３以下である。第２のＧａ２Ｏ３系結晶層１１の厚さは、例えば、０．１～１００μｍである。
また、第２のＧａ２Ｏ３系結晶層１１には、意図的にＮが添加されており、非意図的に添加されたドナーを補償している。第２のＧａ２Ｏ３系結晶層１１のＮ濃度は、電子濃度を下げるため、非意図的に添加されたドナー濃度以下であることが好ましい。Ｎは第２のＧａ２Ｏ３系結晶層１１の結晶成長と並行して添加され（インサイチュドーピング）、第２のＧａ２Ｏ３系結晶層１１の全体がＮ添加領域となる。なお、ドナーとしてのＳｉ、Ｓｎ等のIV族元素をＮと同時に意図的に添加する等の場合には、Ｎ濃度は非意図的に添加されたドナー濃度より大きくてもよい。
第２のＧａ２Ｏ３系結晶層１１は、例えば、Ｇａ金属と、Ｏ２とＮ２の混合ガスを原料としたオゾンガスを用いた分子線エピタキシー法（ＭＢＥ法）により形成される。
アノード電極１２は、例えば、Ｐｔ／Ｔｉ／Ａｕの積層構造を有し、第２のＧａ２Ｏ３系結晶層１１とショットキー接触する。
カソード電極１３は、例えば、Ｔｉ／Ａｕの積層構造を有し、第１のＧａ２Ｏ３系結晶層１０とオーミック接触する。
ショットキーバリアダイオード１ａにおいては、アノード電極１２とカソード電極１３との間に順方向の電圧（アノード電極１２側が正電位）を印加することにより、第２のＧａ２Ｏ３系結晶層１１から見たアノード電極１２と第２のＧａ２Ｏ３系結晶層１１との間のエネルギー障壁が低下し、アノード電極１２からカソード電極１３へ電流が流れる。このため、全体がＮ添加領域である第２のＧａ２Ｏ３系結晶層１１は電流通路となる。一方、アノード電極１２とカソード電極１３との間に逆方向の電圧（アノード電極１２側が負電位）を印加したときは、ショットキー障壁により、電流の流れが妨げられる。
図２は、第１の実施の形態に係るショットキーバリアダイオード１ｂの垂直断面図である。ショットキーバリアダイオード１ｂは、フィールドプレート構造を有する点で、ショットキーバリアダイオード１ａと異なる。
ショットキーバリアダイオード１ｂにおいては、第２のＧａ２Ｏ３系結晶層１１の上面上に、アノード電極１６の周囲に沿って、ＳｉＯ２等からなる絶縁膜１４が設けられ、その絶縁膜１４の上にアノード電極１２の縁が乗り上げている。
このようなフィールドプレート構造を設けることにより、アノード電極１６の端部への電界集中を抑制することができる。また、絶縁膜１４は、第２のＧａ２Ｏ３系結晶層１１の上面を流れる表面リーク電流を抑制するパッシベーション膜としても機能する。
図３は、第１の実施の形態に係るショットキーバリアダイオード１ｃの垂直断面図である。
ショットキーバリアダイオード１ｃは、ガードリング構造を有する点で、ショットキーバリアダイオード１ｂと異なる。ショットキーバリアダイオード１ｃにおいては、第２のＧａ２Ｏ３系結晶層１５の上面近傍には、ガードリングとしてのＮ添加領域１０１が形成されている。すなわち、第２のＧａ２Ｏ３系結晶層１５の一部にＮ添加領域１０１が形成されている。
第２のＧａ２Ｏ３系結晶層１５は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ－型のＧａ２Ｏ３系単結晶からなる。第２のＧａ２Ｏ３系結晶層１５のドナー濃度は、例えば、１×１０１８ｃｍ－３ｃｍ－３以下である。第２のＧａ２Ｏ３系結晶層１５の厚さは、例えば、０．１～１００μｍである。
Ｎ添加領域１０１は、例えば、第２のＧａ２Ｏ３系結晶層１５の上面のアノード電極１６に一部が重なる領域に、Ｎイオン注入を選択的に施すことにより形成される。Ｎ添加領域１０１のＮ濃度は、第２のＧａ２Ｏ３系結晶層１５のドナー濃度よりも高い。このようなガードリング構造を設けることにより、アノード電極１６の端部における電界集中を緩和することができる。
〔第２の実施の形態〕
第２の実施の形態は、半導体素子としての、Ｎ添加領域が形成されたＧａ２Ｏ３系結晶層を有する縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）に係る形態である。
図４は、第２の実施の形態に係る縦型ＭＯＳＦＥＴ２ａの垂直断面図である。
縦型ＭＯＳＦＥＴ２ａは、第１のＧａ２Ｏ３系結晶層２０と、第１のＧａ２Ｏ３系結晶層２０に積層された第２のＧａ２Ｏ３系結晶層２１と、ゲート絶縁膜２５を介して第２のＧａ２Ｏ３系結晶層２１上に形成されたゲート電極２４と、第２のＧａ２Ｏ３系結晶層２１の上面近傍のゲート電極２４の両側に形成されたｎ＋領域２０２と、ｎ＋領域２０２の外側に形成されたｐ＋領域２０３と、ｎ＋領域２０２及びｐ＋領域２０３を囲むＮ添加領域２０１と、第２のＧａ２Ｏ３系結晶層２１上に形成され、ｎ＋領域２０２とｐ＋領域２０３に接続されたソース電極２２と、第１のＧａ２Ｏ３系結晶層２０の第２のＧａ２Ｏ３系結晶層２１と反対側の面上に形成されたドレイン電極２３と、を有する。
縦型ＭＯＳＦＥＴ２ａは、エンハンスメント型（ノーマリーオフ）の縦型ＭＯＳＦＥＴである。ゲート電極２４に閾値以上の電圧を印加すると、ゲート電極２４の下のＮ添加領域２０１に反転型チャネルが形成され、ドレイン電極２３からソース電極２２へ電流が流れるようになる。すなわち、Ｎ添加領域２０１はチャネル領域（チャネルが形成される領域）を含む。
第１のＧａ２Ｏ３系結晶層２０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ＋型のＧａ２Ｏ３系単結晶からなる。第１のＧａ２Ｏ３系結晶層２０のドナー濃度は、例えば、１×１０１７～１×１０２０ｃｍ－３である。第１のＧａ２Ｏ３系結晶層２０の厚さは、例えば、０．５～１０００μｍである。
縦型ＭＯＳＦＥＴ２ａの典型的な構成においては、第１のＧａ２Ｏ３系結晶層２０はＧａ２Ｏ３系基板である。第１のＧａ２Ｏ３系結晶層１０の主面の面方位は、例えば、（０１０）、（００１）、（－２０１）である。
第２のＧａ２Ｏ３系結晶層２１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ－型のＧａ２Ｏ３系単結晶からなる。第２のＧａ２Ｏ３系結晶層２１のドナー濃度は、例えば、１×１０１８ｃｍ－３ｃｍ－３以下である。第２のＧａ２Ｏ３系結晶層２１の厚さは、例えば、１～１００μｍである。
ソース電極２２、ドレイン電極２３、及びゲート電極２４は、例えば、Ｔｉ／Ａｕからなる。ゲート絶縁膜２５は、ＳｉＯ２等の絶縁材料からなる。
ｎ＋領域２０２は、第２のＧａ２Ｏ３系結晶層２１中にイオン注入等により形成されたｎ型ドーパントの濃度が高い領域である。ｐ＋領域２０３は、第２のＧａ２Ｏ３系結晶層２１中へのｐ型材料の埋め込みやイオン注入等により形成されたｐ型ドーパントの濃度が高い領域である。
Ｎ添加領域２０１は、イオン注入等により、ｎ＋領域２０２及びｐ＋領域２０３を囲むような領域に形成される。すなわち、第２のＧａ２Ｏ３系結晶層２１の一部にＮ添加領域２０１が形成されている。Ｎ添加領域２０１のＮ濃度は、第２のＧａ２Ｏ３系結晶層２１（ｎ＋領域２０２及びｐ＋領域２０３以外の領域）のドナー濃度よりも高い。
図５は、第２の実施の形態に係る縦型ＭＯＳＦＥＴ２ｂの垂直断面図である。縦型ＭＯＳＦＥＴ２ｂは、ゲート電極が第２のＧａ２Ｏ３系結晶層に埋め込まれたトレンチ型の縦型ＭＯＳＦＥＴである点で縦型ＭＯＳＦＥＴ２ａと異なる。
縦型ＭＯＳＦＥＴ２ｂにおいては、ゲート電極２６がゲート絶縁膜２７に覆われて第２のＧａ２Ｏ３系結晶層２１に埋め込まれており、その両側にＮ添加領域２０１、ｎ＋領域２０２、及びｐ＋領域２０３が位置する。
縦型ＭＯＳＦＥＴ２ｂは、エンハンスメント型の縦型ＭＯＳＦＥＴである。ゲート電極２６に閾値以上の電圧を印加すると、ゲート電極２６の側方のＮ添加領域２０１に反転型チャネルが形成され、ドレイン電極２３からソース電極２２へ電流が流れるようになる。すなわち、Ｎ添加領域２０１はチャネル領域を含む。
図６は、第２の実施の形態に係る縦型ＭＯＳＦＥＴ２ｃの垂直断面図である。縦型ＭＯＳＦＥＴ２ｃは、電流遮断層が形成されたディプリーション型（ノーマリーオン）の縦型ＭＯＳＦＥＴである点で縦型ＭＯＳＦＥＴ２ａと異なる。
縦型ＭＯＳＦＥＴ２ｃにおいては、第２のＧａ２Ｏ３系結晶層２１の上面近傍のゲート電極２４の両側にｎ＋領域２０５が形成され、第２のＧａ２Ｏ３系結晶層２１中のｎ＋領域２０５の下方の一部に、開口領域を有する電流遮断領域としてのＮ添加領域２０４が形成されている。
ｎ＋領域２０５は、第２のＧａ２Ｏ３系結晶層２１中にイオン注入等により形成されたｎ型ドーパントの濃度が高い領域である。
Ｎ添加領域２０４は、イオン注入等により、ｎ＋領域２０５の下方の一部に形成される。ゲート電極２４の下方に位置するＮ添加領域２０４に囲まれた領域２０４ａは、電流遮断領域の開口領域であり、電流通路となる領域である。すなわち、第２のＧａ２Ｏ３系結晶層２１の一部にＮ添加領域２０４が形成されている。Ｎ添加領域２０４のＮ濃度は、第２のＧａ２Ｏ３系結晶層２１（ｎ＋領域２０５以外の領域）のドナー濃度よりも高い。
縦型ＭＯＳＦＥＴ２ｃは、上述のように、ディプリーション型の縦型ＭＯＳＦＥＴである。ゲート電極２４に電圧を印加しない状態又は閾値以上の電圧を印加した状態ではドレイン電極２３からソース電極２２へ電流を流すことができるが、ゲート電極２４に閾値以下の電圧を印加すると、チャネルの一部が閉じ、結果として、電流をオフにすることができる。
〔第３の実施の形態〕
第３の実施の形態は、半導体素子としての、Ｎ添加領域が形成されたＧａ２Ｏ３系結晶層を有する横型ＭＯＳＦＥＴに係る形態である。
図７は、第３の実施の形態に係る横型ＭＯＳＦＥＴ３ａの垂直断面図である。
横型ＭＯＳＦＥＴ３ａは、第１のＧａ２Ｏ３系結晶層３０と、第１のＧａ２Ｏ３系結晶層３０に積層された第２のＧａ２Ｏ３系結晶層３１と、第２のＧａ２Ｏ３系結晶層３１上に形成されたソース電極３２及びドレイン電極３３と、ソース電極３２とドレイン電極３３との間の第２のＧａ２Ｏ３系結晶層３１上の領域にゲート絶縁膜３５を介して形成されたゲート電極３４と、第２のＧａ２Ｏ３系結晶層３１の上面近傍のゲート電極３４の両側に形成され、それぞれソース電極３２、ドレイン電極３３が接続されたｎ＋領域３０２と、第２のＧａ２Ｏ３系結晶層３１中のｎ＋領域３０２と第１のＧａ２Ｏ３系結晶層３０との間に面内方向に連続して形成されたＮ添加領域３０１と、を有する。
横型ＭＯＳＦＥＴ３ａは、ディプリーション型の横型ＭＯＳＦＥＴである。ゲート電極３４に電圧を印加しない状態ではドレイン電極３３からソース電極３２へ電流を流すことができるが、ゲート電極３４に閾値以下の電圧を印加すると、空乏層が拡がって２つのｎ＋領域３０２の間のチャネルが狭まり、電流の流れが妨げられる。
第１のＧａ２Ｏ３系結晶層３０は、ドナー濃度よりも高い濃度のＦｅ等のアクセプター不純物が意図的に添加された半絶縁性の層である。第１のＧａ２Ｏ３系結晶層３０の抵抗率は、例えば、１×１０１０Ωｃｍ以上である。第１のＧａ２Ｏ３系結晶層３０の厚さは、例えば、０．５～１０００μｍである。
横型ＭＯＳＦＥＴ３ａの典型的な構成においては、第１のＧａ２Ｏ３系結晶層３０はＧａ２Ｏ３系基板である。第１のＧａ２Ｏ３系結晶層３０の主面の面方位は、例えば、（０１０）、（００１）、（－２０１）である。
第２のＧａ２Ｏ３系結晶層３１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ－型のＧａ２Ｏ３系単結晶からなる。第２のＧａ２Ｏ３系結晶層３１のドナー濃度は、例えば、１×１０１６～５×１０１９ｃｍ－３である。第２のＧａ２Ｏ３系結晶層３１の厚さは、例えば、０．０２～１００μｍである。
ソース電極３２、ドレイン電極３３、及びゲート電極３４は、例えば、Ｔｉ／Ａｕからなる。ゲート絶縁膜３５は、ＳｉＯ２等の絶縁材料からなる。
ｎ＋領域３０２は、第２のＧａ２Ｏ３系結晶層３１中にイオン注入等により形成されたｎ型ドーパントの濃度が高い領域である。
Ｎ添加領域３０１は、イオン注入等により、２つのｎ＋領域３０２の間に形成されるチャネルと、第２のＧａ２Ｏ３系結晶層３１と第１のＧａ２Ｏ３系結晶層３０との界面の間を遮るような位置に形成される。すなわち、Ｎ添加領域３０１は、第２のＧａ２Ｏ３系結晶層３１の一部である、第２のＧａ２Ｏ３系結晶層３１中のチャネル領域と第２のＧａ２Ｏ３系結晶層３１の底面との間に形成される。このため、Ｎ添加領域３０１は、第２のＧａ２Ｏ３系結晶層３１と第１のＧａ２Ｏ３系結晶層３０との界面を流れるリーク電流を抑制することができる。Ｎ添加領域３０１のＮ濃度は、第２のＧａ２Ｏ３系結晶層３１（ｎ＋領域３０２以外の領域）のドナー濃度よりも高い。
図８は、第３の実施の形態に係る横型ＭＯＳＦＥＴ３ｂの垂直断面図である。横型ＭＯＳＦＥＴ３ｂは、第２のＧａ２Ｏ３系結晶層の全体にＮ添加領域が形成されている点で横型ＭＯＳＦＥＴ３ａと異なる。
横型ＭＯＳＦＥＴ３ｂの第２のＧａ２Ｏ３系結晶層３６は、第１のＧａ２Ｏ３系結晶層３０上にエピタキシャル結晶成長により形成される層であり、非意図的に添加されたドナーを含むＧａ２Ｏ３系単結晶からなる。非意図的に添加されたドナーの濃度は、例えば、１×１０１８ｃｍ－３以下である。第２のＧａ２Ｏ３系結晶層３６の厚さは、例えば、０．０２～１００μｍである。
また、第２のＧａ２Ｏ３系結晶層３６には、意図的にＮが添加されており、非意図的に添加されたドナーを補償している。第２のＧａ２Ｏ３系結晶層３６のＮ濃度は、電子濃度を下げるため、非意図的に添加されたドナー濃度以下であることが好ましい。Ｎは第２のＧａ２Ｏ３系結晶層３６の結晶成長と並行して添加され、第２のＧａ２Ｏ３系結晶層３６の全体がＮ添加領域となる。また、Ｎはイオン注入により第２のＧａ２Ｏ３系結晶層３６に添加されてもよい。なお、ドナーとしてのＳｉ、Ｓｎ等のIV族元素をＮと同時に意図的に添加する等の場合には、Ｎ濃度は非意図的に添加されたドナー濃度より大きくてもよい。
横型ＭＯＳＦＥＴ３ｂは、ディプリーション型の横型ＭＯＳＦＥＴである。ゲート電極３４に電圧を印加しない状態ではドレイン電極３３からソース電極３２へ電流を流すことができるが、ゲート電極３４に閾値以下の電圧を印加すると、空乏層が拡がって２つのｎ＋領域３０２の間のチャネルが狭まり、電流の流れが妨げられる。すなわち、第２のＧａ２Ｏ３系結晶層３６の全体に形成されたＮ添加領域は、チャネル領域を含む。
図９は、第３の実施の形態に係る横型ＭＯＳＦＥＴ３ｃの垂直断面図である。横型ＭＯＳＦＥＴ３ｃは、エンハンスメント型である点で横型ＭＯＳＦＥＴ３ｂと異なる。
横型ＭＯＳＦＥＴ３ｃの第２のＧａ２Ｏ３系結晶層３７は、第１のＧａ２Ｏ３系結晶層３０上にエピタキシャル結晶成長により形成される層であり、非意図的に添加されたドナーを含むＧａ２Ｏ３系単結晶からなる。非意図的に添加されたドナーの濃度は、例えば、１×１０１８ｃｍ－３以下である。第２のＧａ２Ｏ３系結晶層３７の厚さは、例えば、０．０２～１００μｍである。
また、第２のＧａ２Ｏ３系結晶層３７には、意図的にＮが添加されており、非意図的に添加されたドナーを補償している。第２のＧａ２Ｏ３系結晶層３７のＮ濃度は、非意図的に添加されたドナー濃度より大きいことが好ましい。Ｎは第２のＧａ２Ｏ３系結晶層３７の結晶成長と並行して添加され、第２のＧａ２Ｏ３系結晶層３７の全体がＮ添加領域となる。また、Ｎはイオン注入により第２のＧａ２Ｏ３系結晶層３７に添加されてもよい。
横型ＭＯＳＦＥＴ３ｃのゲート電極３８は、ソース電極３２とドレイン電極３３の間に連続したチャネル領域を形成するため、ｎ＋領域３０２の端部に被る又は非常に近接している。
横型ＭＯＳＦＥＴ３ｃは、エンハンスメント型の横型ＭＯＳＦＥＴである。ゲート電極３８に閾値以上の電圧を印加すると、第２のＧａ２Ｏ３系結晶層３７の上面近傍の２つのｎ＋領域３０２の間にチャネルが形成され、ドレイン電極３３からソース電極３２へ電流が流れるようになる。すなわち、第２のＧａ２Ｏ３系結晶層３７の全体に形成されたＮ添加領域は、チャネル領域を含む。
図１０は、第３の実施の形態に係る横型ＭＯＳＦＥＴ３ｄの垂直断面図である。横型ＭＯＳＦＥＴ３ｄは、Ｎ添加領域が第２のＧａ２Ｏ３系結晶層の上側の一部にのみ形成されている点で横型ＭＯＳＦＥＴ３ｃと異なる。
横型ＭＯＳＦＥＴ３ｄのＮ添加領域３０３は、イオン注入等により、第２のＧａ２Ｏ３系結晶層３１の上側のｎ＋領域３０２を含む領域に形成される。すなわち、第２のＧａ２Ｏ３系結晶層３１の一部にＮ添加領域３０３が形成されている。Ｎ添加領域３０３のＮ濃度は、第２のＧａ２Ｏ３系結晶層３１（ｎ＋領域３０２以外の領域）のドナー濃度よりも高い。
横型ＭＯＳＦＥＴ３ｄは、横型ＭＯＳＦＥＴ３ｃと同様、エンハンスメント型の横型ＭＯＳＦＥＴである。ゲート電極３８に閾値以上の電圧を印加すると、第２のＧａ２Ｏ３系結晶層３１（Ｎ添加領域３０３）の上面近傍の２つのｎ＋領域３０２の間にチャネルが形成され、ドレイン電極３３からソース電極３２へ電流が流れるようになる。すなわち、Ｎ添加領域３０３は、チャネル領域を含む。
〔第４の実施の形態〕
第４の実施の形態は、半導体素子としての、Ｎ添加領域が形成されたＧａ２Ｏ３系結晶層を有するＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）に係る形態である。
図１１は、第４の実施の形態に係るＭＥＳＦＥＴ４ａの垂直断面図である。
ＭＥＳＦＥＴ４ａは、第１のＧａ２Ｏ３系結晶層４０と、第１のＧａ２Ｏ３系結晶層４０に積層された第２のＧａ２Ｏ３系結晶層４１と、第２のＧａ２Ｏ３系結晶層４１上に形成されたソース電極４２及びドレイン電極４３と、ソース電極４２とドレイン電極４３との間の第２のＧａ２Ｏ３系結晶層４１上の領域に形成されたゲート電極４４と、第２のＧａ２Ｏ３系結晶層４１の上面近傍のゲート電極４４の両側に形成され、それぞれソース電極４２、ドレイン電極４３が接続されたｎ＋領域４０２と、第２のＧａ２Ｏ３系結晶層４１中のｎ＋領域４０２と第１のＧａ２Ｏ３系結晶層４０との間に面内方向に連続して形成されたＮ添加領域４０１と、を有する。
ゲート電極４４は第２のＧａ２Ｏ３系結晶層４１の上面にショットキー接触し、第２のＧａ２Ｏ３系結晶層４１中のゲート電極４４下に空乏層が形成されている。この空乏領域の厚さに応じて、ＭＥＳＦＥＴ４ａは、ディプリーション型のトランジスタ又はエンハンスメント型のトランジスタとして機能する。
第１のＧａ２Ｏ３系結晶層４０は、ドナー濃度よりも高い濃度のＦｅ等のアクセプター不純物が意図的に添加された半絶縁性の層である。第１のＧａ２Ｏ３系結晶層４０の抵抗率は、例えば、１×１０１０Ωｃｍ以上である。第１のＧａ２Ｏ３系結晶層４０の厚さは、例えば、０．５～１０００μｍである。
ＭＥＳＦＥＴ４ａの典型的な構成においては、第１のＧａ２Ｏ３系結晶層４０はＧａ２Ｏ３系基板である。第１のＧａ２Ｏ３系結晶層４０の主面の面方位は、例えば、（０１０）、（００１）、（－２０１）である。
第２のＧａ２Ｏ３系結晶層４１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ－型のＧａ２Ｏ３系単結晶からなる。第２のＧａ２Ｏ３系結晶層４１のドナー濃度は、例えば、１×１０１６～５×１０１９ｃｍ－３である。第２のＧａ２Ｏ３系結晶層４１の厚さは、例えば、０．０２～１００μｍである。
ソース電極４２及びドレイン電極４３は、例えば、Ｔｉ／Ａｕからなる。また、ゲート電極４４は、例えばＰｔ／Ｔｉ／Ａｕからなる。
ｎ＋領域４０２は、第２のＧａ２Ｏ３系結晶層４１中にイオン注入等により形成されたｎ型ドーパントの濃度が高い領域である。
Ｎ添加領域４０１は、イオン注入等により、２つのｎ＋領域４０２の間に形成されるチャネルと、第２のＧａ２Ｏ３系結晶層４１と第１のＧａ２Ｏ３系結晶層４０との界面の間を遮るような位置に形成される。すなわち、Ｎ添加領域４０１は、第２のＧａ２Ｏ３系結晶層４１の一部である、第２のＧａ２Ｏ３系結晶層４１中のチャネル領域と第２のＧａ２Ｏ３系結晶層４１の底面との間に形成される。このため、Ｎ添加領域４０１は、第２のＧａ２Ｏ３系結晶層４１と第１のＧａ２Ｏ３系結晶層４０との界面を流れるリーク電流を抑制することができる。Ｎ添加領域４０１のＮ濃度は、第２のＧａ２Ｏ３系結晶層４１（ｎ＋領域４０２以外の領域）のドナー濃度よりも高い。
図１２は、第４の実施の形態に係るＭＥＳＦＥＴ４ｂの垂直断面図である。ＭＥＳＦＥＴ４ｂは、第２のＧａ２Ｏ３系結晶層の全体にＮ添加領域が形成されている点でＭＥＳＦＥＴ４ａと異なる。
ＭＥＳＦＥＴ４ｂの第２のＧａ２Ｏ３系結晶層４５は、第１のＧａ２Ｏ３系結晶層４０上にエピタキシャル結晶成長により形成される層であり、非意図的に添加されたドナーを含むＧａ２Ｏ３系単結晶からなる。非意図的に添加されたドナーの濃度は、例えば、１×１０１８ｃｍ－３以下である。第２のＧａ２Ｏ３系結晶層４５の厚さは、例えば、０．０２～１００μｍである。
また、第２のＧａ２Ｏ３系結晶層４５には、意図的にＮが添加されており、非意図的に添加されたドナーを補償している。第２のＧａ２Ｏ３系結晶層４５のＮ濃度は、電子濃度を下げるため、非意図的に添加されたドナー濃度以下であることが好ましい。Ｎは第２のＧａ２Ｏ３系結晶層４５の結晶成長と並行して添加され、第２のＧａ２Ｏ３系結晶層４５の全体がＮ添加領域となる。また、Ｎはイオン注入により第２のＧａ２Ｏ３系結晶層４５に添加されてもよい。なお、ドナーとしてのＳｉ、Ｓｎ等のIV族元素をＮと同時に意図的に添加する等の場合には、Ｎ濃度は非意図的に添加されたドナー濃度より大きくてもよい。
ゲート電極４４は第２のＧａ２Ｏ３系結晶層４５の上面にショットキー接触し、第２のＧａ２Ｏ３系結晶層４５中のゲート電極４４下に空乏層が形成されている。この空乏領域の厚さに応じて、ＭＥＳＦＥＴ４ｂは、ディプリーション型のトランジスタ又はエンハンスメント型のトランジスタとして機能する。
（実施の形態の効果）
上記第１～４の実施の形態によれば、従来、Ｇａ２Ｏ３系結晶に用いられるアクセプターとして知られていなかったＮを用いて、Ｇａ２Ｏ３系結晶の高抵抗化や、ｐ型領域の形成を行うことができる。そして、そのＮが添加されたＧａ２Ｏ３系結晶層を有する半導体素子を提供することができる。
Ｇａ２Ｏ３系結晶中に添加されたＮがアクセプターとして機能していることを実験により確かめた。
図１３は、実施例１に係る実験に用いた試料５の垂直断面図である。試料５は、非意図的に添加されたドナーを含むＧａ２Ｏ３単結晶基板５０と、Ｇａ２Ｏ３単結晶基板５０に積層されたｎ＋型のＧａ２Ｏ３単結晶層５１と、Ｇａ２Ｏ３単結晶基板５０中に形成されたＮ添加領域５０１と、Ｇａ２Ｏ３単結晶基板５０の上面（Ｇａ２Ｏ３単結晶層５１の反対側の面）近傍に形成されたｎ＋領域５０２と、Ｇａ２Ｏ３単結晶基板５０のｎ＋領域５０２にオーミック接続されたＴｉ／Ａｕ積層構造を有する電極５２と、Ｇａ２Ｏ３単結晶層５１にオーミック接続されたＴｉ／Ａｕ積層構造を有する電極５３と、を有する。
Ｇａ２Ｏ３単結晶基板５０の非意図的に添加されたドナーの濃度は、およそ３×１０１７ｃｍ－３である。Ｇａ２Ｏ３単結晶基板５０の主面の面方位は（００１）である。
Ｎ添加領域５０１は、４８０ｋｅＶ、４×１０１３ｃｍ－２の注入条件で、Ｇａ２Ｏ３単結晶基板５０の上面から６００～７００ｎｍの深さの層状の領域にＮをイオン注入することにより形成した。また、イオン注入後、添加されたＮの活性化及びイオン注入によるＧａ２Ｏ３単結晶基板５０のダメージの回復のため、Ｎ２雰囲気で８００～１２００℃、３０分の条件でアニール処理を実施した。Ｎ添加領域５０１のＮの最大濃度は１．５×１０１８ｃｍ－３であった。
ｎ＋領域５０２は、Ｇａ２Ｏ３単結晶基板５０の上面近傍にＳｉをイオン注入することにより形成し、イオン注入後、添加されたＳｉの活性化のため、Ｎ２雰囲気で８００℃、３０分の条件でアニール処理を実施した。
この試料５の電極５２と電極５３との間に電圧を印加して、縦方向のリーク電流の大きさを測定することにより、Ｎ添加領域５０１中のＮがアクセプターとして機能していることを確かめた。
図１４は、測定された試料５のリーク特性を示すグラフである。図１４は、アニール温度が８００℃から１２００℃の間で増加するのに伴ってリーク電流が減少することを示している。アニール温度が１２００℃のとき、バイアス電圧が２００Ｖのときのリーク電流の大きさの最小値は１～１０μＡ／ｃｍ２であった。これにより、Ｎ添加領域５０１中のＮがアクセプターとして機能していることが確かめられた。
上記第１の実施の形態に係るショットキーバリアダイオード１ａを形成し、全体がＮ添加領域である第２のＧａ２Ｏ３系結晶層１１のＮ濃度とショットキーバリアダイオード１ａの電気伝導特性との関係を調べた。
本実施例においては、（０１０）面を主面とする、Ｓｎをドープしたｎ＋型のＧａ２Ｏ３単結晶基板を第１のＧａ２Ｏ３系結晶層１０として用いた。第１のＧａ２Ｏ３系結晶層１０の裏面には濃度５×１０１９ｃｍ－３のＳｉを深さ１５０ｎｍのボックスプロファイルでイオン注入し、カソード電極１３をオーミック接触させた。
また、Ｇａ金属と、Ｏ２とＮ２の混合ガスを原料としたオゾンガスを用いたＭＢＥ法により、Ｎが添加されたＧａ２Ｏ３単結晶を第１のＧａ２Ｏ３系結晶層１０上に厚さ２．６μｍホモエピタキシャル成長させ、第２のＧａ２Ｏ３系結晶層１１とした。
また、アノード電極１２として、直径２００μｍの円形のＰｔ／Ｔｉ／Ａｕ積層構造を有する電極を形成した。カソード電極１３として、Ｔｉ／Ａｕ積層構造を有する電極を形成した。
まず、第２のＧａ２Ｏ３系結晶層１１中にＮが添加されていることを確かめるために、アノード電極１２及びカソード電極１３の形成されていない試料に対して二次イオン質量分析法（ＳＩＭＳ）による測定を行った。
図１５（ａ）～（ｃ）は、第２のＧａ２Ｏ３系結晶層１１の成長に用いられるＯ２とＮ２の混合ガス中のＮ２ガスの濃度がそれぞれ０体積％、０．０４体積％、０．４体積％であるときの、第２のＧａ２Ｏ３系結晶層１１中のＮのＳＩＭＳプロファイルを示す。図中の点線の深さよりも浅い部分（点線の左側の部分）が第２のＧａ２Ｏ３系結晶層１１中のプロファイルであり、点線の深さよりも深い部分（点線の右側の部分）が第１のＧａ２Ｏ３系結晶層１０中のプロファイルである。
図１５（ａ）～（ｃ）に示されるように、Ｏ２とＮ２の混合ガス中のＮ２ガスの濃度が０体積％、０．０４体積％、０．４体積％であるときの第２のＧａ２Ｏ３系結晶層１１中のＮ濃度は、それぞれ２．５×１０１６ｃｍ－３、３．４×１０１６ｃｍ－３、１．５×１０１７ｃｍ－３であった。これにより、Ｇａ２Ｏ３系結晶にＮを添加することは可能であり、また、オゾンの原料ガスに含まれるＮ濃度によりＧａ２Ｏ３系結晶中のＮ濃度を制御可能であることがわかった。
次に、アノード電極１２及びカソード電極１３が形成された試料に対して、ショットキーバリアダイオード１ａの電気伝導特性を測定した。
図１６（ａ）～（ｃ）は、第２のＧａ２Ｏ３系結晶層１１の成長に用いられるＯ２とＮ２の混合ガス中のＮ２ガスの濃度がそれぞれ０体積％、０．０４体積％、０．４体積％であるときの、ショットキーバリアダイオード１ａの電気伝導特性を示すグラフである。
図１６（ａ）～（ｃ）によれば、いずれのショットキーバリアダイオード１ａも、アノード電圧が正のときにのみ電流が多く流れるｎ型の整流性を示している。
図１７は、図１６（ａ）～（ｃ）の電流特性から導出した、第２のＧａ２Ｏ３系結晶層１１の成長に用いられるＯ２とＮ２の混合ガス中のＮ２ガスの濃度と、ショットキーバリアダイオード１ａのアノード電圧が６Ｖのときの順方向電流密度との関係を示すグラフである。
図１７に示されるＯ２とＮ２の混合ガス中のＮ２ガスの濃度が０体積％、０．０４体積％、０．４体積％であるときの順方向電流密度は、それぞれ４．８８×１０－６、５．７０×１０－７、８．７６×１０－９Ａ／ｃｍ２である。
図１７は、Ｎ２ガスの濃度が増加すると電流が指数関数的に減少することを示している。これは、第２のＧａ２Ｏ３系結晶層１１中の意図的に添加されたＮが、第２のＧａ２Ｏ３系結晶層１１の高抵抗化に寄与していることを示している。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態、実施例の構成要素を任意に組み合わせることができる。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１ａ、１ｂ、１ｃ…ショットキーバリアダイオード、 ２ａ、２ｂ、２ｃ…縦型ＭＯＳＦＥＴ、 ３ａ、３ｂ、３ｃ、３ｄ…横型ＭＯＳＦＥＴ、 ４ａ、４ｂ…ＭＥＳＦＥＴ、 １０、２０、３０、４０…第１のＧａ２Ｏ３系結晶層、 １１、１５、２１、３１、３６、４１、４５…第２のＧａ２Ｏ３系結晶層、 １０１、２０１、２０４、３０１、３０３、４０１…Ｎ添加領域

Claims (5)

  1. ドナーを含むＧａ２Ｏ３系結晶層と、
    前記Ｇａ２Ｏ３系結晶層の全体に形成されたＮ添加領域と、
    を有する、
    Ｇａ２Ｏ３系半導体素子。
  2. ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、
    前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、
    を有し、
    前記Ｎ添加領域が、電流通路又はガードリングである、
    縦型ショットキーバリアダイオードとしての、
    Ｇａ２Ｏ３系半導体素子。
  3. ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、
    前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、
    を有し、
    前記Ｎ添加領域が、電流通路となる開口領域を有する電流遮断領域である、
    縦型ＭＯＳＦＥＴとしての、
    Ｇａ２Ｏ３系半導体素子。
  4. ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、
    前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、
    を有し、
    前記Ｎ添加領域が、前記Ｇａ２Ｏ３系結晶層中のチャネル領域と前記Ｇａ２Ｏ３系結晶層の底面の間に、前記チャネル領域と前記底面を遮るように位置する、
    横型ＭＯＳＦＥＴとしての、
    Ｇａ２Ｏ３系半導体素子。
  5. ドナーを含むＧａ ２ Ｏ ３ 系結晶層と、
    前記Ｇａ ２ Ｏ ３ 系結晶層の少なくとも一部に形成されたＮ添加領域と、
    を有し、
    前記Ｎ添加領域が、前記Ｇａ２Ｏ３系結晶層中のチャネル領域と前記Ｇａ２Ｏ３系結晶層の底面の間に、前記チャネル領域と前記底面を遮るように位置する、
    ＭＥＳＦＥＴとしての、
    Ｇａ２Ｏ３系半導体素子。
JP2017088866A 2017-04-27 2017-04-27 Ｇａ２Ｏ３系半導体素子 Active JP7008293B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017088866A JP7008293B2 (ja) 2017-04-27 2017-04-27 Ｇａ２Ｏ３系半導体素子
US16/608,556 US11563092B2 (en) 2017-04-27 2018-04-26 GA2O3-based semiconductor device
CN201880027299.6A CN110622319A (zh) 2017-04-27 2018-04-26 Ga2O3系半导体元件
PCT/JP2018/017007 WO2018199241A1 (ja) 2017-04-27 2018-04-26 Ｇａ２Ｏ３系半導体素子
EP18790539.3A EP3629379A4 (en) 2017-04-27 2018-04-26 SEMICONDUCTOR DEVICE BASED ON GA2O3

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017088866A JP7008293B2 (ja) 2017-04-27 2017-04-27 Ｇａ２Ｏ３系半導体素子

Publications (2)

Publication Number Publication Date
JP2018186246A JP2018186246A (ja) 2018-11-22
JP7008293B2 true JP7008293B2 (ja) 2022-01-25

Family

ID=63918656

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017088866A Active JP7008293B2 (ja) 2017-04-27 2017-04-27 Ｇａ２Ｏ３系半導体素子

Country Status (5)

Country Link
US (1) US11563092B2 (ja)
EP (1) EP3629379A4 (ja)
JP (1) JP7008293B2 (ja)
CN (1) CN110622319A (ja)
WO (1) WO2018199241A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102183959B1 (ko) * 2019-04-26 2020-11-27 홍익대학교 산학협력단 항복전압 특성이 개선된 쇼트키 장벽 다이오드 및 그 제조방법
CN110265486B (zh) 2019-06-20 2023-03-24 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN110350028B (zh) * 2019-07-02 2022-04-05 深圳第三代半导体研究院 一种氮掺杂氧化镓薄膜结构及其制备方法
WO2021106809A1 (ja) * 2019-11-29 2021-06-03 株式会社Flosfia 半導体装置および半導体装置を有する半導体システム
CN111128746B (zh) * 2019-12-05 2022-06-07 中国电子科技集团公司第十三研究所 肖特基二极管及其制备方法
JP7238847B2 (ja) * 2020-04-16 2023-03-14 トヨタ自動車株式会社 半導体素子の製造方法
JP7327283B2 (ja) * 2020-05-29 2023-08-16 豊田合成株式会社 半導体装置
JP7331783B2 (ja) * 2020-05-29 2023-08-23 豊田合成株式会社 半導体装置の製造方法
JP7347335B2 (ja) * 2020-05-29 2023-09-20 豊田合成株式会社 半導体装置
KR102201924B1 (ko) 2020-08-13 2021-01-11 한국세라믹기술원 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법
CN112382665A (zh) * 2020-11-03 2021-02-19 广东省科学院半导体研究所 一种氧化镓基mosfet器件及其制作方法
EP4261892A4 (en) * 2020-12-11 2024-12-04 Flosfia Inc. Semiconductor device
WO2022230830A1 (ja) * 2021-04-26 2022-11-03 株式会社Flosfia 半導体装置
CN117441234A (zh) 2021-04-26 2024-01-23 株式会社Flosfia 半导体装置
TW202249277A (zh) * 2021-04-26 2022-12-16 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
JPWO2022230832A1 (ja) 2021-04-26 2022-11-03
CN113193053B (zh) * 2021-05-20 2023-11-07 电子科技大学 一种具有高正向电流密度的沟槽肖特基二极管
JP2024050122A (ja) * 2022-09-29 2024-04-10 株式会社ノベルクリスタルテクノロジー 単結晶の育成方法、半導体基板の製造方法、及び半導体基板
CN117012836B (zh) * 2023-10-07 2024-06-28 深圳市港祥辉电子有限公司 一种纵向氧化镓mosfet器件及其制备方法
CN118712238B (zh) * 2024-06-05 2025-02-11 西安电子科技大学 用于半导体材料特性研究的横向肖特基二极管及制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141037A (ja) 2008-12-10 2010-06-24 Sumitomo Electric Ind Ltd 窒化ガリウム系半導体電子デバイス、窒化ガリウム系半導体電子デバイスを作製する方法、エピタキシャル基板、及びエピタキシャル基板を作製する方法
WO2013035843A1 (ja) 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
WO2013035845A1 (ja) 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
WO2016031633A1 (ja) 2014-08-29 2016-03-03 株式会社タムラ製作所 半導体素子及び結晶積層構造体
JP2016039194A (ja) 2014-08-06 2016-03-22 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子
JP2016197737A (ja) 2016-06-29 2016-11-24 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756320B2 (en) * 2002-01-18 2004-06-29 Freescale Semiconductor, Inc. Method of forming article comprising an oxide layer on a GaAs-based semiconductor structure
US7982239B2 (en) * 2007-06-13 2011-07-19 Northrop Grumman Corporation Power switching transistors
EP2721640A1 (en) * 2011-06-20 2014-04-23 The Regents Of The University Of California Current aperture vertical electron transistors
US10312361B2 (en) * 2011-06-20 2019-06-04 The Regents Of The University Of California Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
CN103782392A (zh) * 2011-09-08 2014-05-07 株式会社田村制作所 Ga2O3 系半导体元件
US9142623B2 (en) * 2011-09-08 2015-09-22 Tamura Corporation Substrate for epitaxial growth, and crystal laminate structure
JP2013102081A (ja) * 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP6112600B2 (ja) * 2012-12-10 2017-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP2014127573A (ja) * 2012-12-26 2014-07-07 Rohm Co Ltd 半導体装置
JP6284140B2 (ja) 2013-06-17 2018-02-28 株式会社タムラ製作所 Ｇａ２Ｏ３系半導体素子
JP5984069B2 (ja) * 2013-09-30 2016-09-06 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶膜の成長方法、及び結晶積層構造体
EP2874187B1 (en) * 2013-11-15 2020-01-01 Evonik Operations GmbH Low contact resistance thin film transistor
US10566192B2 (en) * 2014-05-07 2020-02-18 Cambridge Electronics, Inc. Transistor structure having buried island regions
EP2942804B1 (en) * 2014-05-08 2017-07-12 Flosfia Inc. Crystalline multilayer structure and semiconductor device
WO2015200885A1 (en) * 2014-06-27 2015-12-30 Massachusetts Institute Of Technology Structures for nitride vertical transistors
JP6281146B2 (ja) * 2014-07-22 2018-02-21 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP2016031953A (ja) 2014-07-25 2016-03-07 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP6376600B2 (ja) * 2015-03-20 2018-08-22 株式会社タムラ製作所 結晶積層構造体の製造方法
JP2017041593A (ja) 2015-08-21 2017-02-23 株式会社タムラ製作所 Ｇａ２Ｏ３系結晶膜の形成方法
TWI686952B (zh) * 2015-12-18 2020-03-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
US10147813B2 (en) * 2016-03-04 2018-12-04 United Silicon Carbide, Inc. Tunneling field effect transistor
TWI587403B (zh) * 2016-03-18 2017-06-11 國立交通大學 一種用於超高電壓操作之半導體裝置及其形成方法
JP6520785B2 (ja) * 2016-03-24 2019-05-29 豊田合成株式会社 半導体装置の製造方法
JP6531691B2 (ja) * 2016-03-24 2019-06-19 豊田合成株式会社 縦型トレンチｍｏｓｆｅｔの製造方法
JP6705962B2 (ja) * 2016-06-03 2020-06-03 株式会社タムラ製作所 Ｇａ２Ｏ３系結晶膜の成長方法及び結晶積層構造体
JPWO2018012598A1 (ja) * 2016-07-15 2019-06-20 ローム株式会社 半導体装置
US10804362B2 (en) * 2016-08-31 2020-10-13 Flosfia Inc. Crystalline oxide semiconductor film, crystalline oxide semiconductor device, and crystalline oxide semiconductor system
JP6574744B2 (ja) * 2016-09-16 2019-09-11 株式会社東芝 半導体装置
JP6814965B2 (ja) * 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法
US10636663B2 (en) * 2017-03-29 2020-04-28 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device including implanting impurities into an implanted region of a semiconductor layer and annealing the implanted region

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141037A (ja) 2008-12-10 2010-06-24 Sumitomo Electric Ind Ltd 窒化ガリウム系半導体電子デバイス、窒化ガリウム系半導体電子デバイスを作製する方法、エピタキシャル基板、及びエピタキシャル基板を作製する方法
WO2013035843A1 (ja) 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
WO2013035845A1 (ja) 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
JP2016039194A (ja) 2014-08-06 2016-03-22 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子
WO2016031633A1 (ja) 2014-08-29 2016-03-03 株式会社タムラ製作所 半導体素子及び結晶積層構造体
JP2016197737A (ja) 2016-06-29 2016-11-24 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ZHANG LiYing,YAN jinLiang,ZHANG YiJun,LI Ting & DING XingWei，First-principles study on electronic structure and optical properties of N-doped P-type β-Ga2O3，Science China Physics,Mechanics & Astronomy january 2012，2011年12月15日，Vol.55 No.1，第19頁

Also Published As

Publication number Publication date
US11563092B2 (en) 2023-01-24
JP2018186246A (ja) 2018-11-22
CN110622319A (zh) 2019-12-27
US20200144377A1 (en) 2020-05-07
WO2018199241A1 (ja) 2018-11-01
EP3629379A4 (en) 2020-12-23
EP3629379A1 (en) 2020-04-01

Similar Documents

Publication Publication Date Title
JP7008293B2 (ja) Ｇａ２Ｏ３系半導体素子
US10403713B2 (en) Method of manufacturing semiconductor device
US8193562B2 (en) Enhancement mode gallium nitride power devices
US8969180B2 (en) Method and system for junction termination in GaN materials using conductivity modulation
US20140346527A1 (en) Method of fabricating a gallium nitride p-i-n diode using implantation
US10886365B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8741707B2 (en) Method and system for fabricating edge termination structures in GaN materials
US10263069B2 (en) III-nitride based semiconductor device with low vulnerability to dispersion and backgating effects
US10665679B2 (en) Silicon carbide semiconductor device and method for manufacturing same
US9257500B2 (en) Vertical gallium nitride power device with breakdown voltage control
US20190096999A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP6653883B2 (ja) フィールドプレートを有するＧａ２Ｏ３系トランジスタ
US10158012B1 (en) Semiconductor device
JP2022087348A (ja) トレンチｍｏｓ型ショットキーダイオード
Li et al. Enhancement of punch-through voltage in GaN with buried p-type layer utilizing polarization-induced doping
Kuball et al. Floating body effects in carbon doped GaN HEMTs
KR102459067B1 (ko) E-모드 반도체 소자
US12243926B2 (en) HEMT transistor with improved gate arrangement
JP7120886B2 (ja) スイッチング素子の製造方法
Tanaka et al. Development of p-type Ion Implantation Technique for Realization of GaN Vertical MOSFETs
JP2020077828A (ja) スイッチング素子の製造方法
Erofeev et al. Influence of Atomic Hydrogen Treatment on the Threshold Voltage of p-Gate High Voltage GaN Transistors

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211224

R150 Certificate of patent or registration of utility model

Ref document number: 7008293

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250