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JP6520785B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
従来から、トレンチ型絶縁構造を有する半導体装置が知られている（例えば、特許文献１から３）。特許文献１から３において、トレンチ底面の外周付近に電界が集中することを抑制するため、トレンチ底面の外周近傍にｐ型半導体領域をイオン注入によって設ける方法が知られている。
特開平６−２２４４３７号公報 特開２００１−２６７５７０号公報 特開２００９−１１７５９３７号公報
しかし、例えば、窒化ガリウム（ＧａＮ）系半導体のように、イオン注入によってｐ型半導体領域を形成することが困難な半導体がある。また、イオン注入により半導体内に結晶の欠陥が生じる場合や、この欠陥を熱処理によっても回復が困難な場合がある。このため、ｐ型不純物のイオン注入を行わずに、トレンチ底面の外周付近に電界が集中することを抑制する技術が望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、
トレンチゲート構造を有する半導体装置の製造方法であって、
ｎ型不純物を含むｎ型半導体層の上に、ｐ型不純物を含むｐ型半導体層を積層する積層工程と、
前記ｐ型半導体層にｎ型不純物をイオン注入し、前記イオン注入したｎ型不純物を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、
前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程と、を備え、
前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物拡散領域が形成され、
前記積層の方向において、前記ｐ型不純物拡散領域の底面は、前記トレンチの底面と同じか、もしくは前記トレンチの底面より下に位置し、
前記ｐ型不純物拡散領域のｐ型不純物の濃度は、前記ｎ型半導体層のｎ型不純物の濃度よりも大きい、半導体装置の製造方法である。
本発明の第２の形態は、
トレンチゲート構造を有する半導体装置の製造方法であって、
ｎ型不純物を含むｎ型半導体層の上に、ｐ型不純物を含むｐ型半導体層を積層する積層工程と、
前記ｐ型半導体層にｎ型不純物をイオン注入し、前記イオン注入したｎ型不純物を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、
前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程と、を備え、
前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物拡散領域が形成され、
前記トレンチ形成工程は、前記ｎ型半導体領域形成工程の後に行われ、
前記トレンチ形成工程において、前記ｐ型不純物拡散領域の少なくとも一部と重なる位置に前記トレンチが形成されることにより、前記トレンチの底面の少なくとも一部が、前記ｐ型不純物拡散領域により形成される、半導体装置の製造方法である。
また、本発明は、以下の形態によっても実現することができる。
（１）本発明の一形態によれば、トレンチゲート構造を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、ｎ型不純物を含むｎ型半導体層の上に、ｐ型不純物を含むｐ型半導体層を積層する積層工程と、前記ｐ型半導体層にｎ型不純物をイオン注入し、前記イオン注入したｎ型不純物を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程と、を備え、前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物拡散領域が形成される。この形態の半導体装置の製造方法によれば、ｐ型不純物のイオン注入を行わずに、トレンチ底面の外周付近に電界が集中することを抑制できる。
（２）上述の製造方法であって、前記積層の方向において、前記ｐ型不純物拡散領域の底面は、前記トレンチの底面と同じか、もしくは前記トレンチの底面より下に位置していてもよい。この形態の半導体装置の製造方法によれば、トレンチ底面の外周付近に電界が集中することを、より効果的に抑制することができる。
（３）上述の製造方法において、前記トレンチ形成工程は、前記ｎ型半導体領域形成工程の後に行われ、前記トレンチ形成工程において、前記ｐ型不純物拡散領域の少なくとも一部と重なる位置に前記トレンチが形成されることにより、前記トレンチの底面の少なくとも一部が、前記ｐ型不純物拡散領域により形成されてもよい。この形態の半導体装置の製造方法によれば、トレンチ底面の外周付近に電界が集中することを、より効果的に抑制することができる。
（４）上述の製造方法において、前記積層工程は、さらに、基板の上に、バッファ層を積層する工程と、前記バッファ層の上に、前記ｎ型半導体層を積層する工程と、を備え、
前記基板は、前記ｎ型半導体層及び前記ｐ型半導体層と異なる半導体により形成されていてもよい。この形態の半導体装置の製造方法においても、トレンチ底面の外周付近に電界が集中することを抑制できる。
（５）上述の製造方法において、さらに、前記トレンチの内側に絶縁膜を形成する工程と、前記ｎ型半導体領域と接する第１の電極を形成する工程と、前記ｎ型半導体層の上に、第２の電極を形成する工程と、前記絶縁膜の上に、前記第１の電極と前記第２の電極との間の電流の流れを制御する制御電極を形成する工程と、を備えていてもよい。この形態の半導体装置の製造方法においても、トレンチ底面の外周付近に電界が集中することを抑制できる。
（６）上述の製造方法において、前記ｎ型半導体層及び前記ｐ型半導体層は、主に、窒化物半導体により形成されていてもよい。この形態の半導体装置の製造方法においても、トレンチ底面の外周付近に電界が集中することを抑制できる。
本発明は、トレンチゲート構造を有する半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、トレンチゲート構造を有する半導体装置や、上述の製造方法を用いて半導体装置を製造する装置などの形態で実現することができる。
本願発明の半導体装置の製造方法によれば、ｐ型不純物のイオン注入を行わずに、トレンチ底面の外周付近に電界が集中することを抑制できる。
第１実施形態における半導体装置の構成を模式的に示す断面図。 第１実施形態における半導体装置の製造方法を示す工程図。 積層工程後の状態を模式的に示す断面図。 膜が形成された状態を模式的に示す断面図。 マスクが形成された状態を模式的に示す断面図。 マスクが形成された状態を模式的に示す断面図。 第２のイオン注入がｐ型半導体層に行われた状態を模式的に示す断面図。 キャップ膜が形成された状態を模式的に示す断面図。 活性化アニールが完了した状態を模式的に示す断面図。 トレンチ１２２及び凹部が形成された状態を模式的に示す断面図。 評価試験の結果を示す図。 第２実施形態における半導体装置の構成を模式的に示す断面図。 第３実施形態における半導体装置の構成を模式的に示す断面図。 第４実施形態における半導体装置の構成を模式的に示す断面図。 第５実施形態における半導体装置の構成を模式的に示す断面図。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。半導体装置１００は、トレンチゲート構造を有する。本明細書において、「トレンチゲート構造」とは、半導体層にトレンチを形成し、その中にゲート電極の少なくとも一部が埋め込まれている構造を言う。本実施形態では、半導体装置１００は、縦型トレンチＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１００は、基板１０５と、バッファ層１０７と、ｎ型半導体層１１０，１１２と、ｐ型不純物拡散領域１１８，１１９と、ｐ型半導体層１１４と、ｎ型半導体領域１１６，１１７と、を備える。半導体装置１００は、さらに、絶縁膜１３０と、ソース電極１４１と、ボディ電極１４４と、ゲート電極１４２と、ドレイン電極１４３とを備え、また、トレンチ１２２と凹部１２８を有する。なお、ｎ型半導体層１１０，１１２、ｐ型半導体層１１４、を総称して単に半導体層とも呼ぶ。また、ソース電極１４１及びボディ電極１４４を第１の電極１４１，１４４とも呼び、ドレイン電極１４３を第２の電極１４３とも呼び、ゲート電極１４２を制御電極１４２とも呼ぶ。
半導体装置１００の基板１０５は、Ｘ軸およびＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１０５は、ｎ型半導体層１１２及びｐ型半導体層１１４と異なる半導体により形成されており、基板１０５は、サファイア（Ａｌ２Ｏ３）から主に形成されているサファイア基板である。本明細書の説明において、「Ｘ（例えば、サファイア（Ａｌ２Ｏ３））から主に形成されている」とは、モル分率においてＸ（例えば、サファイア（Ａｌ２Ｏ３））を９０％以上含有することを意味する。
半導体装置１００のバッファ層１０７は、基板１０５の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、バッファ層１０７は、窒化アルミニウム（ＡｌＮ）から主に形成されている。
半導体装置１００のｎ型半導体層１１０は、バッファ層１０７の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる板状の半導体層である。ｎ型半導体層１１０は、窒化物半導体から主に形成されており、本実施形態では、窒化ガリウム（ＧａＮ）から主に形成されている。本実施形態では、ｎ型半導体層１１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、ｎ型半導体層１１０に含まれるケイ素（Ｓｉ）濃度の平均値は、５×１０１８ｃｍ−３である。また、ｎ型半導体層１１０の厚さ（Ｚ軸方向の長さ）は、０．５μｍ（マイクロメートル）である。なお、窒化物半導体としては、窒化ガリウム（ＧａＮ）の代わりに、例えば、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）を用いてもよい。
半導体装置１００のｎ型半導体層１１２は、ｎ型半導体層１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。ｎ型半導体層１１２は、窒化物半導体から主に形成されており、本実施形態では、窒化ガリウム（ＧａＮ）から主に形成されている。本実施形態では、ｎ型半導体層１１２は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、ｎ型半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、ｎ型半導体層１１０に含まれるケイ素（Ｓｉ）濃度の平均値よりも小さく、５×１０１６ｃｍ−３である。本実施形態では、ｎ型半導体層１１２の厚さ（Ｚ軸方向の長さ）は、３．５μｍである。
半導体装置１００のｐ型不純物拡散領域１１８，１１９は、ｎ型半導体層１１２の＋Ｚ軸方向側の少なくとも一部の領域であり、ｐ型不純物を含む領域である。ただし、技術の理解を容易とする観点から、本図面において、ｐ型不純物拡散領域１１８，１１９は、ｐ型不純物濃度がｎ型不純物濃度よりも大きい領域を示す。
ｐ型不純物拡散領域１１８，１１９は、ｎ型半導体領域１１６，１１７の下方に位置し、後述するｎ型半導体領域形成工程において形成される領域である。具体的には、ｐ型不純物拡散領域１１８は、ｎ型半導体領域１１６の下方に位置し、ｐ型不純物拡散領域１１９は、ｎ型半導体領域１１７の下方に位置する。ここで、「下方」とは、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型半導体層１１４よりもｎ型半導体層１１２側（−Ｚ軸方向側）に位置し、かつ、積層の方向（Ｚ軸方向）から見たときに、少なくとも一部が重なる位置にあることを示す。また、ｐ型不純物拡散領域１１８の厚さ（Ｚ軸方向の長さ）は、ｎ型半導体領域１１６の厚さ乃至濃度と関連を有し、ｐ型不純物拡散領域１１９の厚さ（Ｚ軸方向の長さ）は、ｎ型半導体領域１１７の厚さ乃至濃度と関連を有する。本実施形態では、ｎ型半導体領域１１７の厚さはｎ型半導体領域１１６の厚さに比べて大きいため、ｐ型不純物拡散領域１１９の厚さはｐ型不純物拡散領域１１８の厚さに比べて大きい。ｐ型不純物拡散領域１１８，１１９は、Ｘ軸およびＹ軸に沿って広がる半導体領域である。本実施形態では、ｐ型不純物拡散領域１１８，１１９は、ケイ素（Ｓｉ）を含有するとともに、マグネシウム（Ｍｇ）についても含有する。
半導体装置１００のｐ型半導体層１１４は、ｎ型半導体層１１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。ｐ型半導体層１１４は、窒化物半導体から主に形成されており、本実施形態では、窒化ガリウム（ＧａＮ）から主に形成されている。本実施形態では、ｐ型半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタ元素として含有するｐ型半導体の層である。本実施形態では、ｐ型半導体層１１４に含まれるマグネシウム（Ｍｇ）濃度の平均値は、４×１０１８ｃｍ−３である。ｐ型半導体層１１４の厚さ（Ｚ軸方向の長さ）は、半導体装置１００がトランジスタとしてより適切に動作する観点から０．５μｍ以上が好ましく、半導体装置１００のオン抵抗を抑える観点から２．０μｍ以下が好ましく、本実施形態では、１μｍである。
半導体装置１００のｎ型半導体領域１１６，１１７は、ｐ型半導体層１１４の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体領域である。本実施形態において、ｎ型半導体領域１１６，１１７は、窒化ガリウム（ＧａＮ）から主に形成されている。本実施形態では、ｎ型半導体領域１１６，１１７は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、ｎ型半導体領域１１６，１１７は、ｐ型半導体層１１４の＋Ｚ軸方向側の一部に対してケイ素（Ｓｉ）のイオン注入が行われたことにより形成された領域である。
半導体装置１００のトレンチ１２２は、ｎ型半導体層１１２及びｐ型半導体層１１４に形成され、ｎ型半導体層１１２の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。トレンチ１２２は、ｐ型半導体層１１４の＋Ｚ軸方向側から、ｐ型半導体層１１４を貫通し、ｎ型半導体層１１２に至る。本実施形態では、トレンチ１２２は、ｎ型半導体層１１２、ｐ型半導体層１１４に対するドライエッチングによって形成される。
半導体装置１００の凹部１２８は、ｐ型半導体層１１４、ｎ型半導体層１１２及びｎ型半導体層１１０に形成され、ｐ型半導体層１１４の厚さ方向（−Ｚ軸方向）に落ち込んだ溝である。凹部１２８は、ｐ型半導体層１１４の＋Ｚ軸方向側からｐ型半導体層１１４及びｎ型半導体層１１２を貫通し、ｎ型半導体層１１０に至る。凹部１２８は、ドレイン電極１４３を形成するために用いる。本実施形態では、凹部１２８は、トレンチ１２２より＋Ｘ軸方向側に位置する。本実施形態では、凹部１２８は、ｐ型半導体層１１４及びｎ型半導体層１１２に対するドライエッチングによって形成される。
半導体装置１００の絶縁膜１３０は、電気絶縁性を有する膜である。絶縁膜１３０は、トレンチ１２２の内側から外側にわたって形成されている。本実施形態では、絶縁膜１３０は、トレンチ１２２の内側に加え、ｐ型半導体層１１４およびｎ型半導体領域１１６，１１７における＋Ｚ軸方向側の面、並びに、凹部１２８の内側にわたって形成されている。つまり、絶縁膜１３０は、凹部１２８の表面を保護する膜としても機能する。本実施形態では、絶縁膜１３０は、二酸化ケイ素（ＳｉＯ２）から主に形成されている。本実施形態では、絶縁膜１３０は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって形成された膜である。
絶縁膜１３０は、コンタクトホール１２１，１２４を有する。コンタクトホール１２１，１２４は、絶縁膜１３０を貫通してｐ型半導体層１１４に至る貫通孔である。本実施形態では、コンタクトホール１２１，１２４は、絶縁膜１３０に対するウェットエッチングによって形成される。
半導体装置１００のボディ電極１４４は、コンタクトホール１２１に形成された電極である。本実施形態において、ボディ電極１４４は、ｐ型半導体層１１４及びｎ型半導体領域１１７と接する。ボディ電極１４４は、ｐ型半導体層１１４とオーミック接触する。ここで、オーミック接触とは、ショットキー接触ではなく、コンタクト抵抗が比較的低い接触を意味する。本実施形態では、ボディ電極１４４は、パラジウム（Ｐｄ）から主に形成され、半導体層上に形成した後にアニール処理（熱処理）した電極である。
半導体装置１００のソース電極１４１は、コンタクトホール１２１に形成された電極である。本実施形態では、ソース電極１４１は、ｐ型半導体層１１４及びボディ電極１４４の上に形成されており、ソース電極１４１は、ｎ型半導体領域１１６とオーミック接触する。本実施形態では、ソース電極１４１は、チタン（Ｔｉ）から形成されている層にアルミニウム（Ａｌ）から形成されている層を積層した後にアニール処理（熱処理）した電極である。本実施形態では、ソース電極１４１とボディ電極１４４は電気的に接触しているため、同じ電位の電圧が印加できる。
半導体装置１００のドレイン電極１４３は、コンタクトホール１２４に形成された電極であり、ｎ型半導体層１１０の上（＋Ｚ軸方向側）に形成された電極である。ドレイン電極１４３は、ｎ型半導体層１１０とオーミック接触する。本実施形態では、ドレイン電極１４３は、チタン（Ｔｉ）から形成されている層にアルミニウム（Ａｌ）から形成されている層を積層した後にアニール処理（熱処理）した電極である。
半導体装置１００のゲート電極１４２は、絶縁膜１３０を介してトレンチ１２２に形成された電極である。本実施形態では、ゲート電極１４２は、アルミニウム（Ａｌ）から主に形成されている。ゲート電極１４２に電圧が印加された場合、ｐ型半導体層１１４に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４１とドレイン電極１４３との間に導通経路が形成される。つまり、ゲート電極１４２に電圧が印加されることにより、ｎ型半導体層１１０，１１２及びｐ型半導体層１１４を介してソース電極１４１及びボディ電極１４４とドレイン電極１４３との間に流れる電流を制御する。
Ａ−２．半導体装置の製造方法
図２は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、基板１０５を準備する（工程Ｐ１００）。本実施形態では、基板１０５は、サファイア（Ａｌ２Ｏ３）から主に形成されている。
次に、製造者は、結晶成長を行う（工程Ｐ１０５）。工程Ｐ１０５は、積層工程とも呼ぶ。具体的には、製造者は、（ｉ）基板１０５の上にバッファ層１０７を積層し、（ｉｉ）バッファ層１０７の上にｎ型半導体層１１０を積層し、（ｉｉｉ）ｎ型半導体層１１０の上にｎ型半導体層１１２を積層し、（ｉｖ）ｎ型半導体層１１２の上にｐ型半導体層１１４を積層する。本実施形態では、製造者は、結晶成長の手法として有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いる。
図３は、積層工程（工程Ｐ１０５）後の状態を模式的に示す断面図である。本実施形態では、バッファ層１０７は、窒化アルミニウム（ＡｌＮ）から主に形成され、ｎ型半導体層１１０，１１２及びｐ型半導体層１１４は、窒化ガリウム（ＧａＮ）から主に形成されている。ｎ型半導体層１１０，１１２は、ケイ素（Ｓｉ）をドナー元素として含むｎ型半導体である。また、ｐ型半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタ元素として含むｐ型半導体である。図３に示すとおり、（ｉ）基板１０５の上にバッファ層１０７が形成され、（ｉｉ）バッファ層１０７の上にｎ型半導体層１１０が形成され、（ｉｉｉ）ｎ型半導体層１１０の上にｎ型半導体層１１２が形成され、（ｉｖ）ｎ型半導体層１１２の上にｐ型半導体層１１４が形成されている。
積層工程（工程Ｐ１０５（図２参照））後、製造者は、ｐ型半導体層１１４の一部にｎ型半導体領域１１６，１１７を形成する（工程Ｐ１１０）。工程Ｐ１１０は、ｎ型半導体領域形成工程とも呼ぶ。ｎ型半導体領域形成工程（工程Ｐ１１０）は、イオン注入を行う工程（工程Ｐ１２０）と熱処理を行う工程（工程Ｐ１３０）とを備える。
製造者は、ｐ型半導体層１１４の上からｎ型不純物をイオン注入する（工程Ｐ１２０）。本実施形態では、製造者は、ｎ型不純物としてケイ素（Ｓｉ）をｐ型半導体層１１４の中にイオン注入する。具体的には、まず、製造者は、ｐ型半導体層１１４の上に膜２１０を形成する。
図４は、膜２１０が形成された状態を模式的に示す断面図である。膜２１０は、イオン注入にて注入される不純物のｐ型半導体層１１４における深さ方向の分布を調整するために用いる。つまり、膜２１０は、ｐ型半導体層１１４に注入されるドナー元素をｐ型半導体層１１４の表面近傍に集めるために用いる。また、膜２１０は、イオン注入に伴うｐ型半導体層１１４における表面の損傷を防止する機能も有する。本実施形態において、膜２１０として、膜厚が３０ｎｍである二酸化ケイ素（ＳｉＯ２）の膜を用いる。本実施形態では、製造者は、プラズマＣＶＤ（化学気相成長：Chemical Vapor Deposition)によって膜２１０を形成する。次に、製造者は、膜２１０上の一部にマスク２２０を形成する。
図５は、マスク２２０が形成された状態を模式的に示す断面図である。マスク２２０は、ｐ型半導体層１１４のドナー元素を注入しない領域の上に形成される。本実施形態では、マスク２２０は、ソース電極１４１をｎ型半導体領域１１６とオーミック接触させる位置及びｐ型不純物拡散領域１１９を形成させる位置を考慮して、形状が決定されている。本実施形態では、製造者は、フォトレジスト（Photoresist）によってマスク２２０を形成する。本実施形態では、マスク２２０の膜厚は、約２μｍである。
その後、製造者は、ｐ型半導体層１１４の上から第１のイオン注入を行う。なお、本実施形態では、イオン注入（工程Ｐ１２０）として、第１のイオン注入（工程Ｐ１２２）と第２のイオン注入（工程Ｐ１２４）とを行う。第１のイオン注入（工程Ｐ１２２）は、ｎ型半導体領域１１７を形成するためのイオン注入であり、第２のイオン注入（工程Ｐ１２４）は、ｎ型半導体領域１１６を形成するためのイオン注入である。
本実施形態では、第１のイオン注入（工程Ｐ１２２）として、製造者は、ｐ型半導体層１１４に対してケイ素（Ｓｉ）をイオン注入する。本実施形態において、第１のイオン注入時のトータルドーズ量を２．２５×１０１５ｃｍ−２とする。また、本実施形態において、ｐ型半導体層１１４の＋Ｚ軸方向側の表面から０．５μｍまでの領域におけるケイ素濃度が約４×１０１９ｃｍ−３となるように、製造者は、イオン注入時の加速電圧を調整し、複数回に分けてイオン注入を行う。具体的には、以下のように第１のイオン注入（工程Ｐ１２２）を行う。
〈第１のイオン注入条件〉
・１回目
加速電圧：３０ｋｅＶ
ドーズ量：０．５×１０１４ｃｍ−２
・２回目
加速電圧：５０ｋｅＶ
ドーズ量：１×１０１４ｃｍ−２
・３回目
加速電圧：１００ｋｅＶ
ドーズ量：１×１０１４ｃｍ−２
・４回目
加速電圧：１５０ｋｅＶ
ドーズ量：２×１０１４ｃｍ−２
・５回目
加速電圧：２００ｋｅＶ
ドーズ量：２×１０１４ｃｍ−２
・６回目
加速電圧：２５０ｋｅＶ
ドーズ量：２×１０１４ｃｍ−２
・７回目
加速電圧：３５０ｋｅＶ
ドーズ量：４×１０１４ｃｍ−２
・８回目
加速電圧：５００ｋｅＶ
ドーズ量：１×１０１５ｃｍ−２
第１のイオン注入（工程Ｐ１２２）により、膜２１０のうちマスク２２０に覆われていない部分の下において、ｐ型半導体層１１４にドナー元素が注入された領域としてイオン注入領域１１７Ｎが形成される。イオン注入領域１１７Ｎにおけるｎ型不純物濃度は、膜２１０の材質や膜厚、イオン注入の加速電圧やドーズ量を調整することにより所望の濃度に調整することができる。なお、イオン注入領域１１７Ｎは、注入されたｎ型不純物がドナー元素として機能するように活性化されていないため、ｎ型の導電性を有していない。このため、イオン注入領域１１７Ｎは、抵抗が高い領域である。
次に、製造者は、膜２１０の上のマスク２２０を除去する。本実施形態では、製造者は、ウェットエッチングによってマスク２２０を除去する。その後、製造者は、膜２１０上の一部にマスク２３０を形成する。
図６は、マスク２３０が形成された状態を模式的に示す断面図である。マスク２３０は、第２のイオン注入（工程Ｐ１２４）において、ｐ型半導体層１１４のドナー元素を注入しない領域上に形成される。本実施形態では、マスク２３０は、ソース電極１４１とドレイン電極１４３との間に電流が流れる際の抵抗のうち、ソース電極１４１とｐ型半導体層１１４に形成される反転層によるチャネルとの間における抵抗を抑制する点を考慮して、形状が決定されている。具体的には、半導体層の積層の方向（Ｚ軸方向）から見たときに、ｎ型半導体領域１１６がゲート電極１４２の少なくとも一部と重なるように、マスク２３０が形成される。本実施形態では、製造者は、フォトレジスト（Photoresist）によってマスク２３０を形成する。本実施形態では、マスク２３０の膜厚は、約２μｍである。
その後、製造者は、ｐ型半導体層１１４の上から第２のイオン注入（工程Ｐ１２４）を行う。本実施形態では、製造者は、ｐ型半導体層１１４に対してケイ素（Ｓｉ）をイオン注入する。本実施形態において、イオン注入時のトータルドーズ量を１．３×１０１５ｃｍ−２とする。また、本実施形態において、ｐ型半導体層１１４の＋Ｚ軸方向側の表面から０．１μｍまでの領域におけるケイ素濃度が約１×１０２０ｃｍ−３となるように、製造者は、イオン注入時の加速電圧を調整し、複数回に分けてイオン注入を行う。具体的には、以下のようにイオン注入を行う。
〈第２のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：６．５×１０１４ｃｍ−２
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：６．５×１０１４ｃｍ−２
図７は、第２のイオン注入がｐ型半導体層１１４に行われた状態を模式的に示す断面図である。第２のイオン注入により、膜２１０のうちマスク２３０に覆われていない部分の下において、ｐ型半導体層１１４にドナー元素が注入された領域としてイオン注入領域１１６Ｎが形成される。
イオン注入領域１１７Ｎと同様に、イオン注入領域１１６Ｎにおけるｎ型不純物濃度は、膜２１０の材質や膜厚、イオン注入の加速電圧やドーズ量を調整することにより所望の濃度に調整することができる。また、イオン注入領域１１６Ｎについても、注入されたｎ型不純物がドナー元素として機能するように活性化されていないため、ｎ型の導電性を有していない。このため、イオン注入領域１１６Ｎについても、抵抗が高い領域である。
ここで、イオン注入領域１１６Ｎ，１１７Ｎにおけるケイ素濃度は、ｐ型半導体層１１４内のマグネシウム濃度よりも高いことが好ましく、ｐ型半導体層１１４内のマグネシウム濃度の２倍以上がより好ましく、ｐ型半導体層１１４内のマグネシウム濃度の４倍以上がさらに好ましく、ｐ型半導体層１１４内のマグネシウム濃度の５倍以上がよりいっそう好ましい。また、イオン注入領域１１６Ｎ，１１７Ｎにおけるケイ素濃度は、ｐ型半導体層１１４における結晶性を劣化させない観点から、１×１０２２ｃｍ−３以下が好ましい。
その後、製造者は、ｐ型半導体層１１４の上の膜２１０及びマスク２３０を除去する。本実施形態では、製造者は、ウェットエッチングによって膜２１０及びマスク２３０を除去する。以上により、イオン注入（工程Ｐ１２０（図２参照））が完了する。
イオン注入（工程Ｐ１２０）を行った後、製造者は、イオン注入領域１１６Ｎ，１１７Ｎにおけるｎ型不純物を活性化させるための活性化アニール（熱処理）（工程Ｐ１３０）を行う。工程Ｐ１３０において、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎ，１１７Ｎを加熱することによって、ｎ型の導電性を有するｎ型半導体領域１１６，１１７をｐ型半導体層１１４に形成する。まず、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎ，１１７Ｎの上にキャップ膜２４０を形成する。
図８は、キャップ膜２４０が形成された状態を模式的に示す断面図である。キャップ膜２４０は、加熱に伴うｐ型半導体層１１４及びイオン注入領域１１６Ｎ，１１７Ｎにおける表面の損傷を防止する機能を有する。本実施形態では、製造者は、スパッタ法によってキャップ膜２４０を形成する。また、本実施形態では、キャップ膜２４０は、窒化ケイ素（ＳｉＮＸ）から主に形成されている。
次に、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎ，１１７Ｎを加熱する。ｐ型半導体層１１４及びイオン注入領域１１６Ｎ，１１７Ｎを加熱する温度は、半導体装置１００の耐圧をより向上させる観点から、１０００℃以上１４００℃以下が好ましく、１０５０℃以上１２５０℃以下であることがより好ましい。また、加熱時間は、半導体装置１００の耐圧をより向上させる観点から、１分以上１０分以下が好ましく、１分以上５分以下が好ましい。本実施形態では、製造者は、次の条件で熱処理を行う。
＜熱処理の条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：４分
熱処理の後、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎ，１１７Ｎ（ｎ型半導体領域１１６，１１７）の上からキャップ膜２４０を除去する。本実施形態では、製造者は、ウェットエッチングによってキャップ膜２４０を除去する。以上により、活性化アニール（工程Ｐ１３０（図２参照））が完了し、同時に、ｎ型半導体領域形成工程（工程Ｐ１１０）が完了する。
図９は、活性化アニール（工程Ｐ１３０）が完了した状態を模式的に示す断面図である。活性化アニール（工程Ｐ１３０（図２参照））により、イオン注入領域１１６Ｎがｎ型半導体領域１１６となり、イオン注入領域１１７Ｎがｎ型半導体領域１１７となる。
また、イオン注入（工程Ｐ１２０）と熱処理（工程Ｐ１３０）とを経ることにより、つまり、ｎ型半導体領域形成工程（工程Ｐ１１０）を経ることにより、ｎ型半導体領域１１６，１１７の下方に位置する領域であって、ｎ型半導体層１１２の＋Ｚ軸方向側の領域に、ｐ型不純物拡散領域１１８，１１９が形成される。具体的には、ｐ型不純物拡散領域１１８は、ｎ型半導体領域１１６の下方に位置し、ｐ型不純物拡散領域１１９は、ｎ型半導体領域１１７の下方に位置する。ｐ型不純物拡散領域１１８，１１９は、ｐ型半導体層１１４に含まれるｐ型不純物がｎ型半導体層１１２に拡散することによって形成された領域である。ｐ型不純物拡散領域１１８，１１９に含まれるｐ型不純物濃度は、イオン注入（工程Ｐ１２０）時の加速電圧やドーズ量、熱処理（工程Ｐ１３０）の加熱温度や加熱時間を調整することにより調整できる。例えば、イオン注入（工程Ｐ１２０）時の加速電圧を高くする、もしくはドーズ量を多くすることにより、ｐ型不純物拡散領域１１８，１１９に拡散するｐ型不純物濃度を高くすることができる。
ｎ型半導体領域形成工程（工程Ｐ１１０（図２参照））の後、製造者は、ｐ型半導体領域１１４中のマグネシウム（Ｍｇ）を活性化させるための活性化アニール（熱処理）を行う（工程Ｐ１３５）。本実施形態では、窒素（Ｎ２）流量に対する酸素（Ｏ２）流量の割合が５％の窒素雰囲気下において、７００℃５分間の熱処理が行われる。なお、この熱処理条件は、特に、限られず、例えば、この熱処理として、酸素（Ｏ２）を含まない窒素雰囲気下において、９００℃１０分間行ってもよい。また、ｐ型半導体領域１１４中のマグネシウム（Ｍｇ）を活性化させるための活性化アニール（熱処理）は、ｐ型半導体層１１４を形成（工程Ｐ１１０）の後、かつ、ｎ型半導体領域形成工程（工程Ｐ１１０）の前に行ってもよい。
活性化アニール（工程Ｐ１３５）を行った後、製造者は、ドライエッチングによってトレンチ１２２及び凹部１２８を形成する（工程Ｐ１４０）。工程Ｐ１４０を、トレンチ形成工程とも呼ぶ。
図１０は、トレンチ１２２及び凹部１２８が形成された状態を模式的に示す断面図である。製造者は、ｐ型半導体層１１４を貫通してｎ型半導体層１１２に至るまで落ち込んだトレンチ１２２と、ｐ型半導体層１１４及びｎ型半導体層１１２を貫通してｎ型半導体層１１０に至る凹部１２８を形成する。本実施形態では、製造者は、塩素系ガスを用いたドライエッチングによってトレンチ１２２及び凹部１２８を形成する。
ここで、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物拡散領域１１８，１１９の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２と同じか、もしくはトレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。本実施形態では、ｐ型不純物拡散領域１１８，１１９の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。ここで、「ｐ型不純物拡散領域１１８，１１９の底面ＢＳ１」とは、ｐ型不純物拡散領域１１８，１１９の領域のうち、最も−Ｚ軸方向側の界面を言う。また、「トレンチ１２２の底面ＢＳ２」とは、トレンチ１２２のうち、最も−Ｚ軸方向側の面を言う。
本実施形態では、トレンチ形成工程（工程Ｐ１４０）は、ｎ型半導体領域形成工程（工程Ｐ１１０）の後に行われている。そして、トレンチ形成工程（工程Ｐ１４０）において、ｐ型不純物拡散領域１１９の一部と重なる位置にトレンチ１２２が形成されている。このため、トレンチ１２２の底面ＢＳ２の一部が、ｐ型不純物拡散領域１１９により形成されている。
トレンチ１２２及び凹部１２８を形成した後（工程Ｐ１４０）、製造者は、トレンチ１２２の内側に絶縁膜１３０を形成する（工程Ｐ１５０）。本実施形態では、製造者は、ｎ型半導体層１１０，１１２及びｐ型半導体層１１４の露出した表面に対して、ＡＬＤによって絶縁膜１３０を成膜する。
その後、製造者は、ソース電極１４１と、ボディ電極１４４と、ゲート電極１４２と、ドレイン電極１４３とを形成する（工程Ｐ１６０）。具体的には、製造者は、絶縁膜１３０にコンタクトホール１２１，１２４（図１参照）をウェットエッチングによって形成する。その後、製造者は、コンタクトホール１２１内にｐ型半導体層１１４及びｎ型半導体領域１１７と接するボディ電極１４４を形成し、ｎ型半導体領域１１６及びボディ電極１４４の上にソース電極１４１を形成する。また、製造者は、コンタクトホール１２４内にｎ型半導体層１１０と接するドレイン電極１４３を形成する。つまり、製造者は、ｎ型半導体層１１０の上（＋Ｚ軸方向側）にドレイン電極１４３を形成する。このとき、ボディ電極１４４，ソース電極１４１，およびドレイン電極１４３を形成する際にはオーミック接触を得るためのアニール処理（熱処理）を行うが、アニール処理（熱処理）は各電極形成毎に行ってもよいし、ボディ電極１４４とソース電極１４１とをまとめて行ってもよい。また、ボディ電極１４４，ソース電極１４１，およびドレイン電極１４３を形成後に一括してアニール処理（熱処理）を行ってもよい。そして、製造者は、トレンチ１２２において絶縁膜１３０の上にゲート電極１４２を形成する。これらの工程を経て、半導体装置１００が完成する。
Ａ−３．効果
第１実施形態の半導体装置１００の製造方法によれば、ｐ型不純物のイオン注入を行わずに、ｎ型半導体領域形成工程（工程Ｐ１１０）においてｐ型不純物拡散領域１１８，１１９が形成される。このため、第１実施形態の半導体装置１００の製造方法によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを抑制できる。この結果として、第１実施形態の半導体装置１００の製造方法によれば、半導体装置の耐圧を向上できる。
また、第１実施形態の半導体装置１００の製造方法によれば、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物拡散領域１１８，１１９の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２と同じか、もしくはトレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。このため、第１実施形態の半導体装置１００の製造方法によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを、より効果的に抑制できる。
また、第１実施形態の半導体装置１００の製造方法によれば、トレンチ１２２の底面ＢＳ２の一部が、ｐ型不純物拡散領域１１９により形成されている。このため、第１実施形態の半導体装置１００の製造方法によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを、さらに効果的に抑制できる。
以下、上述のｎ型半導体領域形成工程（工程Ｐ１１０）を経ることによって、ｎ型半導体層１１２にｐ型不純物拡散領域１１８，１１９が形成されることを裏付ける評価試験の結果を示す。
Ａ−４．評価試験
評価試験には、以下の試料を用いた。試験者は、試料１から試料３を用意した。具体的には、試験者は、まず、第１実施形態と同じ方法により、基板１０５を準備して（工程Ｐ１０５）、結晶成長を行った（工程Ｐ１１０）。その後、試験者は、（ｉ）イオン注入（工程Ｐ１２０）を行わず、熱処理（工程Ｐ１３０）を行った試料１と、（ｉｉ）イオン注入（工程Ｐ１２０）を行い、熱処理（工程Ｐ１３０）を行わない試料２と、（ｉｉｉ）イオン注入（工程Ｐ１２０）を行った後、熱処理（工程Ｐ１３０）を行った試料３とを用意した。つまり、試料１から試料３は以下のような関係となる。なお、試験者は、イオン注入として、上述した（ｉ）ｎ型半導体領域１１７を形成するための第１のイオン注入（工程Ｐ１２２）と、（ｉｉ）ｎ型半導体領域１１６を形成するための第２のイオン注入（工程Ｐ１２４）との両方を行った。
・試料１：イオン注入無し、熱処理有り
・試料２：イオン注入有り、熱処理無し
・試料３：イオン注入有り、熱処理有り
図１１は、評価試験の結果を示す図である。図１１は、各試料のｐ型半導体層１１４及びｎ型半導体層１１２におけるマグネシウム（Ｍｇ）の不純物濃度を二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定した結果を示す。図１１において、ｐ型半導体層１１４、ｎ型半導体層１１２の−Ｚ軸方向の深さ（μｍ）を示し、縦軸はマグネシウム（Ｍｇ）の濃度（ｃｍ−３）を示す。深さ０μｍは、ｐ型半導体層１１４（図１参照）の＋Ｚ軸方向側の表面である。
図１１から、以下のことが分かる。つまり、深さが０μｍから約１μｍまでの領域は、マグネシウム濃度が約４×１０１８ｃｍ−３でほぼ一定の領域であり、ｐ型半導体層１１４に相当する領域である。また、深さが約１．０μｍ以上の領域は、ｎ型半導体層１１２に相当する領域である。
図１１に示される結果から、イオン注入を行った後に熱処理を行った場合（試料３）は、マグネシウム（Ｍｇ）のｎ型半導体層１１２への拡散が起こっていることが分かる。また、本実施形態におけるｎ型半導体層１１２のケイ素濃度の平均値が５×１０１８ｃｍ−３であるところ、少なくとも深さが２μｍの領域までは、ｎ型半導体層１１２のマグネシウム濃度は５×１０１８ｃｍ−３よりも高いことが分かる。つまり、ｎ型半導体層１１２の＋Ｚ軸方向側の界面から１μｍの領域では、マグネシウム濃度のほうがケイ素濃度よりも高いことが分かる。
イオン注入を行わない場合（試料１）や、熱処理を行わない場合（試料２）においては、マグネシウム（Ｍｇ）のｎ型半導体層１１２への拡散が僅かながら図１１から見られる。しかし、試料１，２の拡散は、ｎ型半導体層１１２の電気的特性に影響を与えるレベルではないことや、イオン注入を行った後に熱処理を行った場合（試料３）に比べて拡散量が十分に小さいことが、図１１から分かる。
以上のように、評価試験の結果から、ｎ型半導体層１１２及びｐ型半導体層１１４が上述のｎ型半導体領域形成工程（工程Ｐ１１０）を経ることによって、ｎ型半導体層１１２のｐ型不純物拡散領域１１８，１１９が形成されることが分かる。
Ｂ．第２実施形態
図１２は、第２実施形態における半導体装置２００の構成を模式的に示す断面図である。第２実施形態の半導体装置２００は、第１実施形態の半導体装置１００と比較して、半導体装置１００のソース電極１４１とボディ電極１４４との機能を備えるソース電極１４１Ａを備えている点が異なるが、それ以外は同じである。第２実施形態のソース電極１４１Ａは、−Ｚ軸方向側から順に、パラジウム（Ｐｄ）から形成されている層と、チタン（Ｔｉ）から形成されている層と、アルミニウム（Ａｌ）から形成されている層とを積層した後、アニール処理（熱処理）した電極である。なお、ソース電極１４１Ａは、チタン（Ｔｉ）から形成されている層と、アルミニウム（Ａｌ）から形成されている層とを積層せず、パラジウム（Ｐｄ）から形成されている層のみとしてもよい。
第２実施形態においても、第１実施形態と同様に、ｐ型不純物のイオン注入を行わずに、トレンチ１２２底面の外周付近に電界が集中することを抑制できる。また、第２実施形態の製造方法においては、第１実施形態の製造方法のように、ソース電極１４１とボディ電極１４４とを別々に形成する必要がなく、ソース電極１４１Ａを一度に形成できるため、工数を削減できる。
Ｃ．第３実施形態
図１３は、第３実施形態における半導体装置３００の構成を模式的に示す断面図である。第３実施形態の半導体装置３００は、第１実施形態の半導体装置１００と比較して、トレンチ１２２の底面ＢＳ２の一部がｐ型不純物拡散領域１１９により形成されていない点が異なるが、それ以外は同じである。つまり、半導体装置３００のｎ型半導体領域１１７Ａの形成位置が、半導体装置１００のｎ型半導体領域１１７の形成位置と異なるため、半導体装置３００のｐ型不純物拡散領域１１９Ａの形成位置が、半導体装置１００のｐ型不純物拡散領域１１９の形成位置と異なるが、それ以外は同じである。
第３実施形態の製造方法においても、第１実施形態と同様に、ｐ型不純物のイオン注入を行わずに、トレンチ１２２底面の外周付近に電界が集中することを抑制できる。なお、第１実施形態の半導体装置１００は、トレンチ１２２の底面ＢＳ２の一部がｐ型不純物拡散領域１１９により形成されているため、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを、より効果的に抑制できる。しかし、第３実施形態の製造方法によれば、トレンチ１２２の底面ＢＳ２の一部がｐ型不純物拡散領域１１９により形成されていないため、トレンチ形成工程の後に、ｎ型半導体領域形成工程を行うことができる。このため、製造工程を柔軟に変更できる。
Ｄ．第４実施形態
図１４は、第４実施形態における半導体装置４００の構成を模式的に示す断面図である。第４実施形態の半導体装置４００は、第３実施形態の半導体装置３００と比較して、（ｉ）ｎ型半導体領域１１６が形成されていないことにより、ｐ型不純物拡散領域１１８が形成されていない点が異なり、（ｉｉ）半導体装置４００のｎ型半導体領域１１７Ｂの形成位置が、半導体装置３００のｎ型半導体領域１１７Ａの形成位置と異なるが、それ以外は同じである。第４実施形態では、トランジスタをオンにできるように、Ｚ軸方向から見たときに、ゲート電極１４２とｎ型半導体領域１１７Ｂとの少なくとも一部が重なるように、ｎ型半導体領域１１７Ｂの形成位置が決定されている。
第４実施形態の製造方法においても、第１実施形態と同様に、ｐ型不純物のイオン注入を行わずに、トレンチ１２２底面の外周付近に電界が集中することを抑制できる。また、第４実施形態の製造方法では、第１実施形態の製造方法のように、第１のイオン注入及び第２のイオン注入を行わず、ｎ型半導体領域１１７Ｂを形成するための第１のイオン注入のみを行えばよいため、工程数を削減できる。
Ｅ．第５実施形態
図１５は、第５実施形態における半導体装置５００の構成を模式的に示す断面図である。第５実施形態の半導体装置５００は、第１実施形態の半導体装置１００と比較して、（ｉ）基板１０５とバッファ層１０７とを備えず、（ｉｉ）ｎ型半導体層１１０の変わりに、窒化ガリウム基板１１０Ａを用い、（ｉｉｉ）窒化ガリウム基板１１０Ａの−Ｚ軸方向側の面にドレイン電極１４３Ａを備える点が異なるが、それ以外は同じである。本実施形態では、窒化ガリウム基板１１０Ａのケイ素濃度は１．０×１０１８ｃｍ−３である。また、本実施形態では、ｎ型半導体層１１２のケイ素濃度は１．０×１０１６ｃｍ−３であり、膜厚は１０μｍである。
第５実施形態では、第１乃至第４実施形態とは異なり、窒化ガリウム基板１１０Ａとその上の半導体層とが同じ材料からなる半導体により形成されている。このように、第１乃至第４実施形態と異なる基板を用いる場合、ｐ型半導体層１１４に含まれるｐ型不純物がｎ型半導体層１１２に拡散する程度が異なるため、形成されるｐ型不純物拡散領域１１８，１１９におけるｐ型不純物の濃度も異なる。そこで、第５実施形態では、ｐ型不純物拡散領域１１８，１１９に拡散するｐ型不純物濃度をｎ型半導体層１１２の濃度に応じた値にするため、イオン注入（工程Ｐ１２０）時のドーズ量を多くしている。具体的には、第１のイオン注入（工程Ｐ１２２）, 第２のイオン注入（工程Ｐ１２４）とも、加速電圧は同じでドーズ量を２倍にしてイオン注入を行う。
第５実施形態の製造方法においても、第１実施形態と同様に、ｐ型不純物のイオン注入を行わずに、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを抑制できる。
Ｆ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
本発明が適用される半導体装置は、上述の実施形態で説明した縦型トレンチＭＩＳＦＥＴに限られない。本発明が適用される半導体装置は、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのトレンチゲート構造を有し、制御電極で反転層を形成する原理を用いて電流を制御する半導体装置であってもよい。
上述の実施形態において、ｐ型不純物としてマグネシウム（Ｍｇ）を用いている。しかし、本発明はこれに限らない。ｐ型不純物として、例えば、ベリリウム（Ｂｅ）や、炭素（Ｃ）や、亜鉛（Ｚｎ）を用いてもよい。
上述の実施形態において、ｎ型不純物としてケイ素（Ｓｉ）を用いている。しかし、本発明はこれに限らない。ｎ型不純物として、例えば、酸素（Ｏ）や、ゲルマニウム（Ｇｅ）を用いてもよい。
上述の実施形態において、基板の材料は、サファイア（Ａｌ２Ｏ３）や窒化ガリウム（ＧａＮ）に限らず、例えば、ケイ素（Ｓｉ）、酸化ガリウム（Ｇａ２Ｏ３）、窒化アルミニウム（ＡｌＮ）および炭化ケイ素（ＳｉＣ）などの他の半導体であってもよい。同様に、半導体層の材料は、窒化ガリウム（ＧａＮ）に限らず、例えば、ケイ素（Ｓｉ）や、炭化ケイ素（ＳｉＣ）などの他の半導体であってもよい。
第１実施形態において、イオン注入（工程Ｐ１２０）として、第１のイオン注入（工程Ｐ１２２）と第２のイオン注入（工程Ｐ１２４）の２回のイオン注入を行っているが、イオン注入の回数は、１回であってもよいし、３回以上であってもよい。また、イオン注入の条件（例えば、加速電圧およびドーズ量など）は、ドナー元素を注入する具合に応じて適宜調整できる。
上述の実施形態において、絶縁膜の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ2）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜は、単層であってもよいし、２層以上であってもよい。絶縁膜を形成する手法は、ＡＬＤに限らず、ＥＣＲスパッタであってもよいし、ＥＣＲ−ＣＶＤであってもよい。
上述の実施形態において、各電極の材質は、上述の材質に限らず、他の材質であってもよい。例えば、ボディ電極１４４およびソース電極１４１Ａに用いられているパラジウム（Ｐｄ）の変わりに、ニッケル（Ｎｉ）や白金（Ｐｔ）を用いてもよい。
上述の実施形態において、半導体装置１００は、ｎ型半導体層として、ｎ型半導体層１１０とｎ型半導体層１１２との２層を備えている。しかし、本発明はこれに限られない。ｎ型半導体層は１層でもよく、３層以上であってもよい。
上述の実施形態において、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物拡散領域１１８，１１９の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２と同じか、もしくはトレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。しかし、本発明はこれに限られない。ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物拡散領域１１８，１１９の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２より上（＋Ｚ軸方向側）に位置してもよい。
１００…半導体装置
１０５…基板
１０７…バッファ層
１１０…ｎ型半導体層
１１０Ａ…窒化ガリウム基板
１１２…ｎ型半導体層
１１４…ｐ型半導体層
１１６…ｎ型半導体領域
１１６Ｎ…イオン注入領域
１１７…ｎ型半導体領域
１１７Ａ…ｎ型半導体領域
１１７Ｂ…ｎ型半導体領域
１１７Ｎ…イオン注入領域
１１８…ｐ型不純物拡散領域
１１９…ｐ型不純物拡散領域
１１９Ａ…ｐ型不純物拡散領域
１２１…コンタクトホール
１２２…トレンチ
１２８…凹部
１３０…絶縁膜
１４１…ソース電極（第１の電極）
１４１Ａ…ソース電極（第１の電極）
１４２…ゲート電極（制御電極）
１４３…ドレイン電極（第２の電極）
１４３Ａ…ドレイン電極（第２の電極）
１４４…ボディ電極（第１の電極）
２００…半導体装置
２１０…膜
２２０…マスク
２３０…マスク
２４０…キャップ膜
３００…半導体装置
４００…半導体装置
５００…半導体装置
ＢＳ１…底面
ＢＳ２…底面

Claims (5)

  1. トレンチゲート構造を有する半導体装置の製造方法であって、
    ｎ型不純物を含むｎ型半導体層の上に、ｐ型不純物を含むｐ型半導体層を積層する積層工程と、
    前記ｐ型半導体層にｎ型不純物をイオン注入し、前記イオン注入したｎ型不純物を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、
    前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程と、を備え、
    前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物拡散領域が形成され、
    前記積層の方向において、前記ｐ型不純物拡散領域の底面は、前記トレンチの底面と同じか、もしくは前記トレンチの底面より下に位置し、
    前記ｐ型不純物拡散領域のｐ型不純物の濃度は、前記ｎ型半導体層のｎ型不純物の濃度よりも大きい、半導体装置の製造方法。
  2. トレンチゲート構造を有する半導体装置の製造方法であって、
    ｎ型不純物を含むｎ型半導体層の上に、ｐ型不純物を含むｐ型半導体層を積層する積層工程と、
    前記ｐ型半導体層にｎ型不純物をイオン注入し、前記イオン注入したｎ型不純物を活性化させるための熱処理を行うことによって、前記ｐ型半導体層の少なくとも一部にｎ型半導体領域を形成するｎ型半導体領域形成工程と、
    前記ｐ型半導体層を貫通して、前記ｎ型半導体層に至るまで落ち込んだトレンチを形成するトレンチ形成工程と、を備え、
    前記ｎ型半導体領域形成工程において、前記ｎ型半導体領域の下方に位置する前記ｎ型半導体層の少なくとも一部に、前記ｐ型半導体層に含まれるｐ型不純物が拡散するｐ型不純物拡散領域が形成され、
    前記トレンチ形成工程は、前記ｎ型半導体領域形成工程の後に行われ、
    前記トレンチ形成工程において、前記ｐ型不純物拡散領域の少なくとも一部と重なる位置に前記トレンチが形成されることにより、前記トレンチの底面の少なくとも一部が、前記ｐ型不純物拡散領域により形成される、半導体装置の製造方法。
  3. 請求項１または請求項２に記載の半導体装置の製造方法であって、
    前記積層工程は、さらに、基板の上に、バッファ層を積層する工程と、前記バッファ層の上に、前記ｎ型半導体層を積層する工程と、を備え、
    前記基板は、前記ｎ型半導体層及び前記ｐ型半導体層と異なる半導体により形成されている、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、さらに、
    前記トレンチの内側に絶縁膜を形成する工程と、
    前記ｎ型半導体領域と接する第１の電極を形成する工程と、
    前記ｎ型半導体層の上に、第２の電極を形成する工程と、
    前記絶縁膜の上に、前記第１の電極と前記第２の電極との間の電流の流れを制御する制御電極を形成する工程と、を備える、半導体装置の製造方法。
  5. 請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法であって、
    前記ｎ型半導体層及び前記ｐ型半導体層は、主に、窒化物半導体により形成されている、半導体装置の製造方法。
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