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JP6927138B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置の製造方法として、トレンチが形成される位置の一部と重なる位置にｎ型不純物をイオン注入して熱処理を行うことによって、トレンチの底面部分と重なる位置にｐ型不純物が拡散したｐ型不純物拡散領域を形成するものがある（例えば、特許文献１）。ｐ型不純物拡散領域は、電圧印加時にトレンチの底面部分に発生する電界集中を緩和する。
特開２０１７−１７４９８９号公報
しかし、このような半導体装置では、電圧が印加された際に反転層が形成されるトレンチの側面部分において、イオン注入によるダメージが影響し、オン抵抗が増加するという問題が生じることがある。このような課題を解決するために、イオン注入によるダメージがトレンチの側面部分において発生することを抑制しつつ、トレンチの底面部分に発生する電界集中を緩和できる技術が望まれている。
本発明は、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、第１ｎ型半導体層にｐ型半導体層を積層する積層工程と、前記ｐ型半導体層の表面のうち溝部が形成される位置から離れた位置にｎ型不純物またはｐ型不純物をイオン注入するイオン注入工程と、熱処理によって、前記イオン注入された不純物を活性化させた注入領域を形成するとともに、前記注入領域の下方に位置する前記第１ｎ型半導体層に対して前記ｐ型半導体層に含まれるｐ型不純物を拡散させることによってｐ型不純物拡散領域を形成する熱処理工程と、前記ｐ型半導体層を貫通して前記第１ｎ型半導体層内に底部が位置する前記溝部を形成する溝部形成工程と、前記溝部の表面に絶縁膜を介して第１電極を形成する第１電極形成工程と、を備える。このような形態とすれば、不純物がイオン注入される位置は、溝部が形成される位置から離れた位置であるため、イオン注入によるダメージがトレンチの側面部分において発生することを抑制できる。また、不純物のイオン注入および熱処理によりｐ型半導体層に含まれるｐ型不純物が拡散してｐ型不純物拡散領域が形成されるため、トレンチの底面部分に発生する電界集中を緩和できる。
（２）上記形態における半導体装置の製造方法において、さらに、前記不純物は、ｎ型不純物であり、前記注入領域と導通する第２電極を形成する第２電極形成工程を備え、前記第１電極形成工程は、前記溝部の表面から前記ｐ型半導体層の表面のうち少なくとも前記注入領域に至るまで前記絶縁膜を介して前記第１電極を形成してもよい。この第１電極と第２電極とは電気的に接続されていない。このような形態とすれば、第１電極がｐ型半導体層の表面のうちｎ型不純物がイオン注入される位置に到るまで絶縁膜を介して形成されているため、第１電極に電圧が印加された際に注入領域と接続する位置まで反転層を形成することができる。したがって、導通経路を確実に確保することができる。
（３）上記形態における半導体装置の製造方法において、さらに、前記イオン注入工程の後、前記ｐ型半導体層の表面のうち前記溝部が形成される位置から少なくとも前記注入領域に至るまで第２ｎ型半導体層を形成する工程と、前記第２ｎ型半導体層と導通する第２電極を形成する第２電極形成工程と、を備えてもよい。この第１電極と第２電極とは電気的に接続されていない。このような形態とすれば、イオン注入される不純物がｎ型不純物である場合、溝部が形成される位置から離れた位置にｎ型不純物がイオン注入されることによって生じるチャネル長の増加を抑制できる。また、イオン注入によってダメージを受けた注入領域は、電極のコンタクトが取りがたく、接触抵抗やオン抵抗が高くなりやすい。しかし、第２電極を第２ｎ型半導体層にコンタクトさせることで、オン抵抗を低くすることができ、イオン注入される不純物がｐ型不純物である場合においては、第２ｎ型半導体層をソースとして用いることができる。
（４）本発明の他の形態によれば、半導体装置が提供される。この半導体装置は、第１ｎ型半導体層にｐ型半導体層が積層された積層体と、前記ｐ型半導体層を貫通して前記第１ｎ型半導体層内に底部が位置する溝部と、前記溝部が形成される位置から離れた位置において、前記ｐ型半導体層の表面から前記ｐ型半導体層の内側にわたって形成され、前記ｐ型半導体層とは不純物濃度が異なる不純物注入領域と、前記不純物注入領域の下方に位置する前記第１ｎ型半導体層に形成されるｐ型半導体領域と、前記溝部の表面に絶縁膜を介して形成された第１電極と、を備える。
（５）上記形態における半導体装置において、さらに、前記不純物注入領域はｎ型不純物が注入された領域であり、前記不純物注入領域と導通する第２電極を備え、前記第１電極は、前記溝部の表面から前記ｐ型半導体層の表面のうち少なくとも前記不純物注入領域が形成された位置に至るまで前記絶縁膜を介して形成されていてもよい。
（６）上記形態における半導体装置において、さらに、前記ｐ型半導体層の表面のうち前記溝部が形成される位置から少なくとも前記不純物注入領域に至る第２ｎ型半導体層と、前記第２ｎ型半導体層と導通する第２電極と、を備えてもよい。
本発明は、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、上述の製造方法を用いて製造された半導体装置や、上述の製造方法を用いて半導体装置を製造する装置などの形態で実現することができる。
本発明によれば、不純物がイオン注入される位置は、溝部が形成される位置から離れた位置であるため、イオン注入によるダメージがトレンチの側面部分において発生することを抑制できる。また、不純物のイオン注入および熱処理によりｐ型半導体層に含まれるｐ型不純物が拡散してｐ型不純物拡散領域が形成されるため、トレンチの底面部分に発生する電界集中を緩和できる。
第１実施形態の半導体装置の断面の一部を示す模式図である。 第１実施形態における半導体装置の製造方法を示す工程図である。 工程Ｐ１２０を終えた半導体装置の構成を模式的に示す断面図である。 工程Ｐ１３０を終えた半導体装置の構成を模式的に示す断面図である。 工程Ｐ１４０を終えた半導体装置の構成を模式的に示す断面図である。 工程Ｐ１６０を終えた半導体装置の構成を模式的に示す断面図である。 第２実施形態の半導体装置の断面の一部を示す模式図である。 第２実施形態における半導体装置の製造方法を示す工程図である。 第３実施形態の半導体装置の断面の一部を示す模式図である。 第４実施形態の半導体装置の断面の一部を示す模式図である。
Ａ．第１実施形態：
図１は、第１実施形態の半導体装置１０の断面の一部を示す模式図である。なお、図１以降に示された模式図は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。図１には、説明を容易にするために、相互に略直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸は、他の図のＸＹＺ軸は、図１のＸＹＺ軸に対応する。なお、本明細書において、Ｚ軸の＋方向を便宜的に「上」と呼ぶことがある。この「上」という呼称は、半導体装置１０の配置（向き）を限定するものではない。すなわち、半導体装置１０は、任意の向きに配置しうる。
半導体装置１０は、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体領域１４０と、ｐ型不純物拡散領域１５０と、溝部１６０と、絶縁膜１６２と、第１電極１６４と、第２電極１７４と、第３電極１８４とを備える。
基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０とはＸ軸及びＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０とは窒化ガリウム（ＧａＮ）系の半導体である。窒化ガリウム系の半導体（ＧａＮ）としては、窒化ガリウム（ＧａＮ）のほか、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。本実施形態では、窒化ガリウム（ＧａＮ）を用いる。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のIII族元素に置換してもよく、他の不純物を含んでいてもよい。
基板１１０は、ｎ型不純物を含有する半導体である。基板１１０は、ｎ型の特性を有するｎ型半導体である。基板１１０は、ケイ素（Ｓｉ）をｎ型不純物として含有する。
ｎ型半導体層１２０は、ｎ型不純物を含有する半導体である。ｎ型半導体層１２０は、基板１１０の＋Ｚ軸方向側に位置する。ｎ型半導体層１２０は、ケイ素（Ｓｉ）をｎ型不純物として含有する。本実施形態では、ｎ型半導体層１２０は、課題を解決するための手段における第１ｎ型半導体層の下位概念に相当する。
ｐ型半導体層１３０は、ｐ型不純物を含有する半導体である。ｐ型半導体層１３０は、ｎ型半導体層１２０の＋Ｚ軸方向側に位置する。ｐ型半導体層１３０は、マグネシウム（Ｍｇ）をｐ型不純物として含有する。ｐ型半導体層１３０のｐ型不純物濃度は、ｎ型半導体層１２０のｎ型不純物濃度よりも高い。
ｎ型半導体領域１４０は、ｐ型半導体層１３０のうち＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体領域である。ｎ型半導体領域１４０は、ｐ型半導体層１３０のうち後述する溝部１６０が形成される位置からＸ軸方向側に離れた位置にｎ型不純物をイオン注入してｐ型半導体層１３０の一部に形成された領域である。本実施形態では、溝部１６０が形成される位置からＸ軸方向に０．１μｍだけ離れた位置にｎ型半導体領域１４０が形成される。なお、この距離は、０．１μｍに限られず、０．０５μｍから２．０μｍまでの範囲内において任意に選択されてもよい。ｎ型半導体領域１４０は、ケイ素（Ｓｉ）をｎ型不純物として含有する。本実施形態では、ｎ型不純物としてｎ型半導体領域１４０に含まれるケイ素（Ｓｉ）濃度は、ｎ型半導体層１２０のシリコン（Ｓｉ）濃度より高い。
ｐ型不純物拡散領域１５０は、ｎ型半導体層１２０のうち＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体領域である。ｐ型不純物拡散領域１５０は、ｎ型半導体領域１４０の下方に位置するｎ型半導体層１２０の一部に、ｐ型半導体層１３０に含まれるｐ型不純物が拡散することによって形成された領域である。すなわち、各層に含まれる不純物濃度は、ｐ型半導体層１３０中のｐ型不純物、ｐ型不純物拡散領域１５０中のｐ型不純物、ｎ型半導体層１２０中のｎ型不純物、の順に低くなる。ここで、「下方」とは、ｎ型半導体層１２０とｐ型半導体層１３０との積層の方向（Ｚ軸方向）において、ｐ型半導体層１３０よりもｎ型半導体層１２０側（−Ｚ軸方向側）に位置し、かつ、積層の方向（Ｚ軸方向）から見たときに、少なくとも一部が重なる位置にあることを示す。ｐ型不純物拡散領域１５０は、ｐ型不純物濃度がｎ型不純物濃度よりも大きい領域である。ｐ型不純物拡散領域１５０が形成される位置は、溝部１６０の底部１６０ｂより−Ｚ軸方向側である。なお、ｐ型不純物拡散領域１５０が形成される位置は、溝部１６０の底部１６０ｂより＋Ｚ軸方向側もしくはＺ軸方向において同じ位置にあってもよい。
溝部１６０は、ｐ型半導体層１３０を貫通するとともにｎ型半導体層１２０に底部１６０ｂが位置する溝部である。また、溝部１６０の側部１６０ｓには、ｎ型半導体層１２０およびｐ型半導体層１３０が露出している。絶縁膜１６２は、溝部１６０およびｐ型半導体層１３０のうちＸ軸方向において溝部１６０寄りの一部の表面を覆う。第１電極１６４は、絶縁膜１６２を介して溝部１６０に形成されたゲート電極である。第１電極１６４に電圧が印加された場合、ｐ型半導体層１３０に反転層が形成され、この反転層がチャネルとして機能することによって、後述する第２電極１７４と第３電極１８４との間に導通経路が形成される。
第２電極１７４は、ｐ型半導体層１３０の面のうちｎ型半導体層１２０と接する側の面とは反対側の面にオーミック接触する電極である。第２電極１７４は、ｐ型半導体層１３０の面のうちｎ型半導体領域１４０と接する位置に形成される。第２電極１７４は、チタン（Ｔｉ）から形成された層にアルミニウム（Ａｌ）から形成された層を積層してから熱処理を加えた電極である。第２電極１７４は、いわゆるソース電極である。ソース電極とは別にｐ型半導体層１３０とオーミック接触するボディ電極を形成してもよい。
第３電極１８４は、基板１１０の−Ｚ軸方向側の表面にオーミック接触する電極である。第３電極１８４は、チタン（Ｔｉ）から形成された層にアルミニウム（Ａｌ）から形成された層を積層してから熱処理を加えた電極である。第３電極１８４は、いわゆるドレイン電極である。
本実施形態では、第１電極１６４および絶縁膜１６２は、溝部１６０の表面からｐ型半導体層１３０のうちｎ型不純物がイオン注入される位置に至るまで形成される。言い換えれば、第１電極１６４および絶縁膜１６２は、溝部１６０の表面からｐ型半導体層１３０のうちＺ軸方向においてｎ型半導体領域１４０が存在する位置に至るまで形成される。このため、第１電極１６４に電圧が印加された際に反転層がｎ型半導体領域１４０と接続できる位置まで反転層を形成することができる。したがって、導通経路を確実に確保することができる。なお、絶縁膜１６２は、ｐ型半導体層１３０において、第１電極１６４よりもＸ軸方向に長く形成されている。
図２は、第１実施形態における半導体装置１０の製造方法を示す工程図である。まず、製造者は、基板１１０を準備する基板準備工程を行う（工程Ｐ１１０）。次に、製造者は、積層工程を行う（工程Ｐ１２０）。積層工程（工程Ｐ１２０）では、基板１１０の上に、ｎ型半導体層１２０およびｐ型半導体層１３０を積層する。製造者は、有機金属気相成長法（ＭＯＣＶＤ）を用いて、積層工程を行う。
図３は、工程Ｐ１２０を終えた後の半導体装置１０Ｐ１の構成を模式的に示す断面図である。工程Ｐ１２０を経て、基板１１０の上には、ｎ型半導体層１２０およびｐ型半導体層１３０が形成されている。
積層工程（図３、工程Ｐ１２０）の後、製造者は、イオン注入工程（工程Ｐ１３０）を行う。イオン注入工程（工程Ｐ１３０）において、製造者は、ｐ型半導体層１３０の上からｎ型不純物をイオン注入する。イオン注入されるｎ型不純物は、ケイ素（Ｓｉ）である。製造者は、工程Ｐ１３０を行う際に、膜２１０およびマスク２２０を形成してからｐ型半導体層１３０にｎ型不純物をイオン注入する。
図４は、工程Ｐ１３０を終えた後の半導体装置１０Ｐ２の構成を模式的に示す断面図である。工程Ｐ１３０を経て、ｐ型半導体層１３０の上に膜２１０とマスク２２０とが順に形成されているとともに、ｐ型半導体層１３０の一部にイオン注入領域１４０Ｎが形成されている。
膜２１０は、イオン注入にて注入される不純物のｐ型半導体層１３０における深さ方向の分布を調整するために用いる。つまり、膜２１０は、ｐ型半導体層１３０に注入されるｎ型不純物をｐ型半導体層１３０の表面近傍に集めるために用いる。また、膜２１０は、イオン注入に伴うｐ型半導体層１３０における表面の損傷を防止する機能も有する。本実施形態では、膜２１０として、二酸化ケイ素（ＳｉＯ２）の膜が用いられる。本実施形態では、製造者は、プラズマＣＶＤ（化学気相成長：Chemical Vapor Deposition)を用いて膜２１０を形成する。
マスク２２０は、ｐ型半導体層１３０のうちｎ型不純物を注入しない領域の上に形成される。マスク２２０は、第２電極１７４をｎ型半導体領域１４０とオーミック接触させる位置およびｐ型不純物拡散領域１５０を形成させる位置を考慮して、形状が決定されている。本実施形態では、製造者は、フォトレジスト（Photoresist）によってマスク２２０を形成する。
製造者は、ｐ型半導体層１３０の上に膜２１０およびマスク２２０が形成された状態において、ｐ型半導体層１３０の上からｎ型不純物をイオン注入する（工程Ｐ１３０）。このイオン注入（工程Ｐ１３０）により、膜２１０のうちマスク２２０に覆われていない部分の下側において、ｐ型半導体層１３０にｎ型不純物が注入された領域としてイオン注入領域１４０Ｎが形成される。イオン注入領域１４０Ｎにおけるｎ型不純物濃度は、膜２１０の材質や膜厚、イオン注入の加速電圧やドーズ量を調整することにより所望の濃度に調整することができる。なお、イオン注入領域１４０Ｎは、注入されたｎ型不純物がｎ型不純物として機能するように活性化されていないため、ｎ型の導電性を有していない。このため、イオン注入領域１４０Ｎは、抵抗が高い領域である。
イオン注入（図４、工程Ｐ１３０）の後、製造者は、熱処理工程（工程Ｐ１４０）を行う。熱処理工程（工程Ｐ１４０）は、イオン注入領域１４０Ｎにおけるｎ型不純物を活性化させるために行われる。製造者は、工程Ｐ１４０を行う際に、膜２１０およびマスク２２０を除去するとともに、キャップ膜２３０を形成してから熱処理を行う。膜２１０およびマスク２２０は、ウェットエッチングによって除去される。
図５は、工程Ｐ１４０を終えた後の半導体装置１０Ｐ３の構成を模式的に示す断面図である。工程Ｐ１４０を経て、ｐ型半導体層１３０の上にキャップ膜２３０が形成されている。また、工程Ｐ１４０を経て、ｐ型半導体層１３０の一部にｎ型半導体領域１４０が形成されているとともに、ｎ型半導体層１２０の一部にｐ型不純物拡散領域１５０が形成されている。
キャップ膜２３０は、加熱に伴うｐ型半導体層１３０及びイオン注入領域１４０Ｎにおける表面の損傷を防止する機能を有する。本実施形態では、製造者は、スパッタ法によってキャップ膜２３０を形成する。また、本実施形態では、キャップ膜２３０は、窒化ケイ素（ＳｉＮＸ）から主に形成されている。
製造者は、ｐ型半導体層１３０の上にキャップ膜２３０が形成された状態において、ｐ型半導体層１３０およびイオン注入領域１４０Ｎを加熱する（工程Ｐ１４０）。この熱処理工程（工程Ｐ１４０）により、イオン注入領域１４０Ｎがｎ型半導体領域１４０になる。
また、イオン注入工程（工程Ｐ１３０）および熱処理工程（工程Ｐ１４０）を経ることにより、ｐ型不純物拡散領域１５０が形成される。ｐ型不純物拡散領域１５０は、ｐ型半導体層１３０に含まれるｐ型不純物がｎ型半導体層１２０に拡散することによって形成される。ｐ型不純物拡散領域１５０に含まれるｐ型不純物濃度は、イオン注入（工程Ｐ１３０）時の加速電圧やドーズ量、熱処理（工程Ｐ１４０）の加熱温度や加熱時間を調整することにより調整できる。例えば、イオン注入（工程Ｐ１３０）時の加速電圧を高くする、もしくはドーズ量を多くすることにより、ｐ型不純物拡散領域１５０に拡散するｐ型不純物濃度を高くすることができる。
熱処理工程（図５、工程Ｐ１４０）の後、製造者は、溝部１６０を形成する溝部形成工程（工程Ｐ１５０）を行う。熱処理工程（工程Ｐ１４０）の後、溝部形成工程（工程Ｐ１５０）を行う前に、キャップ膜２３０は、ウェットエッチングによって除去されている。溝部形成工程（工程Ｐ１５０）の後、製造者は、第１電極１６４を形成する第１電極形成工程（工程Ｐ１６０）を行う。第１電極形成工程（工程Ｐ１６０）の際には、溝部１６０の表面に絶縁膜１６２を介して第１電極１６４が形成される。
図６は、工程Ｐ１６０を終えた後の半導体装置１０Ｐ４の構成を模式的に示す断面図である。工程Ｐ１６０を経て、半導体装置１０Ｐ４には、溝部１６０、絶縁膜１６２および第１電極１６４が形成されている。
第１電極形成工程（図６、工程Ｐ１６０）の後、製造者は、第２電極１７４を形成する第２電極形成工程（工程Ｐ１７０）と、第３電極１８４を形成する第３電極形成工程（工程Ｐ１８０）と、を順に行う。工程Ｐ１１０から工程Ｐ１７０を経て、図１における半導体装置１０が完成する。
以上説明した第１実施形態によれば、ｎ型不純物がイオン注入される位置は、溝部１６０が形成される位置からＸ軸方向に離れた位置であるため、イオン注入によるダメージが溝部１６０の側部１６０ｓの部分において発生することを抑制できる。また、ｎ型不純物のイオン注入および熱処理によりｐ型半導体層１３０に含まれるｐ型不純物が拡散してｐ型不純物拡散領域１５０が形成されるため、溝部１６０の底部１６０ｂの部分に発生する電界集中を緩和できる。また、このような電界集中を緩和できるｐ型不純物拡散領域１５０と、第２電極１７４から反転層までの導通経路を確保するためのｎ型半導体領域１４０と、をイオン注入工程（工程Ｐ１３０）および熱処理工程（工程Ｐ１４０）によって併せて形成できることから、製造工程の工数を低減することができる。
Ｂ．第２実施形態：
図７は、第２実施形態の半導体装置１０ａの断面の一部を示す模式図である。半導体装置１０ａは、第１実施形態の第２電極１７４とは異なる第２電極１７４ａおよびｎ型半導体層３１０を備える点を除き、第１実施形態の半導体装置１０の装置構成と同じである。第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
ｎ型半導体層３１０は、ｎ型不純物を含有する半導体である。ｎ型半導体層３１０は、ｐ型半導体層１３０の＋Ｚ軸方向側に位置する。ｎ型半導体層３１０は、ケイ素（Ｓｉ）をｎ型不純物として含有する。ｎ型半導体層３１０は、ｐ型半導体層１３０の表面のうち溝部１６０が形成される位置から少なくともｎ型半導体領域１４０に至るまで形成される。言い換えれば、ｎ型半導体層３１０は、溝部１６０が形成される位置からｐ型半導体層１３０のうち少なくともＺ軸方向においてｎ型半導体領域１４０が存在する位置に至るまで形成される。本実施形態では、ｎ型半導体層３１０は、ｐ型半導体層１３０の＋Ｚ軸方向側の全面に形成されている。本実施形態では、ｎ型半導体層３１０は、課題を解決するための手段における第２ｎ型半導体層の下位概念に相当する。
第２電極１７４ａは、ｎ型半導体層３１０とオーミック接触する電極である。第２電極１７４ａは、第１実施形態の第２電極１７４と同様、いわゆるソース電極である。第２電極１７４ａは、ｎ型半導体層３１０を貫通してｐ型半導体層１３０に至るコンタクトホールＣＨを介してｐ型半導体層１３０にも接触するよう形成され、ボディ電極としても機能する。
図８は、第２実施形態における半導体装置１０ａの製造方法を示す工程図である。半導体装置１０ａの製造方法は、図２で説明した半導体装置１０の製造方法における工程Ｐ１４０と工程Ｐ１５０との間に工程Ｐ１４５を加えたものである。図８において、図２で説明した半導体装置１０の製造方法と同様の処理内容である部分については、説明を省略する。
熱処理工程（図８、工程Ｐ１４０）の後、製造者は、ｎ型半導体層３１０を形成するｎ型半導体層形成工程（工程Ｐ１４５）を行う。ｎ型半導体層３１０を形成する際には、コンタクトホールＣＨも形成する。その後、製造者は、溝部形成工程（工程Ｐ１５０）以降の工程を行う。溝部１６０は、ｎ型半導体層３１０およびｐ型半導体層１３０を貫通してｎ型半導体層１２０に底部１６０ｂが位置するよう形成される。なお、熱処理工程（工程Ｐ１４０）と、ｎ型半導体層形成工程（工程Ｐ１４５）と、の順番は逆にしてもよい。
以上説明した第２実施形態によれば、第１実施形態の半導体装置１０と同様な効果を有する。また、溝部１６０が形成される位置から離れた位置にｎ型半導体領域１４０が形成されることによって生じるチャネル長の増加を抑制できる。ここでいうチャネル長の増加とは、溝部が形成される位置と接触するようｎ型半導体領域が形成される形態と比べて、第２実施形態では、溝部１６０が形成される位置からＸ軸方向側に離れた位置にｎ型半導体領域１４０が形成されるために、ｎ型半導体領域１４０から溝部１６０の側部１６０ｓまでのＸ軸方向に沿った距離の分だけチャネル長が増加することである。しかし、第２実施形態では、溝部１６０が形成される位置からｐ型半導体層１３０のうち少なくともＺ軸方向においてｎ型半導体領域１４０が存在する位置に至るまでｎ型半導体層３１０が形成されていることから、そのようなチャネル長の増加を抑制できる。また、イオン注入によってイオン注入領域がダメージを受けた場合、電極とのコンタクトが取りがたく、接触抵抗やオン抵抗が高くなりやすい。しかし、第２電極１７４ａをｎ型半導体層３１０にコンタクトさせることで、オン抵抗を低くすることができる。
Ｃ．第３実施形態：
図９は、第３実施形態の半導体装置１０ｂの断面の一部を示す模式図である。半導体装置１０ｃは、ｎ型半導体領域１４０の代わりにｐ型半導体領域１４０ｂを備える点を除き、第２実施形態の半導体装置１０ａの装置構成と同じである。第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
ｐ型半導体領域１４０ｂは、ｐ型半導体層１３０のうち＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体領域である。ｐ型半導体領域１４０ｂは、ｐ型半導体層１３０のうち溝部１６０が形成される位置からＸ軸方向側に離れた位置にｐ型不純物をイオン注入してｐ型半導体層１３０の一部に形成された領域である。ｐ型半導体領域１４０ｂは、マグネシウム（Ｍｇ）をｐ型不純物として含有する。本実施形態では、ｐ型不純物としてｐ型半導体領域１４０ｂに含まれるマグネシウム（Ｍｇ）濃度は、ｐ型半導体領域１４０ｂが形成されていないｐ型半導体層１３０のマグネシウム（Ｍｇ）濃度より高い。ｐ型不純物拡散領域１５０は、第１実施形態で説明したように、ｐ型半導体層１３０に含まれるｐ型不純物がｎ型半導体層１２０に拡散することによって形成される。このような第３実施形態においては、ｎ型半導体層３１０をソースとして用いることができる。
Ｄ．第４実施形態：
図１０は、第４実施形態の半導体装置１０ｃの断面の一部を示す模式図である。半導体装置１０ｃは、第３実施形態のｐ型半導体領域１４０ｂおよびｐ型不純物拡散領域１５０の代わりにｐ型半導体領域１４０ｃおよびｐ型不純物拡散領域１５０ｃを備える点を除き、第３実施形態の半導体装置１０ｂの装置構成と同じである。第３実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
ｐ型半導体領域１４０ｃは、ｐ型半導体領域１４０ｂと同様、ｐ型半導体層１３０のうち溝部１６０が形成される位置からＸ軸方向側に離れた位置にｐ型不純物をイオン注入してｐ型半導体層１３０の一部に形成された領域である。ｐ型半導体領域１４０ｃは、ｐ型半導体層１３０のうち第２電極１７４ａがコンタクトホールＣＨを介してｐ型半導体層１３０に接触する位置が含まれるよう形成されている。言い換えれば、ｐ型半導体領域１４０ｃは、ｐ型半導体領域１４０ｂと比べてＸ軸方向に広がって形成されている。ｐ型不純物拡散領域１５０ｃは、ｐ型半導体層１３０に含まれるｐ型不純物がｎ型半導体層１２０に拡散することによって形成される。第２実施形態のｐ型半導体領域１４０ｂと比べて、ｐ型半導体領域１４０ｃはＸ軸方向に広がって形成されるため、ｐ型不純物拡散領域１５０ｃは、第２実施形態のｐ型不純物拡散領域１５０と比べて、Ｘ軸方向に広がって形成される。
Ｅ．他の実施形態：
第１実施形態では、イオン注入工程（工程Ｐ１３０）および熱処理工程（工程Ｐ１４０）を行ってから溝部形成工程（工程Ｐ１５０）を行っていたが、本発明はこれに限られない。例えば、溝部形成工程（工程Ｐ１５０）を行ってからイオン注入工程（工程Ｐ１３０）および熱処理工程（工程Ｐ１４０）を行ってもよい。
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
１０…半導体装置、１０ａ…半導体装置、１０ｂ…半導体装置、１０ｃ…半導体装置、１１０…基板、１２０…ｎ型半導体層、１３０…ｐ型半導体層、１４０…ｎ型半導体領域、１４０Ｎ…イオン注入領域、１４０ｂ…ｐ型半導体領域、１４０ｃ…ｐ型半導体領域、１５０…ｐ型不純物拡散領域、１５０ｃ…ｐ型不純物拡散領域、１６０…溝部、１６０ｂ…底部、１６０ｓ…側部、１６２…絶縁膜、１６４…第１電極、１７４…第２電極、１７４ａ…第２電極、１８４…第３電極、２１０…膜、２２０…マスク、２３０…キャップ膜、３１０…ｎ型半導体層、ＣＨ…コンタクトホール

Claims (1)

  1. 半導体装置の製造方法であって、
    第１ｎ型半導体層にｐ型半導体層を積層する積層工程と、
    前記ｐ型半導体層の表面のうち溝部が形成される位置から離れた位置にｎ型不純物またはｐ型不純物をイオン注入するイオン注入工程と、
    熱処理によって、前記イオン注入された不純物を活性化させた注入領域を形成するとともに、前記注入領域の下方に位置する前記第１ｎ型半導体層に対して前記ｐ型半導体層に含まれるｐ型不純物を拡散させることによってｐ型不純物拡散領域を形成する熱処理工程と、
    前記ｐ型半導体層を貫通して前記第１ｎ型半導体層内に底部が位置する前記溝部を形成する溝部形成工程と、
    前記溝部の表面に絶縁膜を介して第１電極を形成する第１電極形成工程と、
    を備え、更に、
    前記イオン注入工程の後、前記ｐ型半導体層の表面のうち前記溝部が形成される位置から少なくとも前記注入領域に至るまで第２ｎ型半導体層を形成する工程と、
    前記第２ｎ型半導体層と導通する第２電極を形成する第２電極形成工程と、
    を備える、半導体装置の製造方法。
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CN106558616B (zh) * 2015-09-24 2019-11-12 丰田合成株式会社 纵型场效应晶体管以及电力转换装置
DE112016003509B4 (de) * 2015-10-16 2023-07-20 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
JP6544252B2 (ja) * 2016-01-26 2019-07-17 豊田合成株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JP6520785B2 (ja) * 2016-03-24 2019-05-29 豊田合成株式会社 半導体装置の製造方法
JP6880669B2 (ja) * 2016-11-16 2021-06-02 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019175930A (ja) * 2018-03-27 2019-10-10 エイブリック株式会社 半導体装置及びその製造方法

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