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CN110459473B - 半导体装置及其制造方法 - Google Patents

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CN110459473B CN201910328277.XA CN201910328277A CN110459473B CN 110459473 B CN110459473 B CN 110459473B CN 201910328277 A CN201910328277 A CN 201910328277A CN 110459473 B CN110459473 B CN 110459473B
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Toyoda Gosei Co Ltd
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Abstract

本发明的半导体装置及其制造方法能够抑制在沟槽的侧面部分产生因离子注入引起的损伤。半导体装置的制造方法包括：在第一n型半导体层层叠p型半导体层的层叠工序；在从p型半导体层的表面中的形成有槽部的位置分离的位置离子注入n型杂质或者p型杂质的离子注入工序；通过热处理，形成使被离子注入的杂质活化的注入区域，且使p型半导体层所包含的p型杂质扩散至位于注入区域的下方的第一n型半导体层，从而形成p型杂质扩散区域的热处理工序；贯通p型半导体层形成底部位于第一n型半导体层内的槽部的槽部形成工序；以及在槽部的表面隔着绝缘膜形成第一电极的第一电极形成工序。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
作为以往的半导体装置的制造方法，存在如下的情况(例如，专利文献1)：通过在与形成沟槽的位置的一部分重叠的位置离子注入n型杂质并进行热处理，从而在与沟槽的底面部分重叠的位置形成扩散了p型杂质的p型杂质扩散区域的情况。p型杂质扩散区域在施加电压时缓和在沟槽的底面部分产生的电场集中。
先行技术文献
专利文献
专利文献1：日本特开2017－174989号公报
但是，在这样的半导体装置中存在以下问题：在施加电压时形成反转层的沟槽的侧面部分，产生受到由离子注入引起的损伤影响，而导通电阻增加。为了解决这样的课题，希望抑制在沟槽的侧面部分产生由离子注入引起的损伤，并且能够缓和在沟槽的底面部分产生的电场集中的技术。
发明内容
本发明能够作为以下的方式来实现。
(1)根据本发明的一个方式，提供了半导体装置的制造方法。该半导体装置的制造方法包括：层叠工序，在第一n型半导体层层叠p型半导体层；离子注入工序，在与上述p型半导体层的表面形成有槽部的位置分离的位置，离子注入n型杂质或p型杂质；热处理工序，通过热处理，形成使被离子注入的上述杂质活化的注入区域，且使上述p型半导体层所包含的p型杂质扩散至位于上述注入区域的下方的上述第一n型半导体层，从而形成p型杂质扩散区域；槽部形成工序，贯通上述p型半导体层形成底部位于上述第一n型半导体层内的上述槽部；以及第一电极形成工序，在上述槽部的表面隔着绝缘膜形成第一电极。根据这样的方式，由于离子注入杂质的位置为与形成有槽部的位置分离的位置，所以能够抑制在沟槽的侧面部分产生因离子注入引起的损伤。另外，由于p型半导体层所包含的p型杂质由于杂质的离子注入以及热处理而扩散且形成p型杂质扩散区域，所以能够缓和在沟槽的底面部分产生的电场集中。
(2)在上述方式中的半导体装置的制造方法中，也可以上述杂质是n型杂质，且包括：形成与上述注入区域导通的第二电极的第二电极形成工序，在上述第一电极形成工序，隔着上述绝缘膜将上述第一电极从上述槽部的表面形成到上述p型半导体层的表面中的至少上述注入区域。该第一电极与第二电极未电连接。根据这样的方式，由于第一电极隔着绝缘膜形成到p型半导体层的表面中的离子注入n型杂质的位置，所以能够将反转层形成到在向第一电极施加电压时与注入区域连接的位置。因此，能够可靠地确保导通路径。
(3)在上述方式中的半导体装置的制造方法中，也可以包括：在上述离子注入工序之后，将第二n型半导体层从上述p型半导体层的表面形成有上述槽部的位置形成到至少上述注入区域的工序；以及形成与上述第二n型半导体层导通的第二电极的第二电极形成工序。该第一电极与第二电极未电连接。根据这样的方式，在离子注入的杂质为n型杂质的情况下，能够抑制通过在与形成槽部的位置分离的位置离子注入n型杂质而产生的沟道长度的增加。另外，通过离子注入而受到损伤的注入区域难以取得电极的接触，且接触电阻、导通电阻容易升高。但是，通过使第二电极与第二n型半导体层接触，能够降低导通电阻，在离子注入的杂质为p型杂质的情况下，能够将第二n型半导体层用作源极。
(4)根据本发明的其它方式，提供了半导体装置。该半导体装置包括：层叠体，在第一n型半导体层层叠p型半导体层而成；槽部，贯通上述p型半导体层且底部位于上述第一n型半导体层内；杂质注入区域，在与形成有上述槽部的位置分离的位置，从上述p型半导体层的表面遍及上述p型半导体层的内侧而形成，杂质浓度与上述p型半导体层不同；p型半导体区域，在位于上述杂质注入区域的下方的上述第一n型半导体层形成；以及第一电极，隔着绝缘膜形成于上述槽部的表面。
(5)在上述方式中的半导体装置中，也可以上述杂质注入区域是被注入n型杂质的区域，且半导体装置还包括第二电极，该第二电极与上述杂质注入区域导通，上述第一电极隔着上述绝缘膜从上述槽部的表面形成至上述p型半导体层的表面中至少形成有上述杂质注入区域的位置。
(6)在上述方式中的半导体装置中，也可以包括：第二n型半导体层，从上述p型半导体层的表面中形成有上述槽部的位置到达至少上述杂质注入区域；以及第二电极，与上述第二n型半导体层导通。
本发明也能够以半导体装置的制造方法以外的各种方式来实现。例如，能够以使用上述的制造方法制造的半导体装置、使用上述的制造方法制造半导体装置的装置等方式来实现。
发明效果
根据本发明，由于离子注入杂质的位置是与形成槽部的位置分离的位置，所以能够抑制在沟槽的侧面部分产生因离子注入引起的损伤。另外，由于p型半导体层所包含的p型杂质通过杂质的离子注入以及热处理而扩散且形成p型杂质扩散区域，所以能够缓和在沟槽的底面部分产生的电场集中。
附图说明
图1是表示第一实施方式的半导体装置的剖面的一部分的示意图。
图2是表示第一实施方式中的半导体装置的制造方法的工序图。
图3是示意性地表示结束工序P120后的半导体装置的结构的剖视图。
图4是示意性地表示结束工序P130后的半导体装置的结构的剖视图。
图5是示意性地表示结束工序P140后的半导体装置的结构的剖视图。
图6是示意性地表示结束工序P160后的半导体装置的结构的剖视图。
图7是表示第二实施方式的半导体装置的剖面的一部分的示意图。
图8是表示第二实施方式中的半导体装置的制造方法的工序图。
图9是表示第三实施方式的半导体装置的剖面的一部分的示意图。
图10是表示第四实施方式的半导体装置的剖面的一部分的示意图。
附图标记说明
10…半导体装置，10a…半导体装置，10b…半导体装置，10c…半导体装置，110…基板，120…n型半导体层，130…p型半导体层，140…n型半导体区域，140N…离子注入区域，140b…p型半导体区域，140c…p型半导体区域，150…p型杂质扩散区域，150c…p型杂质扩散区域，160…槽部，160b…底部，160s…侧部，162…绝缘膜，164…第一电极，174…第二电极，174a…第二电极，184…第三电极，210…膜，220…掩模，230…帽膜，310…n型半导体层，CH…接触孔。
具体实施方式
A.第一实施方式：
图1是表示第一实施方式的半导体装置10的剖面的一部分的示意图。此外，图1及图1以后所示的示意图是用于容易理解地表示半导体装置10的技术特征的图，并不是准确地表示各部的尺寸的图。在图1中，为了便于说明，图示有相互大致正交的XYZ轴。图1的XYZ轴与其它图的XYZ轴相对应。此外，在本说明书中，为了方便，有将Z轴的+方向称为“上”的情况。该称为“上”的呼称并不限定半导体装置10的配置(朝向)。即，半导体装置10可以配置为任意的朝向。
半导体装置10包括基板110、n型半导体层120、p型半导体层130、n型半导体区域140、p型杂质扩散区域150、槽部160、绝缘膜162、第一电极164、第二电极174以及第三电极184。
基板110、n型半导体层120以及p型半导体层130沿着X轴以及Y轴扩展的板状的半导体。在本实施方式中，基板110、n型半导体层120以及p型半导体层130为氮化镓(GaN)类的半导体。作为氮化镓类的半导体(GaN)，除了氮化镓(GaN)以外，还能够例示氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铟铝镓(InAlGaN)等。此外，从电力控制用的半导体装置使用的观点考虑，优选氮化镓(GaN)、氮化铝镓(AlGaN)。在本实施方式中，使用氮化镓(GaN)。此外，在起到本实施方式的效果的范围内，可以将氮化镓(GaN)的一部分置换为铝(Al)、铟(In)等其它III族元素，也可以包括其它杂质。
基板110是含有n型杂质的半导体。基板110是具有n型的特性的n型半导体。基板110作为n型杂质含有硅(Si)。
n型半导体层120是含有n型杂质的半导体。n型半导体层120位于基板110的+Z轴方向侧。n型半导体层120作为n型杂质含有硅(Si)。在本实施方式中，n型半导体层120相当于发明内容中的第一n型半导体层的下位概念。
p型半导体层130是含有p型杂质的半导体。p型半导体层130位于n型半导体层120的+Z轴方向侧。p型半导体层130作为p型杂质含有镁(Mg)。p型半导体层130的p型杂质浓度比n型半导体层120的n型杂质浓度高。
n型半导体区域140是位于p型半导体层130中的+Z轴方向侧，沿着X轴以及Y轴扩展的半导体区域。n型半导体区域140为从p型半导体层130中形成有后述槽部160的位置向X轴方向侧分离的位置，离子注入n型杂质而形成于p型半导体层130的一部分的区域。在本实施方式中，在沿X轴方向距离形成槽部160的位置0.1μm的位置形成n型半导体区域140。此外，该距离并不限于0.1μm，可以在0.05μm～2.0μm的范围内任意选择。n型半导体区域140作为n型杂质含有硅(Si)。在本实施方式中，作为n型杂质，n型半导体区域140包含的硅(Si)浓度比n型半导体层120的硅(Si)浓度高。
p型杂质扩散区域150是位于n型半导体层120中的+Z轴方向侧沿着X轴以及Y轴扩展的半导体区域。p型杂质扩散区域150是在位于n型半导体区域140的下方的n型半导体层120的一部分通过p型半导体层130所包含的p型杂质扩散而形成的区域。即，各层所包含的杂质浓度按照以下的顺序降低：p型半导体层130中的p型杂质、p型杂质扩散区域150中的p型杂质、n型半导体层120中的n型杂质。在这里，所谓的“下方”表示在n型半导体层120与p型半导体层130的层叠方向(Z轴方向)，位于比p型半导体层130靠n型半导体层120侧(－Z轴方向侧)，且在从层叠的方向(Z轴方向)观察时，处于至少一部分重叠的位置。p型杂质扩散区域150为p型杂质浓度比n型杂质浓度大的区域。形成p型杂质扩散区域150的位置比槽部160的底部160b靠－Z轴方向侧。此外，形成p型杂质扩散区域150的位置也可以处于比槽部160的底部160b靠+Z轴方向侧或在Z轴方向上处于相同的位置。
槽部160为贯通p型半导体层130且底部160b位于n型半导体层120的槽部。另外，n型半导体层120以及p型半导体层130在槽部160的侧部160s露出。绝缘膜162覆盖槽部160以及p型半导体层130中的X轴方向上靠近槽部160的一部分的表面。第一电极164是隔着绝缘膜162形成于槽部160的栅电极。在对第一电极164施加了电压的情况下，通过在p型半导体层130形成反转层，且该反转层作为沟道发挥作用，在后述的第二电极174与第三电极184之间形成导通路径。
第二电极174为与p型半导体层130的面中与n型半导体层120相接的一侧的面相反侧的面欧姆接触的电极。第二电极174形成于p型半导体层130的面中与n型半导体区域140相接的位置。第二电极174为在由钛(Ti)形成的层上层叠由铝(Al)形成的层并施加热处理而成的电极。第二电极174为所谓的源电极。也可以独立于源电极地形成与p型半导体层130欧姆接触的体电极。
第三电极184为与基板110的－Z轴方向侧的表面欧姆接触的电极。第三电极184为在由钛(Ti)形成的层上层叠由铝(Al)形成的层并施加热处理而成的电极。第三电极184为所谓的漏电极。
在本实施方式中，第一电极164以及绝缘膜162从槽部160的表面形成到p型半导体层130中的离子注入n型杂质的位置。换言之，第一电极164以及绝缘膜162从槽部160的表面形成到在p型半导体层130中的Z轴方向上n型半导体区域140所存在的位置。因此，能够将反转层形成到在对第一电极164施加了电压时反转层能够与n型半导体区域140连接的位置。因此，能够可靠地确保导通路径。此外，绝缘膜162在p型半导体层130上，形成为在X轴方向上比第一电极164长。
图2是表示第一实施方式中的半导体装置10的制造方法的工序图。首先，制造者进行准备基板110的基板准备工序(工序P110)。接下来，制造者进行层叠工序(工序P120)。在层叠工序(工序P120)中，在基板110上，层叠n型半导体层120以及p型半导体层130。制造者使用有机金属气相生长法(MOCVD)，进行层叠工序。
图3是示意性地表示结束工序P120之后的半导体装置10P1的结构的剖视图。经由工序P120，在基板110上形成有n型半导体层120以及p型半导体层130。
在层叠工序(图3、工序P120)之后，制造者进行离子注入工序(工序P130)。在离子注入工序(工序P130)中，制造者从p型半导体层130上离子注入n型杂质。被离子注入的n型杂质为硅(Si)。制造者在进行工序P130时，在形成膜210以及掩模220后向p型半导体层130离子注入n型杂质。
图4是示意性地表示结束工序P130之后的半导体装置10P2的结构的剖视图。经由工序P130，在p型半导体层130上依次形成有膜210和掩模220，并且在p型半导体层130的一部分形成有离子注入区域140N。
膜210用于调整通过离子注入而注入的杂质在p型半导体层130中的深度方向的分布。换句话说，膜210用于将被注入p型半导体层130的n型杂质聚集到p型半导体层130的表面附近。另外，膜210也具有防止伴随着离子注入的p型半导体层130中的表面的损伤的功能。在本实施方式中，作为膜210，使用二氧化硅(SiO2)的膜。在本实施方式中，制造者使用等离子体CVD(化学气相生长：Chemical Vapor Deposition)形成膜210。
掩模220形成在p型半导体层130中未注入n型杂质的区域上。掩模220考虑使第二电极174与n型半导体区域140欧姆接触的位置以及形成p型杂质扩散区域150的位置，来决定形状。在本实施方式中，制造者通过光致抗蚀剂(Photoresist)形成掩模220。
制造者在p型半导体层130上形成有膜210以及掩模220的状态下，从p型半导体层130上离子注入n型杂质(工序P130)。通过该离子注入(工序P130)，在膜210中未被掩模220覆盖的部分的下侧，作为在p型半导体层130中注入有n型杂质的区域形成离子注入区域140N。离子注入区域140N中的n型杂质浓度能够通过调整膜210的材质、膜厚、离子注入的加速电压、剂量，而调整为所希望的浓度。此外，离子注入区域140N由于所注入的n型杂质作为n型杂质发挥作用而未活化，所以不具有n型的导电性。因此，离子注入区域140N为电阻较高的区域。
在离子注入(图4、工序P130)之后，制造者进行热处理工序(工序P140)。为了使离子注入区域140N中的n型杂质活化而进行热处理工序(工序P140)。制造者在进行工序P140时，除去膜210以及掩模220，并且在形成帽膜230后进行热处理。膜210以及掩模220通过湿式蚀刻被除去。
图5是示意性地表示结束工序P140之后的半导体装置10P3的结构的剖视图。经由工序P140，在p型半导体层130上形成有帽膜230。另外，经由工序P140，在p型半导体层130的一部分形成有n型半导体区域140，并且在n型半导体层120的一部分形成有p型杂质扩散区域150。
帽膜230具有防止伴随着加热的p型半导体层130以及离子注入区域140N中的表面的损伤的功能。在本实施方式中，制造者通过溅射法形成帽膜230。另外，在本实施方式中，帽膜230主要由氮化硅(SiNX)形成。
制造者在p型半导体层130上形成有帽膜230的状态下，对p型半导体层130以及离子注入区域140N进行加热(工序P140)。通过该热处理工序(工序P140)，离子注入区域140N成为n型半导体区域140。
另外，通过经由离子注入工序(工序P130)以及热处理工序(工序P140)，形成p型杂质扩散区域150。p型杂质扩散区域150通过p型半导体层130所包含的p型杂质扩散至n型半导体层120而形成。p型杂质扩散区域150所包含的p型杂质浓度能够通过调整离子注入(工序P130)时的加速电压、剂量、热处理(工序P140)的加热温度、加热时间来调整。例如，能够通过提高离子注入(工序P130)时的加速电压、或增加剂量，从而提供扩散至p型杂质扩散区域150的p型杂质浓度。
在热处理工序(图5、工序P140)之后，制造者进行形成槽部160的槽部形成工序(工序P150)。在热处理工序(工序P140)之后，进行槽部形成工序(工序P150)之前，帽膜230通过湿式蚀刻而除去。在槽部形成工序(工序P150)之后，制造者进行形成第一电极164的第一电极形成工序(工序P160)。在第一电极形成工序(工序P160)时，在槽部160的表面隔着绝缘膜162形成有第一电极164。
图6是示意性地表示结束工序P160之后的半导体装置10P4的结构的剖视图。经由工序P160，在半导体装置10P4形成有槽部160、绝缘膜162以及第一电极164。
在第一电极形成工序(图6、工序P160)之后，制造者依次进行形成第二电极174的第二电极形成工序(工序P170)、和形成第三电极184的第三电极形成工序(工序P180)。经由工序P110～工序P170，图1中的半导体装置10完成。
根据以上说明的第一实施方式，由于离子注入n型杂质的位置为沿X轴方向与形成槽部160的位置分离的位置，所以能够抑制在槽部160的侧部160s的部分产生由离子注入引起的损伤。另外，由于p型半导体层130所包含的p型杂质通过n型杂质的离子注入以及热处理而扩散，从而形成p型杂质扩散区域150，所以能够缓和在槽部160的底部160b的部分产生的电场集中。另外，由于能够通过离子注入工序(工序P130)以及热处理工序(工序P140)一并形成这样的能够缓和电场集中的p型杂质扩散区域150、和用于确保从第二电极174到反转层的导通路径的n型半导体区域140，所以能够减少制造工序的工时。
B.第二实施方式：
图7是表示第二实施方式的半导体装置10a的剖面的一部分的示意图。半导体装置10a除了具备与第一实施方式的第二电极174不同的第二电极174a以及n型半导体层310的点以外，与第一实施方式的半导体装置10的装置结构相同。与第一实施方式相同的附图标记表示相同的结构，参照之前的说明。
n型半导体层310是含有n型杂质的半导体。n型半导体层310位于p型半导体层130的+Z轴方向侧。n型半导体层310含有硅(Si)作为n型杂质。n型半导体层310从p型半导体层130的表面中形成槽部160的位置至少形成到n型半导体区域140。换言之，n型半导体层310从形成槽部160的位置形成到p型半导体层130中至少在Z轴方向上n型半导体区域140所存在的位置。在本实施方式中，n型半导体层310形成于p型半导体层130的+Z轴方向侧的整个面。在本实施方式中，n型半导体层310相当于发明内容中的第二n型半导体层的下位概念。
第二电极174a是与n型半导体层310欧姆接触的电极。第二电极174a与第一实施方式的第二电极174同样地是所谓的源电极。第二电极174a形成为也经由贯通n型半导体层310到达p型半导体层130的接触孔CH与p型半导体层130接触，也作为体电极发挥作用。
图8是表示第二实施方式中的半导体装置10a的制造方法的工序图。半导体装置10a的制造方法在图2中说明的半导体装置10的制造方法中的工序P140与工序P150之间增加了工序P145。在图8中，对于作为与图2中说明的半导体装置10的制造方法相同的处理内容的部分，省略说明。
在热处理工序(图8、工序P140)之后，制造者进行形成n型半导体层310的n型半导体层形成工序(工序P145)。在形成n型半导体层310时，也形成接触孔CH。之后，制造者进行槽部形成工序(工序P150)以后的工序。槽部160形成为贯通n型半导体层310以及p型半导体层130，且底部160b位于n型半导体层120。此外，热处理工序(工序P140)和n型半导体层形成工序(工序P145)的顺序也可以相反。
根据以上说明的第二实施方式，具有与第一实施方式的半导体装置10相同的效果。另外，能够抑制通过在与形成槽部160的位置分离的位置形成n型半导体区域140而产生的沟道长度的增加。这里所谓的沟道长度的增加是指，同与形成槽部的位置相接触地形成n型半导体区域的方式相比，在第二实施方式中，为了将n型半导体区域140形成于从形成槽部160的位置向X轴方向侧分离的位置，沟道长度增加相当于从n型半导体区域140到槽部160的侧部160s的沿着X轴方向的距离。但是，在第二实施方式中，由于将n型半导体层310从形成槽部160的位置形成到p型半导体层130中至少在Z轴方向上n型半导体区域140所存在的位置，所以能够抑制那样的沟道长度的增加。另外，在由于离子注入而离子注入区域受到损伤的情况下，难以取得与电极的接触，且接触电阻、导通电阻容易升高。但是，通过使第二电极174a与n型半导体层310接触，能够降低导通电阻。
C.第三实施方式：
图9是表示第三实施方式的半导体装置10b的剖面的一部分的示意图。半导体装置10c除了代替n型半导体区域140具备p型半导体区域140b的点以外，与第二实施方式的半导体装置10a的装置结构相同。与第一实施方式相同的附图标记表示相同的结构，参照之前的说明。
p型半导体区域140b是位于p型半导体层130中的+Z轴方向侧，并沿着X轴以及Y轴延伸的半导体区域。p型半导体区域140b是从在p型半导体层130中形成槽部160的位置向X轴方向侧分离的位置，离子注入p型杂质而形成于p型半导体层130的一部分的区域。p型半导体区域140b含有镁(Mg)作为p型杂质。在本实施方式中，作为p型杂质而在p型半导体区域140b所包含的镁(Mg)浓度比未形成p型半导体区域140b的p型半导体层130的镁(Mg)浓度高。如在第一实施方式中说明的那样，p型杂质扩散区域150通过p型半导体层130所包含的p型杂质扩散至n型半导体层120而形成。在这样的第三实施方式中，能够将n型半导体层310作为源极来使用。
D.第四实施方式：
图10是表示第四实施方式的半导体装置10c的剖面的一部分的示意图。半导体装置10c除了代替第三实施方式的p型半导体区域140b以及p型杂质扩散区域150而具备p型半导体区域140c以及p型杂质扩散区域150c的点以外，与第三实施方式的半导体装置10b的装置结构相同。与第三实施方式相同的附图标记表示相同的结构，参照之前的说明。
p型半导体区域140c与p型半导体区域140b相同，是从在p型半导体层130中形成槽部160的位置向X轴方向侧分离的位置离子注入p型杂质而形成于p型半导体层130的一部分的区域。p型半导体区域140c形成为包含p型半导体层130中第二电极174a经由接触孔CH与p型半导体层130接触的位置。换言之，p型半导体区域140c与p型半导体区域140b相比沿X轴方向延伸而形成。p型杂质扩散区域150c通过p型半导体层130所包含的p型杂质扩散至n型半导体层120而形成。与第二实施方式的p型半导体区域140b相比，由于p型半导体区域140c沿X轴方向延伸而形成，所以p型杂质扩散区域150c与第二实施方式的p型杂质扩散区域150相比，沿X轴方向延伸而形成。
E.其它实施方式：
在第一实施方式中，在进行离子注入工序(工序P130)以及热处理工序(工序P140)后进行槽部形成工序(工序P150)，但本发明并不限于此。例如，也可以在进行槽部形成工序(工序P150)后进行离子注入工序(工序P130)以及热处理工序(工序P140)。
本发明并不限于上述的实施方式、实施例、变形例，能够在不脱离其主旨的范围内以各种结构来实现。例如，为了解决上述的课题的一部分或者全部、或者为了实现上述的效果的一部分或者全部，与在发明的概要的栏中记载的各方式中的技术特征对应的实施方式、实施例、变形例中的技术特征，能够适当地进行替换、组合。另外，若该技术特征在本说明书中不是作为必须的结构说明的，则能够适当地删除。

Claims (2)

1.一种半导体装置的制造方法，其特征在于，包括：
层叠工序，在第一n型半导体层层叠p型半导体层；
离子注入工序，在与所述p型半导体层的表面形成有槽部的位置分离的位置，离子注入n型杂质或p型杂质；
热处理工序，通过热处理，形成使被离子注入的所述杂质活化的注入区域，且使所述p型半导体层所包含的p型杂质扩散至位于所述注入区域的下方的所述第一n型半导体层，从而形成p型杂质扩散区域；
槽部形成工序，贯通所述p型半导体层形成底部位于所述第一n型半导体层内的所述槽部；
第一电极形成工序，在所述槽部的表面隔着绝缘膜形成第一电极；
在所述离子注入工序之后，将第二n型半导体层从所述p型半导体层的表面形成有所述槽部的位置形成到至少所述注入区域的工序；以及
形成与所述第二n型半导体层导通的第二电极的第二电极形成工序，
所述第二电极是单个电极，形成为经由所述第二n型半导体层的接触孔与所述p型半导体层或者所述注入区域接触，而作为源电极和体电极发挥作用。
2.一种半导体装置，其特征在于，包括：
层叠体，在第一n型半导体层层叠p型半导体层而成；
槽部，贯通所述p型半导体层且底部位于所述第一n型半导体层内；
杂质注入区域，在与形成有所述槽部的位置分离的位置，从所述p型半导体层的表面遍及所述p型半导体层的内侧而形成，杂质浓度与所述p型半导体层不同；
p型半导体区域，在位于所述杂质注入区域的下方的所述第一n型半导体层形成；
第一电极，隔着绝缘膜形成于所述槽部的表面；
第二n型半导体层，从所述p型半导体层的表面形成有所述槽部的位置直到至少所述杂质注入区域；以及
第二电极，与所述第二n型半导体层导通，
所述第二电极是单个电极，形成为经由所述第二n型半导体层的接触孔与所述p型半导体层或者所述注入区域接触，而作为源电极和体电极发挥作用。
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