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JP2016031953A - 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体 - Google Patents

半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体 Download PDF

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JP2016031953A
JP2016031953A JP2014152410A JP2014152410A JP2016031953A JP 2016031953 A JP2016031953 A JP 2016031953A JP 2014152410 A JP2014152410 A JP 2014152410A JP 2014152410 A JP2014152410 A JP 2014152410A JP 2016031953 A JP2016031953 A JP 2016031953A
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electrode
support substrate
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JP2014152410A
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公平 佐々木
Kohei Sasaki
公平 佐々木
倉又　朗人
Akito Kuramata
朗人 倉又
東脇　正高
Masataka Towaki
正高 東脇
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National Institute of Information and Communications Technology
Tamura Corp
Original Assignee
National Institute of Information and Communications Technology
Tamura Corp
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Abstract

【課題】放熱特性及び耐電圧性に優れたＧａ２Ｏ３系の半導体素子及びその製造方法、並びにその半導体素子の製造に用いることができる半導体基板及び結晶積層構造体を提供する。【解決手段】一実施の形態として、０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板１１と、Ｇａ２Ｏ３系結晶からなり、下地基板１１上にエピタキシャル成長したエピタキシャル層１２と、を有するショットキーダイオード１０を提供する。【選択図】図１

Description

本発明は、半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体に関する。
従来の半導体素子として、高濃度のｎ型ドーパントを含むｎ＋半導体層と、その上に形成された比較的低濃度のｎ型ドーパントを含むｎ−半導体層とを有する、Ｇａ２Ｏ３系のショットキーダイオードが知られている（例えば、特許文献１参照）。ｎ＋半導体層とｎ−半導体層は、ともにＧａ２Ｏ３系半導体からなる。
このショットキーダイオードにおいて、ｎ＋半導体層は、ｎ＋半導体層に接続される電極とオーミック接触し、ｎ−半導体層は、ｎ−半導体層に接続される電極とショットキー接触する。
特開２０１３―１０２０８１号公報
特許文献１においては、ｎ＋半導体層としてβ−Ｇａ２Ｏ３基板が用いられ、このβ−Ｇａ２Ｏ３基板の厚さが６００μｍと大きい。Ｇａ２Ｏ３の熱伝導率は、一般に知られているＳｉやＧａＡｓ等の半導体材料の熱伝導率よりも低いため、Ｇａ２Ｏ３基板を含むＧａ２Ｏ３系の素子は、同じ厚さのＳｉ基板等を含む素子と比較して、電流の大きさに対する発熱量が大きい。
このため、特許文献１に開示されたショットキーダイオードにおいては、動作時に生じた熱をｎ＋半導体層側から逃がすことが難しく、放熱特性に乏しい。また、耐電圧性が大きく低下するため、ｎ−半導体層の薄型化により放熱性の向上を図ることは困難である。
したがって、本発明の目的は、放熱特性及び耐電圧性に優れたＧａ２Ｏ３系の半導体素子及びその製造方法、並びにその半導体素子の製造に用いることができる半導体基板及び結晶積層構造体を提供することにある。
本発明の一態様は、上記目的を達成するために、以下の［１］〜［８］の半導体素子を提供する。
［１］０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、Ｇａ２Ｏ３系結晶からなり、前記下地基板上にエピタキシャル成長したエピタキシャル層と、を有する半導体素子。
［２］前記下地基板の厚さが１０μｍ未満である、前記［１］に記載の半導体素子。
［３］前記下地基板の主面の面方位が（０１０）である、前記［１］又は［２］に記載の半導体素子。
［４］前記下地基板及び前記エピタキシャル層が電流経路となる縦型の素子である、前記［１］〜［３］のいずれか１項に記載の半導体素子。
［５］前記下地基板が電流経路とならない横型の素子である、前記［１］〜［３］のいずれか１項に記載の半導体素子。
［６］前記下地基板と前記エピタキシャル層のそれぞれが、他の基板に貼り付けられた、前記［１］〜［５］のいずれか１項に記載の半導体素子。
［７］ｎ型ドーパントを含むＧａ２Ｏ３系結晶からなるエピタキシャル層と、前記エピタキシャル層の表面に形成された、前記エピタキシャル層よりも高濃度のｎ型ドーパントを含むイオン注入層と、前記エピタキシャル層に接続されるアノード電極と、前記イオン注入層に接続されるカソード電極と、を有する、半導体素子。
［８］前記エピタキシャル層と前記イオン注入層のそれぞれが、他の基板に貼り付けられた、前記［７］に記載の半導体素子。
また、本発明の他の態様は、上記目的を達成するために、以下の［９］〜［１４］の半導体素子の製造方法を提供する。
［９］Ｇａ２Ｏ３系結晶からなる下地基板上にＧａ２Ｏ３系結晶をエピタキシャル成長させて、エピタキシャル層を形成する工程と、前記下地基板を薄くして、その厚さを０．０５μｍ以上かつ５０μｍ以下にする工程と、を含む、半導体素子の製造方法。
［１０］前記下地基板を１０μｍ未満の厚さになるように薄くする、前記［９］に記載の半導体素子の製造方法。
［１１］研磨処理により前記下地基板を薄くする、前記［９］に記載の半導体素子の製造方法。
［１２］研磨処理と前記研磨処理後のエッチングにより前記下地基板を薄くする、前記［９］又は［１０］に記載の半導体素子の製造方法。
［１３］前記エピタキシャル層はｎ型ドーパントを含み、前記下地基板を薄くして最終的に除去した後、前記下地基板が位置していた側の前記エピタキシャル層の表面にｎ型ドーパントをイオン注入し、前記エピタキシャル層よりも高濃度のｎ型ドーパントを含むイオン注入層を前記表面に形成する、前記［９］に記載の半導体素子の製造方法。
［１４］前記エピタキシャル層を支持基板に貼り付けた状態で前記下地基板を薄くする、前記［９］〜［１３］のいずれか１項に記載の半導体素子の製造方法。
また、本発明の他の態様は、上記目的を達成するために、以下の［１５］、［１６］の半導体基板を提供する。
［１５］Ｇａ２Ｏ３系結晶からなり、０．０５μｍ以上かつ５０μｍ以下の厚さを有する、半導体基板。
［１６］主面の面方位が（０１０）である、前記［１５］に記載の半導体基板。
また、本発明の他の態様は、上記目的を達成するために、以下の［１７］〜［１９］の結晶積層構造体を提供する。
［１７］０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、Ｇａ２Ｏ３系結晶からなり、前記下地基板上にエピタキシャル成長したエピタキシャル層と、を有する結晶積層構造体。
［１８］前記下地基板の厚さが１０μｍ未満である、前記［１７］に記載の結晶積層構造体。
［１９］前記下地基板の主面の面方位が（０１０）である、前記［１７］又は［１８］に記載の結晶積層構造体。
本発明によれば、放熱特性及び耐電圧性に優れたＧａ２Ｏ３系の半導体素子及びその製造方法、並びにその半導体素子の製造に用いることができる半導体基板及び結晶積層構造体を提供することができる。
図１は、第１の実施の形態に係るショットキーダイオードの垂直断面図である。 図２（ａ）〜（ｄ）は、第１の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図３（ａ）、（ｂ）は、第１の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図４（ａ）〜（ｃ）は、第１の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図５（ａ）〜（ｅ）は、第１の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図６（ａ）〜（ｃ）は、第１の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図７は、第２の実施の形態に係る縦型トランジスタの垂直断面図である。 図８（ａ）〜（ｄ）は、第２の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図９（ａ）〜（ｃ）は、第２の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図１０（ａ）〜（ｃ）は、第２の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図１１（ａ）〜（ｄ）は、第２の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図１２は、第２の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図１３（ａ）〜（ｃ）は、第２の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図１４は、第３の実施の形態に係る横型トランジスタの垂直断面図である。 図１５（ａ）〜（ｅ）は、第３の実施の形態に係る横型トランジスタの製造工程の一例を表す垂直断面図である。 図１６（ａ）〜（ｃ）は、第３の実施の形態に係る横型トランジスタの製造工程の一例を表す垂直断面図である。 図１７（ａ）〜（ｅ）は、第３の実施の形態に係る横型トランジスタの製造工程の一例を表す垂直断面図である。 図１８（ａ）〜（ｃ）は、第３の実施の形態に係る横型トランジスタの製造工程の一例を表す垂直断面図である。 図１９（ａ）〜（ｄ）は、第３の実施の形態に係る横型トランジスタの製造工程の一例を表す垂直断面図である。 図２０（ａ）、（ｂ）は、第３の実施の形態に係る横型トランジスタの製造工程の一例を表す垂直断面図である。 図２１は、第４の実施の形態に係るショットキーダイオードの垂直断面図である。 図２２（ａ）〜（ｅ）は、第４の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図２３（ａ）〜（ｄ）は、第４の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図２４（ａ）、（ｂ）、（ｃ）は、それぞれ両面が支持基板に貼り付けられたショットキーダイオード、縦型トランジスタ、横型トランジスタの垂直断面図である。 図２５は、第６の実施の形態に係るショットキーダイオードの垂直断面図である。 図２６（ａ）〜（ｅ）は、第６の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図２７は、第７の実施の形態に係る縦型トランジスタの垂直断面図である。 図２８（ａ）〜（ｄ）は、第７の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図２９は、第７の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図３０は、第８の実施の形態に係る縦型トランジスタの垂直断面図である。 図３１は、第９の実施の形態に係るショットキーダイオードの垂直断面図である。 図３２（ａ）〜（ｅ）は、第９の実施の形態に係るショットキーダイオードの製造工程の一例を表す垂直断面図である。 図３３は、第１０の実施の形態に係る縦型トランジスタの垂直断面図である。 図３４（ａ）〜（ｄ）は、第１０の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。 図３５（ａ）〜（ｄ）は、第１０の実施の形態に係る縦型トランジスタの製造工程の一例を表す垂直断面図である。
〔第１の実施の形態〕
第１の実施の形態は、縦型の半導体素子としてのショットキーダイオードについての形態である。
（半導体素子の構造）
図１は、第１の実施の形態に係るショットキーダイオード１０の垂直断面図である。ショットキーダイオード１０は、下地基板１１と、下地基板１１上にエピタキシャル成長により形成されるエピタキシャル層１２と、下地基板１１の下面（エピタキシャル層１２に接する面の反対側の面）上に形成され、下地基板１１とオーミック接触するカソード電極１３と、エピタキシャル層１２の上面（下地基板１１に接する面の反対側の面）上に形成され、エピタキシャル層１２とショットキー接触するアノード電極１４とを含む。
ショットキーダイオード１０においては、アノード電極１４とカソード電極１３との間に順方向バイアスを印加することにより、アノード電極１４とエピタキシャル層１２との界面のショットキー障壁が低下し、アノード電極１４からカソード電極１３へ電流が流れる。一方、アノード電極１４とカソード電極１３との間に逆方向バイアスを印加したときは、アノード電極１４とエピタキシャル層１２との界面のショットキー障壁が高くなり、電流は流れない。
下地基板１１及びエピタキシャル層１２は、Ｇａ２Ｏ３系結晶からなり、ｎ型ドーパントを含む。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。下地基板１１のｎ型ドーパントの濃度は、エピタキシャル層１２のｎ型ドーパントの濃度よりも高い。
ここで、Ｇａ２Ｏ３系結晶は、Ｇａ２Ｏ３結晶、又は、Ａｌ、Ｉｎ等の置換型不純物を含むＧａ２Ｏ３結晶である。Ｇａ２Ｏ３系結晶は単結晶であることが好ましい。また、Ｇａ２Ｏ３系結晶はβ型であることが好ましい。
下地基板１１は、ショットキーダイオード１０の製造過程において薄型化加工が施されるため、従来の半導体素子に用いられる下地基板よりも薄い。下地基板１１が薄いため、ショットキーダイオード１０に生じた熱を下地基板１１側から効率的に逃がすことができる。このため、ショットキーダイオード１０は優れた放熱特性を有する。放熱効果をより高めるため、下地基板１１の厚さは５０μｍ以下であることが好ましい。下地基板１１の厚さが薄いほど、ショットキーダイオード１０の放熱特性が向上する。
研磨処理により下地基板１１を薄くする場合、基板面内の厚さのばらつきを抑えるために、下地基板１１の厚さを１０μｍ以上にすることが好ましい。
上記の研磨処理の後にエッチングにより下地基板１１をさらに薄くする場合、下地基板１１の厚さを１０μｍ未満にして、放熱効果をより高めることができる。ただし、カソード電極１３とオーミック接触させるために、下地基板１１の厚さは０．０５μｍ以上であることが好ましい。
なお、Ｇａ２Ｏ３系結晶は、従来、半導体基板や半導体層に一般的に用いられるＳｉ、ＳｉＣ、ＧａＮ等の半導体材料と比較して、絶縁破壊電界強度が高く、ショットキーダイオード１０の耐電圧性の低下を抑えつつ、エピタキシャル層１２の厚さも薄くすることができるため、ショットキーダイオード１０全体を薄型化し、より放熱性を高めることもできる。このように、ショットキーダイオード１０は、高い放熱性と高い耐電圧性を併せ持つ。
下地基板１１の主面は、例えば、β−Ｇａ２Ｏ３系単結晶の（１００）面から５０°以上９０°以下回転させた面である。すなわち、下地基板１１において主面と（１００）面のなす角θ（０＜θ≦９０°）が５０°以上である。（１００）面から５０°以上９０°以下回転させた面として、例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。
下地基板１１の主面が、（１００）面から５０°以上９０°以下回転させた面である場合、下地基板１１上にβ−Ｇａ２Ｏ３系結晶をエピタキシャル成長させるときに、β−Ｇａ２Ｏ３系結晶の原料の下地基板１１からの再蒸発を効果的に抑えることができる。具体的には、β−Ｇａ２Ｏ３系結晶を成長温度５００℃で成長させたときに再蒸発する原料の割合を０％としたとき、下地基板１１の主面が、（１００）面から５０°以上９０°以下回転させた面である場合、再蒸発する原料の割合を４０％以下に抑えることができる。そのため、供給する原料の６０％以上をβ−Ｇａ２Ｏ３系結晶の形成に用いることができ、β−Ｇａ２Ｏ３系結晶の成長速度や製造コストの観点から好ましい。
β−Ｇａ２Ｏ３結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。また、ｂ軸を軸として（１００）面を５３．８°回転させると（１０１）面と一致し、７６．３°回転させると（００１）面と一致し、５３．８°回転させると（−２０１）面と一致する。
また、下地基板１１の主面は、例えば、（０１０）面、又は（０１０）面から３７．５°以内の角度範囲で回転させた面である。この場合、下地基板１１とエピタキシャル層１２との界面を急峻にし、また、エピタキシャル層１２の厚さを高精度で制御することができる。また、エピタキシャル層１２の元素の取り込み量のムラを抑制し、エピタキシャル層１２を均質化することが可能である。なお、ｃ軸を軸として（０１０）面を３７．５°回転させると（３１０）面と一致する。
また、β型のＧａ２Ｏ３系結晶は、［０１０］方向（ｂ軸方向）の熱伝導率が高いことが知られている。例えば、β型のＧａ２Ｏ３結晶の［１００］方向（ａ軸方向）の熱伝導率が１３．６Ｗ／（ｍ・Ｋ）なのに対し、［０１０］方向（ｂ軸方向）の熱伝導率は２２．８Ｗ／（ｍ・Ｋ）であり、［１００］方向の熱伝導率の２倍近い。
このため、下地基板１１の主面の面方位を（０１０）とすることにより、下地基板１１の厚さ方向の熱伝導率を高めることができる。したがって、下地基板１１の主面の面方位が（０１０）であることが好ましい。
エピタキシャル層１２の厚さは、例えば、０．４〜３０μｍである。
アノード電極１４は、Ｐｔ、Ｎｉ等の金属からなる。アノード電極１４は、異なる金属膜を積層した多層構造、例えば、Ｐｔ／Ａｕ又はＰｔ／Ａｌ、を有してもよい。なお、エピタキシャル層１２に電極終端構造を設けてもよい。この電極終端構造として、例えば、エピタキシャル層１２の表面上のアノード電極１４の両側に絶縁膜が形成されたフィールドプレート構造、エピタキシャル層１２の表面のアノード電極１４の両側にアクセプタイオンが注入されたガードリング構造、エピタキシャル層１２の表面のアノード電極１４の両側が除去されたメサ構造およびそれらを組み合わせて用いることができる。
カソード電極１３は、Ｔｉ等の金属からなる。カソード電極１３は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。
以下に、本実施の形態に係るショットキーダイオード１０の製造方法について、具体例を挙げて説明する。なお、ショットキーダイオード１０の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法１）
図２（ａ）〜（ｄ）、図３（ａ）、（ｂ）は、第１の実施の形態に係るショットキーダイオード１０の製造工程の一例を表す垂直断面図である。図２（ａ）〜（ｄ）、図３（ａ）、（ｂ）に示される例では、下地基板１１は研磨処理により薄くされる。
まず、図２（ａ）に示されるように、下地基板１１上にエピタキシャル層１２を形成する。
下地基板１１は、例えば、ＥＦＧ法で育成した高濃度のｎ型ドーパントを含むβ−Ｇａ２Ｏ３単結晶を、所望の厚さにスライス、研磨加工することにより得られる。研磨処理を施す前の下地基板１１の厚さは、例えば、６００μｍである。
エピタキシャル層１２は、例えば、ＨＶＰＥ法、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、又は分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法により、β−Ｇａ２Ｏ３単結晶が下地基板１１上にエピタキシャル成長することにより形成される。
エピタキシャル層１２にｎ型ドーパントを導入する方法としては、例えば、ｎ型ドーパントを含んだＧａ２Ｏ３結晶膜をエピタキシャル成長させる方法や、Ｇａ２Ｏ３結晶膜を成長させた後でイオン注入法によりｎ型ドーパントを注入する方法がある。
次に、図２（ｂ）に示されるように、樹脂等からなる接着層１６を介してエピタキシャル層１２を支持基板１５に貼り付ける。
ここで、支持基板１５の材料は、例えば、金属、樹脂、セラミック等であるが、これらに限定されるものではない。
次に、図２（ｃ）に示されるように、支持基板１５に支持される下地基板１１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
下地基板１１の研磨処理は、例えば、コロイダルシリカをスラリーとして用いるＣＭＰ（Chemical Mechanical Polishing）である。
なお、下地基板１１を薄くした後に支持基板１５から剥離してもよい。それにより、１０μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板１１と、Ｇａ２Ｏ３系結晶からなり、下地基板１１上にエピタキシャル成長したエピタキシャル層１２と、を有する結晶積層構造体が得られる。
次に、図２（ｄ）に示されるように、下地基板１１の下面（エピタキシャル層１２に接している面の反対側の面）上にカソード電極１３を形成する。
例えば、フォトリソグラフィによりマスクパターンを下地基板１１上に形成した後、Ｔｉ／Ａｕ等の金属膜を下地基板１１上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、カソード電極１３が形成される。
下地基板１１に含まれるｎ型ドーパントの濃度が高いため、下地基板１１とカソード電極１３はオーミック接触する。
次に、図３（ａ）に示されるように、一方の面に電極１８を有する支持基板１７を用意し、カソード電極１３と電極１８を貼り合わせるようにして下地基板１１を支持基板１７に貼り付ける。
支持基板１７の材料は、特定のものに限定されないが、後述するように、ショットキーダイオード１０の支持基板として支持基板１７を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。電極１８は、例えば、Ａｕからなる。カソード電極１３と電極１８は、例えば、加圧や、加熱若しくは超音波振動を伴う加圧、又は加圧及び超音波振動を伴う加圧により貼り合わされる。
次に、図３（ｂ）に示されるように、支持基板１７に支持された状態のエピタキシャル層１２を支持基板１５及び接着層１６から剥離し、エピタキシャル層１２の上面（下地基板１１に接している面の反対側の面）上にアノード電極１４を形成する。
例えば、フォトリソグラフィによりマスクパターンをエピタキシャル層１２上に形成した後、Ｐｔ／Ａｕ等の金属膜をエピタキシャル層１２上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、アノード電極１４が形成される。
エピタキシャル層１２に含まれるｎ型ドーパントの濃度が低いため、エピタキシャル層１２とアノード電極１４はショットキー接触する。
本製造方法によれば、下地基板１１の研磨処理の後にアノード電極１４を形成するため、下地基板１１の研磨処理時のアノード電極１４の破損を抑制し、ショットキーダイオード１０の歩留まり向上を図ることができる。
なお、最終製品としてのショットキーダイオード１０の支持基板として支持基板１７を残してもよい。この場合、カソード電極１３への外部電源の供給は、支持基板１７の電極１８を介して行ってもよい。また、支持基板１７が導電性を有する場合は、支持基板１７及び電極１８を介してカソード電極１３へ外部電源を供給してもよい。また、ショットキーダイオード１０を支持基板１７から剥離して他の支持基板に貼り付けてもよい。
（半導体素子の製造方法２）
図４（ａ）〜（ｃ）は、第１の実施の形態に係るショットキーダイオード１０の製造工程の一例を表す垂直断面図である。図４（ａ）〜（ｃ）に示される例では、下地基板１１は研磨処理とその後のエッチングにより薄くされる。
まず、図４（ａ）に示されるように、図２（ａ）〜（ｃ）に示される、下地基板１１を研磨処理により薄くするまでの工程を実施する。
次に、図４（ｂ）に示されるように、支持基板１５に支持される下地基板１１にエッチングを施し、さらに薄くする。このエッチングにより、下地基板１１の厚さを１０μｍよりも小さくすることができる。
この下地基板１１に施されるエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）等のドライエッチングや、Ｈ２ＳＯ４やＨ３ＰＯ４等をエッチャントとして用いるウェットエッチングである。
なお、下地基板１１を薄くした後に支持基板１５から剥離してもよい。それにより、０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板１１と、Ｇａ２Ｏ３系結晶からなり、下地基板１１上にエピタキシャル成長したエピタキシャル層１２と、を有する結晶積層構造体が得られる。
次に、図４（ｃ）に示されるように、下地基板１１の下面上にカソード電極１３を形成する。
その後、図３（ａ）、（ｂ）に示される工程と同様に、下地基板１１を支持基板１７に貼り付け、エピタキシャル層１２を支持基板１５及び接着層１６から剥離し、アノード電極１４を形成する。
（半導体素子の製造方法３）
図５（ａ）〜（ｅ）は、第１の実施の形態に係るショットキーダイオード１０の製造工程の一例を表す垂直断面図である。図５（ａ）〜（ｅ）に示される例では、下地基板１１は研磨処理により薄くされる。
まず、図５（ａ）に示されるように、下地基板１１上にエピタキシャル層１２を形成する。
次に、図５（ｂ）に示されるように、エピタキシャル層１２の上面（下地基板１１に接している面の反対側の面）上にアノード電極１４を形成する。
次に、図５（ｃ）に示されるように、一方の面に電極１９を有する支持基板１５を用意し、アノード電極１４と電極１９を貼り合わせるようにしてエピタキシャル層１２を支持基板１５に貼り付ける。この支持基板１５の材料は、特定のものに限定されないが、後述するように、ショットキーダイオード１０の支持基板として支持基板１５を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。
電極１９は、例えば、Ａｕからなる。アノード電極１４と電極１９は、例えば、加圧や、加熱若しくは超音波振動を伴う加圧、又は加圧及び超音波振動を伴う加圧により貼り合わされる。
次に、図５（ｄ）に示されるように、支持基板１５に支持される下地基板１１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
次に、図５（ｅ）に示されるように、下地基板１１の下面（エピタキシャル層１２に接している面の反対側の面）上にカソード電極１３を形成する。
なお、最終製品としてのショットキーダイオード１０の支持基板として支持基板１５を残してもよい。この場合、アノード電極１４への外部電源の供給は、支持基板１５の電極１９を介して行ってもよい。また、支持基板１５が導電性を有する場合は、支持基板１５及び電極１９を介してアノード電極１４へ外部電源を供給してもよい。また、ショットキーダイオード１０を支持基板１５から剥離して他の支持基板に貼り付けてもよい。
（半導体素子の製造方法４）
図６（ａ）〜（ｃ）は、第１の実施の形態に係るショットキーダイオード１０の製造工程の一例を表す垂直断面図である。図６（ａ）〜（ｃ）に示される例では、下地基板１１は研磨処理とその後のエッチングにより薄くされる。
まず、図６（ａ）に示されるように、図５（ａ）〜（ｄ）に示される、下地基板１１を研磨処理により薄くするまでの工程を実施する。
次に、図６（ｂ）に示されるように、支持基板１５に支持される下地基板１１にエッチングを施し、さらに薄くする。このエッチングにより、下地基板１１の厚さを１０μｍよりも小さくすることができる。
次に、図６（ｃ）に示されるように、下地基板１１の下面上にカソード電極１３を形成する。
なお、下地基板１１の研磨処理及びエッチングの後にアノード電極１４を形成してもよい。
〔第２の実施の形態〕
第２の実施の形態は、縦型の半導体素子としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造を有する縦型トランジスタについての形態である。
（半導体素子の構造）
図７は、第２の実施の形態に係る縦型トランジスタ２０の垂直断面図である。縦型トランジスタ２０は、下地基板２１上に形成されたエピタキシャル層２２と、ゲート絶縁膜２４に覆われてエピタキシャル層２２中に埋め込まれたゲート電極２３と、エピタキシャル層２２中のゲート電極２３の両側にそれぞれ形成されたコンタクト領域２５と、コンタクト領域２５の両側に形成されたＰ＋領域２８と、エピタキシャル層２２上に形成され、コンタクト領域２５に接続されたソース電極２６と、下地基板２１のエピタキシャル層２２と反対側の面上に形成されたドレイン電極２７と、を含む。
縦型トランジスタ２０は、ソース電極２６とドレイン電極２７がそれぞれ素子の上下に設けられ、縦方向に電流が流れる縦型半導体素子である。ゲート電極２３に閾値以上の電圧を印加すると、エピタキシャル層２２中のゲート電極２３の両側の領域にチャネルが形成され、ソース電極２６からドレイン電極２７へ電流が流れるようになる。
下地基板２１は、Ｇａ２Ｏ３系結晶からなり、ｎ型ドーパントを含む。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。下地基板２１のｎ型ドーパントの濃度は、エピタキシャル層２２のｎ型ドーパントの濃度よりも高い。
下地基板２１の厚さは、第１の実施の形態に係る下地基板１１の厚さと同様である。下地基板２１が薄いため、縦型トランジスタ２０に生じた熱を下地基板２１側から効率的に逃がすことができる。このため、縦型トランジスタ２０は優れた放熱特性を有する。
エピタキシャル層２２は絶縁破壊電界強度が高いＧａ２Ｏ３系結晶からなるため、縦型トランジスタ２０の耐電圧性の低下を抑えつつ、他の半導体材料で製造された素子よりもその厚さも薄くすることができるため、縦型トランジスタ２０全体を薄型化し、より放熱性を高めることもできる。このように、縦型トランジスタ２０は、高い放熱性と高い耐電圧性を併せ持つ。
また、下地基板２１の主面の面方位も、第１の実施の形態に係る下地基板１１と同様であり、特に、（０１０）であることが好ましい。
エピタキシャル層２２は、Ｇａ２Ｏ３系結晶からなり、低濃度のｎ型ドーパントを含む層２２ａの上にアンドープ又はｐ型ドーパントを含む層２２ｂを積層した積層構造を有する。ｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。ｐ型ドーパントは、Ｂｅ、Ｍｇ、Ｚｎ等のＩＩ族元素、又はＦｅであることが好ましい。ゲート電極２３は、主に層２２ｂ内に形成される。
例えば、低濃度のｎ型ドーパントを含む層２２ａの厚さは０．４〜４０μｍであり、アンドープ又はｐ型ドーパントを含む層２２ｂの厚さは０．１〜１０μｍである。
ゲート電極２３、ソース電極２６、及びドレイン電極２７は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、ＩＴＯ等の導電性化合物、又は導電性ポリマーからなる。導電性ポリマーとしては、ポリチオフェン誘導体（ＰＥＤＯＴ：ポリ(3,4)-エチレンジオキシチオフェン）にポリスチレンスルホン酸（PSS）をドーピングしたものや、ポリピロール誘導体にＴＣＮＡをドーピングしたもの等が用いられる。また、ゲート電極２３は、異なる２つの金属からなる２層構造、例えばＡｌ／Ｔｉ、Ａｕ／Ｎｉ、Ａｕ／Ｃｏ、を有してもよい。
ゲート絶縁膜２４は、ＳｉＯ２、ＡｌＮ、ＳｉＮ、Ａｌ２Ｏ３、β−（ＡｌｘＧａ１−ｘ）２Ｏ３（０≦ｘ≦１）等の絶縁材料からなる。中でも、β−（ＡｌｘＧａ１−ｘ）２Ｏ３はβ−Ｇａ２Ｏ３結晶上に単結晶膜として成長させることができるため、界面準位の少ない良好な半導体絶縁膜界面を形成することができ、他の絶縁膜を用いたときよりも良好なゲート特性が得られる。
コンタクト領域２５は、エピタキシャル層２２の層２２ｂ中に形成されたｎ型ドーパントの濃度が高い領域である。Ｐ＋領域２８は、エピタキシャル層２２の層２２ｂ中に形成されたｐ型ドーパントの濃度が高い領域である。コンタクト領域２５、Ｐ＋領域２８は、ともにソース電極２６とオーミック接触する。
以下に、本実施の形態に係る縦型トランジスタ２０の製造方法について、具体例を挙げて説明する。なお、縦型トランジスタ２０の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法１）
図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）は、第２の実施の形態に係る縦型トランジスタ２０の製造工程の一例を表す垂直断面図である。図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）に示される例では、下地基板２１は研磨処理により薄くされる。
まず、図８（ａ）に示されるように、下地基板２１上にエピタキシャル層２２を形成する。
下地基板２１は、第１の実施の形態に係る下地基板１１と同様の基板であり、研磨処理を施す前の厚さは、例えば、６００μｍである。エピタキシャル層２２の形成工程は、第１の実施の形態に係るエピタキシャル層１２の形成工程と同様であるが、エピタキシャル成長の途中でドーピングするドーパントを変更することにより、層２２ａと層２２ｂを形成する。
次に、図８（ｂ）に示されるように、エピタキシャル層２２中にゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、及びＰ＋領域２８を形成する。
まず、エピタキシャル層２２の上面（下地基板２１に接する面の反対側の面）にｎ型ドーパントを高濃度でイオン注入し、コンタクト領域２５を形成する。また、ｐ型ドーパントを高濃度でイオン注入し、Ｐ＋領域２８を形成する。その後、窒素等の雰囲気下でアニール処理を施し、注入ダメージを回復させる。
続いて、コンタクト領域２５を分断するように、ドライエッチングによりエピタキシャル層２２に溝を形成し、その溝中にゲート絶縁膜２４に覆われたゲート電極２３を埋め込む。具体的には、例えば、堆積法とエッチングにより溝の底面と側面上にゲート絶縁膜２４を形成し、その上に堆積法とエッチングによりゲート電極２３を形成し、最後に堆積法とエッチング加工によりゲート電極２３上のゲート絶縁膜２４を形成する。
次に、図８（ｃ）に示されるように、接着層１６を介してエピタキシャル層２２を支持基板１５に貼り付ける。この支持基板１５の材料は、例えば、金属、樹脂、セラミック等であるが、これらに限定されるものではない。接着層１６は、第１の実施の形態において用いられるものと同様のものである。
次に、図８（ｄ）に示されるように、支持基板１５に支持される下地基板２１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
下地基板２１の研磨工程は、第１の実施の形態に係る下地基板１１の研磨工程と同様である。
次に、図９（ａ）に示されるように、下地基板２１の下面（エピタキシャル層２２に接している面の反対側の面）上にドレイン電極２７を形成する。
例えば、フォトリソグラフィによりマスクパターンを下地基板２１上に形成した後、金属膜を下地基板２１上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、ドレイン電極２７が形成される。
次に、図９（ｂ）に示されるように、一方の面に電極１８を有する支持基板１７を用意し、ドレイン電極２７と電極１８を貼り合わせるようにして下地基板２１を支持基板１７に貼り付ける。この支持基板１７の材料は、特定のものに限定されないが、後述するように、縦型トランジスタ２０の支持基板として支持基板１７を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。電極１８は、第１の実施の形態において用いられるものと同様のものである。
次に、図９（ｃ）に示されるように、支持基板１７に支持された状態のエピタキシャル層２２を支持基板１５及び接着層１６から剥離した後、エピタキシャル層２２の上面（下地基板２１に接している面の反対側の面）上にソース電極２６を形成する。
例えば、フォトリソグラフィによりマスクパターンをエピタキシャル層２２上に形成した後、Ｐｔ／Ａｕ等の金属膜をエピタキシャル層２２上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、ソース電極２６が形成される。
本製造方法によれば、下地基板２１の研磨処理の後にソース電極２６を形成するため、下地基板２１の研磨処理時のソース電極２６の破損を抑制し、縦型トランジスタ２０の歩留まり向上を図ることができる。
なお、最終製品としての縦型トランジスタ２０の支持基板として支持基板１７を残してもよい。この場合、ドレイン電極２７への外部電源の供給は、支持基板１７の電極１８を介して行ってもよい。また、支持基板１７が導電性を有する場合は、支持基板１７及び電極１８を介してドレイン電極２７へ外部電源を供給してもよい。また、縦型トランジスタ２０を支持基板１７から剥離して他の支持基板に貼り付けてもよい。
（半導体素子の製造方法２）
図１０（ａ）〜（ｃ）は、第２の実施の形態に係る縦型トランジスタ２０の製造工程の一例を表す垂直断面図である。図１０（ａ）〜（ｃ）に示される例では、下地基板２１は研磨処理とその後のエッチングにより薄くされる。
まず、図１０（ａ）に示されるように、図８（ａ）〜（ｄ）に示される、下地基板２１を研磨処理により薄くするまでの工程を実施する。
次に、図１０（ｂ）に示されるように、支持基板１５に支持される下地基板２１にエッチングを施し、さらに薄くする。このエッチングにより、下地基板２１の厚さを１０μｍよりも小さくすることができる。
下地基板２１のエッチング工程は、第１の実施の形態に係る下地基板１１のエッチング工程と同様である。
次に、図１０（ｃ）に示されるように、下地基板２１の下面上にドレイン電極２７を形成する。
その後、図９（ｂ）、（ｃ）に示される工程と同様に、下地基板２１を支持基板１７に貼り付け、エピタキシャル層２２を支持基板１５及び接着層１６から剥離し、ソース電極２６を形成する。
（半導体素子の製造方法３）
図１１（ａ）〜（ｄ）、図１２は、第２の実施の形態に係る縦型トランジスタ２０の製造工程の一例を表す垂直断面図である。図１１（ａ）〜（ｄ）、図１２に示される例では、下地基板２１は研磨処理により薄くされる。
まず、図１１（ａ）に示されるように、下地基板２１上にエピタキシャル層２２を形成する。
次に、図１１（ｂ）に示されるように、エピタキシャル層２２中にゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、及びＰ＋領域２８を形成し、その後、エピタキシャル層２２上にソース電極２６を形成する。
次に、図１１（ｃ）に示されるように、一方の面に電極１９を有する支持基板１５を用意し、ソース電極２６と電極１９を貼り合わせるようにしてエピタキシャル層２２を支持基板１５に貼り付ける。この支持基板１５の材料は、特定のものに限定されないが、後述するように、縦型トランジスタ２０の支持基板として支持基板１５を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。
次に、図１１（ｄ）に示されるように、支持基板１５に支持される下地基板２１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
次に、図１２に示されるように、下地基板２１の下面（エピタキシャル層２２に接している面の反対側の面）上にドレイン電極２７を形成する。
なお、最終製品としての縦型トランジスタ２０の支持基板として支持基板１５を残してもよい。この場合、ソース電極２６への外部電源の供給は、支持基板１５の電極１９を介して行ってもよい。また、支持基板１５が導電性を有する場合は、支持基板１５及び電極１９を介してソース電極２６へ外部電源を供給してもよい。また、縦型トランジスタ２０を支持基板１５から剥離して他の支持基板に貼り付けてもよい。
（半導体素子の製造方法４）
図１３（ａ）〜（ｃ）は、第２の実施の形態に係る縦型トランジスタ２０の製造工程の一例を表す垂直断面図である。図１３（ａ）〜（ｃ）に示される例では、下地基板２１は研磨処理とその後のエッチングにより薄くされる。
まず、図１３（ａ）に示されるように、図１１（ａ）〜（ｄ）に示される、下地基板２１を研磨処理により薄くするまでの工程を実施する。
次に、図１３（ｂ）に示されるように、支持基板１５に支持される下地基板２１にエッチングを施し、さらに薄くする。このエッチングにより、下地基板２１の厚さを１０μｍよりも小さくすることができる。
次に、図１３（ｃ）に示されるように、下地基板２１の下面上にドレイン電極２７を形成する。
〔第３の実施の形態〕
第３の実施の形態は、横型の半導体素子としてのＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）構造を有する横型トランジスタについての形態である。
（半導体素子の構造）
図１４は、第３の実施の形態に係る横型トランジスタ３０の垂直断面図である。横型トランジスタ３０は、下地基板３１上に形成されたエピタキシャル層３２と、エピタキシャル層３２上のゲート電極３３、ソース電極３４、及びドレイン電極３５を含む。ゲート電極３３は、ソース電極３４とドレイン電極３５との間に配置される。
ゲート電極３３はエピタキシャル層３２の上面（下地基板３１に接している面の反対側の面）に接触してショットキー接合を形成する。また、ソース電極３４及びドレイン電極３５は、エピタキシャル層３２の上面に接触してオーミック接合を形成する。
下地基板３１は、Ｍｇ、Ｂｅ、Ｚｎ、Ｆｅ等のｐ型ドーパントを含むＧａ２Ｏ３系結晶からなり、高い電気抵抗を有する。
下地基板３１の厚さは、第１の実施の形態に係る下地基板１１の厚さと同様である。下地基板３１が薄いため、横型トランジスタ３０に生じた熱を下地基板３１側から効率的に逃がすことができる。このため、横型トランジスタ３０は優れた放熱特性を有する。
また、下地基板３１の主面の面方位も、第１の実施の形態に係る下地基板１１と同様であり、特に、（０１０）であることが好ましい。なお、下地基板３１とエピタキシャル層３２の間に、１層又は２層のバッファ層を挿入してもよい。バッファ層は高抵抗であり、下地基板３１の一部とみなすことができる。
エピタキシャル層３２はＧａ２Ｏ３系結晶からなり、ｎ型ドーパントを含む。ソース電極３４及びドレイン電極３５との接触部付近におけるｎ型ドーパントの濃度は、他の部分におけるｎ型ドーパントの濃度よりも高い。エピタキシャル層３２の厚さは、例えば、０．１〜１μｍである。
エピタキシャル層３２は、絶縁破壊電界強度が高いＧａ２Ｏ３系結晶からなるため、横型トランジスタ３０は優れた耐電圧性を有する。このため、横型トランジスタ３０は、高い放熱性と高い耐電圧性を併せ持つ。
ゲート電極３３、ソース電極３４、及びドレイン電極３５は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、ＩＴＯ等の導電性化合物、又は導電性ポリマーからなる。導電性ポリマーとしては、ポリチオフェン誘導体（ＰＥＤＯＴ：ポリ(3,4)-エチレンジオキシチオフェン）にポリスチレンスルホン酸（ＰＳＳ）をドーピングしたものや、ポリピロール誘導体にＴＣＮＡをドーピングしたもの等が用いられる。また、ゲート電極３３は、異なる２つの金属からなる２層構造、例えばＡｌ／Ｔｉ、Ａｕ／Ｎｉ、Ａｕ／Ｃｏ、を有してもよい。
横型トランジスタ３０においては、ゲート電極３３に印加するバイアス電圧を制御することにより、エピタキシャル層３２内のゲート電極３３下の空乏層の厚さを変化させ、ドレイン電流を制御することができる。
以下に、本実施の形態に係る横型トランジスタ３０の製造方法について、具体例を挙げて説明する。なお、横型トランジスタ３０の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法１）
図１５（ａ）〜（ｅ）は、第３の実施の形態に係る横型トランジスタ３０の製造工程の一例を表す垂直断面図である。図１５（ａ）〜（ｅ）に示される例では、下地基板３１は研磨処理により薄くされる。
まず、図１５（ａ）に示されるように、下地基板３１上にエピタキシャル層３２を形成する。
下地基板３１は、第１の実施の形態に係る下地基板１１と同様の基板であり、研磨処理を施す前の厚さは、例えば、６００μｍである。エピタキシャル層３２の形成工程は、第１の実施の形態に係るエピタキシャル層１２の形成工程と同様である。
次に、図１５（ｂ）に示されるように、接着層１６を介してエピタキシャル層３２を支持基板１５に貼り付ける。この支持基板１５の材料は、例えば、金属、樹脂、セラミック等であるが、これらに限定されるものではない。接着層１６は、第１の実施の形態において用いられるものと同様のものである。
次に、図１５（ｃ）に示されるように、支持基板１５に支持される下地基板３１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
下地基板３１の研磨工程は、第１の実施の形態に係る下地基板１１の研磨工程と同様である。
次に、図１５（ｄ）に示されるように、下地基板３１の下面（エピタキシャル層３２に接している面の反対側の面）を支持基板３７に貼り付ける。ここで、支持基板３７の材料は、特定のものに限定されないが、後述するように、横型トランジスタ３０の支持基板として支持基板３７を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。
下地基板３１の支持基板３７への貼り付けには、はんだ（例えばＡｕ−Ｓｎ、Ｓｎ−Ａｇ−Ｃｕ、又はＳｉ−Ｇｅ）やＡｇペースト、樹脂、無機材料等が用いられる。
次に、図１５（ｅ）に示されるように、支持基板３７に支持された状態のエピタキシャル層３２を支持基板１５及び接着層１６から剥離した後、エピタキシャル層３２の上面（下地基板３１に接している面の反対側の面）上にゲート電極３３、ソース電極３４、及びドレイン電極３５を形成する。
例えば、フォトリソグラフィによりマスクパターンをエピタキシャル層３２上に形成した後、金属膜をエピタキシャル層３２上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、ゲート電極３３、ソース電極３４、及びドレイン電極３５が形成される。
本製造方法によれば、下地基板３１の研磨処理の後にゲート電極３３、ソース電極３４、及びドレイン電極３５を形成するため、下地基板３１の研磨処理時のゲート電極３３、ソース電極３４、及びドレイン電極３５の破損を抑制し、横型トランジスタ３０の歩留まり向上を図ることができる。
なお、最終製品としての横型トランジスタ３０の支持基板として支持基板３７を残してもよい。また、横型トランジスタ３０を支持基板３７から剥離して他の支持基板に貼り付けてもよい。
（半導体素子の製造方法２）
図１６（ａ）〜（ｃ）は、第３の実施の形態に係る横型トランジスタ３０の製造工程の一例を表す垂直断面図である。図１６（ａ）〜（ｃ）に示される例では、下地基板３１は研磨処理とその後のエッチングにより薄くされる。
まず、図１６（ａ）に示されるように、図１５（ａ）〜（ｃ）に示される、下地基板３１を研磨処理により薄くするまでの工程を実施する。
次に、図１６（ｂ）に示されるように、支持基板１５に支持される下地基板３１にエッチングを施し、さらに薄くする。このエッチングにより、下地基板３１の厚さを１０μｍよりも小さくすることができる。
下地基板３１のエッチング工程は、第１の実施の形態に係る下地基板１１のエッチング工程と同様である。
次に、図１６（ｃ）に示されるように、下地基板３１の下面を支持基板３７に貼り付ける。
その後、図１５（ｅ）に示される工程と同様に、エピタキシャル層３２を支持基板１５及び接着層１６から剥離し、ゲート電極３３、ソース電極３４、及びドレイン電極３５を形成する。
（半導体素子の製造方法３）
図１７（ａ）〜（ｅ）は、第３の実施の形態に係る横型トランジスタ３０の製造工程の一例を表す垂直断面図である。図１７（ａ）〜（ｅ）に示される例では、下地基板３１は研磨処理により薄くされる。
まず、図１７（ａ）に示されるように、下地基板３１上にエピタキシャル層３２を形成する。
次に、図１７（ｂ）に示されるように、エピタキシャル層３２の上面上にゲート電極３３、ソース電極３４、及びドレイン電極３５を形成する。
次に、図１７（ｃ）に示されるように、一方の面に樹脂等からなる接着層３６を有する支持基板１５を用意し、ゲート電極３３、ソース電極３４、及びドレイン電極３５が設けられたエピタキシャル層３２の上面と接着層３６とを貼り合わせるようにしてエピタキシャル層３２を支持基板１５に貼り付ける。この支持基板１５の材料は、例えば、金属、樹脂、セラミック等であるが、これらに限定されるものではない。
次に、図１７（ｄ）に示されるように、支持基板１５に支持される下地基板３１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
次に、図１７（ｅ）に示されるように、下地基板３１の下面を支持基板３７に貼り付け、支持基板３７に支持された状態のエピタキシャル層３２を支持基板１５及び接着層３６から剥離する。この支持基板３７の材料は、特定のものに限定されないが、後述するように、横型トランジスタ３０の支持基板として支持基板３７を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。
なお、最終製品としての横型トランジスタ３０の支持基板として支持基板３７を残してもよい。また、横型トランジスタ３０を支持基板３７から剥離して他の支持基板に貼り付けてもよい。
（半導体素子の製造方法４）
図１８（ａ）〜（ｃ）は、第３の実施の形態に係る横型トランジスタ３０の製造工程の一例を表す垂直断面図である。図１８（ａ）〜（ｃ）に示される例では、下地基板３１は研磨処理とその後のエッチングにより薄くされる。
まず、図１８（ａ）に示されるように、図１７（ａ）〜（ｄ）に示される、下地基板３１を研磨処理により薄くするまでの工程を実施する。
次に、図１８（ｂ）に示されるように、支持基板１５に支持される下地基板３１にエッチングを施し、さらに薄くする。このエッチングにより、下地基板３１の厚さを１０μｍよりも小さくすることができる。
次に、図１８（ｃ）に示されるように、下地基板３１の下面を支持基板３７に貼り付け、支持基板３７に支持された状態のエピタキシャル層３２を支持基板１５及び接着層３６から剥離する。
（半導体素子の製造方法５）
図１９（ａ）〜（ｄ）は、第３の実施の形態に係る横型トランジスタ３０の製造工程の一例を表す垂直断面図である。図１９（ａ）〜（ｄ）に示される例では、下地基板３１は研磨処理により薄くされる。
まず、図１９（ａ）に示されるように、下地基板３１上にエピタキシャル層３２を形成する。
次に、図１９（ｂ）に示されるように、エピタキシャル層３２の上面上にゲート電極３３、ソース電極３４、及びドレイン電極３５を形成する。
次に、図１９（ｃ）に示されるように、一方の面に電極３８ａ、３８ｂ、３８ｃを有する支持基板１５を用意し、ゲート電極３３、ソース電極３４、ドレイン電極３５と電極３８ａ、３８ｂ、３８ｃとをそれぞれ貼り合わせるようにしてエピタキシャル層３２を支持基板１５に貼り付ける。この支持基板１５の材料は、特定のものに限定されないが、後述するように、横型トランジスタ３０の支持基板として支持基板１５を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。
次に、図１９（ｄ）に示されるように、支持基板１５に支持される下地基板３１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
なお、最終製品としての横型トランジスタ３０の支持基板として支持基板１５を残してもよい。ただし、この場合、支持基板１５は絶縁性でなければならない。また、この場合、ゲート電極３３、ソース電極３４、ドレイン電極３５への外部電源の供給は、支持基板１５の電極３８ａ、３８ｂ、３８ｃを介して行ってもよい。また、横型トランジスタ３０を支持基板１５から剥離して他の支持基板に貼り付けてもよい。
（半導体素子の製造方法６）
図２０（ａ）、（ｂ）は、第３の実施の形態に係る横型トランジスタ３０の製造工程の一例を表す垂直断面図である。図２０（ａ）、（ｂ）に示される例では、下地基板３１は研磨処理とその後のエッチングにより薄くされる。
まず、図２０（ａ）に示されるように、図１９（ａ）〜（ｄ）に示される、下地基板３１を研磨処理により薄くするまでの工程を実施する。
次に、図２０（ｂ）に示されるように、支持基板１５に支持される下地基板３１にエッチングを施し、さらに薄くする。このエッチングにより、下地基板３１の厚さを１０μｍよりも小さくすることができる。
（変形例）
横型トランジスタ３０は、ゲート電極３３がゲート絶縁膜を介してエピタキシャル層３２上に形成されたＭＩＳＦＥＴであってもよい。
このゲート絶縁膜は、ＳｉＯ２、ＡｌＮ、ＳｉＮ、Ａｌ２Ｏ３、β−（ＡｌｘＧａ１−ｘ）２Ｏ３（０≦ｘ≦１）等の絶縁材料からなる。中でも、β−（ＡｌｘＧａ１−ｘ）２Ｏ３はβ−Ｇａ２Ｏ３結晶上に単結晶膜として成長させることができるため、界面準位の少ない良好な半導体絶縁膜界面を形成することができ、他の絶縁膜を用いたときよりも良好なゲート特性が得られる。
この場合、エピタキシャル層３２は、ドーパントを含まないアンドープ層や、Ｂｅ、Ｍｇ、Ｚｎ等のｐ型ドーパントを含むｐ型層であってもよい。
横型トランジスタ３０がＭＩＳＦＥＴである場合の製造工程は、上記のＭＥＳＦＥＴである場合のそれぞれの製造工程に、ゲート絶縁膜を形成する工程を加えたものである。ゲート絶縁膜は、例えば、堆積法とエッチングにより形成される。
〔第４の実施の形態〕
第４の実施の形態は、縦型の半導体素子としてのショットキーダイオードについての形態である。
（半導体素子の構造）
図２１は、第４の実施の形態に係るショットキーダイオード４０の垂直断面図である。ショットキーダイオード４０は、エピタキシャル層４２と、エピタキシャル層４２の一方の表面に形成されたイオン注入層４１と、エピタキシャル層４２の下面（イオン注入層４１が設けられている側の面）上に形成され、イオン注入層４１とオーミック接触するカソード電極４３と、エピタキシャル層４２の上面（イオン注入層４１が設けられていない側の面）上に形成され、エピタキシャル層４２とショットキー接触するアノード電極４４とを含む。
ショットキーダイオード４０においては、第１の実施の形態に係るショットキーダイオード１０と同様に、アノード電極４４とカソード電極４３との間に順方向バイアスを印加することにより、アノード電極４４とエピタキシャル層４２との界面のショットキー障壁が低下し、アノード電極４４からカソード電極４３へ電流が流れる。一方、アノード電極４４とカソード電極４３との間に逆方向バイアスを印加したときは、アノード電極４４とエピタキシャル層４２との界面のショットキー障壁が高くなり、電流は流れない。
エピタキシャル層４２は、第１の実施の形態に係るエピタキシャル層１２と同様に、Ｇａ２Ｏ３系結晶からなり、ｎ型ドーパントを含む。
イオン注入層４１は、エピタキシャル層４２中に高濃度のｎ型ドーパントを注入することにより形成される層であり、イオン注入層４１のｎ型ドーパントの濃度は、エピタキシャル層４２のｎ型ドーパントの濃度よりも高い。また、イオン注入層４１は、エピタキシャル層４２中の表面近傍に形成されるため、当然、エピタキシャル層４２よりも薄い。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。特に、Ｓｉの方がＳｎよりも高濃度注入時に高い活性化率を得られるため、ショットキーダイオードの導通損失を低減するためにＳｉをｎ型ドーパントとして用いることが好ましい。
ショットキーダイオード４０においては、エピタキシャル層４２のエピタキシャル成長の下地となる下地基板（後述する下地基板４５）が除去され、カソード電極４３とオーミック接触する層としてイオン注入層４１が用いられる。このため、イオン注入層４１側への放熱経路が下地基板を通らず、効率的に放熱することができる。このため、ショットキーダイオード４０は優れた放熱特性を有する。さらに、イオン注入技術を用いることにより、基板育成時に不純物を添加する方法よりもドナー濃度を高めることができ、ショットキーダイオードの導通損失を低減できる。
エピタキシャル層４２の厚さは、例えば、０．４〜３０μｍである。また、イオン注入層４１の厚さは、イオン注入層４１とカソード電極４３をオーミック接触させるために、０．０５μｍ以上であることが好ましい。
エピタキシャル層４２は、絶縁破壊電界強度が高いＧａ２Ｏ３系結晶からなるため、下地基板４５を除去してもショットキーダイオード４０の耐電圧性の低下を抑えることができる。このため、ショットキーダイオード４０は、高い放熱性と高い耐電圧性を併せ持つ。
アノード電極４４及びカソード電極４３は、第１の実施の形態に係るアノード電極１４及びカソード電極１３とそれぞれ同じ材料からなる。
（半導体素子の製造方法）
図２２（ａ）〜（ｅ）、図２３（ａ）〜（ｄ）は、第４の実施の形態に係るショットキーダイオード４０の製造工程の一例を表す垂直断面図である。図２２（ａ）〜（ｅ）、図２３（ａ）〜（ｄ）に示される例では、下地基板は研磨処理等により除去される。
まず、図２２（ａ）に示されるように、下地基板４５上にエピタキシャル層４２を形成する。
下地基板４５は、第１の実施の形態に係る下地基板１１と同様の基板であり、研磨処理等を施す前の厚さは、例えば、６００μｍである。なお、下地基板４５は、ｎ型ドーパントを含んでいなくてもよい。エピタキシャル層４２の形成工程は、第１の実施の形態に係るエピタキシャル層１２の形成工程と同様である。
次に、図２２（ｂ）に示されるように、接着層１６を介してエピタキシャル層４２を支持基板１５に貼り付ける。この支持基板１５の材料は、例えば、金属、樹脂、セラミック等であるが、これらに限定されるものではない。接着層１６は、第１の実施の形態において用いられるものと同様のものである。
次に、図２２（ｃ）に示されるように、支持基板１５に支持される下地基板４５を研磨処理により薄くし、さらに研磨処理を続けることにより、最終的に除去する。
なお、下地基板４５を除去する方法は研磨処理に限られず、また、研磨処理にエッチング等の他の処理を組み合わせてもよい。
次に、図２２（ｄ）に示されるように、エピタキシャル層４２の下面にｎ型ドーパントをイオン注入する。
次に、図２２（ｅ）に示されるように、エピタキシャル層４２に注入したｎ型ドーパントをアニール処理により活性化させることにより、イオン注入層４１を形成する。このアニール処理は、例えば、不活性雰囲気下で８００〜１０００℃、３０分の条件で実施される。
次に、図２３（ａ）に示されるように、エピタキシャル層４２の下面上に、イオン注入層４１に接触するようにカソード電極４３を形成する。イオン注入層４１に含まれるｎ型ドーパントの濃度が高いため、イオン注入層４１とカソード電極４３はオーミック接触する。カソード電極４３の形成工程は、第１の実施の形態に係るカソード電極１３の形成工程と同様である。
次に、図２３（ｂ）に示されるように、一方の面に電極４８を有する支持基板４７を用意し、カソード電極４３と電極４８を貼り合わせるようにしてエピタキシャル層４２を支持基板４７に貼り付ける。
支持基板４７の材料は、特定のものに限定されないが、後述するように、ショットキーダイオード４０の支持基板として支持基板４７を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。電極４８は、例えば、Ａｕからなる。カソード電極４３と電極４８は、例えば、加圧や、加熱若しくは超音波振動を伴う加圧、又は加圧及び超音波振動を伴う加圧により貼り合わされる。
次に、図２３（ｃ）に示されるように、支持基板４７に支持された状態のエピタキシャル層４２を支持基板１５及び接着層１６から剥離する。
次に、図２３（ｄ）に示されるように、エピタキシャル層４２の上面上にアノード電極４４を形成する。エピタキシャル層４２のイオン注入層４１以外の領域に含まれるｎ型ドーパントの濃度が低いため、エピタキシャル層４２とアノード電極４４はショットキー接触する。アノード電極４４の形成工程は、第１の実施の形態に係るアノード電極１４の形成工程と同様である。
なお、最終製品としてのショットキーダイオード４０の支持基板として支持基板４７を残してもよい。この場合、カソード電極４３への外部電源の供給は、支持基板４７の電極４８を介して行ってもよい。また、支持基板４７が導電性を有する場合は、支持基板４７及び電極４８を介してカソード電極４３へ外部電源を供給してもよい。また、ショットキーダイオード４０を支持基板４７から剥離して他の支持基板に貼り付けてもよい。
〔第５の実施の形態〕
第５の実施の形態は、放熱性向上のために半導体素子としてのショットキーダイオード、横型トランジスタ、及び縦型トランジスタの両面を支持基板に貼り付けた形態である。
（半導体素子の構造）
図２４（ａ）は、両面が支持基板に貼り付けられた第１の実施の形態に係るショットキーダイオード１０の垂直断面図である。
支持基板５１は、一方の面に電極５３を有し、アノード電極１４と電極５３を貼り合わせるようにしてエピタキシャル層１２が支持基板５１に貼り付けられる。支持基板５２は、一方の面に電極５４を有し、カソード電極１３と電極５４を貼り合わせるようにして下地基板１１が支持基板５２に貼り付けられる。
支持基板５１、５２の材料は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。
なお、ショットキーダイオード１０の代わりに第４の実施の形態に係るショットキーダイオード４０を用いる場合も、同様の構成をとることができる。この場合、ショットキーダイオード４０のエピタキシャル層４２、イオン注入層４１は、支持基板５１、５２にそれぞれ貼り付けられる。
図２４（ｂ）は、両面が支持基板に貼り付けられた第２の実施の形態に係る縦型トランジスタ２０の垂直断面図である。
ソース電極２６と電極５３を貼り合わせるようにしてエピタキシャル層２２が支持基板５１に貼り付けられる。ドレイン電極２７と電極５４を貼り合わせるようにして下地基板２１が支持基板５２に貼り付けられる。
本実施の形態に係るショットキーダイオード１０及び縦型トランジスタ２０には、電極５３、５４を介して外部電源を供給してもよい。また、支持基板５１、５２が導電性を有する場合は、支持基板５１、５２及び電極５３、５４を介して外部電源を供給してもよい。
図２４（ｃ）は、両面が支持基板に貼り付けられた第３の実施の形態に係る横型トランジスタ３０の垂直断面図である。
支持基板５１は、一方の面に電極５３ａ、５３ｂ、５３ｃを有し、ゲート電極５３ａ、ソース電極５３ｂ、ドレイン電極５３ｃと電極５３ａ、５３ｂ、５３ｃを貼り合わせるようにして、エピタキシャル層３２が支持基板５１に貼り付けられる。一方、下地基板３１は支持基板５２に貼り付けられる。
上記のように、半導体素子の両面を支持基板に貼り付けることにより、両面から効率的に放熱することができるようになるため、半導体素子の放熱効率を向上させることができる。
〔第６の実施の形態〕
第６の実施の形態は、縦型の半導体素子としてのショットキーダイオードについての形態である。
（半導体素子の構造）
図２５は、第６の実施の形態に係るショットキーダイオード６０の垂直断面図である。ショットキーダイオード６０は、エピタキシャル層６２と、エピタキシャル層６２の一方の面に貼り合わされた高熱伝導基板６１と、高熱伝導基板６１の下面（エピタキシャル層６２と接している面の反対側の面）上に形成され、高熱伝導基板６１とオーミック接触するカソード電極６３と、エピタキシャル層６２の上面（高熱伝導基板６１と接している面の反対側の面）上に形成され、エピタキシャル層６２とショットキー接触するアノード電極６４とを含む。
ショットキーダイオード６０においては、第１の実施の形態に係るショットキーダイオード１０と同様に、アノード電極６４とカソード電極６３との間に順方向バイアスを印加することにより、アノード電極６４とエピタキシャル層６２との界面のショットキー障壁が低下し、アノード電極６４からカソード電極６３へ電流が流れる。一方、アノード電極６４とカソード電極６３との間に逆方向バイアスを印加したときは、アノード電極６４とエピタキシャル層６２との界面のショットキー障壁が高くなり、電流は流れない。
エピタキシャル層６２は、第１の実施の形態に係るエピタキシャル層１２と同様に、Ｇａ２Ｏ３系結晶からなり、ｎ型ドーパントを含む。
高熱伝導基板６１は、ＡｌＮ、Ｓｉ等の、Ｇａ２Ｏ３系結晶よりも高い熱伝導性を有する材料からなり、ｎ型ドーパントを含む。高熱伝導基板６１のｎ型ドーパントの濃度は、エピタキシャル層６２のｎ型ドーパントの濃度よりも高い。
ショットキーダイオード６０においては、エピタキシャル層６２のエピタキシャル成長の下地となる下地基板（後述する下地基板６５）が除去され、カソード電極６３とオーミック接触する層として高熱伝導基板６１が用いられる。高熱伝導基板６１の熱伝導率は、Ｇａ２Ｏ３系結晶からなる下地基板６５の熱伝導率よりも高いため、カソード電極６３とオーミック接触する層として高熱伝導基板６１を用いることにより、放熱性を向上させることができる。このため、ショットキーダイオード６０は優れた放熱特性を有する。
また、高熱伝導基板６１は熱伝導率が高いため、ショットキーダイオード６０の放熱性を向上させるために薄くする必要がない。
エピタキシャル層６２の厚さは、例えば、０．４〜３０μｍである。また、高熱伝導基板６１の厚さは、高熱伝導基板６１とカソード電極６３をオーミック接触させるために、０．０５μｍ以上であることが好ましい。
アノード電極６４及びカソード電極６３は、第１の実施の形態に係るアノード電極１４及びカソード電極１３とそれぞれ同じ材料からなる。
以下に、本実施の形態に係るショットキーダイオード６０の製造方法について、具体例を挙げて説明する。なお、ショットキーダイオード６０の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図２６（ａ）〜（ｅ）は、第６の実施の形態に係るショットキーダイオード６０の製造工程の一例を表す垂直断面図である。図２６（ａ）〜（ｅ）に示される例では、下地基板は研磨処理により除去される。
まず、図２６（ａ）に示されるように、下地基板６５上にエピタキシャル層６２を形成する。
下地基板６５は、第１の実施の形態に係る下地基板１１と同様の基板であり、研磨処理等を施す前の厚さは、例えば、６００μｍである。なお、下地基板６５は、ｎ型ドーパントを含んでいなくてもよい。エピタキシャル層６２の形成工程は、第１の実施の形態に係るエピタキシャル層１２の形成工程と同様である。
次に、図２６（ｂ）に示されるように、エピタキシャル層６２の上面を高熱伝導基板６１に貼り付ける。エピタキシャル層６２の高熱伝導基板６１への貼り付けには、例えば、表面活性化接合等の直接接合が用いられる。表面活性化接合を用いる場合には、エピタキシャル層６２と高熱伝導基板６１のそれぞれの接合面の表面を、Ａｒプラズマを用いたエッチング等により除去して活性化させ、貼り合わせる。この方法によれば、常温で強度の高い接合を形成することができるが、加熱や加圧を施してもよい。表面活性化接合されたエピタキシャル層６２と高熱伝導基板６１は、その接合界面においてオーミック接触する。
次に、図２６（ｃ）に示されるように、高熱伝導基板６１に支持される下地基板６５を研磨処理により薄くし、さらに研磨処理を続けることにより、最終的に除去する。
なお、下地基板６５を除去する方法は研磨処理に限られず、また、研磨処理にエッチング等の他の処理を組み合わせてもよい。
次に、図２６（ｄ）に示されるように、エピタキシャル層６２の高熱伝導基板６１の反対側の面上にアノード電極６４を形成する。エピタキシャル層６２のｎ型ドーパントの濃度が低いため、エピタキシャル層６２とアノード電極６４はショットキー接触する。アノード電極６４の形成工程は、第１の実施の形態に係るアノード電極１４の形成工程と同様である。
次に、図２６（ｅ）に示されるように、高熱伝導基板６１のエピタキシャル層６２の反対側の面上にカソード電極６３を形成する。高熱伝導基板６１のｎ型ドーパントの濃度が高いため、高熱伝導基板６１とカソード電極６３はオーミック接触する。カソード電極６３の形成工程は、第１の実施の形態に係るカソード電極６３の形成工程と同様である。
〔第７の実施の形態〕
第７の実施の形態は、縦型の半導体素子としてのＭＩＳＦＥＴ構造を有する縦型トランジスタについての形態である。
（半導体素子の構造）
図２７は、第７の実施の形態に係る縦型トランジスタ７０の垂直断面図である。縦型トランジスタ７０は、エピタキシャル層７２と、エピタキシャル層７２の一方の面に貼り合わされた高熱伝導基板７１と、ゲート絶縁膜７４に覆われてエピタキシャル層７２中に埋め込まれたゲート電極７３と、エピタキシャル層７２中のゲート電極７３の両側にそれぞれ形成されたコンタクト領域７５と、コンタクト領域７５の両側に形成されたＰ＋領域７９と、エピタキシャル層７２上に形成され、コンタクト領域７５に接続されたソース電極７６と、高熱伝導基板７１のエピタキシャル層７２と反対側の面上に形成されたドレイン電極７７と、を含む。
縦型トランジスタ７０は、ソース電極７６とドレイン電極７７がそれぞれ素子の上下に設けられ、縦方向に電流が流れる縦型半導体素子である。ゲート電極７３に閾値以上の電圧を印加すると、エピタキシャル層７２中のゲート電極７３の両側の領域にチャネルが形成され、ソース電極７６からドレイン電極７７へ電流が流れるようになる。
高熱伝導基板７１は、ＡｌＮ、Ｓｉ等の、Ｇａ２Ｏ３系結晶よりも高い熱伝導性を有する材料からなり、ｎ型ドーパントを含む。高熱伝導基板７１のｎ型ドーパントの濃度は、エピタキシャル層７２のｎ型ドーパントの濃度よりも高い。
縦型トランジスタ７０においては、エピタキシャル層７２のエピタキシャル成長の下地となる下地基板（後述する下地基板７８）が除去され、ドレイン電極７７とオーミック接触する層として高熱伝導基板７１が用いられる。高熱伝導基板７１の熱伝導率は、Ｇａ２Ｏ３系結晶からなる下地基板７８の熱伝導率よりも高いため、ドレイン電極７７とオーミック接触する層として高熱伝導基板７１を用いることにより、放熱性を向上させることができる。このため、縦型トランジスタ７０は優れた放熱特性を有する。
また、高熱伝導基板７１は熱伝導率が高いため、縦型トランジスタ７０の放熱性を向上させるために薄くする必要がない。
ゲート電極７３、ゲート絶縁膜７４、コンタクト領域７５、ソース電極７６、及びドレイン電極７７、Ｐ＋領域７９は、それぞれ第２の実施の形態に係るゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、ソース電極２６、ドレイン電極２７、Ｐ＋領域２８と同様の部材である。また、エピタキシャル層７２は、第２の実施の形態に係るエピタキシャル層２２の層２２ａ、２２ｂと同様の層７２ａ、７２ｂからなる。
以下に、本実施の形態に係る縦型トランジスタ７０の製造方法について、下地基板７８を除去する方法の具体例を挙げて説明する。なお、縦型トランジスタ７０の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図２８（ａ）〜（ｄ）は、第７の実施の形態に係る縦型トランジスタ７０の製造工程の一例を表す垂直断面図である。
まず、図２８（ａ）に示されるように、下地基板７８上にエピタキシャル層７２を形成する。
下地基板７８は、第１の実施の形態に係る下地基板１１と同様の基板であり、研磨処理を施す前の厚さは、例えば、６００μｍである。なお、下地基板７８は、ｎ型ドーパントを含んでいなくてもよい。エピタキシャル層７２の形成工程は、第２の実施の形態に係るエピタキシャル層２２の形成工程と同様である。
次に、図２８（ｂ）に示されるように、エピタキシャル層７２の上面を高熱伝導基板７１に貼り付ける。エピタキシャル層７２の高熱伝導基板７１への貼り付けには、例えば、表面活性化接合等の直接接合が用いられる。表面活性化接合されたエピタキシャル層７２と高熱伝導基板７１は、その接合界面においてオーミック接触する。
次に、図２８（ｃ）に示されるように、高熱伝導基板７１に支持される下地基板７８を研磨処理により薄くし、さらに研磨処理を続けることにより、最終的に除去する。
なお、この研磨処理にエッチング等の他の処理を組み合わせてもよく、また、研磨処理以外の方法を用いてもよい。
次に、図２８（ｄ）に示されるように、エピタキシャル層７２中にゲート電極７３、ゲート絶縁膜７４、コンタクト領域７５、及びＰ＋領域７９を形成し、その後、エピタキシャル層７２上にソース電極７６を形成する。また、エピタキシャル層７２上に電極終端構造やパッシベーション膜を設けてもよい。
ゲート電極７３、ゲート絶縁膜７４、コンタクト領域７５、Ｐ＋領域７９、ソース電極７６の形成工程は、それぞれ第２の実施の形態に係るゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、Ｐ＋領域２８、ソース電極２６の形成工程と同様である。
次に、図２９に示されるように、高熱伝導基板７１のエピタキシャル層７２の反対側の面上にドレイン電極７７を形成する。
ドレイン電極７７の形成工程は、第２の実施の形態に係るドレイン電極２７の形成工程と同様である。
〔第８の実施の形態〕
第８の実施の形態は、縦型の半導体素子としてのＭＩＳＦＥＴ構造を有する縦型トランジスタについての形態である。
（半導体素子の構造）
図３０は、第８の実施の形態に係る縦型トランジスタ８０の垂直断面図である。縦型トランジスタ８０は、下地基板８１上に形成されたエピタキシャル層８２と、エピタキシャル層８２上に形成された２つのソース電極８６と、エピタキシャル層８２上の２つのソース電極８６の間の領域にゲート絶縁膜８４を介して形成されたゲート電極８３と、エピタキシャル層８２中の２つのソース電極８６の下にそれぞれ形成されたｎ型のコンタクト領域８５と、２つのコンタクト領域８５をそれぞれ囲むｐ型のボディ領域８８と、２つのコンタクト領域８５の外側に形成されたｐ＋領域８９と、下地基板８１のエピタキシャル層８２と反対側の面上に形成されたドレイン電極８７と、を含む。
縦型トランジスタ８０においては、ゲート電極８３に閾値以上の電圧を印加すると、ｐ型のボディ領域８８のゲート電極８３下の領域にチャネルが形成され、ソース電極８６からドレイン電極８７へ電流が流れるようになる。
下地基板８１及びエピタキシャル層８２は、Ｇａ２Ｏ３系結晶からなり、ｎ型ドーパントを含む。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。
下地基板８１の厚さは、第１の実施の形態に係る下地基板１１の厚さと同様である。下地基板８１が薄いため、縦型トランジスタ８０に生じた熱を下地基板８１側から効率的に逃がすことができる。このため、縦型トランジスタ８０は優れた放熱特性を有する。
また、第４の実施の形態に係るショットキーダイオード４０と同様に、下地基板８１をすべて除去した後に、エピタキシャル層８２の下面にＩＶ族不純物をイオン注入してイオン注入層を形成し、ドレイン電極２７をオーミック接触させてもよい。
エピタキシャル層８２は絶縁破壊電界強度が高いＧａ２Ｏ３系結晶からなるため、縦型トランジスタ８０の耐電圧性の低下を抑えつつ、他の半導体材料で製造された素子よりもその厚さも薄くすることができるため、縦型トランジスタ８０全体を薄型化し、より放熱性を高めることもできる。このように、縦型トランジスタ８０は、高い放熱性と高い耐電圧性を併せ持つ。
また、下地基板８１の主面の面方位も、第１の実施の形態に係る下地基板１１と同様であり、特に、（０１０）であることが好ましい。
エピタキシャル層８２の厚さは、例えば、０．４〜３０μｍである。
ゲート電極８３、ゲート絶縁膜８４、ソース電極８６、及びドレイン電極８７は、例えば、第２の実施の形態に係るゲート電極２３、ゲート絶縁膜２４、ソース電極２６、及びドレイン電極２７と同様の材料からなる。
コンタクト領域８５は、エピタキシャル層８２中に形成されたｎ型ドーパントの濃度が高い領域であり、ソース電極８６が接続される。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。
ボディ領域８８及びｐ＋領域８９は、ｐ型ドーパントを含む。ｐ＋領域８９のｐ型ドーパントの濃度は、ボディ領域８８のｐ型ドーパントの濃度よりも高い。このｐ型ドーパントは、Ｂｅ、Ｍｇ、Ｚｎ等のＩＩ族元素、又はＦｅであることが好ましい。なお、ボディ領域８８は、キャリア補償により形成されるｉ型の領域であってもよい。
縦型トランジスタ８０の製造には、第２の実施の形態に係る縦型トランジスタ２０の製造方法を用いることができる。
具体的には、縦型トランジスタ２０のゲート電極２３、ゲート絶縁膜２４、及びコンタクト領域２５を形成する工程において、それらの代わりにボディ領域８８及びコンタクト領域８５を形成し、ソース電極２６を形成する工程において、その代わりにゲート絶縁膜８４、ゲート電極８３、及びソース電極８６を形成すればよい。
ボディ領域８８、ｐ＋領域８９及びコンタクト領域８５は、例えば、イオン注入法によりエピタキシャル層８２にドーパントを注入することにより形成される。
下地基板８１、エピタキシャル層８２、ドレイン電極８７の形成方法は、それぞれ縦型トランジスタ２０の下地基板２１、エピタキシャル層２２、ドレイン電極２７の形成方法と同様である。
〔第９の実施の形態〕
第９の実施の形態は、縦型の半導体素子としてのショットキーダイオードについての形態である。
（半導体素子の構造）
図３１は、第９の実施の形態に係るショットキーダイオード９０の垂直断面図である。ショットキーダイオード９０は、支持基板１５と、支持基板に貼り付けられる下地基板１１と、下地基板１１の上面（支持基板１５に接する面の反対側の面）上にエピタキシャル成長により形成されるエピタキシャル層１２と、支持基板１５の下面（下地基板１１に接する面の反対側の面）上に形成され、支持基板１５とオーミック接触するカソード電極１３と、エピタキシャル層１２の上面（下地基板１１に接する面の反対側の面）上に形成され、エピタキシャル層１２とショットキー接触するアノード電極１４とを含む。
ショットキーダイオード９０においては、アノード電極１４とカソード電極１３との間に順方向バイアスを印加することにより、アノード電極１４とエピタキシャル層１２との界面のショットキー障壁が低下し、アノード電極１４からカソード電極１３へ電流が流れる。一方、アノード電極１４とカソード電極１３との間に逆方向バイアスを印加したときは、アノード電極１４とエピタキシャル層１２との界面のショットキー障壁が高くなり、電流は流れない。
下地基板１１は、第１の実施の形態において用いられるものと同様のものである。ただし、本実施の形態の下地基板１１はカソード電極とオーミック接触しないため、下地基板１１のｎ型ドーパントの濃度は、例えば、エピタキシャル層１２と同程度であってもよい。
支持基板１５は、第１の実施の形態において用いられるものと同様のものである。ただし、本実施の形態においては、支持基板１５はカソード電極とオーミック接触するため、導体や、高濃度のｎ型ドーパントを含む半導体からなる。
下地基板１１が薄いため、ショットキーダイオード９０に生じた熱を下地基板１１側から支持基板１５を介して効率的に逃がすことができる。このため、ショットキーダイオード９０は優れた放熱特性を有する。
エピタキシャル層１２、カソード電極１３、アノード電極１４は、第１の実施の形態において用いられるものと同様のものである。
エピタキシャル層１２は絶縁破壊電界強度が高いＧａ２Ｏ３系結晶からなるため、ショットキーダイオード９０の耐電圧性の低下を抑えつつ、他の半導体材料で製造された素子よりもその厚さも薄くすることができるため、ショットキーダイオード９０全体を薄型化し、より放熱性を高めることもできる。このように、ショットキーダイオード９０は、高い放熱性と高い耐電圧性を併せ持つ。
以下に、本実施の形態に係るショットキーダイオード１０の製造方法について、具体例を挙げて説明する。
（半導体素子の製造方法）
図３２（ａ）〜（ｅ）は、第９の実施の形態に係るショットキーダイオード９０の製造工程の一例を表す垂直断面図である。図３８（ａ）〜（ｄ）に示される例では、下地基板１１が研磨処理により薄くされた後に、下地基板１１の薄化処理が施された面上にエピタキシャル層を成長させる。
まず、図３２（ａ）に示されるように、下地基板１１を支持基板１５に貼り付ける。下地基板１１の支持基板１５への貼り付けは、例えば、表面活性化接合等の直接接合や、導電性接着材による接着により行われる。
次に、図３２（ｂ）に示されるように、支持基板１５に支持される下地基板１１に研磨処理を施し、１０μｍ以上かつ５０μｍ以下の厚さになるまで薄くする。
下地基板１１の研磨工程は、第１の実施の形態に係る下地基板１１の研磨工程と同様である。
なお、下地基板１１を除去する方法は研磨処理に限られない。また、研磨処理にエッチング等の他の処理を組み合わせてもよい。エッチングを施すことにより、下地基板１１の厚さを１０μｍよりも小さくすることができる。
また、下地基板１１を薄くした後に支持基板１５から剥離してもよい。剥離した下地基板１１は、Ｇａ２Ｏ３系結晶からなり、０．０５μｍ以上かつ５０μｍ以下の厚さを有する半導体基板であり、エピタキシャル結晶成長用下地基板として、他の半導体素子の製造に用いることができる。また、第１の実施の形態と同様に、下地基板１１の厚さ方向の熱伝導率を高めるため、下地基板１１の主面の面方位が（０１０）であることが好ましい。
次に、図３２（ｃ）に示されるように、下地基板１１上にエピタキシャル層１２を形成する。
エピタキシャル層１２の形成工程は、第１の実施の形態に係るエピタキシャル層１２の形成工程と同様である。
次に、図３２（ｄ）に示されるように、エピタキシャル層１２の下地基板１１の反対側の面上にアノード電極１４を形成する。アノード電極１４の形成工程は、第１の実施の形態に係るアノード電極１４の形成工程と同様である。
次に、図３２（ｅ）に示されるように、支持基板１５の下地基板１１の反対側の面上にカソード電極１３を形成する。カソード電極１３の形成工程は、第１の実施の形態に係るカソード電極１３の形成工程と同様である。
なお、本実施の形態に係る半導体素子の製造方法は、縦型トランジスタ、横型トランジスタ等の、薄くされたＧａ２Ｏ３系結晶からなる下地基板を有する半導体素子の製造方法に適用することができる。
〔第１０の実施の形態〕
第１０の実施の形態は、縦型の半導体素子としてのＭＩＳＦＥＴ構造を有する縦型トランジスタについての形態である。
（半導体素子の構造）
図３３は、第１０の実施の形態に係る縦型トランジスタ１００の垂直断面図である。縦型トランジスタ１００は、エピタキシャル層２２の一方の表面に形成されたイオン注入層１０１と、ゲート絶縁膜２４に覆われてエピタキシャル層２２中に埋め込まれたゲート電極２３と、エピタキシャル層２２中のゲート電極２３の両側にそれぞれ形成されたコンタクト領域２５と、コンタクト領域２５の両側に形成されたＰ＋領域２８と、エピタキシャル層２２上に形成され、コンタクト領域２５に接続されたソース電極２６と、エピタキシャル層２２の下面（イオン注入層１０１が設けられている側の面）上に形成され、イオン注入層１０１とオーミック接触するドレイン電極２７と、を含む。
縦型トランジスタ１００は、ソース電極２６とドレイン電極２７がそれぞれ素子の上下に設けられ、縦方向に電流が流れる縦型半導体素子である。ゲート電極２３に閾値以上の電圧を印加すると、エピタキシャル層２２中のゲート電極２３の両側の領域にチャネルが形成され、ソース電極２６からドレイン電極２７へ電流が流れるようになる。
エピタキシャル層２２、ゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、ソース電極２６、ドレイン電極２７、及びＰ＋領域２８は、それぞれ第２の実施の形態において用いられるものと同様のものである。
イオン注入層１０１は、エピタキシャル層２２の層２２ａ中に高濃度のｎ型ドーパントを注入することにより形成される層であり、イオン注入層１０１のｎ型ドーパントの濃度は、層２２ａのｎ型ドーパントの濃度よりも高い。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。特に、Ｓｉの方がＳｎよりも高濃度注入時に高い活性化率を得られるため、ショットキーダイオードの導通損失を低減するためにＳｉをｎ型ドーパントとして用いることが好ましい。
縦型トランジスタ１００においては、エピタキシャル層２２のエピタキシャル成長の下地となる下地基板（後述する下地基板２１）が除去され、ドレイン電極２７とオーミック接触する層としてイオン注入層１０１が用いられる。このため、イオン注入層１０１側への放熱経路が下地基板を通らず、効率的に放熱することができる。このため、縦型トランジスタ１００は優れた放熱特性を有する。さらに、イオン注入技術を用いることにより、基板育成時に不純物を添加する方法よりもドナー濃度を高めることができ、ショットキーダイオードの導通損失を低減できる。
エピタキシャル層２２は、絶縁破壊電界強度が高いＧａ２Ｏ３系結晶からなるため、下地基板２１を除去しても縦型トランジスタ１００の耐電圧性の低下を抑えることができる。このため、縦型トランジスタ１００は、高い放熱性と高い耐電圧性を併せ持つ。
以下に、本実施の形態に係る縦型トランジスタ１００の製造方法について、具体例を挙げて説明する。なお、縦型トランジスタ１００の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図３４（ａ）〜（ｄ）、図３５（ａ）〜（ｄ）は、第１０の実施の形態に係る縦型トランジスタ１００の製造工程の一例を表す垂直断面図である。
まず、図３４（ａ）に示されるように、下地基板２１上にエピタキシャル層２２を形成する。
下地基板２１は、第１の実施の形態に係る下地基板１１と同様の基板であり、研磨処理を施す前の厚さは、例えば、６００μｍである。なお、下地基板２１は、ｎ型ドーパントを含んでいなくてもよい。エピタキシャル層２２の形成工程は、第２の実施の形態に係るエピタキシャル層２２の形成工程と同様である。
次に、図３４（ｂ）に示されるように、接着層１６を介してエピタキシャル層２２の層２２ｂを支持基板１５に貼り付ける。この支持基板１５の材料は、例えば、金属、樹脂、セラミック等であるが、これらに限定されるものではない。接着層１６は、第１の実施の形態において用いられるものと同様のものである。
次に、図３４（ｃ）に示されるように、支持基板１５に支持される下地基板２１を研磨処理により薄くし、さらに研磨処理を続けることにより、最終的に除去する。
なお、この研磨処理にエッチング等の他の処理を組み合わせてもよく、また、研磨処理以外の方法を用いてもよい。
次に、図３４（ｄ）に示されるように、エピタキシャル層２２の層２２ａの下面にｎ型ドーパントをイオン注入する。
次に、図３５（ａ）に示されるように、層２２ａに注入したｎ型ドーパントをアニール処理により活性化させることにより、イオン注入層１０１を形成する。このアニール処理は、例えば、不活性雰囲気下で８００〜１０００℃、３０分の条件で実施される。
次に、図３５（ｂ）に示されるように、層２２ａの下面（イオン注入層１０１が形成されている側の面）を支持基板１０２に貼り付ける。ここで、支持基板１０２の材料は、例えば、金属、樹脂、セラミック等であるが、これらに限定されるものではない。
層２２ａの支持基板１０２への貼り付けには、はんだ（例えばＡｕ−Ｓｎ、Ｓｎ−Ａｇ−Ｃｕ、又はＳｉ−Ｇｅ）やＡｇペースト、樹脂、無機材料等が用いられる。
次に、図３５（ｃ）に示されるように、支持基板１０２に支持された状態のエピタキシャル層２２を支持基板１５及び接着層１６から剥離した後、エピタキシャル層２２中にゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、Ｐ＋領域２８を形成し、その後、エピタキシャル層２２上にソース電極２６を形成する。また、エピタキシャル層２２上に電極終端構造やパッシベーション膜を設けてもよい。
ゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、Ｐ＋領域２８、ソース電極２６の形成工程は、それぞれ第２の実施の形態に係るゲート電極２３、ゲート絶縁膜２４、コンタクト領域２５、Ｐ＋領域２８、ソース電極２６の形成工程と同様である。
次に、図３５（ｄ）に示されるように、一方の面に電極１０４を有する支持基板１０３を用意し、ソース電極２６と電極１０４を貼り合わせるようにしてエピタキシャル層２２を支持基板１０３に貼り付ける。そして、支持基板１０３に支持されるエピタキシャル層２２を支持基板１０２から剥離し、層２２ａの下面上にドレイン電極２７を形成する。この支持基板１０３の材料は、特定のものに限定されないが、後述するように、縦型トランジスタ１００の支持基板として支持基板１０３を残す場合は、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンド等の、β−Ｇａ２Ｏ３よりも熱伝導率の高い材料であることが好ましい。
ドレイン電極２７の形成工程は、第１の実施の形態に係るドレイン電極２７の形成工程と同様である。
なお、最終製品としての縦型トランジスタ１００の支持基板として支持基板１０３を残してもよい。この場合、ソース電極２６への外部電源の供給は、支持基板１０３の電極１０４を介して行ってもよい。また、支持基板１０３が導電性を有する場合は、支持基板１０３及び電極１０４を介してソース電極２６へ外部電源を供給してもよい。また、縦型トランジスタ１００を支持基板１０３から剥離して他の支持基板に貼り付けてもよい。
（実施の形態の効果）
上記第１〜１０の実施の形態によれば、下地基板を薄くする、下地基板を除去してイオン注入層を形成する、又は下地基板を除去して高熱伝導基板に貼り付けることにより、効果的に放熱することができる。これにより、半導体素子の放熱特性を向上させることができる。
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、半導体素子は上記の実施の形態において開示されたものに限られず、Ｇａ２Ｏ３系結晶からなる下地基板とその上にエピタキシャル成長したＧａ２Ｏ３系結晶からなるエピタキシャル層を含む構造、又はその下地基板を除去した後にエピタキシャル層中に形成される高濃度のドーパントを含むイオン注入層を含む構造を有する半導体素子であれば、本発明を適用することができる。
また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１０、４０、６０、９０…ショットキーダイオード、 １１、２１、３１、８１…下地基板、 １２、２２、３２、４２、６２、７２、８２…エピタキシャル層、 ２０、７０、８０、１００…縦型トランジスタ、 ３０…横型トランジスタ、 ４１、１０１…イオン注入層、 １５、４６、５１、５２…支持基板、 ６１、７１…高熱伝導基板
［６］前記下地基板と前記エピタキシャル層のそれぞれが、電極を介して他の基板に貼り付けられた、前記［１］〜［５］のいずれか１項に記載の半導体素子。
［８］前記エピタキシャル層と前記イオン注入層のそれぞれが、電極を介して他の基板に貼り付けられた、前記［７］に記載の半導体素子。

Claims (19)

  1. ０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
    Ｇａ２Ｏ３系結晶からなり、前記下地基板上にエピタキシャル成長したエピタキシャル層と、
    を有する半導体素子。
  2. 前記下地基板の厚さが１０μｍ未満である、
    請求項１に記載の半導体素子。
  3. 前記下地基板の主面の面方位が（０１０）である、
    請求項１又は２に記載の半導体素子。
  4. 前記下地基板及び前記エピタキシャル層が電流経路となる縦型の素子である、
    請求項１〜３のいずれか１項に記載の半導体素子。
  5. 前記下地基板が電流経路とならない横型の素子である、
    請求項１〜３のいずれか１項に記載の半導体素子。
  6. 前記下地基板と前記エピタキシャル層のそれぞれが、他の基板に貼り付けられた、
    請求項１〜５のいずれか１項に記載の半導体素子。
  7. ｎ型ドーパントを含むＧａ２Ｏ３系結晶からなるエピタキシャル層と、
    前記エピタキシャル層の表面に形成された、前記エピタキシャル層よりも高濃度のｎ型ドーパントを含むイオン注入層と、
    前記エピタキシャル層に接続されるアノード電極と、
    前記イオン注入層に接続されるカソード電極と、
    を有する、半導体素子。
  8. 前記エピタキシャル層と前記イオン注入層のそれぞれが、他の基板に貼り付けられた、
    請求項７に記載の半導体素子。
  9. Ｇａ２Ｏ３系結晶からなる下地基板上にＧａ２Ｏ３系結晶をエピタキシャル成長させて、エピタキシャル層を形成する工程と、
    前記下地基板を薄くして、その厚さを０．０５μｍ以上かつ５０μｍ以下にする工程と、
    を含む、半導体素子の製造方法。
  10. 前記下地基板を１０μｍ未満の厚さになるように薄くする、
    請求項９に記載の半導体素子の製造方法。
  11. 研磨処理により前記下地基板を薄くする、
    請求項９に記載の半導体素子の製造方法。
  12. 研磨処理と前記研磨処理後のエッチングにより前記下地基板を薄くする、
    請求項９又は１０に記載の半導体素子の製造方法。
  13. 前記エピタキシャル層はｎ型ドーパントを含み、
    前記下地基板を薄くして最終的に除去した後、前記下地基板が位置していた側の前記エピタキシャル層の表面にｎ型ドーパントをイオン注入し、前記エピタキシャル層よりも高濃度のｎ型ドーパントを含むイオン注入層を前記表面に形成する、
    請求項９に記載の半導体素子の製造方法。
  14. 前記エピタキシャル層を支持基板に貼り付けた状態で前記下地基板を薄くする、
    請求項９〜１３のいずれか１項に記載の半導体素子の製造方法。
  15. Ｇａ２Ｏ３系結晶からなり、０．０５μｍ以上かつ５０μｍ以下の厚さを有する、半導体基板。
  16. 主面の面方位が（０１０）である、
    請求項１５に記載の半導体基板。
  17. ０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
    Ｇａ２Ｏ３系結晶からなり、前記下地基板上にエピタキシャル成長したエピタキシャル層と、
    を有する結晶積層構造体。
  18. 前記下地基板の厚さが１０μｍ未満である、
    請求項１７に記載の結晶積層構造体。
  19. 前記下地基板の主面の面方位が（０１０）である、
    請求項１７又は１８に記載の結晶積層構造体。
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