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JP7021034B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
スイッチング電源やインバータ回路等に用いられるスイッチング素子においては、低オン抵抗と高耐圧の両立が求められる。これまでスイッチング素子に主に用いられてきた半導体材料はシリコンであり、すでにシリコンの限界近くまでの低オン抵抗と高耐圧が実現されている。耐圧のさらなる向上や、オン抵抗のさらなる低減のためには、半導体材料の変更が必要である。ＧａＮやＡｌＧａＮなどの窒化物半導体材料を用いることにより、半導体材料で決まるオン抵抗と耐圧のトレードオフの関係を改善することが可能である。
スイッチング素子が用いられる際には、スイッチング素子のオン状態とオフ状態が繰り返される。オフ状態では、ソース電極とドレイン電極の間に、高い電圧が印加される。このときにゲート電極からドレイン電極に向かって空乏層が延びる。空乏層がドレイン電極に達すると、パンチスルーと呼ばれる状態になり、これ以上空乏層は延びなくなる。そのため、急激に容量の特性が変化し電流振動が発生するという問題があった。また、ドレイン電極が表面保護膜と重なった部分において、窒化物半導体材料と表面保護膜の界面又は表面保護膜中に電子がトラップされ、オン抵抗が増加してしまうという問題があった。
特開２０１８－０２２８７０号公報 特開２０１８－０３７４３５号公報
本発明が解決しようとする課題は、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加が抑制された半導体装置を提供することである。
実施形態の半導体装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられたソース電極と、第１の窒化物半導体層上に設けられたドレイン電極と、ソース電極とドレイン電極の間に設けられたゲート電極と、第１の窒化物半導体層とドレイン電極の間に設けられ、第１の窒化物半導体層よりバンドギャップの大きな第２の窒化物半導体層と、ゲート電極とドレイン電極の間の第１の窒化物半導体層上において、第２の窒化物半導体層の側方に設けられた、第１の窒化物半導体層よりバンドギャップが大きく第２の窒化物半導体層よりバンドギャップの小さな第３の窒化物半導体層と、第１の窒化物半導体層とソース電極の間に設けられ、第１の窒化物半導体層及び第３の窒化物半導体層よりバンドギャップの大きな第４の窒化物半導体層と、を備える半導体装置であって、半導体装置はトレンチ構造を有し、ゲート電極は絶縁膜を介して第２の窒化物半導体層の側方に設けられる。
第１の実施形態の半導体装置の模式断面図である。 第１の実施形態の他の態様の半導体装置の模式断面図である。 第２の実施形態の半導体装置の模式断面図である。 第２の実施形態の他の態様の半導体装置の模式断面図である。 第３の実施形態の半導体装置の模式断面図である。 第３の実施形態の他の態様の半導体装置の模式断面図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、「窒化物半導体（ＧａＮ系半導体）」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられ、第１の窒化物半導体層よりバンドギャップの大きな第２の窒化物半導体層と、第２の窒化物半導体層上に設けられたソース電極と、第２の窒化物半導体層上に設けられたドレイン電極と、ソース電極とドレイン電極の間に設けられたゲート電極と、ドレイン電極とゲート電極の間の第２の窒化物半導体層上に、ドレイン電極と離間して設けられたｐ型の第３の窒化物半導体層と、を備える。
図１は、本実施形態の半導体装置１００ａの模式断面図である。本実施形態の半導体装置１００ａは、窒化物半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。
半導体装置１００ａは、基板２と、バッファ層４と、第１の窒化物半導体層６と、第２の窒化物半導体層８と、第３の窒化物半導体層１０と、絶縁膜２０と、ソース電極３０と、ドレイン電極３２と、ゲート電極３４と、を備える。
基板２としては、例えばシリコン（Ｓｉ）基板、炭化珪素（ＳｉＣ）基板又はサファイヤ（Ａｌ２Ｏ３）基板が好ましく用いられる。
第１の窒化物半導体層６は、基板２上に設けられている。第１の窒化物半導体層６は、例えば、アンドープのＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。第１の窒化物半導体層の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
第２の窒化物半導体層８は、第１の窒化物半導体層６上に設けられ、第１の窒化物半導体層６よりもバンドギャップが大きい。第２の窒化物半導体層８は、例えば、アンドープのＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。第２の窒化物半導体層８の膜厚ｔ１は、例えば、１５ｎｍ以上５０ｎｍ以下である。
第１の窒化物半導体層６と第２の窒化物半導体層８の間におけるヘテロ接合界面には、２次元電子ガス（２ＤＥＧ）が形成される。
バッファ層４は、基板２と第１の窒化物半導体層６の間に設けられている。バッファ層４は、基板２と第１の窒化物半導体層６の間の格子不整合を緩和する機能を備える。バッファ層４は、例えば窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ＜１））の多層構造を有する。
ソース電極３０は、第２の窒化物半導体層８の上に設けられている。
ドレイン電極３２は、第２の窒化物半導体層８の上に設けられている。
ソース電極３０及びドレイン電極３２と、第２の窒化物半導体層８は、オーミック接合されていることが好ましい。ソース電極３０とドレイン電極３２の距離は、例えば５μｍ以上３０μｍ以下である。
ゲート電極３４は、ソース電極３０とドレイン電極３２の間に設けられている。図１に示された半導体装置１００ａは、いわゆるトレンチ構造を有する。言い換えると、ゲート電極３４と第１の窒化物半導体層６の間の第２の窒化物半導体層８は除去され、ゲート電極３４が第１の窒化物半導体層６の一部に食い込む構造となっている。これにより、ゲート電極３４の直下においては２ＤＥＧが発生しない。そのため、半導体装置１００ａはいわゆるノーマリーオフの半導体装置となっている、なお、ゲート電極３４の構造は図１に示したものに限定されず、例えば、ゲート電極３４と第１の窒化物半導体層６の間に、第２の窒化物半導体層８の一部が残ったものとなっていてもかまわない。
ソース電極３０、ドレイン電極３２及びゲート電極３４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する金属電極である。
第３の窒化物半導体層１０は、ドレイン電極３２とゲート電極３４の間の第２の窒化物半導体層８上に、ドレイン電極３２と離間して設けられている。第３の窒化物半導体層１０の導電型はｐ型である。第３の窒化物半導体層１０は、ｐ型不純物として、Ｍｇ（マグネシウム）、Ｂｅ（ベリリウム）、Ｃ（カーボン）又はＺｎ（亜鉛）を含む。第３の窒化物半導体層１０におけるｐ型不純物の濃度は、第３の窒化物のフェルミレベルが価電子帯近くに位置し、かつ結晶品質が大きく劣化しない範囲として、１０１９ｃｍ－３以上１０２１ｃｍ－３以下であることが好ましい。
第３の窒化物半導体層１０は、ｐ型となることにより、第３の窒化物半導体層１０の下の第１の窒化物半導体層６と第２の窒化物半導体層８の界面付近のフェルミレベルを低くして、２ＤＥＧ濃度を下げる機能を有する。このため、第３の窒化物半導体層１０の下の第１の窒化物半導体層６と第２の窒化物半導体層８の界面付近には、相対的に濃度の低い、第１の２ＤＥＧ部分が形成されている。一方、第１の２ＤＥＧ部分が形成された領域の、図１において右側には、相対的に濃度の高い、第２の２ＤＥＧ部分が形成されている。
ドレイン電極３２とゲート電極３４の距離ｄ１と、基板２の面に平行な方向の第３の窒化物半導体層１０の長さｄ２は０．５μｍ≦ｄ１－ｄ２≦２μｍであることが好ましい。素子耐圧の素子設計は空乏層がｄ２まで伸びる電圧で設計し、空乏層がｄ２を超える領域（第２の２ＤＥＧ部分）の２ＤＥＧ濃度を高くすることで、ここから空乏層が伸びにくくし、ドレイン電極３２へのパンチスルーを抑制し、また容量変化を滑らかにするように行う。ｄ１－ｄ２（第２の２ＤＥＧ部分）はあまり大きくとると素子寸法が大きくなってしまい、あまり小さいとパンチスルー抑制効果が小さくなる事から、前述の範囲が好ましい。
第３の窒化物半導体層１０の膜厚ｔ２は、第１の２ＤＥＧ濃度が薄くなり過ぎないよう４０ｎｍ以下であることが好ましい。第３の窒化物半導体層１０を前述の濃度で作成した場合、厚さｔ２が４０ｎｍを超えるとｔ１の厚さが前述の範囲では下側に誘起される２ＤＥＧ（第１の２ＤＥＧ部分）の濃度が急激に小さくなりこの部分の抵抗が急激に上昇してしまう。結果的に素子のオン抵抗が大きくなり素子特性が悪くなる事から４０ｎｍ以下とすることが好ましい。
絶縁膜２０は、第２の窒化物半導体層８上に設けられている。絶縁膜２０は、窒化物半導体材料を保護する、表面保護膜である。また、図１に示した半導体装置１００ａにおいては、絶縁膜２０の一部は、ゲート絶縁膜としての役割を兼ねている。
図１において、ソース電極３０の一部は第２の窒化物半導体層８と直接接している。また、ソース電極３０と第２の窒化物半導体層８が直接接している部分とゲート電極３４の間において、絶縁膜２０は、第２の窒化物半導体層８とソース電極３０の間の一部に設けられている。これは、ソース電極３０近傍の第２の窒化物半導体層８の上面を保護するためである。
また、絶縁膜２０は、ゲート電極３４と第２の窒化物半導体層８の間、及びゲート電極３４と第１の窒化物半導体層６の間に設けられている。また、絶縁膜２０は、ドレイン電極３２とゲート電極３４の間において、第３の窒化物半導体層１０を覆うように設けられている。
ドレイン電極３２の一部は第２の窒化物半導体層８と直接接している。また、ドレイン電極３２と第２の窒化物半導体層８が直接接している部分とゲート電極３４の間において、絶縁膜２０は、第２の窒化物半導体層８とドレイン電極３２の間の一部に設けられている。これは、ドレイン電極３２近傍の第２の窒化物半導体層８の上面を保護するためである。
絶縁膜２０は、例えば、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）を含む。
図２は、本実施形態の他の態様の半導体装置１００ｂの模式断面図である。半導体装置１００ｂはトレンチ構造を有しない。半導体装置１００ｂにおいては、ゲート電極３４と第２の窒化物半導体層８の間に、ｐ型のキャップ層３６が設けられている。そして、キャップ層３６と第３の窒化物半導体層１０が直接接している。
キャップ層３６は、キャップ層３６の下の第１の窒化物半導体層６と第２の窒化物半導体層８の界面付近のフェルミレベルを低くして２ＤＥＧを消失させて、半導体装置１００ｂをノーマリーオフとする機能を有する。キャップ層３６は、ｐ型不純物として、Ｍｇ（マグネシウム）、Ｂｅ（ベリリウム）、Ｃ（カーボン）又はＺｎ（亜鉛）を含む。キャップ層３６におけるｐ型不純物の濃度は、１０１９ｃｍ－３以上１０２１ｃｍ－３以下であることが好ましい。
次に、本実施形態の作用効果を記載する。
本実施形態においては、ドレイン電極３２とゲート電極３４の間の第２の窒化物半導体層８上に、ドレイン電極３２と離間してｐ型の第３の窒化物半導体層１０が設けられている。このような構成により、ゲート電極３４により近い第１の２ＤＥＧ部分の２ＤＥＧ濃度よりも、ドレイン電極３２により近い第２の２ＤＥＧ部分の２ＤＥＧ濃度を高くすることが可能となる。これにより、オフ状態において、第１の２ＤＥＧ部分が形成された領域では、逆方向電圧と共に空乏層の領域が比較的急激に増加する。一方、第２の２ＤＥＧ部分が形成された領域では、逆方向電圧と共に空乏層の領域が比較的緩やかに増加する。これにより、第１の２ＤＥＧ部分が形成された領域を用いて半導体装置の耐圧を大きくしつつ、第２の２ＤＥＧ部分が形成された領域を用いてオフ状態の空乏層容量変化が緩やかに起こるようにする。よって、いわゆるパンチスルーの発生を抑制することができ、また、電流振動の発生を抑制することが出来る。
また、パンチスルーが起きると絶縁膜２０が第２の窒化物半導体層８とドレイン電極３２の間に設けられている部分においては、電子がトラップされてオン抵抗が増加するおそれがある。しかし、本実施形態においては、第２の２ＤＥＧ部分の濃度を高くし、パンチスルーを抑制しているため、電子のトラップによる影響を相対的に小さくすることが出来、結果的にオン抵抗の増加を抑制することが可能となる。
第１の２ＤＥＧ部分を形成し、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加をより抑制するために、ドレイン電極３２とゲート電極３４の距離ｄ１と、基板面に平行な方向の第３の窒化物半導体層１０の長さｄ２は０．５μｍ≦ｄ１－ｄ２≦２μｍであることが好ましい。また、第３の窒化物半導体層１０の膜厚ｔ２は第１の２ＤＥＧ濃度が薄くなり過ぎないよう４０ｎｍ以下であることが好ましい。
なお、ゲート電極の構造については、本実施形態では図１と図２を用いて説明を行った。しかし、ゲート電極の構造についてはこれらに限定されるものではなく、例えばゲート電極３４が第２の窒化物半導体層８と直接接するショットキー構造を有していてもかまわない。
本実施形態の半導体装置によれば、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加が抑制された半導体装置の提供が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられたソース電極と、第１の窒化物半導体層上に設けられたドレイン電極と、ソース電極とドレイン電極の間に設けられたゲート電極と、第１の窒化物半導体層とドレイン電極の間に設けられ、第１の窒化物半導体層よりバンドギャップの大きな第２の窒化物半導体層と、ゲート電極とドレイン電極の間の第１の窒化物半導体層上において、第２の窒化物半導体層の側方に設けられた、第１の窒化物半導体層よりバンドギャップが大きく第２の窒化物半導体層よりバンドギャップの小さな第３の窒化物半導体層と、第１の窒化物半導体層とソース電極の間に設けられ、第１の窒化物半導体層及び第３の窒化物半導体層よりバンドギャップの大きな第４の窒化物半導体層と、を備える。
第１の実施形態と重複する内容については、記載を省略する。
図３は、本実施形態の半導体装置２００ａの模式断面図である。
第２の窒化物半導体層８ａは、 第１の窒化物半導体層６とドレイン電極３２の間に設けられ、第１の窒化物半導体層６よりバンドギャップが大きい。具体的には、第２の窒化物半導体層８ａは、例えば、アンドープのＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。第２の窒化物半導体層８ａの膜厚ｔ１は、例えば、１５ｎｍ以上５０ｎｍ以下である。
第１の２ＤＥＧ部分よりも濃度の高い第２の２ＤＥＧ部分形成のため、第２の窒化物半導体層８ａは、ｎ型不純物としてのＳｉを含んでいても良い。
第３の窒化物半導体層８ｂは、ゲート電極３４とドレイン電極３２の間の第１の窒化物半導体層６上において、第２の窒化物半導体層８ａの側方に設けられている。第３の窒化物半導体層８ｂのバンドギャップは、第１の窒化物半導体層６のバンドギャップよりも大きく、第２の窒化物半導体層８ａのバンドギャップよりも小さい。具体的には、第３の窒化物半導体層８ｂは、例えば、アンドープのＡｌＺＧａ１－ＺＮ（０＜Ｚ≦１、Ｘ＜Ｚ＜Ｙ）である。第３の窒化物半導体層８ｂの膜厚ｔ３は、例えば、１５ｎｍ以上３０ｎｍ以下である。また、第２の窒化物半導体層の膜厚ｔ１と、第３の窒化物半導体層の膜厚ｔ３の比ｔ１／ｔ３は１以上１．７以下である。また、ドレイン電極３２とゲート電極の距離ｄ１と、ドレイン電極とゲート電極の間における基板面に平行な方向の第３の窒化物半導体層の長さｄ３の比ｄ１／ｄ３は０．５μｍ≦ｄ１－ｄ３≦２μｍであることが好ましい。
第４の窒化物半導体層８ｃは、第１の窒化物半導体層６とソース電極３０の間に設けられ、第１の窒化物半導体層６及び第３の窒化物半導体層８ｂよりもバンドギャップが大きい。具体的には、第４の窒化物半導体層８ｃは、例えば、アンドープのＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。
図４は、本実施形態の他の態様の半導体装置２００ｂの模式断面図である。ゲート電極３４の周辺の構造が図２と同様になっている点以外は、図３に示した半導体装置２００ａと同様である。
第１の実施形態と同様に、第３の窒化物半導体層８ｂの下の、第１の窒化物半導体層６と第３の窒化物半導体層８ｂの間の界面付近には、第１の２ＤＥＧ部分が形成される。また、第２の窒化物半導体層８ａの下の、第１の窒化物半導体層６と第２の窒化物半導体層８ａの界面付近には、相対的に２ＤＥＧ濃度が高い、第２の２ＤＥＧ部分が形成されている。よって、第１の実施形態と同様に、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加が抑制された半導体装置の提供が可能となる。
なお、第１の２ＤＥＧ部分を形成し、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加をより抑制するために、第２の２ＤＥＧ濃度は第１の２ＤＥＧ濃度より高いことが好ましい。第３の窒化物半導体層８ｂの組成は、ＡｌＺＧａ１－ＺＮ（０＜Ｚ≦１、Ｘ＜Ｚ＜Ｙ）であることが好ましい。第３の窒化物半導体層８ｂの膜厚ｔ３は、１５ｎｍ以上３０ｎｍ以下であることが好ましい。第２の窒化物半導体層の膜厚ｔ１と、第３の窒化物半導体層の膜厚ｔ３の比ｔ１／ｔ３は１以上１．７以下であることが好ましい。また、ドレイン電極３２とゲート電極の距離ｄ１と、ドレイン電極とゲート電極の間における基板面に平行な方向の第３の窒化物半導体層の長さｄ３の関係は０．５μｍ≦ｄ１－ｄ３≦２μｍであることが好ましい。
本実施形態によれば、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加が抑制された半導体装置の提供が可能となる。
（第３の実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられ、第１の窒化物半導体層よりバンドギャップの大きな第２の窒化物半導体層と、第２の窒化物半導体層上に設けられたソース電極と、第２の窒化物半導体層上に設けられたドレイン電極と、ソース電極とドレイン電極の間に設けられたゲート電極と、ドレイン電極とゲート電極の間の第２の窒化物半導体層内において、ドレイン電極と離間して第２の窒化物半導体層の表面に設けられた、ハロゲン族元素を含むハロゲン含有窒化物半導体層（第３の窒化物半導体層）と、を備える。
第１及び第２の実施形態と重複する内容については、記載を省略する。
図５は、本実施形態の半導体装置３００ａの模式断面図である。
ハロゲン含有窒化物半導体層１２は、ドレイン電極３２とゲート電極３４の間の第２の窒化物半導体層８内において、ドレイン電極３２と離間して第２の窒化物半導体層８の表面に設けられており、ハロゲン族元素を含む。ここでハロゲン族元素は、Ｆ（フッ素）、Ｃｌ（塩素）、Ｂｒ（臭素）又はＩ（ヨウ素）である。本実施形態のハロゲン含有窒化物半導体層１２は、ハロゲン族元素のイオン注入、又はハロゲン族元素を含む雰囲気で選択エピタキシャル成長を行い、その後熱処理を行うことにより形成することが出来る。
ハロゲン含有窒化物半導体層１２内のハロゲン族元素濃度は１×１０１２ｃｍ－２以上１×１０１３ｃｍ－２以下であることが好ましい。第２の窒化物半導体層８の膜厚ｔ１とハロゲン含有窒化物半導体層１２の膜厚ｔ４の比ｔ１／ｔ４は１．５以上１０以下であることが好ましい。また、ドレイン電極３２とゲート電極３４の距離ｄ１と、基板面に平行な方向のハロゲン含有窒化物半導体層１２の長さｄ4は０．５μｍ≦ｄ１－ｄ４≦２μｍであることが好ましい。
図６は、本実施形態の他の態様の半導体装置３００ｂの模式断面図である。ゲート電極３４の周辺の構造が図２に示した半導体装置１００ｂ及び図４に示した半導体装置２００ｂと同様になっている点以外は、図５に示した半導体装置３００ａと同様である。
本実施形態のような、ハロゲン含有窒化物半導体層１２を設ける事により、ハロゲン含有窒化物半導体層１２の下の、第１の窒化物半導体層６と第２の窒化物半導体層８の界面付近には、第２の２ＤＥＧ部分よりも２ＤＥＧ濃度の低い、第１の２ＤＥＧ部分が形成される。これにより、第１の実施形態及び第２の実施形態と同様に、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加が抑制された半導体装置の提供が可能となる。
ハロゲン含有窒化物半導体層１２の形成には、特に新たにｐ型不純物を含む窒化物半導体層を形成したり、選択エピタキシャル成長を行って第１の窒化物半導体層６上に窒化物半導体層の段差を設けたりしなくても良い。この点で、本実施形態の半導体装置３００ａ及び３００ｂの形成は、比較的容易である。
なお、第１の２ＤＥＧ部分を形成し、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加をより抑制するために、ハロゲン含有窒化物半導体層１２内のハロゲン族元素濃度は１×１０１２ｃｍ－２以上１×１０１３ｃｍ－２以下であることが好ましい。また、第２の窒化物半導体層８の膜厚ｔ１とハロゲン含有窒化物半導体層１２の膜厚ｔ４の比ｔ１／ｔ４は１．５以上１０以下であることが好ましい。また、ドレイン電極３２とゲート電極３４の距離ｄ１と、基板面に平行な方向のハロゲン含有窒化物半導体層１２の長さｄ4は０．５μｍ≦ｄ１－ｄ４≦２μｍであることが好ましい。
本実施形態によれば、スイッチング時の電流振動や電子のトラップによるオン抵抗の増加が抑制された半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ 第１の端子部
４ 第２の端子部
６ 第１の配線部
８ 第１の接続部
１０ 第２の接続部
１２ 第２の配線部
１４ 第３の端子部
１５ 穴
１６ 第４の端子部
１８ 第５の端子部
２０ 第３の接続部
２２ 第４の接続部
２４ 第５の接続部
２６ 第６の接続部
１００ 端子板
１１０ 半導体素子
１２０ 電極部材
１３０ 補助配線
１３２ 端部
１４０ ベース
１５０ ボンディングワイヤ
２００ 半導体装置

Claims (7)

  1. 基板と、
    前記基板上に設けられた第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に設けられたソース電極と、
    前記第１の窒化物半導体層上に設けられたドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に設けられたゲート電極と、
    前記第１の窒化物半導体層と前記ドレイン電極の間に設けられ、前記第１の窒化物半導体層よりバンドギャップの大きな第２の窒化物半導体層と、
    前記ゲート電極と前記ドレイン電極の間の前記第１の窒化物半導体層上において、前記第２の窒化物半導体層の側方に設けられた、前記第１の窒化物半導体層よりバンドギャップが大きく前記第２の窒化物半導体層よりバンドギャップの小さな第３の窒化物半導体層と、
    前記第１の窒化物半導体層と前記ソース電極の間に設けられ、前記第１の窒化物半導体層及び前記第３の窒化物半導体層よりバンドギャップの大きな第４の窒化物半導体層と、
    を備える半導体装置であって、
    前記半導体装置はトレンチ構造を有し、
    前記ゲート電極は絶縁膜を介して前記第２の窒化物半導体層の側方に設けられる半導体装置。
  2. 前記ドレイン電極と前記ゲート電極の距離ｄ１と、前記ドレイン電極と前記ゲート電極の間における基板面に平行な方向の前記第３の窒化物半導体層の長さｄ３は０．５μｍ≦ｄ１－ｄ３≦２μｍである請求項１記載の半導体装置。
  3. 前記第２の窒化物半導体層の膜厚ｔ１と、前記第３の窒化物半導体層の膜厚ｔ３の比ｔ１／ｔ３は１以上１．７以下である請求項１又は請求項２記載の半導体装置。
  4. 前記ゲート電極が前記第１の窒化物半導体層の一部に食い込む請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 基板と、
    前記基板上に設けられた第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層よりバンドギャップの大きな第２の窒化物半導体層と、
    前記第２の窒化物半導体層上に設けられたソース電極と、
    前記第２の窒化物半導体層上に設けられたドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に設けられたゲート電極と、
    前記ドレイン電極と前記ゲート電極の間の前記第２の窒化物半導体層内において、前記ドレイン電極と離間して前記第２の窒化物半導体層の表面に設けられた、ハロゲン族元素を含む第３の窒化物半導体層と、
    を備える半導体装置であって、
    前記半導体装置はトレンチ構造を有し、
    前記ゲート電極は絶縁膜を介して前記第２の窒化物半導体層の側方に設けられる半導体装置。
  6. 前記第２の窒化物半導体層の膜厚ｔ１と、前記第３の窒化物半導体層の膜厚ｔ4の比ｔ１／ｔ4は１．５以上１０以下である請求項５記載の半導体装置。
  7. 前記ゲート電極が前記第１の窒化物半導体層の一部に食い込む請求項５又は請求項６記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7384374B2 (ja) 2019-02-27 2023-11-21 株式会社ウーノラボ 中央演算処理装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003297852A (ja) 2002-03-28 2003-10-17 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
US20070278518A1 (en) 2005-11-29 2007-12-06 The Hong Kong University Of Science And Technology Enhancement-Mode III-N Devices, Circuits, and Methods
JP2009218566A (ja) 2008-02-13 2009-09-24 Toshiba Corp 半導体装置
JP2013074070A (ja) 2011-09-27 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014041965A (ja) 2012-08-23 2014-03-06 Renesas Electronics Corp 半導体装置
JP2015179786A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置
JP2015179785A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660152B1 (ko) * 1997-01-09 2006-12-21 니치아 카가쿠 고교 가부시키가이샤 질화물반도체소자
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP3984471B2 (ja) * 2001-02-27 2007-10-03 松下電器産業株式会社 半導体装置及びその製造方法
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
JP2006114795A (ja) * 2004-10-18 2006-04-27 Matsushita Electric Ind Co Ltd 半導体装置
JP4890899B2 (ja) * 2006-03-17 2012-03-07 日本電信電話株式会社 窒化物半導体を用いたヘテロ構造電界効果トランジスタ
JP5087240B2 (ja) * 2006-06-28 2012-12-05 新日本無線株式会社 窒化物半導体装置の製造方法
JP2010050280A (ja) * 2008-08-21 2010-03-04 Toyota Motor Corp 窒化物半導体装置
JP2010135640A (ja) * 2008-12-05 2010-06-17 Panasonic Corp 電界効果トランジスタ
US8338860B2 (en) * 2009-10-30 2012-12-25 Alpha And Omega Semiconductor Incorporated Normally off gallium nitride field effect transistors (FET)
JP5618571B2 (ja) 2010-03-02 2014-11-05 パナソニック株式会社 電界効果トランジスタ
JP5611653B2 (ja) * 2010-05-06 2014-10-22 株式会社東芝 窒化物半導体素子
JP5654884B2 (ja) * 2011-01-26 2015-01-14 株式会社東芝 窒化物半導体装置の製造方法
JP5597581B2 (ja) * 2011-03-23 2014-10-01 株式会社東芝 窒化物半導体装置及びその製造方法
JP5903642B2 (ja) * 2011-08-08 2016-04-13 パナソニックＩｐマネジメント株式会社 半導体装置
JP5236787B2 (ja) * 2011-09-27 2013-07-17 シャープ株式会社 窒化物半導体装置およびその製造方法
JP6231730B2 (ja) * 2011-09-28 2017-11-15 富士通株式会社 化合物半導体装置及びその製造方法
US9543391B2 (en) * 2011-10-19 2017-01-10 Samsung Electronics Co., Ltd. High electron mobility transistor having reduced threshold voltage variation and method of manufacturing the same
JP5654512B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
JP5696083B2 (ja) * 2012-03-26 2015-04-08 株式会社東芝 窒化物半導体素子及びその製造方法
KR101331650B1 (ko) * 2012-10-29 2013-11-20 삼성전기주식회사 반도체 소자
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
CN104037212B (zh) * 2013-03-05 2019-03-22 首尔半导体株式会社 氮化物半导体元件及其制造方法
JP6174874B2 (ja) * 2013-03-15 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2014187085A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
JP2015032744A (ja) * 2013-08-05 2015-02-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP2015032745A (ja) * 2013-08-05 2015-02-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP6214978B2 (ja) * 2013-09-17 2017-10-18 株式会社東芝 半導体装置
US9318593B2 (en) * 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
JP6404697B2 (ja) * 2014-12-10 2018-10-10 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6631950B2 (ja) 2014-12-11 2020-01-15 パナソニックＩｐマネジメント株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
CN105097911B (zh) * 2015-07-29 2017-11-03 电子科技大学 一种具有结型半导体层的hemt器件
JP6659283B2 (ja) * 2015-09-14 2020-03-04 株式会社東芝 半導体装置
JP6202409B2 (ja) 2016-02-04 2017-09-27 株式会社パウデック ヘテロ接合バイポーラトランジスタおよび電気機器
US9954092B2 (en) 2016-07-22 2018-04-24 Kabushiki Kaisha Toshiba Semiconductor device, power circuit, and computer
JP6649208B2 (ja) 2016-08-29 2020-02-19 株式会社東芝 半導体装置
CN108321198B (zh) * 2017-01-17 2021-06-08 株式会社东芝 半导体装置、电源电路、计算机和半导体装置的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003297852A (ja) 2002-03-28 2003-10-17 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
US20070278518A1 (en) 2005-11-29 2007-12-06 The Hong Kong University Of Science And Technology Enhancement-Mode III-N Devices, Circuits, and Methods
JP2009218566A (ja) 2008-02-13 2009-09-24 Toshiba Corp 半導体装置
JP2013074070A (ja) 2011-09-27 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014041965A (ja) 2012-08-23 2014-03-06 Renesas Electronics Corp 半導体装置
JP2015179786A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置
JP2015179785A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7384374B2 (ja) 2019-02-27 2023-11-21 株式会社ウーノラボ 中央演算処理装置

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