JP5618571B2 - 電界効果トランジスタ - Google Patents

Description

本発明は、電界効果トランジスタに関し、特に、インバータ及び電源回路等に用いられる窒化物を用いたトランジスタに関する。

窒化ガリウム（ＧａＮ）に代表されるIII-Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎ_xＧａ_yＡｌ_1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、III族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の２次元電子ガス層（２ＤＧＥ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が、高周波用及び大電力用のデバイスとして注目を集めている。

しかし、窒化物半導体を用いたＦＥＴには電流コラプスと呼ばれる現象が生じやすい。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際に電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。

電流コラプスを低減する方法として、電子供給層の表面に保護膜を形成することが検討されている。保護膜としては、シリコン窒化膜（ＳｉＮ膜）又はｐ型の有機半導体膜を形成する方法が検討されている（例えば、特許文献１を参照。）。

特開２００７−２７２８４号公報

しかしながら、保護膜を形成することにより電流コラプスを低減する方法には以下のような問題があることが明らかとなった。保護膜としてＳｉＮ膜を用いる場合には、ＳｉＮ膜により表面準位にキャリアが捕獲されにくくなる。しかし、表面準位に捕獲されたキャリアを消滅させることはできないため、十分に電流コラプスを改善できないという問題がある。

保護膜としてｐ型の有機半導体膜を用いる場合には、表面準位によるキャリアの捕獲を制限すると共に、捕獲されたキャリアを消滅させることが期待される。しかし、有機半導体膜は、抵抗加熱蒸着法又はスピンオン法等により形成する必要がある。このため、化学気相堆積法（ＣＶＤ法）等により形成するＳｉＮ膜と比べて均一な膜を形成することが困難である。このため、有機半導体膜と電子供給層との界面の状態が不安定になり、保護膜としての機能が十分に発揮されないという問題がある。

本発明は、前記の問題を解決し、電流コラプスが抑制された窒化物半導体を用いたＦＥＴを容易に実現できるようにすることを目的とする。

前記の目的を達成するため、本発明はＦＥＴを、ドレイン電極の近傍に形成された正孔注入部を備えている構成とする。

具体的に、本発明に係るＦＥＴは、基板の上に形成され、第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に、ソース電極及びドレイン電極と間隔をおいて形成されたゲート電極と、半導体層積層体の上に、前記ゲート電極よりも前記ドレイン電極に近接して形成された正孔注入部とを備え、正孔注入部は、ｐ型の第３の窒化物半導体層及び該第３の窒化物半導体層の上に形成された正孔注入電極を有し、ドレイン電極と正孔注入電極とは、電位が実質的に等しい。

本発明のＦＥＴは、半導体層積層体の上に、ゲート電極よりもドレイン電極に近接して形成された正孔注入部を備え、ドレイン電極と正孔注入電極とは、電位が実質的に等しい。このため、ＦＥＴがオン状態となった際に、正孔注入部から２ＤＥＧ層に正孔が注入される。注入された正孔は、表面準位等にトラップされた電子と再結合する。従って、電流コラプスの原因となる表面準位等にトラップされた電子を消滅させることができるので、電流コラプスの発生を抑えることが可能となる。

本発明のＦＥＴにおいて、ドレイン電極がゲート電極と正孔注入部との間に形成されていてもよい。また、正孔注入部がドレイン電極とゲート電極との間に形成されていてもよい。また、正孔注入部がドレイン電極を囲むように形成されていてもよい。

本発明のＦＥＴにおいて、第３の窒化物半導体層は、互いに間隔をおいて形成された複数の島状部を有し、正孔注入電極は、複数の島状部に跨って形成されていてもよい。このような構成とすることにより、第３の窒化物半導体層による２ＤＥＧ層のポテンシャル持ち上げを抑制できるので、２ＤＥＧ層のキャリア濃度が減少することによるオン電圧の上昇を抑えることができる。

この場合において、島状部のドレイン電極と対向する辺の長さと、島状部同士の間隔との比は１よりも小さくてもよい。また、島状部のドレイン電極と対向する辺の長さと、島状部同士の間隔との比は１以上としてもよい。比を１よりも小さくすることにより、オン電圧の上昇を効率的に抑えることが可能となる。一方、比を１以上とすることにより、正孔注入部をフィールドプレートとして効果的に利用することが可能となる。

本発明のＦＥＴにおいて、第３の窒化物半導体層は、側面がドレイン電極の側面と接していてもよい。

本発明のＦＥＴにおいて、半導体層積層体は、素子領域と素子領域を囲む素子分離領域とを有し、ドレイン電極と正孔注入電極とは、素子分離領域の上において互いに接続されていてもよい。

本発明のＦＥＴにおいて、半導体層積層体は、素子領域と素子領域を囲む素子分離領域とを有し、ドレイン電極と正孔注入電極とは、素子領域の上において互いに接続されていてもよい。

この場合において、素子分離領域の上に形成されたドレイン電極パッドと、ドレイン電極パッドとドレイン電極及び正孔注入電極とを接続するドレイン電極配線とをさらに備え、ドレイン電極配線は、ドレイン電極及び正孔注入電極の上に跨って形成され、ドレイン電極と正孔注入電極とは、ドレイン電極配線を介して互いに接続されていてもよい。このような構成とすれば、ドレイン電極配線の配線抵抗を小さくすることができ、オン電圧の上昇を効果的に抑えることができる。

本発明のＦＥＴにおいて、第２の窒化物半導体層は、膜厚がゲート電極の下側において第３の窒化物半導体層の下側よりも薄くてもよい。

本発明のＦＥＴにおいて、ゲート電極は第２の窒化物半導体層とショットキー接触していてもよい。

本発明のＦＥＴは、ゲート電極と第２の窒化物半導体層との間に形成されたゲート絶縁膜をさらに備えていてもよい。

本発明のＦＥＴは、ゲート電極と第２の窒化物半導体層との間に形成されたｐ型の第４の窒化物半導体層をさらに備えていてもよい。

本発明に係る窒化物半導体トランジスタによれば、電流コラプスを抑制し、パワートランジスタに適用可能な窒化物半導体材料からなるＦＥＴを実現できる。

一実施形態に係るＦＥＴを示す平面図である。 図１のII−II線における断面図である。 一実施形態に係るＦＥＴの変形例を示す断面図である。 一実施形態に係るＦＥＴの変形例を示す平面図である。 図４のＶ−Ｖ線における断面図である。 一実施形態に係るＦＥＴの変形例を示す平面図である。 図６のVII−VII線における断面図である。 一実施形態に係るＦＥＴの変形例を示す断面図である。 一実施形態に係るＦＥＴの変形例を示す平面図である。 一実施形態に係るＦＥＴの変形例を示す平面図である。 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。 リセス深さと閾値電圧との関係を示すグラフである。 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。 一実施形態に係るＦＥＴの正孔注入部の構造を示す断面図である。

図１は、一実施形態に係る電界効果トランジスタ（ＦＥＴ）の平面構成を示している。図２は、図１のII−II線における断面構成を示している。図１及び図２に示すように、本実施形態のＦＥＴは、マルチフィンガ型のＦＥＴである。半導体層積層体１０２には、素子分離領域１０５に囲まれた活性領域１０３が形成されている。活性領域１０３の上には、フィンガ状のソース電極１３１とドレイン電極１３２とが交互に形成されている。ソース電極１３１とドレイン電極１３２との間には、それぞれフィンガ状のゲート電極１３３が形成されている。

１組のソース電極１３１、ゲート電極１３３及びドレイン電極１３２によりＦＥＴのユニット１０７が形成されている。隣接するユニット１０７は、ソース電極１３１又はドレイン電極１３６を共有している。それぞれのユニットのソース電極１３１同士、ドレイン電極１３６同士及びゲート電極１３３同士は互いに並列に接続されており、全体として１つのＦＥＴを形成している。それぞれのユニット１０７において、ドレイン電極１３２とゲート電極１３３との間に正孔注入部１４１が形成されている。

半導体層積層体１０２はシリコン基板１００の上にバッファ層１２１を介して形成された第１の窒化物半導体層１２２と、第１の窒化物半導体層１２２の上に形成された第２の窒化物半導体層１２３とを有している。第１の窒化物半導体層１２２は、電子が走行するチャネル層であり、例えば厚さが１μｍ〜２μｍ程度のアンドープのＧａＮ層である。第２の窒化物半導体層１２３は電子供給層であり、例えば厚さが１５ｎｍ〜５０ｎｍ程度のアンドープのＡｌＧａＮ層である。なお、アンドープとは、不純物を意図的に導入していないことを意味する。

ソース電極１３１及びドレイン電極１３２は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体とすればよい。ソース電極１３１及びドレイン電極１３２は、第１の窒化物半導体層１２２における第２の窒化物半導体層１２３との界面近傍に形成される２次元電子ガス（２ＤＥＧ）層からなるチャネルとオーミック接触していればよい。ゲート電極１３３は、例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体とすればよい。ゲート電極１３３は、チャネルとショットキー接合を形成していればよい。なお、ソース電極１３１及びドレイン電極１３２は２ＤＥＧ層と直接接するリセス構造としてもよい。

正孔注入部１４１は、第２の窒化物半導体層１２３の上に選択的に形成されたｐ型の第３の窒化物半導体層１４２と、第３の窒化物半導体層１４２の上に形成された正孔注入電極１４３とを有している。第３の窒化物半導体層１４２は、例えばマグネシウム（Ｍｇ）がドープされたＧａＮ層である。Ｍｇの濃度は１×１０¹⁹ｃｍ^-3程度であり、キャリア濃度は１×１０¹⁸ｃｍ^-3程度である。第３の窒化物半導体層１４２は、第２の窒化物半導体層１２３上の全面に形成した後、塩素ガスを用いた誘導結合プラズマ（ＩＣＰ）エッチングにより不要な部分を除去して形成すればよい。正孔注入電極１４３は、例えばパラジウムからなり、第３の窒化物半導体層１４２とオーミック接触している。

第２の窒化物半導体層１２３の上には、ソース電極１３１、ドレイン電極１３２、ゲート電極１３３及び正孔注入部１４１を覆うように窒化シリコン（Ｓｉ₃Ｎ₄）からなる第１の保護膜１２７が形成されている。ソース電極１３１の上には、ソース電極配線１３５が形成されている。ソース電極配線１３５は第１の保護膜１２７に形成された開口部を介してソース電極１３１と接続されている。第１の保護膜１２７は、化学気相堆積法（ＣＶＤ法）により形成すればよく、開口部は塩素ガス等を用いたドライエッチングにより形成すればよい。ドレイン電極１３２の上にはドレイン電極配線１３６が形成されている。ドレイン電極配線１３６は第１の保護膜１２７に形成された開口部を介してドレイン電極１３２と接続されている。第１の保護膜１２７の上には、ソース電極配線１３５及びドレイン電極配線１３６を覆うようにＳｉ₃Ｎ₄からなる第２の保護膜１２８が形成されている。第２の保護膜はＣＶＤ法により形成すればよい。

素子分離領域１０５の上には、ソース電極パッド１５１、ドレイン電極パッド１５２及びゲート電極パッド１５３が形成されている。ソース電極パッド１５１は、ソース電極配線１３５を介してソース電極１３１と接続されている。ドレイン電極パッド１５２はドレイン電極配線１３６を介してドレイン電極１３２と接続されている。ゲート電極パッド１５３はゲート電極１３３と一体に形成されたゲート電極配線１３７を介してゲート電極１３３と接続されている。また、ドレイン電極パッド１５２は、正孔注入電極１４３と接続されている。従って、ドレイン電極１３２と正孔注入電極１４３とは接続されている。

以下に、本実施形態に係るＦＥＴの動作について説明する。電流コラプスは、表面準位にトラップされた電子に起因すると考えられる。正孔注入部１４１が形成されていない従来のＦＥＴにおいて、ＦＥＴがオフ状態の際に数十Ｖ程度の高いドレインバイアスをドレイン電極に印加した場合、第２の窒化物半導体層１２３の表面準位等にトラップされた電子によりゲート電極１３３とドレイン電極１３２との間の２ＤＥＧ層が空乏化される。表面準位にトラップされた電子の放出時間は捕獲時間と比べて遅いため、ゲートをオン状態とした直後にもゲート電極１３３とドレイン電極１３２との間に空乏層が拡がる。このため、チャネルが完全に開かず、チャネル抵抗が増大すると考えられる。

一方、本実施形態のＦＥＴは、正孔注入部１４１を備えている。正孔注入部１４１は、ｐ型の第３の窒化物半導体層１４２と、第３の窒化物半導体層とオーミック接触した正孔注入電極１４３とを有している。正孔注入電極１４３はドレイン電極１３２と接続されており、正孔注入電極１４３の電位はドレイン電極１３２の電位と実質的に等しい。このため、ＦＥＴをオン状態とすると、ｐ型の第３の窒化物半導体層から２ＤＥＧ層へ向かって正孔（ホール）が注入される。注入された正孔は、オフ状態において第２の窒化物半導体層の表面又は層内においてトラップされていた電子と再結合する。このため、２ＤＥＧ層に空乏層が拡がらず、チャネル抵抗の増大を抑制することが可能となる。

正孔注入部は、ドレイン電極１３２とゲート電極１３３との間において表面準位等にトラップされた電子と再結合するように正孔を注入できればよい。このため、本実施形態においては第３の窒化物半導体層１４２がｐ型の不純物を含んでいる。ｐ型の不純物は例えば、マグネシウム（Ｍｇ）とすればよく、Ｍｇの濃度は、１×１０^-18ｃｍ^-3〜１×１０^-21ｃｍ^-3程度とすればよい。また、第３の窒化物半導体層１４２の厚さは５０ｎｍ〜３００ｎｍ程度とすればよく、１５０ｎｍ〜２５０ｎｍ程度とすることが好ましい。第３の窒化物半導体層１４２の幅は、ドレイン電極１３２とゲート電極１３３との間隔にもよるが、１μｍ〜３μｍ程度とすればよく、１．５μｍ〜２．５μｍ程度とすることが好ましい。

正孔注入部１４１は、ドレイン電極１３２とゲート電極１３３との間の任意の位置に設けることができる。但し、正孔注入電極１４３にはドレイン電極１３２とほぼ等しい電圧が印加される。このため、正孔注入部とゲート電極１３３との間隔が狭くなると、ゲート−ドレイン間の耐圧が低下する。従って、ドレイン電極１３２と第３の窒化物半導体層１４２との間隔Ｄｄｐを、ドレイン電極１３２とゲート電極１３３との間隔Ｄｄｇの３０％未満とすることが好ましい。例えばＤｄｇが１０μｍ程度の場合には、Ｄｄｐを３μｍ程度よりも小さくすることが好ましい。リソグラフィーの精度等を考えると、ドレイン電極１３２と第３の窒化物半導体層１４２との間に間隔をおいた方が容易に形成できる。しかし、図３に示すように、ドレイン電極１３２の側面と第３の窒化物半導体層の側面とが接していてもよい。また、図１において、ドレイン電極１３２とソース電極パッド１５１との間にも正孔注入部１４１を形成してかまわない。さらに、ドレイン電極１３２とソース電極パッド１５１との間及びドレイン電極１３２とドレイン電極パッド１５２との間にも正孔注入部１４１を形成し、正孔注入部１４１がドレイン電極１３２を囲むようにしてもよい。

また、正孔注入部１４１はゲート電極１３３とドレイン電極１３２との間に設けられている必要はない。図４及び図５に示すように、ドレイン電極１３２を挟んでゲート電極１３３と反対側に正孔注入部１４１を形成してもよい。正孔注入部１４１をドレイン電極１３２とゲート電極１３３との間に形成した場合には、正孔注入部１４１によりチャネルのキャリア濃度が局所的に低下し、オン抵抗が上昇するおそれがある。しかし、正孔注入部１４１をゲート電極１３３の反対側に形成する場合には、正孔注入部１４１がチャネルに及ぼす影響が小さくなる。このため、ドレイン電極１３２とゲート電極１３３との間に正孔注入部１４１を設けた場合よりも、オン抵抗を低減することが可能となる。

マルチフィンガ型のＦＥＴにおいて、正孔注入部１４１をゲート電極１３３と反対側に形成する場合には、隣接するユニットがドレイン電極１３２を共有することができない。このため、ユニットごとにドレイン電極１３２を設ける必要がある。しかし、正孔注入部１４１は、隣接するユニットにおいて共用することができる。

但し、正孔注入部１４１をゲート電極１３３とドレイン電極１３２との間に設けた場合には、正孔注入部１４１がドレイン電極１３２の端部における電界強度を緩和するドレインフィールドプレートとして機能することが期待される。ドレイン電極１３２の端部における電界強度を低減することは、電流コラプスの低減に有効である。

正孔注入電極１４３の電位は、ＦＥＴをオン状態とした際に第３の窒化物半導体層から正孔を供給できる電位であればよい。具体的には、正孔注入電極１４３の電位はドレイン電極１３２の電位と等しければよい。正孔注入電極１４３とドレイン電極１３２とを配線により接続した場合には、配線の抵抗により正孔注入電極１４３の電位とドレイン電極１３２の電位との間に若干の差が生じるおそれがある。従って、この場合における正孔注入電極１４３の電位とドレイン電極１３２の電位が等しいとは、実質的に等しいことを意味する。つまり、正孔注入電極１４３とドレイン電極１３２の電位が完全に同一の場合だけでなく、配線の抵抗によって、正孔注入電極１４３の電位とドレイン電極１３２の電位との間に若干の差が生じている場合も含む意味である。

正孔注入電極１４３の電位と、ドレイン電極１３２の電位との差をさらに小さくするために、図６及び図７に示すようにドレイン電極１３２と正孔注入電極１４３とを覆う幅広のドレイン電極配線１３６Ａを形成してもよい。ドレイン電極配線１３６Ａと正孔注入電極１４３とは、第１の保護膜１２７に形成された開口部を介して接続されている。窒化物半導体を用いたＦＥＴにおいて、オン抵抗を低減することが求められている。オン抵抗が１０ｍΩ〜１００ｍΩ程度の低オン抵抗のＦＥＴの場合には、ドレイン配線の抵抗もオン抵抗に大きく影響する。図６に示すような構成とすれば、ドレイン電極１３２と正孔注入電極１４３との間の配線抵抗を非常に小さくすることができるだけでなく、ドレイン電極パッド１５２とドレイン電極１３２との間の配線抵抗及びドレイン電極パッド１５２と正孔注入電極１４３との間の配線抵抗も小さくすることができる。このため、ＦＥＴのオン抵抗を低減するために有用である。

なお、正孔注入部１４１をゲート電極１３３と反対側に設けた場合にも、図８に示すように、ドレイン電極配線１３６Ａがドレイン電極１３２と正孔注入電極１４３とを覆うようにしてもよい。

オン抵抗の増大をさらに抑制するために、図９に示すように、第３の窒化物半導体層を複数の島状部１４２ａを有する不連続な構造としてもよい。このようにすれば、第３の窒化物半導体層１４２からの正孔の供給量が減少するため、オン抵抗の増大を抑えることができる。オン抵抗の増大を抑えるためには、島状部１４２ａのドレイン電極１３３と対向する辺の長さＬｉと島状部１４２ａ同士の間隔Ｌｖと比（Ｌｉ／Ｌｖ））をできるだけ小さくすることが好ましい。少なくともＬｉ／Ｌｖを１未満とすればよい。但し、Ｌｉ／Ｌｖが小さくなるとドレインフィールドプレートとしての機能が期待できなくなる。ドレインフィールドプレートとしての機能を十分に発揮させるためには、Ｌｉ／Ｌｖが１以上であることが好ましい。なお、正孔注入部１４１をゲート電極１３３と反対側に設けた場合においても、図１０に示すように第３の窒化物半導体層１４２を不連続な構造としてかまわない。さらに、第３の窒化物半導体層１４２を不連続な構造とした場合にも、ドレイン電極１３２と正孔注入電極１４３とを覆う幅広のドレイン電極配線１３６Ａを形成してかまわない。また、正孔注入部１４１がドレイン電極１３２を囲むようにしてもよい。

本実施形態では、ゲート電極１３３が第２の窒化物半導体層１２３と接して形成されたＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）構造とした。しかし、ゲート電極１３３は他の構造としてもよい。例えば、図１１に示すようにゲート電極１３３が絶縁膜１２６を介して形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造としてもよい。また、図１２に示すように、ゲート電極１３３がｐ型の第４の窒化物半導体層１２４を介して形成されたエンハンスメント型ＪＦＥＴ（Junction Field Effect Transistor）構造としてもよい。エンハンスメント型ＪＦＥＴとする場合には、ゲート電極１３３をパラジウム等の第４の窒化物半導体層１２４とオーミック接触する材料により形成すればよい。

閾値電圧をさらに高くするために、図１３に示すように第２の窒化物半導体層１２３に形成したリセスを埋めるように第４の窒化物半導体層１２４を形成してもよい。図１４に示すようにリセスの深さが深くなるほど閾値電圧Ｖｔｈは高くなる。なお、図１５及び図１６に示すようにＭＥＳＦＥＴ及びＭＩＳＦＥＴの場合にも、リセス構造としてかまわない。リセスは、塩素ガスを用いたドライエッチング等により形成すればよい。エンハンスメント型ＪＦＥＴとする場合には、リセスを形成した第２の窒化物半導体層１２３の上に、ｐ型の窒化物半導体層を再成長させた後、塩素ガスを用いたドライエッチング等により選択的に除去すればよい。

また、図１７に示すように第２の窒化物半導体層１２３の上に、薄い第５の窒化物半導体層１２５を形成した後、第４の窒化物半導体層１２４を形成してもよい。第５の窒化物半導体層１２５は、例えば厚さが２ｎｍ〜１０ｎｍ程度のアンドープのＡｌＧａＮ層とすればよい。第５の窒化物半導体層１２５を形成することにより、ｐ型の窒化物半導体層を選択的にエッチングする際に、第２の窒化物半導体層１２３にダメージが生じにくくすることができる。また、半導体層積層体の１０２の表面と２ＤＥＧ層との距離が大きくなるため、チャネルが表面準位の影響を受けにくくなり、さらに電流コラプスを低減できる。

第４の窒化物半導体層１２４と、第３の窒化物半導体層１４２とは同一の組成及び膜厚としてもよい。このようにすれば、第３の窒化物半導体層１４２と同一の工程により形成することができる。但し、正孔注入部１４１は、オン電圧の上昇を抑えるために、正孔注入電極に電圧が印加されていない場合に第３の窒化物半導体層１４２から供給される正孔の量ができるだけ少ない方が好ましい。このため、不純物濃度を第３の窒化物半導体層１４２において第４の窒化物半導体層１２４よりも低くしたり、膜厚を第３の窒化物半導体層１４２において第４の窒化物半導体層１２４よりも薄くしたりしてもよい。また、第４の窒化物半導体層１２４をリセス構造とする場合であっても、第３の窒化物半導体層１４２はリセス構造としない方が好ましい。但し、必要とするオン抵抗を実現できるのであれば、第３の窒化物半導体層１４２をリセス構造としてもかまわない。さらに、第５の窒化物半導体層１２５を形成する場合には、図１８に示すように第３の窒化物半導体層１４２を第５の窒化物半導体層１２５の上に形成してもよい。

本発明に係る電界効果トランジスタは、電流コラプスが抑制された窒化物半導体を用いた電界効果トランジスタであり、インバータ又は電源回路等に用いられるパワートランジスタとして有用である。

１００ シリコン基板
１０２ 半導体層積層体
１０３ 活性領域
１０５ 素子分離領域
１０７ ユニット
１２１ バッファ層
１２２ 第１の窒化物半導体層
１２３ 第２の窒化物半導体層
１２４ 第４の窒化物半導体層
１２５ 第５の窒化物半導体層
１２６ 絶縁膜
１２７ 第１の保護膜
１２８ 第２の保護膜
１３１ ソース電極
１３２ ドレイン電極
１３３ ゲート電極
１３５ ソース電極配線
１３６ ドレイン電極配線
１３６Ａ ドレイン電極配線
１３７ ゲート電極配線
１４１ 正孔注入部
１４２ 第３の窒化物半導体層
１４２ａ 島状部
１４３ 正孔注入電極
１５１ ソース電極パッド
１５２ ドレイン電極パッド
１５３ ゲート電極パッド

Claims (14)

1. 基板の上に形成され、第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体層積層体と、
   前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記ソース電極と前記ドレイン電極との間に、前記ソース電極及びドレイン電極と間隔をおいて形成されたゲート電極と、
   前記半導体層積層体の上に、前記ゲート電極よりも前記ドレイン電極に近接して形成された正孔注入部とを備え、
   前記正孔注入部は、ｐ型の第３の窒化物半導体層及び該第３の窒化物半導体層の上に形成された正孔注入電極を有し、
   前記第３の窒化物半導体層は、互いに間隔をおいて形成された複数の島状部を有し、
   前記正孔注入電極は、前記複数の島状部に跨って形成され、
   前記ドレイン電極と前記正孔注入電極とは、電位が実質的に等しいことを特徴とする電界効果トランジスタ。
2. 前記ドレイン電極は、前記ゲート電極と前記正孔注入部との間に形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記正孔注入部は、前記ドレイン電極と前記ゲート電極との間に形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
4. 前記正孔注入部は、前記ドレイン電極を囲むように形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
5. 前記島状部の前記ドレイン電極と対向する辺の長さと、前記島状部同士の間隔との比は１よりも小さいことを特徴とする請求項１に記載の電界効果トランジスタ。
6. 前記島状部の前記ドレイン電極と対向する辺の長さと、前記島状部同士の間隔との比は１以上であることを特徴とする請求項１に記載の電界効果トランジスタ。
7. 前記第３の窒化物半導体層は、側面が前記ドレイン電極の側面と接していることを特徴とする請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
8. 前記半導体層積層体は、素子領域と該素子領域を囲む素子分離領域とを有し、
   前記ドレイン電極と前記正孔注入電極とは、前記素子分離領域の上において互いに接続されていることを特徴とする請求項１〜７のいずれか１項に記載の電界効果トランジスタ。
9. 前記半導体層積層体は、素子領域と該素子領域を囲む素子分離領域とを有し、
   前記ドレイン電極と前記正孔注入電極とは、前記素子領域の上において互いに接続されていることを特徴とする請求項１〜７のいずれか１項に記載の電界効果トランジスタ。
10. 前記素子分離領域の上に形成されたドレイン電極パッドと、
    前記ドレイン電極パッドと前記ドレイン電極及び正孔注入電極とを接続するドレイン電極配線とをさらに備え、
    前記ドレイン電極配線は、前記ドレイン電極及び前記正孔注入電極の上に跨って形成され、
    前記ドレイン電極と前記正孔注入電極とは、前記ドレイン電極配線を介して互いに接続されていることを特徴とする請求項９に記載の電界効果トランジスタ。
11. 前記第２の窒化物半導体層は、膜厚が前記ゲート電極の下側において前記第３の窒化物半導体層の下側よりも薄いことを特徴とする請求項１〜１０のいずれか１項に記載の電界効果トランジスタ。
12. 前記ゲート電極は前記第２の窒化物半導体層とショットキー接触していることを特徴とする請求項１〜１１のいずれか１項に記載の電界効果トランジスタ。
13. 前記ゲート電極と前記第２の窒化物半導体層との間に形成されたゲート絶縁膜をさらに備えていることを特徴とする請求項１〜１１のいずれか１項に記載の電界効果トランジスタ。
14. 前記ゲート電極と前記第２の窒化物半導体層との間に形成されたｐ型の第４の窒化物半導体層をさらに備えていることを特徴とする請求項１〜１１のいずれか１項に記載の電界効果トランジスタ。
    

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