JP5025108B2

JP5025108B2 - 窒化物半導体素子

Info

Publication number: JP5025108B2
Application number: JP2005242534A
Authority: JP
Inventors: 渉齋藤; 正明小野村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-08-24
Filing date: 2005-08-24
Publication date: 2012-09-12
Anticipated expiration: 2025-08-24
Also published as: US20070200143A1; JP2007059589A; US7737467B2; CN1921147A

Description

本発明は、窒化物半導体素子の構造に関し、特に、ヘテロ構造を用いたヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。

スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗（Ｒ_ＯＮ）などの特性が求められる。そして、この耐圧とオン抵抗（Ｒ_ＯＮ）との間には、素子材料で決まるトレードオフ関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（以下、Ｓｉ）の限界近くまで、低オン抵抗（Ｒ_ＯＮ）化が実現されるようになってきた。オン抵抗（Ｒ_ＯＮ）をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム（以下、ＧａＮ）や窒化アルミニウムガリウム（以下、ＡｌＧａＮ）などの窒化物半導体や炭化珪素（以下、ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、素子材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗（Ｒ_ＯＮ）を下げることが可能となる。

一方、ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子として、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistorと称する）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ヘテロ界面の歪によるピエゾ分極によって発生する高電子濃度により、低オン抵抗を実現している。

窒化物半導体を用いたＨＦＥＴとして、ｎ型ＧａＮチャネル層の上にソース電極、ゲート電極、ドレイン電極をそれぞれ形成し、ｎ型ＧａＮチャネル層の下にｐ型ＧａＮ層を形成してｐ型ＧａＮ層にホール（正孔）を引き抜く構造が開示されている（特許文献１）。
特開２００１−１６８１１１号公報

本発明は、高アバランシェ耐量と低オン抵抗性とを有する窒化物半導体素子を提供する。

本発明の一態様によれば、窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層上に直接もしくは絶縁膜を介して設けられたゲート電極と、前記第２の半導体層上に前記ゲート電極を挟むように設けられたソース電極及びドレイン電極と、前記ドレイン電極を挟んで前記ゲート電極とは反対側において、前記第１の半導体層上であって前記第２の半導体層が設けられていない領域に設けられ、かつ、前記ソース電極に電気的に接続されたホール抜き電極と、を備え、前記ゲート電極と前記ドレイン電極との間隔は、前記ドレイン電極と前記ホール抜き電極との間隔よりも大なることを特徴とする窒化物半導体素子が提供される。

本発明によれば、高アバランシェ耐量と低オン抵抗性とを有する窒化物半導体素子を提供することができる。

以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の実施形態に係る窒化物半導体のＨＦＥＴ構造の実施例を例示する断面図である。
同図に表すように、アンドープＧａＮなどからなるチャネル層１０の主面上にアンドープＡｌＧａＮなどからなるバリア層２０が積層され、さらに、その主面上にショットキー接合を形成するゲート電極４０が設けられている。バリア層２０は、チャネル層１０よりもバンドギャップの大きな窒化物半導体により形成されている。ゲート電極４０の両側には、ソース電極３０と、ドレイン電極５０と、が設けられている。ソース電極３０とドレイン電極５０間は、ドレイン電極５０側が正極になるように電気的に接続され、ゲート電極４０とソース電極３０間は、ソース電極側が正極になるように電気的に接続される。ここで、ゲート電極４０とドレイン電極５０の間の距離Ｄｇｄが、ソース電極３０とゲート電極４０の間の距離Ｄｓｇより長くなるよう非対称に形成すると、耐圧の高いスイッチング素子が得られる。

そして、本実施形態においては、ドレイン電極５０をゲート電極４０と挟むようにＧａＮチャネル層１０上に、ホール抜き電極６０が設けられる。本具体例においては、ホール抜き電極６０の側面部はＡｌＧａＮバリア層２０の端部側面に接触していない。また、ホール抜き電極６０とＧａＮ層１０との接合面には、２次元電子ガス（two-dimensional electron gas: ２ＤＥＧ）は形成されない。

ホール抜き電極６０は、ソース電極３０とドレイン電極５０間の回路から延設して接続され、ホール抜き電極６０に逆バイアスを印加するように用いることができる。この構造により、アバランシェ降伏により発生したホール（正孔）をホール抜き電極６０を介して引き出せるため、耐アバランシェ特性を向上させることが可能になる。

また、図１において、ゲート電極４０とＡｌＧａＮ層２０とをショットキー接合させているが、その間にゲート絶縁膜（図示せず）を挟持させたＭＩＳゲート構造としても、本実施形態と同様の効果が得られる。

図２は、本発明の実施形態に係る窒化物半導体素子の耐アバランシェメカニズムを例示した概念図である。
また、図３は、比較例のＨＦＥＴ構造における動作を説明するための概念図である。
なお、図２以降の図面については、既出の図面に関して説明したものと同様の要素には同一の符号を付して、詳細な説明は適宜省略する。
まず、図３を参照しつつ、比較例のＨＦＥＴにおける動作について説明する。本比較例のＨＦＥＴの基本構造は、図１に表したものと同様であるが、ホール抜き電極６０が設けられていない。

この比較例のＨＦＥＴのドレイン電極５０に高電圧を印加すると、ゲート電極４０とドレイン電極５０の間の電界が上昇する。このため、ソース電極３０から導入された電子は、ゲート電極４０とドレイン電極５０間の電界により加速され、格子振動や結晶欠陥などに衝突し、ＥＨＰ（Electron-Hole Pair：電子−ホール対）が発生する。これが連鎖的に行われるため、キャリアが増幅して、ゲート電極４０の端部かドレイン電極５０の端部でアバランシェ降伏１５が生じる。アバランシェ降伏１５により生成された電子は、ドレイン電極５０に移動し引き出される。一方、ホールはゲート電極４０に流れるが、ＡｌＧａＮバリア層２０の存在により、ＧａＮチャネル層１０とＡｌＧａＮバリア層２０の界面のバンド状態では、価電子帯が不連続なため、ホールが滞留する。これにより、さらに電界が上昇し、アバランシェ電流が増加することによって、最終的にはＨＦＥＴが破壊する。

これに対して、図２に表した本実施形態のＨＦＥＴの場合、図２（ａ）に表したように、ドレイン電極５０に高電圧の印加しつつ、ホール抜き電極６０に対してはドレイン電極５０に対して負の電圧を印加する。ドレイン電極５０に印加される電圧が大きくなると、図２（ａ）に表したようにアバランシェ降伏１５が生じる。この時に生じた電子は、図２（ｂ）に表したように、ドレイン電極５０に引き抜かれる。一方、アバランシェ降伏１５により生成したホールはドレイン電極５０に対して負にバイアスされたホール抜き電極６０から引き抜くことができるため、耐アバランシェを向上させることができる。この時、ホールは、ＧａＮ層１０とＡｌＧａＮ層２０の界面のエネルギー障壁の影響を受けないため、速やかに引き抜くことができる。また、ゲート電極４０はホールによる影響を受けないため、ゲート駆動回路に負担をかけることなく、正常に窒化物半導体デバイスを動作できる。

このように、本実施形態によれば、アバランシェ降伏１５により発生したホールをホール引き抜き電極６０から速やかに引き抜き、高電圧下においても窒化物半導体素子を破壊することなく、低オン抵抗性を維持しつつ、耐アバランシェを向上させることが可能となる。
以上、本実施形態に係る窒化物半導体デバイスの耐アバランシェメカニズムを説明した。

次に、本実施形態に係る窒化物半導体素子の他の具体例について説明する。
図４は、本実施形態の窒化物半導体素子の第２の具体例を表す断面図である。
本具体例においては、ホール抜き電極６０の下面が、その下方のＧａＮチャネル層１０に近接する程度にＡｌＧａＮバリア層２０に埋入されている。ホール抜き電極６０とＧａＮチャネル層１０とに挟持されたＡｌＧａＮバリア層２０の膜厚を薄くすることにより、ホールがＡｌＧａＮバリア層２０をトンネルし、ホールを速やかに引き抜くことができる。その結果として、低オン抵抗性を維持しつつ、アバランシェ耐量を向上させることができる。

図５は、本実施形態の窒化物半導体素子の第３の具体例を表す断面図である。
本具体例においては、ホール引き抜き電極６０はソース電極３０と接続されている。すなわち、本発明の実施形態においてホール引き抜き電極６０からホールを引き抜くためには、ホール抜き電極６０がドレイン電極５０に対して負にバイアスされていればよい。したがって、ソース電極３０とホール抜き電極６０とを共通接続して同一の負のバイアスを印加すればよい。このようにすると、ホール抜き電極６０にバイアスを加える回路が不要になり、アバランシェ耐量を向上させることができる。

図６は、本実施形態の窒化物半導体素子の第４の具体例を例示する断面図である。
本具体例においては、ドレイン電極５０とゲート電極４０間の距離Ｌａが、ドレイン電極５０とホール抜き電極６０間の距離Ｌｂよりも長くなるように形成されている。つまり、ゲート電極４０とソース電極３０間の電圧は、ドレイン電極５０とソース電極３０間よりも小さくなるように設定する。このようにすると、アバランシェ降伏により生成されたホールをより確実にホール引き抜き電極６０から引き抜くことができる。
すなわち、アバランシェ降伏により生じたホールを確実にホール抜き電極６０から引き抜くためには、ゲート電極４０とホール電極６０間でアバランシェ降伏させるより、ドレイン電極５０とホール抜き電極６０間でアバランシェ降伏させることが望ましい。

本具体例においては、ドレイン電極５０とゲート電極４０間の距離Ｌａを、ドレイン電極５０とホール引き抜き電極６０間の距離Ｌｂよりも長くすることにより、ホール抜き電極６０とドレイン電極５０との間の電界強度が、ゲート電極４０とドレイン電極５０との間の電界強度よりも大きくなる。このため、ホール抜き電極６０とドレイン電極５０との間で確実にアバランシェ降伏させ、生成されたホールをほぼ全てホール引き抜き電極６０へ引き抜くことにより、高いアバランシェ耐量が得られる。

図７は、本実施形態の窒化物半導体素子の第５の具体例を表す断面図である。
本具体例においては、ホール引き抜き電極６０はゲート電極４０と接続され、同電位とされている。すなわち、ホール引き抜き電極６０からホールを引き抜くためには、ホール引き抜き電極６０がドレイン電極に対して負にバイアスされていればよい。

そこで、本実施形態においては、ホール引き抜き電極６０とゲート電極４０とを共通接続することにより、ドレイン電極５０に対して負にバイアスする。この場合も、ホール引き抜き電極６０にバイアスを印加する回路が不要となる点で有利である。

図８は、本実施形態の窒化物半導体素子の第６の具体例を表す断面図である。
本具体例においては、ホール抜き電極６０が接するＧａＮチャネル層１０を深さＤ程度堀込み、ＧａＮ層１０を埋入させるようにホール抜き電極６０が設けられている。このようにホール抜き電極６０をＧａＮ層１０に埋入すると、より確実にホールを引き抜くことが可能となる。なお、本具体例における各電極の接続関係としては、図１、図５及び図７に関して前述したいずれを採用することもできる。

図９は、本実施形態の窒化物半導体素子の第７の具体例を表す断面図である。
本具体例においては、ソース電極３０とドレイン電極５０との間のＡｌＧａＮバリア層２０にリセス部２０Ｒが設けられ、このリセス部２０Ｒに収容されるようにゲート電極４０が設けられている。
このようにゲート電極４０直下のＡｌＧａＮバリア層２０の厚みを薄くすると、ＧａＮチャネル層１０とのヘテロ界面の電子濃度を選択的に低下させ、ゲート電圧を印加しない時にオフ状態とすることができる。つまり、いわゆる「ノーマリ・オフ型」のスイッチング素子を実現でき、短絡動作の防止やゲート駆動回路の簡略化が可能となる。そして、ホール引き抜き電極６０を設けることにより、低オン抵抗を維持しつつアバランシェ耐量を向上させることができる。

なお、図９に例示した具体例においては、リセスゲート構造を用いてノーマリーオフを実現可能としているが、これ以外にも、後に詳述するように、例えば、ゲート電極４０下にｐ型ＩｎＧａＮ層を設けるなど、他の方法を用いてノーマリーオフ動作を実現可能であり、これらの変型例も本発明の範囲に包含される。

図１０は、本実施形態の窒化物半導体素子の第８の具体例を表す断面図である。
本具体例においては、ホール抜き電極６０とＧａＮチャネル層１０との間にコンタクト層７０が挟持されている。コンタクト層７０の材料としては、例えば、ｐ型ＩｎＧａＮを用いることができる。このようなコンタクト層７０を設けることにより、ホールに対するコンタクト抵抗率が低減し、より速やかにホールを抜き出すことができる。

ホールに対するコンタクト抵抗を低下させるためには、コンタクト層７０をバンドギャップの狭い半導体により形成し、また、高濃度のｐ型にドープすることが望ましい。この観点から、コンタクト層７０の材料としてはｐ型ＧａＮよりもｐ型ＩｎＧａＮを用いることが望ましい。この場合、ｐ型ＩｎＧａＮ層は、単結晶でもよいが、多結晶あるいは非晶質状態であってもよい。

図１１は、本実施形態の窒化物半導体素子の第９の具体例を表す断面図である。
本具体例においては、ホール抜き電極６０と、ＧａＮチャネル層１０及びＡｌＧａＮバリア層２０との間にコンタクト層８０が設けられる。コンタクト層８０を、ホール引き抜き電極６０の側面にまで回り込むように設けることにより、ホールの流入をさらに速やかにすることが可能となる。

コンタクト層８０の材料としては、例えば、ｐ型の多結晶シリコンを用いることができる。多結晶シリコンは堆積が容易であり、低温プロセスを用いて低いコンタクト抵抗を得ることができる。また、コンタクト層８０の材料としては、多結晶シリコンの代わりに、非晶質のｐ型シリコンや、多結晶あるいは非晶質のｐ型ＩｎＧａＮやｐ型ＧａＮなどを用いてもよい。

図１２は、本実施形態の窒化物半導体素子の第１０の具体例を表す断面図である。
本具体例においては、ゲート電極４０下にｐ型のＩｎＧａＮ層４４が形成されている。これにより、ゲート電極４０下の２ＤＥＧチャネルが空乏化され、ノーマリーオフ動作が実現できる。ｐ型のＩｎＧａＮ層４４は、コンタクト層７０と同時に形成することが可能である。
また、図１３に表したように、ｐ型の多結晶シリコン層によりゲート下半導体層４６とコンタクト層８０を形成してもノーマリオフ動作を実現可能である。

図１４は、本実施形態の窒化物半導体素子の第１２の具体例を表す（ａ）上面図と、（ｂ）Ａ−Ａ’線の断面図と、（ｃ）Ｂ−Ｂ’線の断面図である。
本具体例においては、図１４（ａ）に表したように、ＡｌＧａＮバリア層２０の主面上において、平行に並んだゲート電極４０とドレイン電極５０は、このゲート電極側に設けられたソース電極３０と、ドレイン電極５０側に設けられソース電極３０に接続されたホール抜き電極６０と、により取り囲まれている。

通常、アバランシェ耐量を確保するために要する電流放出量は、素子のオン状態におけるソース電流と同程度である。このため、ホール抜き電極６０の面積を、ソース電極３０面積と同程度であれば、アバランシェ耐量を向上できる。一方、ホール抜き電極６０の面積を大きくすると、チップ面積の有効利用率が低下するため、チップオン抵抗が大きくなる。そこで、この観点からは、ホール引き抜き電極６０は、ソース電極３０よりも小さく形成することが望ましい。また、図示したように、幅広のホール抜き電極６０をチップ端部に形成することにより、ソース電極パッドと共通化でき、チップ面積の利用効率が向上する。

また、図１４（ｂ）及び（ｃ）に表したように、ホール抜き電極６０と、それが接触するＧａＮチャネル層１０及びＡｌＧａＮバリア層２０と、の間には、オーミック接触が得られるように、ｐ型多結晶シリコン層８０が設けられている。ホール抜き電極６０下方のＧａＮチャネル層１０を、図８に関して前述したように距離Ｄ程度掘り込むことで、ホールをより引き抜きやすくなる。また、このような構造により、素子分離させることが可能となる。

図１５は、本実施形態の窒化物半導体素子の第１３の具体例を表す（ａ）上面図と、（ｂ）Ａ−Ａ’線の断面図である。
本具体例においては、ＡｌＧａＮバリア層２０の主面上において、ストライプ状のホール抜き電極６０は、ドレイン電極５０で囲まれ、その外側でゲート電極４０で囲まれ、さらに、その外側でソース電極３０で囲まれている。

高い電圧が印加されるドレイン電極５０がホール引き抜き電極６０を取り囲むように形成することにより、ホール引き抜き電極６０の端部（矢印Ｅにより表した箇所）で電界集中が起きやすくなり、アバランシェ降伏をドレイン電極５０とホール引き抜き電極６０との間で確実に生じさせてホールを速やかに引き抜くことができる。

また、図１５（ｂ）に表したように、本具体例においても、ホール抜き電極６０は、ＡｌＧａＮバリア層２０を貫通して、距離Ｄ程度掘り込まれたＧａＮチャネル層１０に埋入されるため、ホールを排出しやすく、また、図１４と同様に素子外周を取り込むようにホール抜き電極６０を形成することで、素子分離させることが可能となる。

図１６は、本実施形態の窒化物半導体素子の第１４の具体例を表す断面図である。
本具体例においては、ゲート電極４０の上を覆うように絶縁膜９０が形成されている。そして、絶縁膜９０の上には、ソース電極３０に接続されたフィールドプレート電極１００が、ゲート電極４０の上に延在するように設けられている。
このフィールドプレート電極１００により、ゲート電極４０の端部の電界が緩和され、ゲート・ドレイン間の耐圧が向上し、ホール抜き電極６０とドレイン電極５０間でより確実にアバランシェ降伏させることが可能となる。なお、フィールドプレート電極１００をゲート電極４０に接続しても、同様の効果が得られる。

図１７は、本実施形態の窒化物半導体素子の第１５の具体例を表す断面図である。
本具体例においては、図１６に関して前述したフィールドプレート電極１００に加えて、さらに、ドレイン電極５０に接続された第２フィールドプレート電極１１０が、絶縁膜９０上をゲート電極４０の方向へ延在するように設けられている。

このような第２フィールドプレート電極１１０を設けることにより、ドレイン電極５０端部の電界を緩和し、ゲート電極４０とドレイン電極５０間の耐圧をさらに向上させることができるため、より確実に、ホール抜き電極６０とドレイン電極５０との間でアバランシェ降伏させることが可能となる。つまり、アバランシェ降伏により生成されたホールをより確実にホール引き抜き電極６０に排出させ、アバランシェ耐量を向上させることができる。

図１８は、本実施形態の窒化物半導体素子の第１６の具体例を表す断面図である。
本具体例においては絶縁膜９０の上に、ソース電極３０に接続されたフィールドプレート電極１００がドレイン電極４０の方向に延設され、一方、ホール抜き電極６０に接続された第３フィールドプレート電極１２０が、ドレイン電極４０の方向に延設されている。この時、ホール抜き電極６０とドレイン電極５０間で、確実にアバランシェ降伏を発生させるためには、ゲート電極４０端部からフィールドプレート電極１００の先端（ドレイン側）までの距離Ｌ１が、コンタクト層８０端部から第３のフィールドプレート電極１２０の先端（ドレイン側）までの距離Ｌ２よりも長くなるように形成することが望ましい（Ｌ１＞Ｌ２）。本具体例においては、第３フィールドプレート電極１２０を設けることにより、ホール抜き電極６０端部で電界が緩和されるため、素子全体の耐圧を向上させることができる。そして、ホール抜き電極６０とドレイン電極５０間で、確実にアバランシェ降伏を生させることができ、アバランシェ耐量を向上させることができる。

図１９は、本実施形態の窒化物半導体素子の第１７の具体例を表す断面図である。
本具体例においては、ドレイン電極５０に接続された第４フィールドプレート１３０が絶縁膜９０を貫通して、絶縁膜９０上に延在して設けられている。このフィールドプレート電極１３０を設けることにより、素子全体の耐圧をさらに向上させることができる。ここで、第４フィールドプレート１３０は、ゲート電極４０方向に距離Ｌ３で延設され、ホール抜き電極６０方向にも距離Ｌ４で延設されている。ホール抜き電極６０とドレイン電極５０間で、確実にアバランシェ降伏を生させるためには、ドレイン電極５０端部からフィールドプレート電極１３０の先端（ゲート側）間での距離Ｌ３を、ドレイン電極端部からフィールドプレート電極１３０の先端（ホール抜き電極側）までの距離Ｌ４よりも長くすることが望ましい（Ｌ３＞Ｌ４）。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。
例えば、本発明の窒化物半導体デバイスを構成する各要素の材質、形状、パターニング、などについては、当業者が適宜変更を加えたものであっても、本発明の要旨を包含する限りのいて本発明の範囲に包含される。

例えば、本発明の実施形態には、ＧａＮ層とＡｌＧａＮ層とを組み合わせて説明したが、ＧａＡｓ層とＡｌＧａＡｓ層、ＧａＮ層とＩｎＧａＮ層、ＡｌＮ層とＡｌＧａＮ層、ＢＡｌＮ層とＧａＮ層等の窒化物半導体を組み合わせても上述した同様の効果が得られる。

また、本発明の実施形態には、アンドープＡｌＧａＮ層を用いてたが、ｎ型ＡｌＧａＮ層を用いてもよい。

また、各具体例の構造は、技術的に可能な限りにおいてお互いに適宜組み合わせることが可能であり、そのように組み合わせて得られた窒化物半導体素子も本発明の範囲に包含される。

またさらに、本発明の実施形態に用いたＨＦＥＴのゲート・ドレイン間は、ヘテロ構造型ショットキ・バリア・ダイオード（ＨＳＢＤ：Hetero
Schottoky Barrier Diode）と同様の構造からなるので、本実施形態を用いた高耐圧用のＨＳＢＤが得られる。

また、前述した各具体例のゲート電極はショットキー接合を形成しているが、ゲート電極とＡｌＧａＮバリア層との間にゲート絶縁膜を形成し、ＭＩＳゲート構造としても、耐アバランシェを有するＭＩＳ（Metal-Insulator-Semiconductor）ゲート構造を形成することができる。
図２０は、このようなＭＩＳゲート型の窒化物半導体素子を例示する断面図である。
このように、ＡｌＧａＮバリア層２０とゲート電極４０との間にゲート絶縁膜１５０を設けたＭＩＳゲート型の窒化物半導体素子についても、本発明を同様に適用して同様の作用効果を得ることができる。

ＧａＮ層やＡｌＧａＮ層を形成する際に用いる支持基板には、サファイア基板あるいは炭化珪素（ＳｉＣ）基板、Ｓｉ基板、ＧａＮ基板等の基板材料を用いてもよい。

なお、本明細書において「窒化物半導体」とは、Ｂ_ｘＡｌ_ｙＧａ_ｚＩｎ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。

本発明の実施形態に係る窒化物半導体のＨＦＥＴ構造の実施例を例示する断面図である。本発明の実施形態に係る窒化物半導体素子の耐アバランシェメカニズムを例示した概念図である。比較例のＨＦＥＴ構造に関する動作を例示した概念図である。本実施形態の窒化物半導体素子の第２の具体例を表す断面図である。本実施形態の窒化物半導体素子の第３の具体例を表す断面図である。本実施形態の窒化物半導体素子の第４の具体例を表す断面図である。本実施形態の窒化物半導体素子の第５の具体例を表す断面図である。本実施形態の窒化物半導体素子の第６の具体例を表す断面図である。本実施形態の窒化物半導体素子の第７の具体例を表す断面図である。本実施形態の窒化物半導体素子の第８の具体例を表す断面図である。本実施形態の窒化物半導体素子の第９の具体例を表す断面図である。本実施形態の窒化物半導体の第１０の具体例を表す断面図である。本実施形態の窒化物半導体の第１１の具体例を表す断面図である。本実施形態の窒化物半導体素子の第１２の具体例を表す（ａ）上面図と、（ｂ）Ａ−Ａ’線の断面図と、（ｃ）Ｂ−Ｂ’線の断面図である。本実施形態の窒化物半導体素子の第１３の具体例を表す（ａ）上面図と、（ｂ）Ａ−Ａ’線の断面図である。本実施形態の窒化物半導体素子の第１４の具体例を表す断面図である。本実施形態の窒化物半導体素子の第１５の具体例を表す断面図である。本実施形態の窒化物半導体素子の第１６の具体例を表す断面図である。本実施形態の窒化物半導体素子の第１７の具体例を表す断面図である。本実施形態の窒化物半導体素子の第１８の具体例を表す断面図である。

符号の説明

１０ＧａＮチャネル層

２０ＡｌＧａＮバリア層

３０ソース電極

４０ゲート電極

５０ドレイン電極

６０ホール抜き電極

７０ＩｎＧａＮ層

８０多結晶シリコン層

９０絶縁膜

１００フィールドプレート電極

１１０第２のフィールドプレート電極

１２０第３のフィールドプレート電極

１３０第４のフィールドプレート電極

１５０ゲート絶縁膜

Claims

窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に直接もしくは絶縁膜を介して設けられたゲート電極と、
前記第２の半導体層上に前記ゲート電極を挟むように設けられたソース電極及びドレイン電極と、
前記ドレイン電極を挟んで前記ゲート電極とは反対側において、前記第１の半導体層上であって前記第２の半導体層が設けられていない領域に設けられ、かつ、前記ソース電極に電気的に接続されたホール抜き電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間隔は、前記ドレイン電極と前記ホール抜き電極との間隔よりも大なることを特徴とする窒化物半導体素子。
前記第３の主電極は、前記第１の半導体層に接触してなることを特徴とする請求項１記載の窒化物半導体素子。
前記第３の主電極は、ｐ型の半導体層を介して前記第１の半導体層に接続されてなることを特徴とする請求項１記載の窒化物半導体素子。