JP2002270822A - 半導体装置 - Google Patents
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 寄生容量低減によって、ｎ型ＧａＮ基板を用
いて形成される電界効果トランジスタの高速動作を可能
とした半導体装置を提供する。 【解決手段】 ｎ型ＧａＮ基板１の表面に、ｉ型ＧａＮ
層２及びｎ型ＧａＮ層３をエピタキシャル成長させて、
ｎ型ＧａＮ層３を活性層とする電界効果トランジスタを
形成する。電界効果トランジスタの領域の外には、ソー
ス、ドレイン及びゲート電極にそれぞれ接続される端子
パッド７を設ける。ｎ型ＧａＮ基板１のゲート及びドレ
イン電極に接続される各端子パッド７の位置に、裏面か
ら少なくともｉ型ＧａＮ層２に達する深さをもってホー
ル１１を形成する。
いて形成される電界効果トランジスタの高速動作を可能
とした半導体装置を提供する。 【解決手段】 ｎ型ＧａＮ基板１の表面に、ｉ型ＧａＮ
層２及びｎ型ＧａＮ層３をエピタキシャル成長させて、
ｎ型ＧａＮ層３を活性層とする電界効果トランジスタを
形成する。電界効果トランジスタの領域の外には、ソー
ス、ドレイン及びゲート電極にそれぞれ接続される端子
パッド７を設ける。ｎ型ＧａＮ基板１のゲート及びドレ
イン電極に接続される各端子パッド７の位置に、裏面か
ら少なくともｉ型ＧａＮ層２に達する深さをもってホー
ル１１を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＧａＮ系材料を
用いた電界効果トランジスタを含む半導体装置に関す
る。
用いた電界効果トランジスタを含む半導体装置に関す
る。
【０００２】
【従来の技術】広バンドギャップの半導体であるＧａＮ
を用いた半導体素子は、ＧａＡｓを用いた半導体素子と
同等の高周波動作が可能であり、しかも高電圧での動作
が可能であることから、高周波の電力用素子として注目
されている。従来、ＧａＮ系化合物半導体を用いた電界
効果トランジスタは、良質のＧａＮ基板が得られないた
めに、サファイア基板やＳｉＣ基板を用いて作られてき
た。
を用いた半導体素子は、ＧａＡｓを用いた半導体素子と
同等の高周波動作が可能であり、しかも高電圧での動作
が可能であることから、高周波の電力用素子として注目
されている。従来、ＧａＮ系化合物半導体を用いた電界
効果トランジスタは、良質のＧａＮ基板が得られないた
めに、サファイア基板やＳｉＣ基板を用いて作られてき
た。
【０００３】しかしサファイア基板やＳｉＣ基板は、Ｇ
ａＮ系半導体と格子定数や熱膨張係数が異なる等の理由
で、良質のＧａＮ系半導体をエピタキシャル成長させる
ことが難しい。またこれらの基板は硬いために加工が難
しく、電力用素子を得るに必要な基板の研磨やバイアホ
ール形成も困難であった。
ａＮ系半導体と格子定数や熱膨張係数が異なる等の理由
で、良質のＧａＮ系半導体をエピタキシャル成長させる
ことが難しい。またこれらの基板は硬いために加工が難
しく、電力用素子を得るに必要な基板の研磨やバイアホ
ール形成も困難であった。
【０００４】近年になって、良質のｎ型ＧａＮ基板を作
る技術が開発され、このｎ型ＧａＮ基板を用いることで
良質のＧａＮ系半導体のエピタキシャル成長が可能にな
っている。ｎ型ＧａＮ基板は、サファイア基板やＳｉＣ
基板に比べて加工性にも優れていて、薄板形成やバイア
ホール形成も容易であり、電力用素子にも有利である。
る技術が開発され、このｎ型ＧａＮ基板を用いることで
良質のＧａＮ系半導体のエピタキシャル成長が可能にな
っている。ｎ型ＧａＮ基板は、サファイア基板やＳｉＣ
基板に比べて加工性にも優れていて、薄板形成やバイア
ホール形成も容易であり、電力用素子にも有利である。
【０００５】
【発明が解決しようとする課題】しかし、ｎ型ＧａＮ基
板を用いて電界効果トランジスタを形成すると、導電性
のｎ型ＧａＮ基板が基準電位端子となるために、寄生容
量が大きく、高速動作が阻害されるという問題があっ
た。
板を用いて電界効果トランジスタを形成すると、導電性
のｎ型ＧａＮ基板が基準電位端子となるために、寄生容
量が大きく、高速動作が阻害されるという問題があっ
た。
【０００６】この発明は、寄生容量低減によってｎ型Ｇ
ａＮ基板を用いて形成される電界効果トランジスタの高
速動作を可能とした半導体装置を提供することを目的と
している。
ａＮ基板を用いて形成される電界効果トランジスタの高
速動作を可能とした半導体装置を提供することを目的と
している。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、ｎ型ＧａＮ基板と、このｎ型ＧａＮ基板の表面に
エピタキシャル成長させたＧａＮ系半導体層と、このＧ
ａＮ系半導体層に形成された電界効果トランジスタと、
この電界効果型トランジスタの領域の外に配置されてソ
ース、ドレイン及びゲート電極にそれぞれ接続される端
子パッドとを有し、前記ｎ型ＧａＮ基板のゲート及びド
レイン電極に接続されている各端子パッドの位置に、裏
面から少なくとも前記ＧａＮ系半導体層に達する深さを
もってホールが形成されていることを特徴とする。
置は、ｎ型ＧａＮ基板と、このｎ型ＧａＮ基板の表面に
エピタキシャル成長させたＧａＮ系半導体層と、このＧ
ａＮ系半導体層に形成された電界効果トランジスタと、
この電界効果型トランジスタの領域の外に配置されてソ
ース、ドレイン及びゲート電極にそれぞれ接続される端
子パッドとを有し、前記ｎ型ＧａＮ基板のゲート及びド
レイン電極に接続されている各端子パッドの位置に、裏
面から少なくとも前記ＧａＮ系半導体層に達する深さを
もってホールが形成されていることを特徴とする。
【０００８】この発明によると、端子パッドの位置でｎ
型ＧａＮ基板にホールを形成することにより、電界効果
トランジスタの信号入出力端子の寄生容量を効果的に低
減することができる。これにより、電界効果トランジス
タの高速動作が可能になる。特に、ホールは、対応する
端子パッドより大きく且つ、電界効果トランジスタの領
域にかからないように形成することが好ましい。これに
より、電界効果トランジスタで発生する熱に対する、Ｇ
ａＮ基板の放熱作用を損なうことなく、配線部の寄生容
量を含めて寄生容量の低減が図られる。
型ＧａＮ基板にホールを形成することにより、電界効果
トランジスタの信号入出力端子の寄生容量を効果的に低
減することができる。これにより、電界効果トランジス
タの高速動作が可能になる。特に、ホールは、対応する
端子パッドより大きく且つ、電界効果トランジスタの領
域にかからないように形成することが好ましい。これに
より、電界効果トランジスタで発生する熱に対する、Ｇ
ａＮ基板の放熱作用を損なうことなく、配線部の寄生容
量を含めて寄生容量の低減が図られる。
【０００９】この発明において、ｎ型ＧａＮ基板の裏面
に、バイアホールを介して電界効果トランジスタのソー
スに接続される裏面電極を形成する場合に、この裏面電
極がホール内にも形成されると、端子パッド部にホール
を開けた意味がなくなり、寄生容量が増大する。従っ
て、裏面電極は、ホール部を避けて形成する。
に、バイアホールを介して電界効果トランジスタのソー
スに接続される裏面電極を形成する場合に、この裏面電
極がホール内にも形成されると、端子パッド部にホール
を開けた意味がなくなり、寄生容量が増大する。従っ
て、裏面電極は、ホール部を避けて形成する。
【００１０】ｎ型ＧａＮ基板に形成したホールには、絶
縁体を埋め込み形成することもできる。この場合には、
絶縁体を埋め込んで平坦化した裏面全面に裏面電極を形
成しても、寄生容量の増大はそれほど大きくならない。
縁体を埋め込み形成することもできる。この場合には、
絶縁体を埋め込んで平坦化した裏面全面に裏面電極を形
成しても、寄生容量の増大はそれほど大きくならない。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
半導体装置のレイアウトであり、図２は図１のＡ−Ａ’
断面図、図３は同じく図１のＢ−Ｂ’断面図である。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
半導体装置のレイアウトであり、図２は図１のＡ−Ａ’
断面図、図３は同じく図１のＢ−Ｂ’断面図である。
【００１２】この実施の形態では、ｎ型ＧａＮ基板１
に、電界効果トランジスタとして、ＨＥＭＴ（High Ele
ctron Mobility Transistor）を形成した場合を示して
いる。即ち、ｎ型ＧａＮ基板１には、ＭＯＣＶＤ法によ
り、アンドープ（ｉ型）ＧａＮ層２及びｎ型ＡｌＧａＮ
層３を順次エピタキシャル成長させる。エピタキシャル
成長層は全体として、数μｍ程度である。ｎ型ＡｌＧａ
Ｎ層３がトランジスタ活性層となるもので、ｉ型ＧａＮ
層２との界面に二次元電子ガスによるチャネルが形成さ
れる。実際に素子領域として必要な範囲（図１の一点鎖
線で囲んだ領域）のみ残して、不要部分はエッチング除
去され、その除去部分には絶縁膜９ａが埋め込まれる。
に、電界効果トランジスタとして、ＨＥＭＴ（High Ele
ctron Mobility Transistor）を形成した場合を示して
いる。即ち、ｎ型ＧａＮ基板１には、ＭＯＣＶＤ法によ
り、アンドープ（ｉ型）ＧａＮ層２及びｎ型ＡｌＧａＮ
層３を順次エピタキシャル成長させる。エピタキシャル
成長層は全体として、数μｍ程度である。ｎ型ＡｌＧａ
Ｎ層３がトランジスタ活性層となるもので、ｉ型ＧａＮ
層２との界面に二次元電子ガスによるチャネルが形成さ
れる。実際に素子領域として必要な範囲（図１の一点鎖
線で囲んだ領域）のみ残して、不要部分はエッチング除
去され、その除去部分には絶縁膜９ａが埋め込まれる。
【００１３】電界効果トランジスタがＭＥＳＦＥＴ（Me
tal Semiconductor Field-Effect Transistor）の場合
には、ｎ型ＡｌＧａＮ層３の部分は、ｎ型ＧａＮ層とな
る。このｎ型ＧａＮ層３の表面に、ショットキー接触す
るゲート電極４、オーミック接触するソース電極５及び
ドレイン電極６を形成して、ＭＥＳＦＥＴが構成され
る。
tal Semiconductor Field-Effect Transistor）の場合
には、ｎ型ＡｌＧａＮ層３の部分は、ｎ型ＧａＮ層とな
る。このｎ型ＧａＮ層３の表面に、ショットキー接触す
るゲート電極４、オーミック接触するソース電極５及び
ドレイン電極６を形成して、ＭＥＳＦＥＴが構成され
る。
【００１４】素子領域の外には、ゲート電極４、ソース
電極５及びドレイン電極６にそれぞれ対応する端子パッ
ド７が、メタル蒸着とエッチングにより形成される。ま
たゲート電極４、ソース電極５及びドレイン電極６とそ
れぞれ対応する端子パッド７の間は、メタル配線８によ
り接続される。この様に素子及び電極配線が形成された
面は、ＳｉＯ２或いはＳｉＮ等のパシベーション膜９に
より覆われる。このパシベーション膜９の各端子パッド
７の上部には、開口１０が形成される。
電極５及びドレイン電極６にそれぞれ対応する端子パッ
ド７が、メタル蒸着とエッチングにより形成される。ま
たゲート電極４、ソース電極５及びドレイン電極６とそ
れぞれ対応する端子パッド７の間は、メタル配線８によ
り接続される。この様に素子及び電極配線が形成された
面は、ＳｉＯ２或いはＳｉＮ等のパシベーション膜９に
より覆われる。このパシベーション膜９の各端子パッド
７の上部には、開口１０が形成される。
【００１５】ｎ型ＧａＮ基板１は、当初の厚みが数１０
０μｍである。この基板１の表面に上述のようにエピタ
キシャル成長を行い、素子を形成してパシベーション用
絶縁膜９ｂを形成した後に、裏面を研磨して、ＧａＮ基
板１の厚みは最終的に数１０μｍ程度とされる。具体的
に研磨工程は、パシベーション膜９の面をワックス等を
用いてガラス基板等に接着した状態で行われる。そして
この様に薄型化したｎ型ＧａＮ基板１に、裏面からのエ
ッチングにより、ゲート電極４及びドレイン電極６に接
続される端子パッド７に対応する位置に、ホール１１
が、少なくともｉ型ＧａＮ層２に達する深さに形成され
る。但し、ｉ型ＧａＮ層１１の一部がエッチングされて
もよい。
０μｍである。この基板１の表面に上述のようにエピタ
キシャル成長を行い、素子を形成してパシベーション用
絶縁膜９ｂを形成した後に、裏面を研磨して、ＧａＮ基
板１の厚みは最終的に数１０μｍ程度とされる。具体的
に研磨工程は、パシベーション膜９の面をワックス等を
用いてガラス基板等に接着した状態で行われる。そして
この様に薄型化したｎ型ＧａＮ基板１に、裏面からのエ
ッチングにより、ゲート電極４及びドレイン電極６に接
続される端子パッド７に対応する位置に、ホール１１
が、少なくともｉ型ＧａＮ層２に達する深さに形成され
る。但し、ｉ型ＧａＮ層１１の一部がエッチングされて
もよい。
【００１６】この実施の形態によると、信号入出力端子
となる端子パッド７の直下でｎ型ＧａＮ基板が除去され
ているため、端子パッド７の寄生容量が効果的に低減さ
れる。ホール１１は、端子パッド７の直下に対向するｎ
型ＧａＮがなくなるように、少なくとも各端子パッド７
の全体を臨むことができる大きさとすることが必要であ
るが、好ましくは、端子パッド７より大きくする。これ
により、パッド７に接続される配線８部の寄生容量も低
減される。
となる端子パッド７の直下でｎ型ＧａＮ基板が除去され
ているため、端子パッド７の寄生容量が効果的に低減さ
れる。ホール１１は、端子パッド７の直下に対向するｎ
型ＧａＮがなくなるように、少なくとも各端子パッド７
の全体を臨むことができる大きさとすることが必要であ
るが、好ましくは、端子パッド７より大きくする。これ
により、パッド７に接続される配線８部の寄生容量も低
減される。
【００１７】素子領域の寄生容量を低減するためには、
ＧａＮ基板１の素子領域直下にもホールを形成した方が
よい。しかし、電界効果トランジスタが電力用素子の場
合、ＧａＮ基板１は電界効果トランジスタで発生する熱
を放散する働きをする。特にＧａＮは、熱伝導度が２Ｗ
／ｃｍＫであって、Ｓｉ（１．５Ｗ／ｃｍＫ）やＧａＡ
ｓ（０．５Ｗ／ｃｍＫ）より大きく、放熱にとって基板
の存在が重要である。この意味で、ホール１１は、素子
領域にはかからないように形成することが好ましい。
ＧａＮ基板１の素子領域直下にもホールを形成した方が
よい。しかし、電界効果トランジスタが電力用素子の場
合、ＧａＮ基板１は電界効果トランジスタで発生する熱
を放散する働きをする。特にＧａＮは、熱伝導度が２Ｗ
／ｃｍＫであって、Ｓｉ（１．５Ｗ／ｃｍＫ）やＧａＡ
ｓ（０．５Ｗ／ｃｍＫ）より大きく、放熱にとって基板
の存在が重要である。この意味で、ホール１１は、素子
領域にはかからないように形成することが好ましい。
【００１８】この発明は、ＧａＮ系半導体装置に特有の
問題を解決したものである。従来、高周波用半導体素子
としてＧａＡｓ系半導体素子がよく知られているが、こ
の場合、半絶縁性ＧａＡｓ基板を用いることにより、素
子やパッドと基板との間に生じる寄生容量は問題になら
ない。ＧａＮの場合には、半絶縁性基板が得られず、現
状ではｎ型ＧａＮ基板を用いる他はない。また、ＧａＮ
基板に形成されるエピタキシャル成長層は、せいぜい数
μｍから数１０μｍの厚さである。そうすると、エピタ
キシャル層上に形成した素子の端子パッドは、数μｍ程
度のギャップをもってｎ型ＧａＮ基板に対向することに
なる。
問題を解決したものである。従来、高周波用半導体素子
としてＧａＡｓ系半導体素子がよく知られているが、こ
の場合、半絶縁性ＧａＡｓ基板を用いることにより、素
子やパッドと基板との間に生じる寄生容量は問題になら
ない。ＧａＮの場合には、半絶縁性基板が得られず、現
状ではｎ型ＧａＮ基板を用いる他はない。また、ＧａＮ
基板に形成されるエピタキシャル成長層は、せいぜい数
μｍから数１０μｍの厚さである。そうすると、エピタ
キシャル層上に形成した素子の端子パッドは、数μｍ程
度のギャップをもってｎ型ＧａＮ基板に対向することに
なる。
【００１９】通常、ｎ型ＧａＮ基板は、ベッドにマウン
トされて、接地電位に電位固定されるから、端子パッド
はＧａＡｓ基板を用いた場合と比べて、桁違いに大きな
容量を持つことになる。これはＧａＮ系素子の高速動作
を妨げる。これに対してこの実施の形態によれば、端子
パッドに対向する部分でＧａＮ基板が除去されているた
めに、端子パッドの寄生容量が効果的に低減され、従っ
て高速動作が可能になる。
トされて、接地電位に電位固定されるから、端子パッド
はＧａＡｓ基板を用いた場合と比べて、桁違いに大きな
容量を持つことになる。これはＧａＮ系素子の高速動作
を妨げる。これに対してこの実施の形態によれば、端子
パッドに対向する部分でＧａＮ基板が除去されているた
めに、端子パッドの寄生容量が効果的に低減され、従っ
て高速動作が可能になる。
【００２０】［実施の形態２］図４は、別の実施の形態
による半導体装置の断面構造を、先の実施の形態の図２
に対応させて示している。先の実施の形態と対応する部
分には先の実施の形態と同一符号を付して詳細な説明は
省く。この実施の形態では、電界効果トランジスタが大
電流を流す電力用であって、ソースインピーダンス低減
のために、ｎ型ＧａＮ基板１の裏面に裏面電極２２が形
成される場合を示している。
による半導体装置の断面構造を、先の実施の形態の図２
に対応させて示している。先の実施の形態と対応する部
分には先の実施の形態と同一符号を付して詳細な説明は
省く。この実施の形態では、電界効果トランジスタが大
電流を流す電力用であって、ソースインピーダンス低減
のために、ｎ型ＧａＮ基板１の裏面に裏面電極２２が形
成される場合を示している。
【００２１】裏面電極２２は、ｎ型ＧａＮ基板１及びｉ
型ＧａＮ層２を貫通するように形成されたバイアホール
２１を介して、ｉ型ＧａＮ層２の上に形成されたバイア
ホール接続用電極２４に接続される。この電極２４は、
図では省略したが、電界効果トランジスタのソースに接
続されるものであり、例えば端子パッド７と同時に同じ
メタル材料を用いて形成することができる。そしてこの
実施の形態においては、裏面電極２２は、端子パッドの
容量低減のために形成されたホール１１の内部には形成
されないようにしている。
型ＧａＮ層２を貫通するように形成されたバイアホール
２１を介して、ｉ型ＧａＮ層２の上に形成されたバイア
ホール接続用電極２４に接続される。この電極２４は、
図では省略したが、電界効果トランジスタのソースに接
続されるものであり、例えば端子パッド７と同時に同じ
メタル材料を用いて形成することができる。そしてこの
実施の形態においては、裏面電極２２は、端子パッドの
容量低減のために形成されたホール１１の内部には形成
されないようにしている。
【００２２】もし、裏面電極２２をホール１１内にも形
成すると、端子パッド７は小さいギャップで裏面電極２
２に対向することになり、ホール１１を形成した意味が
なくなる。この実施の形態によると、裏面電極２２をホ
ール１１を除く領域に形成することによって、端子パッ
ド７の寄生容量低減の効果が阻害されない。従って、こ
の実施の形態による電力用電界効果トランジスタは、ソ
ースインピーダンスの低減により、動作の安定性を保持
しながら、高周波動作が可能となる。
成すると、端子パッド７は小さいギャップで裏面電極２
２に対向することになり、ホール１１を形成した意味が
なくなる。この実施の形態によると、裏面電極２２をホ
ール１１を除く領域に形成することによって、端子パッ
ド７の寄生容量低減の効果が阻害されない。従って、こ
の実施の形態による電力用電界効果トランジスタは、ソ
ースインピーダンスの低減により、動作の安定性を保持
しながら、高周波動作が可能となる。
【００２３】［実施の形態３］図５は、図４の実施の形
態を変形した実施の形態の構造を示している。この実施
の形態では、端子パッド７の直下に形成したホール１１
に絶縁体２３を埋め込んで、ＧａＮ基板１の裏面を平坦
化している。そして裏面電極２２は、埋め込まれた絶縁
体２３を覆って、ＧａＮ基板１の裏面全面に形成してい
る。
態を変形した実施の形態の構造を示している。この実施
の形態では、端子パッド７の直下に形成したホール１１
に絶縁体２３を埋め込んで、ＧａＮ基板１の裏面を平坦
化している。そして裏面電極２２は、埋め込まれた絶縁
体２３を覆って、ＧａＮ基板１の裏面全面に形成してい
る。
【００２４】この様にホール１１を絶縁体２３で埋め込
めば、裏面電極２２を全面に形成しても、端子パッド７
と裏面電極２２の間には大きな厚みの絶縁体が入るか
ら、端子パッド７の寄生容量は小さく抑えられる。
めば、裏面電極２２を全面に形成しても、端子パッド７
と裏面電極２２の間には大きな厚みの絶縁体が入るか
ら、端子パッド７の寄生容量は小さく抑えられる。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、端
子パッドの位置でｎ型ＧａＮ基板にホールを形成するこ
とにより、電界効果トランジスタの各端子の寄生容量を
効果的に低減することができ、ＧａＮ系電界効果トラン
ジスタの高速動作が可能になる。
子パッドの位置でｎ型ＧａＮ基板にホールを形成するこ
とにより、電界効果トランジスタの各端子の寄生容量を
効果的に低減することができ、ＧａＮ系電界効果トラン
ジスタの高速動作が可能になる。
【図１】この発明の実施の形態による半導体装置の平面
図である。
図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】他の実施の形態による半導体装置の図２に対応
する断面図である。
する断面図である。
【図５】他の実施の形態による半導体装置の図２に対応
する断面図である。
する断面図である。
１…ｎ型ＧａＮ基板、２…ｉ型ＧａＮ層、３…ｎ型Ｇａ
Ｎ層、４…ゲート電極、５…ソース電極、６…ドレイン
電極、７…端子パッド、８…配線、９ａ，９ｂ…絶縁
膜、１０…開口、１１…ホール、２１…バイアホール、
２２…裏面電極、２３…絶縁体、２４…バイアホール接
続用電極。
Ｎ層、４…ゲート電極、５…ソース電極、６…ドレイン
電極、７…端子パッド、８…配線、９ａ，９ｂ…絶縁
膜、１０…開口、１１…ホール、２１…バイアホール、
２２…裏面電極、２３…絶縁体、２４…バイアホール接
続用電極。
Claims (4)
- 【請求項１】 ｎ型ＧａＮ基板と、 このｎ型ＧａＮ基板の表面にエピタキシャル成長させた
ＧａＮ系半導体層と、 このＧａＮ系半導体層に形成された電界効果トランジス
タと、 この電界効果型トランジスタの領域の外に配置されてソ
ース、ドレイン及びゲート電極にそれぞれ接続される端
子パッドとを有し、 前記ｎ型ＧａＮ基板のゲート及びドレイン電極に接続さ
れている各端子パッドの位置に、裏面から少なくとも前
記ＧａＮ系半導体層に達する深さをもってホールが形成
されていることを特徴とする半導体装置。 - 【請求項２】 前記ホールは、対応する端子パッドより
大きく且つ、電界効果トランジスタの領域にかからない
ように形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記ｎ型ＧａＮ基板の裏面の前記ホール
の位置を除く領域に裏面電極が形成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ホールに絶縁体が埋め込まれて、前
記ｎ型ＧａＮ基板の裏面全面に裏面電極が形成されてい
ることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP2001067088A JP2002270822A (ja) | 2001-03-09 | 2001-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001067088A JP2002270822A (ja) | 2001-03-09 | 2001-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270822A true JP2002270822A (ja) | 2002-09-20 |
Family
ID=18925489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001067088A Pending JP2002270822A (ja) | 2001-03-09 | 2001-03-09 | 半導体装置 |
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| Country | Link |
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| JP (1) | JP2002270822A (ja) |
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- 2001-03-09 JP JP2001067088A patent/JP2002270822A/ja active Pending
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