JP3129298B2

JP3129298B2 - 電界効果トランジスタ及びその製造方法

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Publication number: JP3129298B2
Application number: JP10319704A
Authority: JP
Inventors: 泰夫大野; 健資笠原; 和明国弘; 裕之高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-11-11
Filing date: 1998-11-11
Publication date: 2001-01-29
Anticipated expiration: 2018-11-11
Also published as: JP2000150538A; US6476431B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タ及びその製造方法に関し、特に高耐圧で大電流を流す
デバイス、トランジスタの構造及びその製法に関する。

【０００２】

【従来の技術】シリコンデバイスでの高耐圧デバイスで
は、縦型構造と呼ばれるＶＭＯＳ（Ｖ−ｇｒｏｏｖｅｄ
ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタ、ＶＤＭＯＳ（ＶｅｒｔｉｃａｌＤ
ｏｕｂｌｅ−ｄｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、横型構造と呼ばれ
るＲＥＳＵＲＦ（ＲｅｄｕｃｅｄＳｕｒｆａｃｅＦ
ｉｅｌｄ）構造又はＬＤＭＯＳ（ＬａｔｅｒａｌＤｏ
ｕｂｌｅ−ｄｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が知られている。これ
らは、Ｓ．Ｃ．ＳｕｎａｎｄＪ．Ｄ．Ｐｌｕｍ
ｍｅｒによる１９８０年発行の文献「Ｍｏｄｅｌｉｎｇ
ｏｆｔｈｅＯｎ−Ｒｅｓｉｓｔａｎｃｅｏｆ
ＬＤＭＯＳ，ＶＤＭＯＳａｎｄＶＭＯＳＰｏｗ
ｅｒＴｒａｎｓｉｓｔｏｓ」（ＩＥＥＥＴｒａｎ
ｓ．ｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖ
ｏｌ．ＥＤ−２７，ｐ．３５６）に記載されている。
これらのトランジスタでは、通常のトランジスタ構造に
加え、ゲート下に高濃度のｐ型層、ゲートとドレインと
の間にドリフト層という領域が存在することが特徴であ
る。ドリフト層にはｎ型導電層よりなるチャネルと、そ
れに平行してソース電位に固定された金属電極を酸化膜
を介して表面に、又は基板内にｐ型層が設置されてい
る。

【０００３】パワーＦＥＴでの耐圧破壊は、最終的に
は、電子電流の増大、アバランシェ破壊によるホール
（正孔）の発生、ホールの正電荷による電子の誘起、に
よりまた電子電流が増えるという正帰還が破壊的な電流
を流すことによって決まる。ゲート直下のｐ型層は微細
ＭＯＳＦＥＴで短チャネル効果抑制のために使われるチ
ャネルドープ層と同様に働く。その結果、トランジスタ
のＯＦＦ状態でのリーク電流が減少し、このリーク電流
を種とするアバランシェ破壊が起こらず、ホールの発生
が抑制される。アバランシェ破壊の種電流を減らすｐ型
層の効果は、耐圧の向上に顕著に寄与する。

【０００４】ドリフト層では低ドレイン電圧ではｎ型層
に空乏層が拡がらないので、ｎ型層のチャネルは低抵抗
である。一方、高ドレイン電圧になるとｎ型層とｐ型層
又は金属電極との間に大きなバイアスがかかり、ｎ型層
は空乏化する。そのため、ｎ型層は高抵抗となりる。ｎ
型チャネルが完全に空乏化すれば、チャネル方向に均一
な電界がかかって電界集中が起こらないため、アバラン
シェ破壊が起こりにくく高耐圧となる。ドリフト層を５
極管モードになるようにすれば、いわゆる２つのＦＥＴ
でのカスコード接続と同様となり高周波特性を損なうこ
ともない。

【０００５】しかし、化合物半導体のパワーＦＥＴで
は、このようなドリフト層を設けてはいなかった。これ
は、化合物半導体ではシリコンと違って表面準位密度が
高く、この表面準位がｐ型層と似た役割を果たしていた
ので積極的にｐ型層を導入する必要が無かったためであ
る。しかし、ｐ型層と同様に働くような表面準位は、ゲ
ート電極からの負電荷の注入によって形成されるため長
さが有限で、上記ドリフト層のようにゲート・ドレイン
間の距離に比例することは無く、耐圧は２０Ｖ程度に留
まっていた。

【０００６】そこで、さらに高耐圧化を勧めるためには
短チャネル効果抑止のため、及びドリフト層の効果的な
動作のためシリコンデバイスと同様にｐ型層を導入して
行くことが試みられた。半絶縁性基板の上にトランジス
タを作る場合、ｐ型層は半絶縁性基板やノンドープ層に
囲まれていて電気的に浮いている。しかし、アバランシ
ェ破壊でのホールの生成が少なければ、ｐ型層の電位は
ソース、ドレインのｎ型層とｐｎ接合を形成し、電圧の
低いソース側が順方向接合となるので、ｐ型層の電位も
ほぼソース電位になる。こうすると、ＭＯＳＦＥＴの場
合と同じ機構でドレイン電流の流れないＯＦＦ状態では
耐圧は向上した。

【０００７】しかし、ＯＮ状態でドレイン電圧を上げて
いくと、比較的低い電圧で、熱的な破壊を伴う永久破壊
を引き起こす。この原因は以下の通りである。すなわ
ち、ある程度以上の高電圧で、かつドレイン電流が流れ
るとアバランシェ破壊によるホールが発生し始める。こ
のホールがチャネル近傍に蓄積すると正の電圧が発生し
ドレイン電流の増大を招く。その結果、先に述べた電流
増大の正帰還を引き起こし永久破壊に至る。ＦＥＴに電
流が流れ始めると均一なドーピングを持つチャネルで
は、電界はドレイン端に集中するため、ＯＮ状態での高
電界発生は避けることができない。その結果、ＯＮ状態
での耐圧は浮遊したｐ型層バッファの導入でもほとんど
効果が無く、シリコンＭＯＳＦＥＴで得られているよう
な数１００Ｖ級の高耐圧動作は得られない。

【０００８】さらに、実際にパワーＦＥＴでは高効率を
実現するためＢ級ないしＡＢ級動作の増幅器として使用
することが多い。このような動作モードの場合、入力Ａ
Ｃ信号の半周期ではゲート電圧は一時的にチャネルがカ
ットオフするよりさらに低い電圧まで振り込むことにな
る。ゲート電圧が過度に負電圧まで振り込まれるとホー
ルの障壁（バリア）となるｎ型のチャネルが空乏化し、
ｐ型層のホールがチャネル部を越えてゲートに流れ込
む。一方、半周期では逆のバイアスが印加されるが、ゲ
ートがショットキー電極であるためチャネルへのホール
の注入は起こらず、チャネルの電子がゲートに流れるの
みである。その結果、全体としてのホールの流れは１方
向のみとなるので、ｐ型層のホールが一方的に引き抜か
れ、ｐ型層が他の電極から電気的に浮いている場合には
ｐ型層の電位が低下し、負の基板バイアスをかけた時と
同様にドレイン電流の低下が起こり、大きな電力が出せ
なくなってしまう。

【０００９】また、浮遊したｐ型層ではもう一つの機構
で同様なドレイン電流の減少が起こる。パワーＦＥＴで
はドレイン電圧が大きく変動する。そのため浮遊したｐ
型層の電位もドレインやチャネルとの容量性結合により
振動する。定常状態では先に述べたようにｐ型層の電位
はソース電位に近いが、この電位を中心に電圧が変動す
ると、ソースのｎ型層とｐ型層と間はｐｎ接合の順方向
と逆方向の電圧が交互にかかることになる。順方向バイ
アス時にはｐ型層のホールがソースに流れ、又はソース
から電子がｐ型層に流れ込み、ｐ型層は負に帯電する。

【００１０】一方、逆バイアス時には電子、ホールとも
動かない。その結果、ｐ型層の電位はどんどん負電位に
シフトし、安定する。この変動はｐｎ接合のリーク電流
で起きるため信号として扱う高周波よりも非常に遅い。
そのため、高周波信号に取ってはＤＣ的に基板に負バイ
アスがかかったように見え、ドレイン電流が減少し、大
きな出力が得られないことになる。

【００１１】このように、浮遊したｐ型層はＯＦＦ耐圧
は上げられるものの、アバランシェによる正バイアスの
発生と、チャージポンピングによる負バイアス発生の問
題を持つ。これらの問題を防ぐには、シリコンＭＯＳＦ
ＥＴと同様にｐ型層の電位を外部から固定することで解
決できる。このためには、表面からｐ型層へのコンタク
トを形成したり、ｐ型基板を用いたりする必要があり、
工程の増加や高周波特性の低下は避けられないが、やむ
を得ないことである。

【００１２】

【発明が解決しようとする課題】しかし、ｐ型層の電位
を固定した場合には、Ｂ級動作などでゲートに過大な負
バイアスがかかったときにｐ型層のホールがゲートに流
れ出し、ゲートリークを引き起こすことである。ゲート
リークは、ゲート電流によるノイズの発生、ゲートバイ
アス、基板バイアスの変動、消費電力の増大などの問題
を引き起こす。ホールの流れを止めるだけなら、バンド
ギャップの大きなヘテロ障壁を使う方法がある。しか
し、この方法ではアバランシェ破壊で発生したホール熱
的永久破壊に対してはかえって悪い効果をもたらす。つ
まり、パワーＦＥＴ高耐圧化のためのｐ型層に対して
は、余分なホールはソース又はグランドに排出でき、ゲ
ートに負バイアスをかけた場合にはホールがゲートに流
れ出さないような障壁を持っていることである。

【００１３】図６はｐ型層バッファを用いない構造のパ
ワーＦＥＴの一般的な断面模式図である。同図において
は、半絶縁性基板８の上にノンドープ層７が積層され、
チャネルｎ型層６が形成されている。そして、ソース高
濃度ｎ型層４を介してソース電極１が設けられ、ドレイ
ン高濃度ｎ型層５を介してドレイン電極３が設けられて
いる。ソース電極１とドレイン電極３との間にはゲート
電極２が設けられ、ゲート電極２とドレイン電極３との
間にはドリフト領域９が設けられている。なお、ここで
はｎチャネルＦＥＴを例にとって説明するが、ｐ、ｎの
符号を逆転することによりｐチャネルＦＥＴでも全く同
じ動作となる。

【００１４】この図６に示されている構造は、所定のエ
ピタキシャル構造を持つ基板を用意し、ボロンや酸素の
イオン注入でチャネルｎ型層を選択的に半絶縁化して素
子を分離して作成する。図中のＸがイオン注入領域であ
る。この構造はＧａＡｓパワーＦＥＴでは広く用いられ
ているが、ＭＯＳＦＥＴと異なりゲート、ドレイン間の
距離を増やしても耐圧が向上しない。

【００１５】図７は図６の構造に埋込ｐ型層１０を追加
した構造であり、図６と同等部分は同一符号により示さ
れている。同図中の埋込ｐ型層１０は半絶縁性基板８や
ノンドープ層７に囲まれていて電気的に浮いている。こ
の構造では、埋込ｐ型層１０の電位が、ゲート負バイア
スやチャージポンピング現象によって負にバイアスされ
てドレイン電流が低下し、パワーが出せないという問題
と、アバランシェ破壊によるホールがドレイン電流の増
大を引き起こし永久破壊に至りやすいという欠点を持
つ。

【００１６】図８は図７のトランジスタのゲートに過大
な負バイアスがかかった場合のチャネル断面方向のポテ
ンシャル図である。同時にゲートがＯＮ状態の場合も示
されている。

【００１７】同図中の符号１５がゲート電圧を印加しな
い場合の伝導帯を示し、符号１６がゲート電圧を印加し
ない場合の充満帯を示している。また、符号１７がゲー
ト電圧に大きな負バイアスを印加した場合の伝導帯であ
り、符号１８がゲート電圧に大きな負バイアスを印加し
た場合の充満帯を示している。なお、符号１９がチャネ
ル電子、符号２０がホールである。

【００１８】ゲートに通常のバイアスがかかり、チャネ
ルがＯＮ状態の場合にはチャネルｎ領域とバッファ層又
は基板のｐ型層との間はｐｎ接合のゼロ又は逆バイアス
がかかり、電子とホールとは分離した状態になる。よっ
てホールは、ゲート電極２やソース電極１、ドレイン電
極３に流れ出すことはない。

【００１９】しかし、ゲートに負バイアスを印加すると
電子はソース電極１、又はドレイン電極３に流れ込み電
子電流はＯＦＦ状態で安定する。ホールはゲート電極２
の方向に引き寄せられる。低ゲートバイアスではｐ型層
端のホールへの障壁が存在するが、小さなゲートバイア
スによってすぐに障壁は消失し、矢印２１で示されてい
るように、ホール２０がゲート電極２に流れ込むように
なる。ＭＯＳＦＥＴの場合にはゲート酸化膜が障壁とな
ってゲート電極２までは流れないが、界面へ蓄積し、寄
生容量の原因になるという欠点がある。

【００２０】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はチャネル下に
ｐ型層を導入したパワーＦＥＴにおいて、ゲート負バイ
アス印加時のホールの流出に対してはバリアとなり、ア
バランシェ破壊で発生したホールはスムースにｐ型層に
流れ込み、さらにソース又はグランドに排出させるバッ
ファ層構造を提供することで、ＯＮ状態及びＯＦＦ状
態、両者でのドレイン耐圧を向上させ、高出力ＦＥＴを
実現できる電界効果トランジスタ及びその製造方法を提
供することである。

【００２１】

【課題を解決するための手段】本発明による電界効果ト
ランジスタは、第１導電型のチャネル層と、第２導電型
の基板と、この基板と前記チャネル層との間に設けられ
空乏化した第１導電型の空乏化半導体層と、前記空乏化
半導体層と前記基板との間に設けられポテンシャル障壁
を形成する第１導電型層及び第２導電型層とを含み、前
記第１導電型層及び第２導電型層により形成されたポテ
ンシャル障壁が、前記チャネル層のチャネルをカットオ
フするのに必要なバイアスよりも過大な電圧をゲート電
極に印加した場合でも第２導電型電荷が前記基板から前
記ゲート電極の方向へ流出するのを妨ぐ障壁として働く
ようにしたことを特徴とする。また、前記空乏化半導体
層と前記基板との間に設けられた第２導電型層と前記基
板との間にこれらよりも濃度の低い低濃度第２導電型層
を設ける。

【００２２】本発明による電界効果トランジスタの製造
方法は、第１導電型のチャネル層を有する電界効果トラ
ンジスタの製造方法であって、第２導電型基板の上に第
２導電型層を形成するステップと、この第２導電型層の
上に第１導電型層を形成するステップと、この第１導電
型層の上にノンドープ層を形成するステップと、このノ
ンドープ層の上にチャネル層を形成するステップとを含
み、前記第１導電型層を空乏化し、かつ、前記第１導電
型層及び前記第２導電型層によって第２導電型電荷に対
する障壁を形成したことを特徴とする。

【００２３】要するに本トランジスタでは、上記目的を
達成するために、ｐ型基板の上にｐ型層、ｎ型層、ノン
ドープ層、チャネル層を順に積層し、ｎ型層は空乏化
し、かつ、このｐ型層とｎ型層でできたホールに対する
障壁が、ゲートに過大な負電圧を印加した場合でも障壁
として機能するように各層の不純物濃度、厚さを設定し
た構造を用いる。また、ｐ型層とｐ型基板との間に低濃
度のｐ型層を設け、ある程度のドレイン電圧で上部ｐ型
層のホールが空乏化するようにする。あるいは、ｐ型基
板の上に１×１０¹⁹ｃｍ^-3以上の高濃度のｐ型層を設置
する。あるいは、ｐ型基板の代わりに、半絶縁性、絶縁
性基板を用い、その上に上記の高濃度のｐ型層を設置す
る。その場合、高濃度のｐ型層を表面に露出させ電極を
設けるか、ソース電極と基板裏面を接続するバイアホー
ルを設け、バイアホール金属と高濃度ｐ型層とが直接接
するようにする。

【００２４】ｐ型層とｎ型層とを隣り合わせた障壁は、
ステップ上の電位分布を形成し電子、ホールに対して夫
々方向性の障壁となり、ｐ型層からホールは流れ出さな
いが流入は妨げない構造を提供する。さらに、ｐ型層の
電位の変動を防ぎ、ホールの排出を行うためｐ型基板を
用いるか、ｐ型層へ電極を設け電位を固定している。ｐ
型層の一部に１×１０¹⁹ｃｍ^-3以上の高濃度のｐ型層を
用いればショットキー金属と接触させるだけでトンネル
効果によりオーミック接触が得られる。これらの構造に
より、ｐ型層の電位が固定されかつゲートリークが無く
なり、ＯＦＦ状態においてもＯＮ状態においても耐圧の
高いデバイスを実現することができるのである。

【００２５】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。なお、ここではｎチャネルＦＥＴの場合
について説明するが、ｐ、ｎの符号を入替えることによ
りｐチャネルＦＥＴでも全く同じ効果が得られる。

【００２６】図１は本発明の実施形態によるパワーＦＥ
Ｔの断面模式図である。この構造では障壁ｐ型層１２の
上にｎ型層１１を設け、ホールのゲート側への流出に対
する障壁が形成されている。また、ｐ型層１２の下には
低濃度のｐ型層１３を設け、さらにｐ型基板１４へとつ
ながっている。ｐ型基板１４の裏面には金、錫等による
基板電極３４がありこれを通してグランドへホールを流
すことができる。なお、ｐ型基板１４のアクセプタ濃度
は高い方が望ましく、その濃度は１０¹⁷〜１０²⁰cm^-3程
度である。

【００２７】図２は図１のトランジスタにゲートに過大
な負バイアスがかかった場合のチャネル断面方向のポテ
ンシャル図である。上述した図８の場合に比べ、ホール
がゲート側に流れ出す障壁が高く、ゲートの負バイアス
がかなり大きくても矢印２１で示されているように、ホ
ールは漏れ出さないことが判る。

【００２８】バリア構造は、具体的にはバリアを形成す
るｐ型層の濃度と厚さ、ｎ型層の濃度と厚さ、障壁層の
チャネルからの距離で規定される。これらの要素は下記
のようにして決めることができる。

【００２９】図３には、単純化したパワーＦＥＴのチャ
ネル断面構造が示されている。チャネル２２と上述した
バリア層との間にノンドープ層２３があり、その厚さを
Ｘ_Iとする。バリア層はｎ型層２４及びｐ型層２５から
構成される。ｎ型層２４はソースドレイン間のリーク電
流を防ぐため、完全に空乏化するようにする。ｐ型層は
この解析では半無限に続いているものとする。ｎ型層２
４と接している部分にはｐ型層側にも空乏層２６（ｐ型
層の空乏化した領域）が拡がる。

【００３０】今、ｎ型層の厚さをＸ_N、ドナー濃度をＮ
_D、ｐ型層のアクセプタ濃度をＮ_Aとする。障壁の高さ
は、ｐ型層深部の電荷中性領域の充満帯のエネルギー
と、バリア部での充満帯の一番低いエネルギーとの差で
定義する。ノンドープ層２３がフラットバンドの時のチ
ャネル障壁の高さ（以下、バリア高と呼ぶ）をＶ_B0とす
る。この時、バリア層の両側でフラットバンドとなるの
で、ガウスの定理からｐ型層２５側にｎ型層２４の総ド
ナー濃度Ｎ_D×Ｘ_Nと同量の負電荷が空乏層２６として
発生する。この時の空乏層２６の厚さをＸ_P0とすると、

【００３１】

【数１】である。バリア高Ｖ_B0は、ｐ型層側とｎ型層側の電位を
足して、

【００３２】

【数２】となる。このバリア高が高ければ高いほどホールを堰き
止める効果が大きい。しかし、同じバリア高が伝導帯側
にもあり、あまり大きいと電子がノンドープ層に発生
し、リーク電流の原因となる。このため、半導体のバン
ドギャップをＥｇとすると、バリア高Ｖ_B0は（１／２）
Ｅｇ程度が望ましい。こうすれば、この計算で仮定して
いるバリア付近で電子は空乏化しているという条件も満
足される。

【００３３】式（２）から、ドナー濃度Ｎ_Dとアクセプ
タ濃度Ｎ_Aとが決まれば、バリア高Ｖ_B0の条件からｎ型
層の厚さＸ_Nは決まる。すなわち、

【００３４】

【数３】である。

【００３５】ここで、ゲートに負の電圧が印加された場
合について調べる。トランジスタのしきい値を−Ｖ_Tと
すると、−Ｖ_Tまではソースに接続されたチャネル電子
が存在するのでチャネル電位は変わらない。それより深
く負バイアスが印加されると、ｐ型層の電位が固定され
たままチャネル部からバリア部へかけてのノンドープ層
の電位が低下する。このゲートに負の電圧が印加された
場合における電位分布が同図中の実線２８で示されてい
る。負の電圧が印加された場合（実線２８）と印加され
ていない場合（破線２７）におけるチャネル電位差は、
Ｖ_CHとなる。

【００３６】バリア部分での電界の大きさは、バリア部
分の電位変化が小さいとして無視すると、

【００３７】

【数４】となる。この電界強度変化が、ｎ型層２４の正電荷で生
成する電界に等しくなるとｐｎ接合部で電界がゼロ、す
なわちフラットバンドになり、ホールへの障壁が消滅す
る。その際のゲート電圧Ｖ_GMAXは、

【００３８】

【数５】となる。ここで、バリア高Ｖ_B0は予め決められているの
でドナー濃度Ｎ_Dとアクセプタ濃度Ｎ_Aとを任意に選ぶ
ことができるが、ゲート電圧Ｖ_GMAXを大きくするために
はドナー濃度Ｎ_D、アクセプタ濃度Ｎ_Aとも同時に大き
いことが必要であることが判る。ｎ層ドナー濃度、ｐ層
アクセプタ濃度、ｎ層厚さ、ｐ層空乏層厚さ及びチャネ
ル耐圧の典型的な例が表１に示されている。

【００３９】

【表１】ここではＧａＡｓを想定してバリア高Ｖ_B0を０．７Ｖと
し、またノンドープ層の厚さＸ_Iは２００ｎｍとしてい
る。耐圧は充満帯に極小値の消滅する場合のチャネルと
障壁との電位差で、チャネルとゲートの間の電位差は省
いてある。シリコンの場合はバリア高Ｖ_B0を０．５５Ｖ
とするので、ｎ型層の厚さがやや薄くなり、また耐圧も
やや下がる。また、ノンドープ層の厚さＸ_Iを増やせば
比例して耐圧も増大する。この表からゲートに数ボルト
の負電圧がかかる場合には、ドナー濃度１０¹⁸ｃｍ^-3、
厚さ２０ｎｍ程度のｎ型層と同程度のアクセプタ濃度の
ｐ型層が必要であることが判る。

【００４０】これまでの説明で、基板からゲート方向へ
ホールが流れ出さないことを説明した。チャネル側が正
バイアスで、アバランシェ破壊などでホールが発生した
場合にはホールが基板のｐ型層へスムースに流れ込むこ
とは各ポテンシャル図で明らかである。ヘテロバリアの
場合には両方向ともに障壁となるのでホールがスムース
に基板に流れ込まず、ＯＮ状態耐圧の不良原因となる。

【００４１】ｐ型基板の意義の一つはチャネル電子の誘
起、空乏化で、ドレイン抵抗を下げるためにはチャネル
との距離は小さいほど良い。しかし、ドレイン電極に正
電圧を印加した場合にはチャネル垂直方向にも電界がか
かるので単純に近づける訳には行かない。垂直方向の耐
圧破壊を回避するためにはある程度の電界でｐ型層がい
ったん空乏化し、さらに奥にある次のｐ型層に電圧がか
かるようにする。

【００４２】ドレイン抵抗はチャネルがピンチオフすれ
ば高くなった方が良いので、チャネルのピンチオフ電圧
を超えたところではじめのｐ型層は空乏化するように設
計すると良い。表１でのｐ型層厚さは低ドレインバイア
スでの空乏層の厚さに対応するので、ここから厚さを増
やして所定のドレイン電圧で空乏化するように設定す
る。しかし、バリアのｐ型層と基板との間に抵抗がある
とホールの排出に支障を来す。そこで、ポテンシャル分
布には大きな影響を与えないが、ホールに対しては抵抗
の低い低濃度ｐ型層を挿入する。バリアｐ型層が１０¹⁸
ｃｍ^-3程度なので、その１／１０程度の１０¹⁷ｃｍ^-3程
度が望ましい。

【００４３】ホールを効率よく抜き出すためには、これ
らのｐ型層へはホールに対するオーミック電極を形成す
る。ｐ型基板の場合には裏面に電極を形成する。裏面全
体を使えるので面積が比較的大きく極端な低抵抗は必要
ない。しかし、ｐ型層へのコンタクトを表面又は基板中
を貫くバイアホール電極を用いる場合には、オーミック
接触をとりやすくするために、基板に接して１０¹⁹ｃｍ
^-3以上の高濃度層を成長させると良い。この成長には特
に精密な濃度制御は要らないので、ＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒＢｅａｍＥｐｉｔａｘｙ）やＭＯＣＶＤ
（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶ
ａｐｏｒＤｅｐｏｓｉｔｉｏｎ）で実現できる。

【００４４】図４は基板１４の表面に高濃度のｐ型層２
９を成長させ、デバイス作成後にコンタクトホール３０
を設け、ｐ型層２９の表面を選択的に露出させてオーミ
ック電極となる電極３１を設けた例である。ｐ型層の濃
度は１０¹⁹ｃｍ^-3以上、厚さは抵抗を下げるためにでき
るだけ厚い方が望ましいが、成長速度の制約から１ミク
ロンとしている。金属はＴｉとＡｕとの合金を用いてい
るが、ｐ型層の濃度が高いので制約は少ない。こうする
ことで、ｐ型基板でなく半絶縁性基板でもこれまで述べ
たバリア層の効果が得られる。

【００４５】図５は、同じ構造の基板に対しバイアホー
ル電極を形成した例を示す図である。高濃度のｐ型層２
９とバイアホール３３の金とが基板中で接触し、自動的
にオーミック接触が得られる。こうすることで、ｐ型層
２９を露出させるための余分な工程が不要となり、従来
から行われているバイアホール工程でｐ型層２９へのオ
ーミック接触が形成できる。なお同図中の符号３２は、
ソース及びバイアホール電極である。

【００４６】以上のように、電界効果トランジスタに上
記のバリア層を用いれば、高耐圧化へ必要なｐ型層バッ
ファに付随する負バイアス時のホールのリークを抑制
し、また正バイアス時のホールの排出を効率的に行うこ
とができるのである。これにより、ｐ型層バッファでＯ
ＦＦ時の耐圧を上げ、ホールの排出でＯＮ時の耐圧を上
げ、ｐ型層からのリークがないのでドレイン電流の低下
が無く、電流面、電圧面の両者で高出力化が可能となる
のである。

【００４７】以上はＧａＡｓのＭＥＳＦＥＴを想定して
説明したが、表面にヘテロバリアを持つＨＥＭＴ（Ｈｉ
ｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎ
ｓｉｓｔｏｒ）構造でも有効である。また、ゲートリー
クの無いＭＯＳＦＥＴにおいても、ｐ型層からのホール
リークはゲート負バイアス時の寄生容量の原因となるの
でやはり効果的である。

【００４８】上述した電界効果トランジスタは、ｐ型基
板１４の上にｐ型層１２、ｎ型層１１、ノンドープ層
７、チャネル層６を順に積層することによって製造でき
る。そして、このときｎ型層１１は空乏化し、かつ、こ
のｐ型層１２とｎ型層１１とでできたホールに対する障
壁が、ゲートに過大な負電圧を印加した場合でも障壁と
して機能するように各層の不純物濃度、厚さを設定して
いるのである。

【００４９】さらに、図１に示されているようにｐ型層
１２とｐ型基板１４との間に低濃度のｐ型層１３を設
け、ある程度のドレイン電圧で上部ｐ型層のホールが空
乏化するようにしている。また、図４及び図５に示され
ているように、ｐ型基板１４の上に１×１０¹⁹ｃｍ^-3以
上の高濃度のｐ型層２９を設ける。ｐ型基板１４の代わ
りに、半絶縁性、絶縁性基板を用い、その上に上記の高
濃度のｐ型層２９を設けても良い。その場合、高濃度の
ｐ型層２９を表面に露出させて電極３１を設けるか、ソ
ース電極と基板裏面とを接続するバイアホール３３を設
けてバイアホール３３の金属と高濃度のｐ型層２９とが
直接接するようにする。

【００５０】このように電界効果トランジスタを製造す
れば、ｐ型層１２とｎ型層１１とを隣り合わせた障壁
は、ステップ上の電位分布を形成し、電荷すなわち電
子、ホールに対して夫々方向性の障壁となり、ｐ型層１
２からホールは流れ出さないが流入は妨げない構造を実
現できる。さらに、ｐ型層１２の電位の変動を防ぎ、ホ
ールの排出を行うためｐ型基板を用いるか、ｐ型層１２
に電極を設け電位を固定している。ｐ型層の一部に１×
１０¹⁹ｃｍ^-3以上の高濃度のｐ型層１３を用いればショ
ットキー金属と接触させるだけでトンネル効果によりオ
ーミック接触が得られる。これらの構造により、ｐ型層
の電位が固定されかつゲートリークが無くなり、ＯＦＦ
状態においてもＯＮ状態においても耐圧の高いデバイス
を実現することができるのである。

【００５１】

【発明の効果】以上説明したように本発明は、バリア層
を設けることにより、高耐圧化へ必要なｐ型層バッファ
に付随する負バイアス時のホールのリークを抑制し、ま
た正バイアス時のホールの排出を効率的に行うことがで
き、ｐ型層バッファでＯＦＦ時の耐圧を上げ、ホールの
排出でＯＮ時の耐圧を上げ、ｐ型層からのリークがない
のでドレイン電流の低下が無く、電流面、電圧面の両者
で高出力化が実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明によるＧａＡｓパワーＦＥＴの断面模式
図である。

【図２】本発明の障壁構造を持つトランジスタにゲート
に過大な負バイアスがかかった場合のチャネル断面方向
のポテンシャル模式図である。

【図３】本発明のバリア構造の構造パラメータとポテン
シャル形状の関係を調べるための模型の構造と電位分布
の図である。

【図４】基板の表面に高濃度のｐ型層を成長させ、この
ｐ型層の表面にオーミック電極を設けた例を示す断面模
式図である。

【図５】基板の表面に高濃度のｐ型層を成長させ、バイ
アホール電極を形成した例である。

【図６】ｐ型層バッファを用いない従来構造のＧａＡｓ
パワーＦＥＴの断面模式図である。

【図７】ｐ型層バッファを用いたＧａＡｓパワーＦＥＴ
の断面模式図である。

【図８】従来型のｐ型層バッファＦＥＴのゲートに過大
な負バイアスがかかった場合のチャネル断面方向のポテ
ンシャル模式図である。

【符号の説明】

１ソース電極２ゲート電極３ドレイン電極４ソース高濃度ｎ型層５ドレイン高濃度ｎ型層６チャネルｎ型層７ノンドープ層８半絶縁性基板９ドリフト領域１０埋込ｐ型層１１障壁ｎ型層１２障壁ｐ型層１３ｐ型層１４ｐ型基板１９チャネル電子２０ホール２２チャネル２３ノンドープ層２４ｎ型層２５ｐ型層２９高濃度ｐ型層３０コンタクトホール３１ｐ型層電極３３バイアホール３４基板電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋裕之東京都港区芝五丁目７番１号日本電気株式会社内 (56)参考文献特開平２−210840（ＪＰ，Ａ) 特開昭64−7665（ＪＰ，Ａ) 特開平８−250519（ＪＰ，Ａ) 特開昭62−13063（ＪＰ，Ａ) 特開平10−116837（ＪＰ，Ａ) 特開平８−153733（ＪＰ，Ａ) 特開平３−185738（ＪＰ，Ａ) 特開平４−39968（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型のチャネル層と、第２導電型
の基板と、この基板と前記チャネル層との間に設けられ
空乏化した第１導電型の空乏化半導体層と、前記空乏化
半導体層と前記基板との間に設けられポテンシャル障壁
を形成する第１導電型層及び第２導電型層とを含み、前
記第１導電型層及び第２導電型層により形成されたポテ
ンシャル障壁が、前記チャネル層のチャネルをカットオ
フするのに必要なバイアスよりも過大な電圧をゲート電
極に印加した場合でも第２導電型電荷が前記基板から前
記ゲート電極の方向へ流出するのを妨ぐ障壁として働く
ようにしたことを特徴とする電界効果トランジスタ。
【請求項２】前記空乏化半導体層と前記基板との間に
設けられた第２導電型層と前記基板との間にこれらより
も濃度の低い低濃度第２導電型層を設けたことを特徴と
する請求項１記載の電界効果トランジスタ。
【請求項３】前記基板に接して１０¹⁹ｃｍ^-3以上の不
純物濃度を持つ高濃度第２導電型層を更に設け、この高
濃度第２導電型層にオーミック電極を接続したことを特
徴とする請求項１又は２記載の電界効果トランジスタ。
【請求項４】前記オーミック電極は、前記基板の表面
に設けられた電極と該裏面に設けられた電極とを電気的
に接続するバイアホールであることを特徴とする請求項
３記載の電界効果トランジスタ。
【請求項５】前記第２導電型の基板の代わりに、絶縁
性を有する基板を含むことを特徴とする請求項１〜４の
いずれかに記載の電界効果トランジスタ。
【請求項６】第１導電型のチャネル層を有する電界効
果トランジスタの製造方法であって、第２導電型基板の
上に第２導電型層を形成するステップと、この第２導電
型層の上に第１導電型層を形成するステップと、この第
１導電型層の上にノンドープ層を形成するステップと、
このノンドープ層の上にチャネル層を形成するステップ
とを含み、前記第１導電型層を空乏化し、かつ、前記第
１導電型層及び前記第２導電型層によって第２導電型電
荷に対する障壁を形成したことを特徴とする電界効果ト
ランジスタの製造方法。
【請求項７】前記第２導電型基板の上に前記第２導電
型層よりも低濃度である他の第２導電型層を形成するス
テップを更に含み、前記他の第２導電型層の上に前記第
２導電型層を形成するようにしたことを特徴とする請求
項６記載の電界効果トランジスタの製造方法。
【請求項８】前記基板に接して１０¹⁹ｃｍ^-3以上の不
純物濃度を持つ高濃度第２導電型層を設けるステップ
と、この高濃度第２導電型層にオーミック電極を接続す
るステップとを更に含ることを特徴とする請求項６又は
７記載の電界効果トランジスタの製造方法。
【請求項９】前記オーミック電極は、前記基板の表面
に設けられた電極と該裏面に設けられた電極とを電気的
に接続するバイアホールであることを特徴とする請求項
８記載の電界効果トランジスタの製造方法。
【請求項１０】前記第２導電型の基板の代わりに、絶
縁性を有する基板を用いることを特徴とする請求項６〜
９のいずれかに記載の電界効果トランジスタの製造方
法。