JP2000031483A

JP2000031483A - 静電誘導半導体装置

Info

Publication number: JP2000031483A
Application number: JP10216409A
Authority: JP
Inventors: Katsunori Asano; 勝則浅野; Yoshitaka Sugawara; 良孝菅原
Original assignee: Kansai Electric Power Co Inc
Current assignee: Kansai Electric Power Co Inc
Priority date: 1998-07-14
Filing date: 1998-07-14
Publication date: 2000-01-28
Anticipated expiration: 2018-07-14
Also published as: JP3977518B2

Abstract

(57)【要約】【課題】高い耐圧と低いオン電圧を有する静電誘導ト
ランジスタを得ること。【解決手段】静電誘導トランジスタにおいて、チャネ
ル領域に埋込ゲート領域を形成し、チャネル幅を狭くす
る。さらにトレンチ側壁に絶縁膜を介してゲート電極を
形成し、ゲートをＭＯＳ構造にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧を有し、大
電流を制御する静電誘導半導体装置の構造に関する。

【０００２】

【従来の技術】半導体装置の一種の静電誘導トランジス
タは、半導体基板の一方の面にソース領域を備えるとと
もに、他方の面にドレイン領域を備え、かつ、ソース領
域とドレイン領域の間に電流通路となる高比抵抗領域を
備えている。高比抵抗領域を流れる電流は、ゲート領域
に加える電圧をコントロールすることにより、オン、オ
フされる。

【０００３】図１３は、従来の静電誘導トランジスタの
基本構成を示すもので、高不純物濃度ｎ型のソース領域
１００と高不純物濃度ｎ型のドレイン領域１０１を備
え、両領域の間に低不純物濃度ｎ型のドリフト領域１０
２を備えている。さらに高不純物濃度ｎ型のソース領域
１００から低不純物濃度ｎ型のドリフト領域１０２に堀
込まれたリセス構造の底部に高不純物濃度ｐ型のゲート
領域１０３を備え、ゲート領域１０３の働きによりドレ
イン１１とソース１２の間を流れる電流がオン、オフさ
れる。上記のようなリセス構造の静電誘導トランジスタ
は、対向する２個のゲート領域１０３の間の距離（以
下、ゲート間隔という）を狭くすることにより、高耐圧
化がはかられる。この静電誘導トランジスタのオフ状態
では、ゲートＧとソースＳ間に逆バイアス電圧を加える
ことにより、空乏層は主に低不純物濃度ｎ型ドリフト領
域１０２とゲート領域１０３の間のｐｎ接合からドリフ
ト領域１０２にのびる。対向する２つのゲート領域１０
３の間で、ソースＳとドレインＤ間の電流が流れるチャ
ネル領域１０５に、図１３のように空乏層１０６が広が
り、ソースＳとドレインＤ間の電流を遮断する。オン状
態では、ゲートＧとソースＳ間に順バイアス電圧を加え
ることにより、図１４のように空乏層１０６が縮小し、
チャネル領域１０５を導通状態にする。

【０００４】

【発明が解決しようとする課題】静電誘導トランジスタ
を高耐圧にするためには、空乏層１０６がチャネル領域
１０５内に拡大し、対向する２つのゲート領域１０３か
ら広がる空乏層１０６を相互につながりやすくするため
にゲート間隔を狭くする必要がある。図１３のように両
空乏層１０６がつながった状態をピンチオフという。一
方、オン電圧を低くするためには、電流の通路であるゲ
ート間隔を広くする必要がある。したがって、耐圧とオ
ン電圧のかね合いにより、ゲート間隔を決定する。シリ
コン（Ｓｉ）の静電誘導トランジスタの場合、５ｋＶの
耐圧を実現するために、不純物濃度が１０¹³ｃｍ^-3程度
の低不純物濃度ｎ型のドリフト領域１０２を用い、電圧
増幅率を１００とした場合、ゲートＧとソースＳ間に印
加する電圧は−５０Ｖとなり、ゲート間隔を２．５μｍ
以下とする必要がある。

【０００５】炭化ケイ素（以下ＳｉＣと記す）の静電誘
導トランジスタの場合、不純物濃度Ｎの平方根に比例す
る臨界電界Ｅｍａｘは、Ｓｉの場合の１０倍である。従
ってＳｉＣの場合不純物濃度Ｎを、Ｓｉの場合の１００
倍にすることができ、その結果としてオン電圧を低くす
ることができる。この場合、空乏層が広がる範囲は、Ｓ
ｉのものの１／１０になるため、チャネル領域１０５を
ピンチオフにするためには、半導体装置のセグメント幅
（図１３において、左端から右端までの長さ）をＳｉの
場合の１／１０以下にしてゲート間隔を狭くする必要が
ある。このため超微細加工が必要となり、実際上製造す
ることは困難である。また、ゲート間隔のみを極端に狭
くするとチャネル領域の抵抗が大幅に大きくなり、オン
電圧も大幅に高くなる。ゲート間隔を変えないで、ゲー
ト電圧を高くすることにより、チャネル領域をピンチオ
フにすることもできる。しかしＳｉＣの場合は不純物濃
度Ｎが高いため、ゲート電圧をＳｉの場合の１００倍以
上にする必要がある。ゲート電圧を高くすると、電流の
遮断特性が大幅に悪化し現実的でない。また、空乏層１
０６が広がりやすいように不純物濃度を低くすると、ド
リフト領域１０２の比抵抗が大きくなり、ＳｉＣを用い
た静電誘導トランジスタの利点であるオン抵抗が低いと
いう特徴が犠牲となる。

【０００６】本発明は、超微細加工が不要で、電圧増幅
率が大きく、かつ低いゲート電圧で高耐圧を実現できる
とともに、オン電圧が低く、高い信頼性を有する静電誘
導半導体装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の静電誘導半導体
装置では、高不純物濃度の第１の導電型のドレイン領域
の上に低不純物濃度の第１の導電型のドリフト領域を形
成し、そのドリフト領域内のチャネル領域に第２の導電
型の埋込ゲートを形成する。こうして、チャネル領域を
狭くする。さらにドリフト領域の端部領域に形成した凹
部の側壁に絶縁膜を介してゲート電極を形成することに
より、ゲートをＭＯＳ構造にする。

【０００８】チャネル領域が狭いので、ゲート−ソース
間に低い逆バイアス電圧を加えた場合でも、第二導電型
の埋込ゲート領域とＭＯＳの電界効果による空乏層また
は反転層から、それぞれ第一導電型ドリフト領域に空乏
層が伸び、ピンチオフとなる。これにより、ソース−ド
レイン間の耐電圧が大きくなり、高い電圧が印加されて
も電流を遮断することができる。また、ゲート−ソース
間に順バイアス電圧を加えると、ＭＯＳの電界効果によ
る電子の蓄積により電子が絶縁膜の下に集まり、チャネ
ル領域が狭くても、オン抵抗が低減され、オン電圧（オ
ン状態での電圧降下）を低くできる。また、ゲートの順
バイアス電圧をビルトイン電圧以下にすることにより、
ゲートには空乏層の容量を充電する分の電流しか流れな
いので、ゲートの駆動電力を低く抑えることができる。
また、ゲート電圧をビルトイン電圧以上にすることによ
り、少ないキャリアの注入で伝導度変調をおこさせ、さ
らに低いオン抵抗、及び低いオン電圧を実現できる。さ
らに、絶縁膜上にゲート電極を形成するので、凹部の側
壁に付着するイオン等の影響をなくすことができ、高い
信頼性を実現できる。

【０００９】

【発明の実施の形態】以下、本発明の実施例を図１から
図１２を参照して説明する。

【００１０】《第１実施例》図１は、本発明の第１実施
例の耐圧５ｋＶの静電誘導トランジスタの１個分の素子
であるセグメントの断面図である。図の実施例では、ド
レイン領域１とドリフト領域２からなる静電誘導トラン
ジスタの単位セグメントの中央は導通領域として一段高
くなっており、その両側に一段低いトレンチ領域が設け
られている。セグメント幅Ｗは７μｍ、紙面に垂直な方
向の奥行きは１ｍｍである。その他の構造諸元は以下の
とおりである。高不純物濃度ｎ型のドレイン領域１の厚
さは約４００μｍ、低不純物濃度ｎ型ドリフト領域２の
厚さは約６０μｍ、セグメントの両側に設けられた凹部
のトレンチ１０の深さは約１．５μｍである。トレンチ
１０の半分の幅は約１．５μｍ、ゲート絶縁膜２１の厚
さは約０．２μｍ、リセスゲート４の深さは約１μｍで
ある。本実施例では、ゲート電極１３とソース電極１２
はストライプ状であるが、その形状は例えば円形や四角
形等であってもかまわない。

【００１１】本実施例の静電誘導トランジスタの製作方
法の一例を、以下に説明する。最初にドレイン領域１と
して機能する１０¹⁸から１０²⁰atm/cm³の高不純物濃度
のｎ型炭化ケイ素（ＳｉＣ）基板を用意し、この一方の
主面上に１０¹⁴から１０¹⁶atm/cm³のＳｉＣ低不純物濃
度ｎ型のドリフト領域２を気相成長法等により形成す
る。次に、１０¹⁸atm/cm³程度のｐ型の埋込ゲート領域
５をイオン打ち込み等により形成する。さらにその上に
１０¹⁴から１０¹⁶atm/cm³のＳｉＣ低不純物濃度ｎ型の
ドリフト領域２を気相成長法等により形成する。ドリフ
ト領域２の上に１０¹⁹atm/cm³程度のｎ⁺領域のソース領
域３を窒素、りん等のイオン打ち込み等により形成す
る。次に、基板を異方性エッチングして、図１に示すよ
うにトレンチ１０を形成する。トレンチ１０の底に深さ
約１μｍのｐ型リセスゲート領域４をホウ素、アルミニ
ウム等のイオン打ち込み等により形成する。続いて、ト
レンチ内壁にＳｉＯ₂のゲート絶縁膜２１を形成した
後、トレンチ１０の底部のＳｉＯ₂のゲート絶縁膜を一
部取り除き、Ａｌ等の金属膜により、ゲート電極１３を
形成する。セグメントの奥行き方向（図１の紙面のたと
えば紙の後ろの方）で埋込ゲート領域５の一部分を露出
させ、露出した埋込ゲート領域５に電極Ｇを接続してソ
ース電極１２側に取り出す。最後に、アルミニウム、ニ
ッケル等でソース電極３の表面の一部分にソース電極１
２を形成し、かつドレイン領域１の表面にドレイン電極
１１を形成して完成する。

【００１２】この静電誘導トランジスタの耐圧は、ゲー
ト電圧として−２０Ｖを印加したとき、約６ｋＶであっ
た。また、オン抵抗は３５ｍΩｃｍ²であった。

【００１３】本実施例のＳｉＣ静電誘導トランジスタで
は、ドレイン電極１１の電位がソース電極１２の電位よ
り高く、かつリセスゲート４および埋込ゲート５のゲー
ト電位が同電位でかつソース電極１２の電位よりも低く
なるようにする。ゲート電位が高い場合、たとえば−３
Ｖから−１０Ｖ程度では、ＭＯＳの電界効果による空乏
層と、ｐ型埋込ゲート領域からの空乏層とにより、埋込
ゲート領域５とトレンチ１０の側壁１０Ａとの間の幅の
狭いチャネル部２０をピンチオフにすることができる。
ゲート電圧が低い場合、たとえば−１３Ｖ程度かそれ以
下では、ＭＯＳの電界効果によるｐ型の反転層およびｐ
型埋込ゲート領域５から、低不純物濃度ｎ型ドリフト領
域２に空乏層がのび、チャネル部２０をピンチオフにす
ることができる。その結果、ソースＳとドレインＤ間の
電流を遮断できる。図２は、ゲート電圧をパラメータと
した、電圧−電流特性図で、横軸はソース−ドレイン間
の電圧Vdsを示し、縦軸はドレイン−ソース間の漏れ電
流Idを示す。ゲート電圧を負にして逆バイアスを大きく
すると、図２のように耐圧は大きくなるが、−１５Ｖ以
上に逆バイアスを大きくしても耐圧はそれほど変わらな
い。

【００１４】トレンチ側壁１０Ａの絶縁膜２１上にゲー
ト電極１３がない場合は、ＭＯＳの電界効果がないため
に、耐圧は本実施例の半分の約３ｋＶとなる。したがっ
て、埋込ゲート領域５を備えた静電誘導トランジスタに
ＭＯＳの電界効果を加えることにより、耐圧を約２倍に
できる。また、ドレイン電極１１の電位がソース電極１
２の電位より高く、リセスゲート４および埋込ゲート５
の電位がソース電極の電位よりも高くなるようにゲート
電圧を印加すると、リセスゲート領域４および埋込ゲー
ト領域５と、低不純物濃度ｎ型のドリフト領域２との間
の空乏層が縮小して、オン抵抗が低減する。さらに、ト
レンチ１０の側壁１０Ａと埋込ゲート５との間の領域で
あるチャネル部２０の幅が狭いにもかかわらず、ＭＯＳ
の電界効果による電子の蓄積によりチャネル部２０の抵
抗が低いので、オン抵抗を低くできる。

【００１５】図３は、セグメント幅Ｗを、左端を原点と
して右方への距離で横軸に示し、縦軸に電子密度を示し
たグラフである。トレンチ領域と導通領域の間の幅の狭
いチャネル部２０近傍において電子密度が大幅に高くな
っていることがわかる。ゲート電圧を大きくすれば、空
乏層が縮小して、さらに電子が蓄積されるために、図４
のように電流を流す時のオン電圧を低下できる。特に１
ｋＶ程度以下の耐圧の素子でオン電圧の低減が顕著であ
る。例えば、１ｋＶ耐圧の素子の場合、ドリフト領域２
の抵抗が６ｋＶ耐圧の素子に比べ約１／６になるが、チ
ャネル部２０の抵抗のチャネル抵抗は変わらない。この
ため、全抵抗に占めるチャネル抵抗の割合は、従来の静
電誘導トランジスタの場合は５０％以上になるが、本実
施例の構造では、ＭＯＳの電界効果による電子の蓄積に
より、チャネル抵抗は非常に小さくなり、素子の抵抗は
ドリフト領域２の抵抗で決まるので、オン電圧は５０％
以上低減する。さらに低耐圧の素子の場合は、本実施例
の構造にすることにより、オン電圧の低減割合が増加す
る。また、ゲート電圧をビルトイン電圧（立ち上がり電
圧）以下にすることにより、ゲート電圧を供給するゲー
ト回路（図示省略）には空乏層を形成するために必要な
電流しか流れないので、駆動電力を低減することができ
る。また、ゲート電圧をビルトイン電圧以上にすること
により、少ないキャリアの注入で伝導度変調をおこさ
せ、さらにオン抵抗を低くし、またオン電圧を低くする
ことができる。また、トレンチ１０の側壁１０Ａにゲー
ト電極１３を形成するので、トレンチ１０の側壁１０Ａ
にイオン等が付着することはなく、それによる影響をな
くすことができ、高い信頼性を実現できる。

【００１６】《第２実施例》図５は、本発明の第２実施
例の静電誘導トランジスタの断面図である。図におい
て、埋込ゲート領域５Ａはソース領域３と同一の面から
低不純物濃度ｎ型ドリフト領域２の中へ広がるように形
成される。ゲート電極１３Ａは埋込ゲート領域５Ａの直
上に形成される。その他の構成は図１の静電誘導型トラ
ンジスタと同じである。埋込ゲート領域５Ａをホウ素等
のイオン打ち込み法等で形成した後に、高不純物濃度ｎ
型ソース領域３をイオン打ち込み法等で形成する。イオ
ン打ち込みで表面のゲート電極１３Ａに接続するように
埋込ゲート領域５Ａを形成できることから、製造プロセ
スが簡単になる。上記の構造にすることにより、ゲート
抵抗が大幅に低減するので、駆動電力をさらに低減する
ことができる。

【００１７】《第３実施例》図６は、本発明の第３実施
例の静電誘導トランジスタの断面図である。図６に示す
本実施例では、ソース領域３の図において左右方向の幅
を、埋込ゲート領域５の幅より狭くした点が、図１の第
１実施例の静電誘導トランジスタと異なる。その他の構
成は図１の静電誘導トランジスタと同じである。この構
造により、前記の各実施例の作用効果に加えて、以下の
作用効果を有する。すなわち、ゲート１３と埋込ゲート
５に逆バイアス電圧を印加して、ドレインＤとソースＳ
間の電流をブロックする際に、埋込ゲート５の領域から
トレンチ１０の側面１０Ａに沿った方向のみでなく、埋
込ゲート５のソース領域３の近傍にも空乏層が広がる。
その結果漏れ電流を大幅に低減することができ、さら
に、高耐圧性を改善できる。また、オン時のＭＯＳの電
界効果により、トレンチ１０の側壁１０Ａに沿うドリフ
ト層２内のチャネル部に電子が蓄積されチャネル部２０
の抵抗が低くなる。そのためチャネル部２０が長くなっ
たことによるオン電圧への影響はほとんどない。

【００１８】《第４実施例》図７は、本発明の第４実施
例の静電誘導トランジスタの断面図である。図７に示す
構成では、２個の埋込ゲート領域５Ｂ、５Ｃがドリフト
層２の上部に形成されている。すなわち図１における埋
込ゲート領域５を２つの埋込ゲート領域５Ｂ、５Ｃに分
割した構造を有する。その他の構成は図１に示すものと
同じである。この構造により、ゲート１３に順バイアス
電圧を印加したとき、トレンチ１０の側壁１０Ａに沿う
チャネル部２０を電流が流れるとともに、埋込ゲート領
域５Ｂと５Ｃとの間にも電流が流れる。このため、ソー
スＳとドレインＤ間の抵抗が更に低くなり、オン電圧を
さらに２０％程度低減できる。また、ゲート１３に逆バ
イアス電圧を印加すると、分割した埋込ゲート領域５Ｂ
と５Ｃとの間にも空乏層が広がるため、分割しない場合
と同等の耐圧を実現できる。

【００１９】《第５実施例》図８は、本発明の第５実施
例の静電誘導サイリスタの断面図である。本実施例で
は、図１における高不純物濃度ｎ型基板によるドレイン
領域１のかわりに、高不純物濃度ｐ型基板によるアノー
ド領域６を設けることにより静電誘導サイリスタを構成
している。ゲート１３及び埋込ゲート領域５に２０Ｖ程
度の逆バイアス電圧を印加することにより、アノードＡ
とカソードＫの間の順方向および逆方向の電流をブロッ
クすることができる。また、ゲート１３及び埋込ゲート
領域５に２．５Ｖ程度の順バイアス電圧を印加すること
により、静電誘導効果によりキャリアが流れる状態にな
り、高不純物濃度ｐ型のアノード領域６から正孔が注入
される。この正孔と高不純物濃度ｎ型のカソード領域７
からの電子による伝導度変調により、低不純物濃度ｎ型
のドレイン領域２の抵抗が大幅に低くなるとともに、Ｍ
ＯＳ電界効果により電子が蓄積されたチャネル部を電流
が流れ、したがって低いオン電圧を実現できる。さら
に、ゲート１３と埋込ゲート領域５にビルトイン電圧以
上の電圧を印加することにより、サイリスタとして働く
セグメント中央部をオンさせ、大電流領域で低いオン電
圧を実現できる。例えば、３００Ａ／ｃｍ²で３．３Ｖ
のオン電圧を実現できる。本実施例の埋込ゲート領域５
を図５や図７の実施例の構造とした場合でも、ゲート抵
抗やオン電圧をさらに低減することができる。また、図
６の第３実施例のように、埋込ゲート領域５より小さい
ソース領域３を形成した場合でも、漏れ電流の低減や高
耐圧化が図れる。

【００２０】《第６実施例》図９は、本発明の第６実施
例の静電誘導トランジスタの断面図である。図におい
て、トレンチ１０のゲート１３の全面が絶縁膜２１によ
り絶縁されている。トレンチ１０の底部のドリフト領域
２内に、図１に示すリセスゲート領域４が設けられてい
ない。その他の構成は図１に示すものと同じである。こ
の構造においても、図１の静電誘導トランジスタと同様
の効果があるが、さらに、トレンチ１０のゲート１３が
ドレイン領域２から絶縁されているので、ゲート１３の
駆動電力は約５０％に低減できる。

【００２１】《第７実施例》図１０は、本発明の第７実
施例の静電誘導トランジスタの断面図である。図におい
て、トレンチ１０の底部のドレイン領域２内に高不純物
濃度ｐ型領域４Ａを設けている。その他の構成は図９の
ものと同じである。この構造により、前記第６実施例の
効果に加えて、トレンチ１０の底部の絶縁膜２１の電界
を緩和できるので、静電誘導トランジスタの信頼性を高
めることができる。上記の電界は、特にトレンチ１０の
コーナー部で高くなっているので、ｐ型領域４Ａは、ト
レンチ側壁１０Ａの位置より極度に離すと電界緩和効果
が損なわれる。そのため、ｐ型領域４Ａの内側端が、所
定の範囲、例えばトレンチ側壁１０Ａを基準に、埋め込
みゲート５の方へ少なくとも０．５μｍ程度突出した位
置から、前記側壁１０Ａの位置から埋め込みゲート領域
５とは反対方向に少なくとも１μｍ程度後退した位置と
の間にくるように設けるのが望ましい。

【００２２】《第８実施例》図１１は、本発明の第８実
施例の静電誘導トランジスタの断面図である。埋め込み
ゲート５をトレンチ１０の底面を含む面の近傍から、ド
レイン領域１に向かう方向に１μｍ程度の範囲の中央領
域に設けている。トレンチ側壁１０Ａと埋め込みゲート
５の距離は０．２〜１μｍ程度である。高い電圧増幅率
と低いオン電圧の両方を実現するには、０．５μｍ程度
が望ましい。他の構造諸元は、第１の実施例と同様であ
る。本実施例の静電誘導トランジスタの製作方法の一例
を、以下に説明する。ドレイン領域１とドリフト領域２
を形成する工程は、第１の実施例と同じである。ドリフ
ト領域２を形成した後、１０¹⁸atm/cm³程度のｐ型の埋
め込みゲート領域５とリセスゲート領域４をイオン打ち
込み等により形成する。さらにその上に、１０¹⁴から１
０¹⁶atm/cm³のＳｉＣ低不純物濃度ｎ型のドリフト領域
２を気相成長法等により形成する。ドリフト領域２の上
に１０¹⁹atm/cm³程度のｎ⁺領域のソース領域３を窒素、
りん等のイオン打ち込み等により形成する。次に、基板
を異方向性エッチングして、図１１に示すように、リセ
スゲート領域に達するトレンチ１０を形成する。絶縁膜
２１、ゲート電極１３、ソース電極１２及びドレイン電
極１１の形成方法は第１実施例と同様である。埋め込み
ゲート領域５とリセスゲート領域４を、同一平面で形成
する場合は、セグメントの奥行き方向で、両ゲート領域
を図示を省略したｐ型の領域で接続すれば、同電位にす
ることができる。その結果、埋め込みゲート領域用の電
極Ｇを取り出す必要がなくなり、構造及びプロセスがよ
り簡単になる。

【００２３】本実施例では、埋め込みゲート領域５とリ
セスゲート領域４を同時あるいは順次形成できるので、
プロセスがより簡単になる。また、埋め込みゲート領域
５とリセスゲート領域４は、ドレイン電極１１からほぼ
同じ距離に形成されるので、高耐圧を実現しやすく、本
実施例では７ｋＶの耐圧が得られた。オン抵抗は第一実
施例の３５ｍΩｃｍ²より大きくなることはなかった。

【００２４】《第９実施例》図１２は、本発明の第９実
施例の静電誘導トランジスタの断面図である。図におい
て、ドリフト領域２に形成したトレンチ１０のトレンチ
側壁１０Ａの一部分及びトレンチ１０の底面にアルミニ
ウムやニッケル等により、ショットキー障壁をもつゲー
ト電極１３を設けている。このゲート電極１３は、ドリ
フト領域２と接する面では、ショットキー障壁をもち整
流性を示すが、リセスゲート領域４と接する面では、オ
ーミック性を示す。ゲートにソース電圧より低い電圧を
印加すると、リセスゲート領域４から空乏層が広がるほ
か、ゲート電極１３とドリフト領域２との接触面からも
空乏層がのび、ソースとドレイン間の電流を遮断する。
また、ゲートにソース電圧より高い電圧を印加すると、
立ち上がり電圧より低い電圧では、ＭＯＳの電界効果と
同様の蓄積効果により、電子が蓄積するため、オン電圧
を低くできる。さらに、ゲートに立ち上がり電圧より高
い電圧を印加すると、ゲート電極１３のショットキー部
及びリセスゲート領域４からキャリアの注入が起こり、
伝導度変調によりさらにオン電圧が低下する。

【００２５】以上、９つの実施例を説明したが、本発明
はさらに多くの適用範囲あるいは派生構造をカバーする
ものである。

【００２６】前記各実施例では、ＳｉＣを用いた素子の
場合のみを述べたが、本発明はシリコン、ガリウムヒ素
等の他の半導体材料を用いた素子にも適用できる。特
に、ダイヤモンド、ガリウムナイトライドなどのワイド
ギャップ半導体材料を用いた素子に有効である。

【００２７】前記各実施例では低不純物濃度のドリフト
領域がｎ型の素子の場合について述べたが、ドリフト領
域がｐ型の素子の場合には、ｎ型領域をｐ型領域に、ｐ
型領域をｎ型領域に置き変えることにより、本発明の構
成を適用できる。

【００２８】

【発明の効果】以上各実施例の説明から明らかなよう
に、、本発明の静電誘導トランジスタ及び静電誘導サイ
リスタは、埋込ゲート領域およびトレンチの側壁に絶縁
膜を介してゲート電極を設けることにより、超微細加工
を必要とせず、低いゲート電圧でソース−ドレイン間の
大電圧をブロッキングでき、電圧増幅率を向上できる。
さらに、ゲートに順バイアス電圧を印加することによ
り、ＭＯＳゲートの下に蓄積層が形成されるため、チャ
ネル部の幅が狭くてもオン電圧を低くできる。さらに、
低いゲート電圧でＭＯＳゲートの下に蓄積層を形成でき
るため、駆動電力を低く抑えることができる。トレンチ
側壁にゲート電極を形成するので、トレンチ側壁に付着
するイオン等の影響をなくすことができ、信頼性の向上
が図れる。

【図面の簡単な説明】

【図１】本発明の第１実施例の静電誘導トランジスタの
断面図

【図２】第１実施例の静電誘導トランジスタのＯＦＦ時
の、ゲート電圧をパラメータとした電圧−電流特性図

【図３】第１実施例の静電誘導トランジスタのＯＮ時の
電子密度を示すグラフ

【図４】第１実施例の静電誘導トランジスタのＯＮ時
の、ゲート電圧をパラメータとした電圧−電流特性図

【図５】本発明の第２実施例の、埋込ゲート領域５を、
ソース領域３と同じ面から低不純物濃度ｎ型ドリフト領
域へ広がるように形成した静電誘導トランジスタの断面
図

【図６】本発明の第３実施例のソース領域の幅を埋込ゲ
ート領域の幅より狭くした静電誘導トランジスタの断面
図

【図７】本発明の第４実施例の、埋込ゲート領域を横方
向に２分割した静電誘導トランジスタの断面図

【図８】本発明の第５実施例の高不純物濃度のＰ型基板
を用いた静電誘導サイリスタの断面図

【図９】本発明の第６実施例の、トレンチ部のゲートを
絶縁膜により絶縁した静電誘導トランジスタの断面図

【図１０】本発明の第７実施例の、トレンチ底部に高不
純物濃度Ｐ型領域を設けた静電誘導トランジスタの断面
図

【図１１】本発明の第８実施例の静電誘導トランジスタ
の断面図

【図１２】本発明の第９実施例の静電誘導トランジスタ
の断面図

【図１３】従来の静電誘導トランジスタのＯＦＦ時の空
乏層を示す断面図

【図１４】従来の静電誘導トランジスタのＯＮ時の空乏
層を示す断面図

【符号の説明】

１ドレイン領域２ドリフト領域３ソース領域４リセスゲート領域４Ａｐ型領域５、５Ａ、５Ｂ、５Ｃ埋込ゲート領域６アノード領域７カソード領域１０トレンチ１０Ａトレンチ側壁１１ドレイン電極１２ソース電極１３、１３Ａゲート電極１４アノード電極１５カソード電極２０チャネル部２１絶縁膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F005 AA03 AB03 AC02 AC03 AE01 AE07 AF01 AF02 AH02 AH04 BA02 BB01 BB02 GA01 5F102 FA01 FB01 GB04 GC07 GC08 GC09 GD04 GJ02 GL02 GR04 GR07 GS08 GV07 HC01 HC07 HC15

Claims

【特許請求の範囲】

【請求項１】高不純物濃度の第１の導電型のドレイン
領域の上に形成した、低不純物濃度の第１の導電型のド
リフト領域、前記ドレイン領域の、前記ドリフト領域に接する面の反
対面に形成したドレイン電極、前記ドリフト領域内の、前記ドレイン領域に接する面の
反対面の近傍の中央領域に形成した第２の導電型の埋込
ゲート領域、前記ドリフト領域の、前記ドレイン領域に接する面の前
記反対面に形成した第１の導電型のソース領域、前記ソース領域の表面の一部分に形成したソース電極、前記ドリフト領域の前記反対面の端部領域に形成した凹
部の底部において、前記ドリフト領域内に形成した第２
の導電型のリセスゲート領域、前記凹部の底面の一部分、凹部の側面及び前記ソース領
域の表面に形成した絶縁膜、及び前記絶縁膜の表面、及
び前記凹部のリセスゲート領域の表面に形成したゲート
電極、を備える静電誘導半導体装置。
【請求項２】前記埋込ゲート領域は前記ソース領域を
貫通してゲート電極に接続されていることを特徴とする
請求項１記載の静電誘導半導体装置。
【請求項３】前記ソース領域の面積が、前記埋込ゲー
ト領域の面積より小さいことを特徴とする請求項１記載
の静電誘導半導体装置。
【請求項４】前記ドリフト領域内の、前記ドレイン領
域に接する面の反対面の近傍に少なくとも２個の第２の
導電型の埋込ゲート領域を形成したことを特徴とする請
求項１記載の静電誘導半導体装置。
【請求項５】高不純物濃度の第２の導電型のアノード
領域の上に形成した、低不純物濃度の第１の導電型のド
リフト領域、前記アノード領域の、前記ドリフト領域に接する面の反
対面に形成したアノード電極、前記ドリフト領域の、前記アノード領域に接する面の反
対面の近傍の中央領域に形成した第２の導電型の埋込ゲ
ート領域、前記ドリフト領域の、前記アノード領域に接する面の前
記反対面に形成した第１の導電型のカソード領域、前記カソード領域の表面の一部分に形成したカソード電
極、前記ドリフト領域の前記反対面の端部領域に形成した凹
部の底部において、前記ドリフト領域内に形成した第２
の導電型のリセスゲート領域、前記凹部の底面の一部分、凹部の側面及び前記カソード
領域の表面に形成した絶縁膜、及び前記絶縁膜の表面及
び前記凹部のリセスゲート領域の表面に形成したゲート
電極、を備える静電誘導半導体装置。
【請求項６】高不純物濃度の第１の導電型のドレイン
領域の上に形成した、低不純物濃度の第１の導電型のド
リフト領域、前記ドレイン領域の、前記ドリフト領域に接する面の反
対面に形成したドレイン電極、前記ドリフト領域内の、前記ドレイン領域に接する面の
反対面の近傍の中央領域に形成した第２の導電型の埋込
ゲート領域、前記ドリフト領域の、前記ドレイン領域に接する面の前
記反対面に形成した第１の導電型のソース領域、前記ソース領域の表面の一部分に形成したソース電極、前記ドリフト領域の前記反対面の端部領域に形成した凹
部の底面及び側面、及びソース領域の表面に形成した絶
縁膜、及び前記絶縁膜の表面に形成したゲート電極、を備える静電誘導半導体装置。
【請求項７】前記凹部の底部の、前記ドリフト領域内
に形成した第２の導電型の領域を備える請求項６記載の
静電誘導半導体装置。
【請求項８】前記ドレイン領域は炭化ケイ素であるこ
とを特徴とする請求項１、５又は６記載の静電誘導半導
体装置。
【請求項９】前記埋め込みゲート領域を、前記凹部の
底面を含む面の近傍から前記ドレイン領域に向かう方向
の所定の範囲内における前記のドリフト領域内に形成し
たことを特徴とする請求項１、５又は６記載の静電誘導
半導体装置。
【請求項１０】前記絶縁膜を、前記凹部の側面の一部
分及び前記ソース領域の上面に形成し、前記ゲート電極を、前記凹部の底面及び側面に形成した
請求項１、５又は６記載の静電誘導半導体装置。
【請求項１１】前記リセスゲート領域を、前記リセス
ゲート領域の内側端が、前記凹部の側面位置から埋め込
みゲート領域の方へ少なくとも０．５μｍ突出した位置
と、前記側面位置から前記埋め込みゲート領域とは反対
の方向へ少なくとも１．０μｍ後退した位置との間にく
るように、前記凹部の底部のドリフト領域内に形成した
ことを特徴とする請求項１、５、６、９又は１０記載の
静電誘導半導体装置。
【請求項１２】高不純物濃度の第１の導電型の炭化ケ
イ素基板の第１の主面に低不純物濃度の第１の導電型の
ドリフト領域を形成するステップ、前記ドリフト領域内の、前記基板に接する面の反対面の
近傍の中央領域に第２の導電型の埋込ゲート領域を形成
するステップ、前記第２の導電型の埋込ゲート領域の上に、低不純物濃
度の第１の導電型のドリフト領域を形成するステップ、前記ドリフト領域の上に第１の導電型のソース領域を形
成するステップ、前記ドリフト領域の前記反対面の端部領域に凹部を形成
するステップ、前記凹部の底部において、前記ドリフト領域内に第２の
導電型のリセスゲート領域を形成するステップ、前記凹部の底面の一部分、凹部の側面及び前記ソース領
域の表面に絶縁膜を形成するステップ、前記絶縁膜の表面及び前記凹部のリセスゲート領域の表
面にゲート電極を形成するステップ、前記ＳｉＣ基板の第２の主面にドレイン電極を形成する
ステップ、及び前記ソース領域の表面の一部分にソース
電極を形成するステップ、を備える静電誘導半導体装置の製造方法。
【請求項１３】高不純物濃度の第２の導電型の炭化ケ
イ素基板の第１の主面に低不純物濃度の第１の導電型の
ドリフト領域を形成するステップ、前記ドリフト領域内の、前記基板に接する面の反対面の
近傍の中央領域に、第２の導電型の埋込ゲート領域を形
成するステップ、前記埋込ゲート領域の上に前記第１の導電型のドリフト
領域を形成するステップ、前記ドリフト領域の、前記アノード領域に接する面の前
記反対面に第１の導電型のカソード領域を形成するステ
ップ、前記ドリフト領域の前記反対面の端部領域に凹部を形成
するステップ、前記ドリフト領域の前記反対面の端部領域に形成した凹
部の底部において、前記ドリフト領域内に第２の導電型
のリセスゲート領域を形成するステップ、前記凹部の底面の一部分、凹部の側面及び前記カソード
領域の表面に絶縁膜を形成するステップ、前記絶縁膜の表面、及び前記凹部のリセスゲート領域の
表面にゲート電極を形成するステップ、前記ＳｉＣ基板の第２の主面にアノード電極を形成する
ステップ、及び前記カソード領域の表面の一部分にカソ
ード電極を形成するステップ、を備える静電誘導半導体装置の製造方法。