CN102468298A

CN102468298A - 带有集成箝位电路的累积型场效应管

Info

Publication number: CN102468298A
Application number: CN2011103200364A
Authority: CN
Inventors: 伍时谦; 安荷·叭剌; 王晓彬
Original assignee: Alpha and Omega Semiconductor Ltd
Current assignee: Alpha and Omega Semiconductor Ltd
Priority date: 2010-11-18
Filing date: 2011-10-11
Publication date: 2012-05-23
Also published as: US20120126317A1; TW201222828A

Abstract

本发明提出了一种场效应管，它包括具有栅极、源极和漏极区的半导体衬底；以及形成在半导体衬底上的一个p-n结，p-n结与栅极、漏极和源极区电连接，以获得所需的击穿电压。在一个实施例中，栅极区还包括多个空间分离的沟槽栅极，p-n结由外延层和带有金属化层界面之间的交界面限定。击穿电压在一定程度上由所形成的p-n结的数量所决定。在另一个实施例中，通过在位于沟槽栅极附近的外延层区域中，制备多个空间分离的p-型区，形成p-n结。

Description

带有集成箝位电路的累积型场效应管

技术领域

本发明主要涉及场效应管，更确切地说是涉及功率累积场效应管。

背景技术

累积模式场效应管，有时称为“累积型场效应管”，可以作为沟槽型型场效应管，就像在金属氧化物半导体场效应管(MOSFET)中那样，但含有极少或没有本体区，因此含有极少或没有p-n结。对沟槽栅极之间的区域(称为台面结构)与栅极材料(通常是多晶硅)进行掺杂，为累积型场效应管提供一个功函数，当累积型场效应管断开时，使台面结构区域耗尽，这与结型场效应管(JFET)类似。当栅极所加电压使台面结构不完全耗尽时，电流通路会延伸到位于台面结构一端(例如顶部)的“源极”以及位于台面结构另一端(例如底部)的“漏极”之间。栅极沟槽通常形成在外延层中，外延层生长在底部衬底上方。当栅极电压等于源极电压时(即V_gs＝0)，增强型的累积型场效应管断开。如果增大V_gs(对于n-型累积型场效应管来说)，栅极周围的耗尽区会变小，在源极和漏极之间产生一个电流通路。进一步增大V_gs，会沿沟槽栅极侧壁形成累积区，提高通道传导，并且进一步降低器件的导通电阻。

累积型场效应管可以具有很高的晶胞密度以及极低的导通电阻。然而，累积型场效应管用在功率半导体器件中却会受到许多缺陷的限制。确切地说，缺少用于限制峰值漏极击穿电压的箝位结构，使累积型场效应管易受电流/电压尖峰信号的影响。尤其是当断开累积型场效应管时，更容易产生这种问题。确切地说，有研究已经发现栅极氧化物断裂会导致器件发生灾难性的损坏。累积型场效应管本来并没有箝位电路，箝制击穿电压。箝位电路必须确保漏极电压不会升高到损坏脆弱的栅极氧化物的程度。

美国专利号5,856,692提出了一种累积型功率MOSFET，以克服上述不良效应。所述的累积型场效应管具有一个带沟槽的栅极，形成在第一导电类型的半导体材料中。第二导电类型的区域形成在衬底中，衬底可以含有一个外延层，一个通过第二导电类型的区域形成的p-n结二极管，穿过累积型MOSFET，并联到电流通路上。所设计的二极管击穿电压，使二极管在栅极周围的氧化层损坏之前就击穿，否则当MOSFET加载高电压时，会损坏栅极氧化层。然而，制备二极管的P+区一直向下扩散到衬底，需要很高的热积聚，这不仅增加了制备器件的成本和时间，而且还会带来其他问题。此外，P-N结二极管具有很高的反向回复电荷Qrr，导致非理想的开关特性，例如开关节点振荡，感应栅极过冲等。

因此，十分有必要制备一种累积场效应管器件，具有极高晶胞密度以及优良的导通电阻性能，可以有效地开关电感负载，或以一种可靠的方式，尤其是不会损坏沟槽栅极的方式，承受有限能量的电压峰值。

发明内容

本发明提出了一种场效应管，具有一个包括栅极、源极和漏极区的半导体衬底；以及一个形成在半导体衬底上的集成箝位电路，该集成箝位电路与漏极和源极区电连接，以得到所需的击穿电压。在一个实施例中，栅极区还包括多个空间分离的沟槽栅极，箝位电路由半导体层和金属层之间的交界面限定，沟槽栅极就形成在半导体层中。击穿电压在某种程度上由所形成的交界面的尺寸决定。在另一个实施例中，通过在位于沟槽栅极附近的外延层区域中，产生多个空间分离的p-型区，形成箝位电路。这些以及其他实施例将在下文中详细介绍。

附图说明

图1表示依据本发明的第一实施例，一种场效应管的局部剖面图；

图2表示图1所示的场效应管电路的电路图；

图3表示图1所示的场效应管的俯视平面图；

图4表示依据第一可选实施例，图3所示的场效应管的俯视平面图；

图5表示依据第二可选实施例，一种场效应管的局部剖面图；

图6表示图5所示的场效应管的俯视平面图；

图7表示依据第三可选实施例，一种场效应管的局部剖面图；

图8表示依据第四可选实施例，一种场效应管的局部剖面图；

图9表示图8所示的场效应管的俯视平面图。

具体实施方式

参见图1，一种累积型场效应管(ACCUFET)集成电路10包括由半导体衬底上的多个沟槽栅极12、14、16所限定的累积型场效应管——半导体衬底含有一种N+半导体材料18，以及形成在它上面的一个N-型外延层20。所形成的沟槽栅极12、14、16带有多晶硅电极，通过栅极电介质(例如氧化物)层22，与衬底18和外延层20绝缘。对外延层20位于沟槽栅极12和14附近的部分进行掺杂，限定N+区24、26和28。N+区24、26和28与导电层(例如氧化层)29相接触，作为累积型场效应管的源极区，包含在集成电路10中。衬底18作为漏极区。导电层29通常由铝、金等类似的金属制成，通过半导体界面限定交界面30。可以用磷、砷等类似合适的n-型掺杂物，在一定范围内(例如10keV至80keV)的植入能量下，掺杂区域24、26和28。从交界面30开始测量，N+区24和26的深度在0.1至0.25微米之间。邻近的沟槽栅极之间的距离32在0.2至0.8微米之间，沟槽栅极12、14和16的宽度34在0.1至0.5微米之间。栅极氧化层22的厚度约在50至300埃之间，并且内衬在栅极材料25(例如多晶硅)位于沟槽栅极内部的侧壁上。

多个空间分离的区域36、38和40形成在沟槽栅极12、14和16附近，用p-型掺杂物，掺杂这些区域。可以用合适的p-型掺杂物掺杂区域36、38和40，例如用硼(B)进行离子植入以及热扩散技术。作为示例，植入能量可以在10keV至60keV之间。从交界面30开始测量，P-型掺杂区36、38和40的深度在0.1至1微米之间。P-掺杂区的宽度42约在0.5至2微米之间。P-掺杂区36、38和40之间的区域44和46限定肖特基二极管，其中外延层20限定了阴极，金金属化29限定了阳极。形成在区域44和46处的肖特基二极管，被位于区域36、38和40处周围的P-N结屏蔽。区域44和46的作用是，为器件提供所需的箝位击穿电压，这在某种程度上由p-掺杂区36、38和40之间相邻的间距48所限定。间距48可以在0.5至2微米的范围内。

参见图1和图2，区域44和46限定了肖特基二极管50，肖特基二极管50与累积型场效应管52并联耦合在一起。累积型场效应管52是一个垂直分立器件，与肖特基二极管50集成在一起。累积型场效应管52可以由多个并联的累积型场效应管晶胞构成，以作为一个单独的分立累积型场效应管器件，如图所示，多个N+区24、26和28与金属层29相接触，作为源极，底部衬底18作为漏极。间距48以及P区的深度和掺杂浓度确定了肖特基二极管50的反向偏置击穿电压。因此，通过在制备集成电路10时，改变体积(例如间距48以及P型区36、38和40的深度)和/或P型区的掺杂浓度，可以为累积型场效应管提供所需的击穿电压。肖特基二极管50的击穿电压，将集成电路10所含的累积型场效应管的击穿电压箝制到安全水平，从而保护脆弱的栅极氧化物22，尤其是位于栅极材料25和靠近栅极材料25的那部分外延层20之间的栅极氧化物22。

参见图1、图2和图3，配置衬底18上累积型场效应管的布局，使区域36、38和40聚集在一起。确切地说，就是在衬底18上，限定一个开关区55以及一个击穿电压控制区53。开关区55对应累积型场效应管52，击穿电压控制区53对应肖特基二极管50。在开关区55中，带有N+区24、26、28、70、72、74、76、78、80和82的沟槽栅极12、14、16、61、63、64、65、67和69的位置相邻。击穿电压控制区53含有一个由p-掺杂区组成的晶格结构84，例如图1所示的p-掺杂区36、38和40。晶格结构84限定了多个空间分离的多角形区域86，在多角形区域86中，n-型外延层20裸露在晶格结构84的p-型区之间。晶格结构84与图1所示的p-型区36、38和40类似，多角形区域86与图1所示的肖特基区44和46类似。然而，要明确的是，并不是一定要将所有的沟槽栅极12、14、16、61、63、64、65、67和69聚集在一起。例如，击穿电压控制区153可以通过开关区155和157侧面连接，如图4所示。而且，封闭式晶胞和开放式晶胞布局都可以用于开关区55和击穿控制区53。

参见图5，依据另一个实施例，累积型场效应管集成电路110含有多个多晶硅沟槽栅极112、114和116，形成在N+半导体衬底118上，一个N-型外延层120也形成在N+半导体衬底118上。沟槽栅极112、114和116与图1所示的沟槽栅极12、14和16具有相同的构造。为此，每个沟槽栅极112、114和116内的栅极电极，如图5所示，都通过栅极氧化层122，与衬底118和外延层120绝缘。掺杂位于沟槽栅极112和114附近的氧化层120，以限定N+区124和126，同时其他区域128不掺杂N+。区域124和126作为累积型场效应管的源极区，包含在集成电路110中，其中衬底118作为漏极区。区域124、126和128与导电层129相接触，导电层129通常由铝、金等类似的金属制成，从而限定了导电层129和半导体表面之间的交界面130。

参见图2和图5，可以用合适的n-型掺杂物(例如砷(As)、磷(P)以及类似材料)，在1keV至5keV范围内的植入能量下，对区域124和126进行。从界面130开始测量，区域124和126的深度在0.1至0.25微米之间。区域128构成肖特基二极管50的阴极，金属化129作为它的阳极。

参见图5和图6，集成电路110中所含的累积型场效应管中出现的区域128的数量，在一定程度上限定了器件的击穿能力。确切地说，累积型场效应管是由各种沟槽栅极112、114、116、161、163、165、167、169、171、173、175、177、179、181和183限定的。按照上述区域124、126或区域128，可以对区域124、126、128、184-196进行掺杂。在图5中，区域124、126、128和184-196中的每三个区域省去一次n-型掺杂，从而形成n-掺杂区(例如124、126)和非掺杂(或轻掺杂)区域(例如128)的比例为2∶1。n+-掺杂区(124、126)构成累积型场效应管的有源晶胞，而非掺杂区128构成肖特基二极管的晶胞。非掺杂区128周围的沟槽栅极114、116有助于屏蔽形成在区域128中的肖特基二极管。然而，应明确的是，根据不同的应用，可以改变这个比例。例如，为了优化电路性能(虽然以箝位性能为代价)，被n+-掺杂区覆盖的区域与被非掺杂区覆盖的区域的比例必须高达10∶1。

参见图7，本发明的另一个实施例，累积型场效应管集成电路210含有多个多晶硅沟槽栅极212、214和216，形成在N+半导体衬底218上，一个N-型外延层220也形成在N+半导体衬底218上。沟槽栅极212、214和216与图1所示的沟槽栅极12、14和16具有相同的构造。为此，每个沟槽栅极212、214和216内的栅极电极，都通过栅极氧化层222，与衬底218和外延层220绝缘。用p-型掺杂物掺杂位于沟槽栅极212和214附近的那部分外延层220，以构成一个p-阱区225。在它的顶部，是一个用n-型材料掺杂的N+区226。此外，用n-型掺杂物掺杂区域224和228。区域224、226和228与金属化层229相接触，金属化层229可以参照上述图1所示的金属化层29的方式制备。区域224和228作为累积型场效应管的源极区，包含在集成电路210中。衬底218作为累积型场效应管的漏极区。由N+区226、P基极区225和N外延层220制成的N+/P/N结形成一个集电极-发射极击穿电压二极管(BV_ceo Diode)，成为双极晶体管，其中P层未接地，并不直接与金属接触。这种结构可以通过调整开放式基极的N+/P/N双极晶体管的双极增益，来调节击穿电压。该结构的击穿电压值是通过双极晶体管的双极增益调节的。其箝位击穿电压可以比简单的P-N结二极管更低。作为示例，增大P基极区225的掺杂浓度可以提高双极晶体管的增益，从而降低集电极-发射极击穿电压二极管(BV_ceo Diode)的击穿电压。例如，在60-300keV的能量范围内，进行离子植入，可以在外延层220中引入p-型掺杂物。作为示例，P基极区225中出现p-型掺杂物的量为5×10¹²至3×10¹³cm^-2(每单位面积上所测的表面掺杂浓度)。

参见图8，在另一个实施例中，累积型场效应管集成电路310含有一个由多个多晶硅沟槽栅极312和314限定的累积型场效应管，形成在N+半导体衬底318上，一个N-型外延层320也形成在N+半导体衬底318上。每个沟槽栅极312和314都通过栅极氧化层322，与衬底318和外延层320绝缘。掺杂位于沟槽栅极312和314附近的那部分外延层320，以限定N+区324、326和328，从而构成一系列背对背的稳压二极管。区域324、326和328与导电层329相接触，金属化层329通常由铝、金等类似的金属制成，从而限定了金属化层329和半导体表面之间的交界面130。可以用磷、砷等类似合适的n-型掺杂物，在一定范围内(例如1keV至5keV)的植入能量下，掺杂区域324、326和328。通过这种方式，区域326和328作为集成电路310中所含的累积型场效应管的源极区。衬底318作为累积型场效应管的漏极区。从交界面330开始测量，区域324、326和328的深度在0.1至0.25微米之间。沟槽栅极之间的距离332在0.4至0.8微米之间，而沟槽栅极312和314的宽度334在0.1至0.5微米之间。栅极氧化层322的厚度约在50至300埃之间，并且包围着栅极材料325，但是它在沟槽底部可能更厚一些。

多晶硅层350形成在金属化层329附近，并且其中具有多个p-n结。由不同导电类型交替的区域构成p-n结，形成在多晶硅层350中，表示为351-364。用p-型掺杂物掺杂区域351、353、355、357、359、361和363。用n-型掺杂物掺杂352、354、356、358、360、362和364。确切地说，电介质(例如氧化物)层366是形成在一部分交界面330的上方，不与沟槽栅极312和314重叠。多晶硅层350形成在氧化层366上方。多晶硅层350最右边的区域与金属化层329电连接，从而与N+源极区326和328也电连接。多晶硅层350最左边的区域，即p-型多晶硅区351与漏极(例如通过外延层320)连接起来。作为示例，在图7的左侧，最左边的p-型多晶硅351可以连接到外延层320，从而穿过衬底318，连接到漏极上。因此，沿源极和漏极之间的多晶硅层350形成一系列背对背的P-N稳压二极管，从而将器件的击穿电压箝制在安全的水平上。击穿特性由多晶硅层350的面积决定，以及区域351-364中掺杂物的密度，以及各个区域的体积和多晶硅层350中所形成的背对背二极管的数量。作为示例，如图9所示，可以沉积多晶硅层350，包围集成电路310中所含的累积型场效应管的沟槽栅极312、314、316、361、363、365、367、369、371、373、375、377、379、381和383。

应理解上述说明仅是本发明的示例，以及其他在本发明意图和范围内的修正，不应认为是本发明范围的局限。因此，本发明的范围应由所附的权利要求书及其全部等价内容限定。

Claims

1.一种集成电路，其特征在于，该集成电路包含：

一个半导体衬底，在该衬底上形成带有栅极、源极和漏极区的累积型场效应管；

以及一个肖特基二极管，形成在所述的半导体衬底上，并与所述的累积FET型场效应管中所述的漏极和源极区并联耦合，以获得所需的击穿电压。

2.根据权利要求1所述的集成电路，其特征在于，所述的栅极区还包括多个空间分离的沟槽栅极，所述的肖特基二极管的宽度由所述的多个沟槽栅极的一个子集的相邻沟槽栅极之间的间距所限定。

3.根据权利要求1所述的集成电路，其特征在于，还包含空间分离的p-掺杂区，其中所述的肖特基二极管形成在空间分离的p-掺杂区之间。

4.根据权利要求1所述的集成电路，其特征在于，所述的空间分离的p-掺杂区的宽度范围为0.1至1微米，相邻的p-掺杂区之间的距离在0.5至2微米之间。

5.一种集成电路，其特征在于，该集成电路包含：

以及一个集电极-发射极击穿电压二极管，形成在所述的半导体衬底上，并与所述的累积型场效应管中所述的漏极和源极区并联耦合，以获得所需的击穿电压。

6.根据权利要求5所述的集成电路，其特征在于，所述的集电极-发射极击穿电压二极管是由一个双极晶体管构成，该双极晶体管包括在半导体衬底上部，用第一导电类型掺杂的第一区，在所述的第一区下面，用第二导电类型掺杂的第二区，以及在第二区下面，用第一导电类型掺杂的一部分所述的半导体衬底。

7.根据权利要求6所述的集成电路，其特征在于，所述的第二区未接地。

8.根据权利要求7所述的集成电路，其特征在于，所述第一导电类型掺杂的第一区连接到所述的累积型场效应管的源极，所述的在第二区下面的所述的那部分半导体衬底连接到所述的累积型场效应管的漏极。

9.根据权利要求7所述的集成电路，其特征在于，所述的栅极区还包含多个空间分离的沟槽栅极，所述的第一和第二区沉积在所述的多个沟槽栅极子集的相邻的沟槽栅极之间。

10.根据权利要求8所述的集成电路，其特征在于，所述的第二区掺杂的表面掺杂浓度在5×10¹²至3×10¹³cm^-2的范围内。

11.根据权利要求5所述的集成电路，其特征在于，所述的栅极区还包含多个空间分离的沟槽栅极，所述的集电极-发射极击穿电压二极管由多个叠加的掺杂区限定，叠加的掺杂区是利用其中一个所述的掺杂区中的第一导电类型以及在第二个所述的多个掺杂区中的第二导电类型形成的，所述的多个掺杂区的第二个位于具有第一导电类型的上区以及具有第一导电类型的下区之间。

12.一种集成电路，其特征在于，该集成电路包含：

以及一系列背对背稳压二极管，形成在所述的半导体衬底上，并与所述的漏极和源极区并联耦合，以获得所需的击穿电压。

13.根据权利要求12所述的集成电路，其特征在于，所述的一系列背对背稳压二极管由多个p-n结限定。

14.根据权利要求12所述的集成电路，其特征在于，所述的一系列背对背稳压二极管位于所述的半导体衬底顶面上方的一个平面内。

15.根据权利要求14所述的集成电路，其特征在于，还包括一个位于电介质层上方的多晶硅层，电介质层位于所述的半导体衬底的顶面上，其中所述的一系列背对背稳压二极管就形成在所述的多晶硅层中。

16.一种用于制备累积型场效应管的方法，其特征在于，该方法包含：

在半导体衬底上制备栅极、源极和漏极区；

并且在所述的半导体衬底上，制备一个p-n结，与所述的源极和漏极区并联，所述的p-n结有助于获得箝制的击穿电压。

17.根据权利要求16所述的方法，其特征在于，该制备方法还包含通过制成多个空间分离的沟槽栅极，限定所述的栅极区，所述的p-n结形成在所述的多个沟槽栅极子集的相邻的沟槽栅极之间。

18.根据权利要求17所述的方法，其特征在于，该制备方法还包含制成多个p-n结，这是通过在相邻的沟槽栅极之间所述的半导体衬底顶部，制备第一导电类型的第一区，在第一区下方制备第二导电类型的第二区，使所述的第二区下面的那部分半导体衬底为第一导电类型。

19.根据权利要求16所述的方法，其特征在于，该制备方法还包含制备多个空间分离的p-掺杂区，肖特基二极管形成在相邻的空间分离的p-掺杂区之间。

20.根据权利要求16所述的方法，其特征在于，该制备方法还包含配置所述的空间分离的p-掺杂区，使它们为所述的肖特基二极管提供屏蔽。

21.根据权利要求16所述的方法，其特征在于，该制备方法还包括在所述的半导体衬底的顶面上制备一个电介质层，在所述的电介质层上方制备一个半导体材料的层，并且掺杂所述的半导体材料的层，以形成分别具有第一和第二导电类型的一系列交替的第一和第二区。