TW201222828A - ACCUFET with integrated clamping circuit and manufacturing method thereof - Google Patents

Description

201222828 六、發明說明： … 【發明所屬之技術領域】 [0001]本發明主要是有關於場效應電晶體，更具體地〜、 電晶

是有關於一種具有集成箝位元電路之累積型場、特W 【先前技術】 [0002] 目前，累積模式場效應電晶體，有時稱為「 應電晶禮」’可以作為溝槽型場效應電晶趙裂％效 屬氧化物半導體場效應電晶體（MOSFET)中那樣像在金 極少或沒有本體區，因此含有極少或沒有p、n接’但含有 槽閘極之間之區域（稱為臺面結構)及 面。對涛 是多晶W進㈣雜，為累積型場效應電晶通常 功函數，當累積型場效應電晶體斷開時，供〜個 域耗盡，這及接面場效應電晶體UFET) _面結構區 所加電壓使臺面結構不完全耗盡時，電流通二當開極 位於臺面結構一端r伽‘TSA、 r 嘗延伸到 ^ (例如頂部）的「源極 面:構另一端(例如底部)的「沒極」之間。閘極:： 通⑽成在外延層中，外延層生長在底部基板上方。當 閘極電壓等於源極電壓時（即Vgs = Q)，增強型的累積型

場效應電晶體斷開。如里以，U 1如果增大V (對於n_型累積型場效 應電晶體來說），間極周圍的耗盡區會變小，在源極及 汲極之間產生一個領T :厶4基妨 電/瓜通路。進—步增大y ，會沿溝槽 間極側壁形成累積區，提高通道傳導，並^一步降低 元件的導通電阻。 [0003] 累積型場效應電晶體可叫妹高的晶格密度 以及極低 100138659 表單.编號如】〇! 第4頁/共29頁 1002065618-0 201222828 〇 [0004] 的導通電阻。然而，累積塑場效應電晶體用在功率半導 體元件中卻會受到許多缺陷的限制。具體地說，缺少用 於限制峰值汲極分解電壓的箝位元結構，使累積型場政 應電晶體易受電流或電壓尖峰訊號的影響。尤其是♦斷 開累積型場效應電晶體時，更容易產生這種問題。有研 究已經發現閘極氧化物斷裂會導致元件發生無法挽救的 損壞。累積型場效應電晶韹本來並沒有箝位元電路、伙 推 制分解電壓。箝位元電路必須確保汲極電壓不會升汽到 損壞脆弱的閘極氧化物的程度。 美國專利號5, 856, 692提出了一種累積型功率m〇SFEt， 以克服上述不良效應。所述的累積型場效應電晶體具有 一個具有溝槽的閘極，形成在第一導電類型的半導體材 料中。第二導電類型的區域形成在基板中，基板可以含 有一個外延層，一個藉由第二導電類型的區域形成的 接面二極體，穿過累積型M0SFET ’並聯到電流通路上。 所設計的二極體分解電壓，使二極體在閘極周圍的氧化 〇 層損壞之前就分解，否則當M0SFET載入高電壓時，會損 壞閘極氧化層。然而’製備二極體的P +區一直向下擴散 到基板，需要很高的熱積聚，這不僅增加了製備元件的 成本及時間，而且還會帶來其他問題。此外，P-N接面二 極體具有很高的反向回復電荷Qrr ’導致非理想的開關特 性，例如開關節點振盪，感應閘極過衝等。 [0005] 因此，十分必要製備一種累積場效應電晶體元件，具有 極高晶格密度以及優良的導通電阻性能，可以有效地開 關電感負載’或以一種可靠的方式，特別是不會損壞溝 100138659 第5頁/共29頁 1002Q65618-0 表單編號A0101 201222828 [0006] [0007] [0008] [0009] 槽閘極的方式’承受有限能量的電壓峰值。 【發明内容】 有鑑於上述習知技藝之問題，本發明之目的就是提供了 一種具有集成箝位元電路之累積型場效電晶體，具有一 個包括閘極、源極及汲極之半導體基板；以及—個形成 在半導體基板上之集成箝位元電路，該集成箝位元電路 及及汲極及源極區電性連接，以得到所需之分解電壓。 在本發明之實施例中，閘極區更包括多個空間分離之溝 槽閘極’箝位元電路由半導體層及金屬層之間之交界面 限疋，溝槽閘極就形成在半導體層中。分解電壓在某種 程度上由所形成之交界面之尺寸決定。 在本發明之另一個實施例令，藉由位於溝槽閘極附近之 外延層區域中’產生多個空間分離之p—型區，形成箝位 元電路。這些以及其他實施例將在下文中詳細介紹。 另’根據本發明之目的更提供一種具有集成箝位元電路 之累積型場效電晶體之製備方法，其方法包含：在一半 導體基板上製備一閘極、一源極及一汲極；以及在該半 導體基板上’製備一 p-n接面，及該源極及該汲極並聯， 該p-n接面有助於獲得箝制之一分解電壓。 [0010] 【實施方式】 請參閱第1圖，其係為本發明之一種累積型場效應電晶體 (ACCUFET)積體電路1〇之示意圖。圖中包括由半導體 基板上之多個溝槽閘極12、14、16所限定之累積型場效 應電SB體 半導體基板含有一種N +半導體材料18 ’以 100138659 表單編號A0101 第6頁/共29頁 1002065618-0 201222828 Ο 及开〃成在Ν +半導體材料18本面之一個Ν -型外延層2q。所 t成之溝槽閘極12、14、16具有多晶矽電極，藉由開極 氧化層（例如氧化物）22，及基板18及N-型外延層2〇唣 緣。對N-型外延層20位於溝槽閘極12、14附近之部分進 行摻雜，限定N+區24、26及28。N+區24、26、28及導 電層（例如氧化層）29相接觸，作為累積型場效應電晶 體之源極區，包含在積體電路10中.基板18作為汲極。 導電層29通常由鋁、金等類似之金屬製成，藉由半導體 幻面限定交界面3〇。可以用磷、砷等相似合適之n—型摻 雜物’在一定範圍内（例如1〇 keV至80 keV)之植入 量下’摻雜區域24、26、28。從交界面30開始測量，N + 區24、26之深度在〇. 1至〇· 25微米之間。鄰近之溝槽間 極之間之距離32在0. 2至0. 8微米之間，溝槽閘極12、14 之寬度34在0. 1至〇. 5微米之間。閘極氧化層22之厚 ^約在50至300埃之間，並且内襯在閘極材料25 (例如多 曰日石夕）位於溝槽閘極内部之侧壁上。 q [0011] 多個空間分離之區域36、38、4Q形成在溝槽閘極12、Μ 16附近，用p_型摻雜物，摻雜這些區域。可以用合適 之P、型摻雜物摻雜區域36、38、4〇 ’例如用硼⑻進 ~ ^及熱擴散技術。作為本發明之實施例，植 犯量可以在10 keV至60 keV之間。從交界面30開始測 量’ P一型摻雜區％、38、40之深度在〇.⑴微米之間。 P換雜區之寬度42約在G. 5至2微米之間。p_換雜區36、 38 40之間之區域44、46限定肖特基二極體，其中N—型 外延層20限定了陰極，導電⑽限定了陽極。形成在區 100138659 表單編號删1 P頁/共29 S ,002065618-0 201222828 域44、46處之肖特基二極體，被位於區域36、38、40處 周圍之P-N接面遮罩。區域44、46之作用是，為元件提供 所需之箝位元分解電壓，這在某種程度上由P-摻雜區36 、38、40之間相鄰之間距48所限定。間距48可以在0. 5 至2微米之範圍内。 [0012] 請參閱第1圖及第2圖，圖中之區域44、46限定了肖特基 二極體50 5肖特基二極體50及累積型場效應電晶體52並 聯耗合在一起。累積型場效應電晶體52是一個垂直分立 元件，及肖特基二極體50集成在一起。累積型場效應電 晶體52可以由多個並聯之累積型場效應電晶體晶格構成 ，以作為一個單獨之分立累積型場效應電晶體元件，如 第1圖所示，多個N+區24、26、28與導電層29相接觸， 作為源極，底部基板18作為汲極。間距48以及P區之深度 及摻雜濃度確定了肖特基二極體50之反向偏置分解電壓 。因此，藉由在製備積體電路10時，改變體積（例如間 距48以及P型區36、38、40之深度）及或P型區之摻雜濃 度，可以為累積型場效應電晶體提供所需之分解電壓。 肖特基二極體50之分解電壓，將積體電路10所含之累積 型場效應電晶體之分解電壓箝制至安全水準，從而保護 脆弱之閘極氧化層22，尤其是位於閘極材料25及靠近閘 極材料2 5之那部分N -型外延層2 0之間之閘極氧化層2 2。 [0013] 請參閱第1圖、第2圖及第3圖，圖中包含配置基板18上累 積型場效應電晶體之佈局，使區域36、38、40聚集在一 起。具體地說，就是在基板18上，限定一個開關區55以 及一個分解電壓控制區53。開關區55對應累積型場效應 100138659 表單編號A0101 第8頁/共29頁 1002065618-0 201222828 Ο 電晶體52 ’且分解電壓控制區53對應肖特基二極體5〇。 在開關區55中，具有Ν+區24、26、28、70、72、74、 76、78、80、82之溝槽閘極 12、14、16、61、63、64 、65、67、69之位置相鄰《分解電壓控制區53含有一個 由Ρ-摻雜區組成之晶格結構84，例如第i圖所繪示之？_摻 雜區36、38、40。晶格結構84限定了多個空間分離之多 角形區域86 ’在多角形區域86中，N-型外延層20裸露在 晶格結構84之P —型區之間。晶格結構84及第1圖所繪示之 P-型區36、38、40相似’多角形區域86及第1圖所示之 肖特基區44、46類似。然而，要明確的是，並不是一定 要將所有之溝槽閘極12、14、16、61、63、64、65、 67、69聚集在一起。例如，分解電壓控制區153可以藉由 開關區155、157側面連接，如第4圖所示。並且，封閉式 晶格及開放式晶格佈局都可以用於開關區55及分解控制 區5 3 〇 [0014] 請參閱第5圖，依據本發明之另一個實施例，累積型場效 Ο 應電晶體積體電路11 〇含有多個多晶矽之溝槽閘極丨丨2、 114、116 ’形成在N +半導體基板118上，一個N-型外延 層120也形成在N+半導體基板118上。溝槽閘極112、114 、116及第1圖所示之溝槽閘極12、14、16具有相同之構 造。因此，每個溝槽閘極112、114、116内之閘極電極 ，如第5圖所示，都藉由閘極氧化層丨22，及基板118及 N-型外延層120絕緣。摻雜位於溝槽閘極112、U4附近 之N-型外延層120 ’以限定N+區124、126 ,同時其他區 域128不摻雜N+。區域124、126作為累積型場效應電晶 100138659 表單編號A0101 第9頁/共29頁 ,002065618-0 201222828 體之源極區’包含在積體電路110中，其中基板118作為 汲極。區域124、126、128及導電層129相接觸，導電層 129通常由鋁、金等類似之金屬製成，進而限定了導電層 129及半導體表面之間之交界面13〇。 [0015] 請參閱第2圖及第5圖，其中可以用合適之n_型摻雜物（ 例如砷（As)、磷（P)以及類似材料），在1 keV至5 keV範圍内之植入能量下’對區域124、ι26進行。從介 面130開始測量’區域124、126之深度在〇· 1至〇. 25微 来之間。區域128構成肖特基二極體5〇之陰極，導電層 129作為肖特基二極體5〇之陽極。 [0016] 請參閱第5圖及第6圖，圖中之積體電路no中所含之累積 型場效應電晶體中出現之區域128之數量，在一定程度上 限定了元件之分解能力。具體地說，累積型場效應電晶 體是由各種溝槽閘極112、114、116、161、163、165 、167、169、171、173、175、177、179 ' 181、183 限定。依照上述區域124、126或區域128，可以對區域 124、126、128、184-1 96進行摻雜。如第5圖所示，區 域124、126、128、184-196中之每三個區域省去一次 η-型摻雜，進而形成n-摻雜區（例如丨24、i 26 )及非摻 雜（或輕摻雜）區域（例如128 )之比例為2 : 1。n + -摻 雜區（124、126 )構成累積型場效應電晶體之有源晶格 ，而非摻雜區128構成肖特基二極體之晶格。非摻雜區 128周圍之溝槽閘極114、116有助於遮罩形成在區域128 中之肖特基二極體。然而，應明確的是，根據不同之應 用’可以改變這個比例。例如’為了最佳化電路性能（ 100138659 表單編號A0101 第10頁/共29頁 1002065618-0 201222828 、掛位凡性st>為代價），被n + _摻雜區覆蓋之區域及 換雜區覆蓋之區域之比例必須高達1〇:卜 [0017]

曰 > 閱第7圖，本發明之另—個實施例，累積型場效應電 體積體電路21G含有多個多晶梦之溝槽閘極、⑴ 、216 ’形成在N +半導體基板218上，-細-型外延層 220也形成在射半導體基板218上。溝槽閘極212、214、 第1圖所示之溝槽閘極、14、16具有相同之構造 因此’每個溝槽閉極212、214、216内之閘極電極， 都藉由間極氧化層222，及基板218及N-型外延層220絕 緣。用P-型摻雜物摻雜位於溝槽閘極212、214附近之那 邛刀N-型外延層220，以構成一個p基極區225。於其之 頂部’其係-個用n-型材料摻雜之N+^226 ^此外，用 n一型摻雜物摻雜區域224、228。區域224、226、228及 導電層229相接觸，導電層229可以參照上述第1圖所示之 導電層29之方式製備。區域224、228作為累積型場效應 電晶體之源極區，其包含在積體電路21〇中。基板218作 為累積型場效應電晶體之汲極。由料區226、p基極區 225及N_型外延層220製成之N+、P或N接面形成一個集電 極-發射極分解電壓二極體（BVce〇Diode)，成為雙極電晶 體，其中P層未接地，並不直接及金屬接觸。這種結構可 以藉由調整開放式基極之N+、p或n雙極電晶體之雙極增 益，來調節分解電壓。該結構之分解電壓值係藉由雙極 電晶體之雙極增益調節之。其箝位元分解電壓可以比簡 單之P-N接面二極體更低。作為本發明之實施例，增大p 基極區225之摻雜濃度可以提高雙極電晶體之增益，從而 100138659 表單編號Α0101 第11頁/共29頁 1002065618-0 201222828 降低集電極—發射極分解電壓二極體（BV n ^ ce〇ui〇c^)之分解 電壓。例如，在60-300 keV之能量範圍内，進行離子植 入，可以在N —型外延層220中引入P-型摻雜物。作為H务 明之實施例，P基極區225中出現p —型摻雜物之量為$ 1〇12至3x 1013^ (每單位面積上所測之表面摻雜^度 )〇 [0018] 請參閱第8圖，在本發明之另一個實施例中，累積型γ效 應電晶體積體電路31 〇含有一個由多個多晶矽之溝槽閘極 312、314限定之累積型場效應電晶體，形成在料半導體 基板318上，一個Ν-型外延層320也形成在…半導體基板 318上。每個溝槽閘極312、314都藉由閘極氧化層322， 及基板318及Ν-型外延層320絕緣。摻雜位於溝槽閘極 312、314附近之那部分Ν-型外延層320，以限定ν +區 324、326、328，進而構成一系列背對背之穩壓二極體 。區域324、326、328及導電層329相接觸，導電層329 通常由鋁、金等類似之金屬製成，進而限定了導電層329 及半導體表面之間之交界面13〇。且可以用填、坤等類似 合適之η-型摻雜物’在一定範圍内（例如i kev至5 keV )之植入能量下，摻雜區域324、326、328。藉由這種 方式’區域326、328作為積體電路310中所含之累積型 場效應電晶體之源極區。基板318作為累積型場效應電晶 體之汲極。從交界面330開始測量，區域324、326、328 之深度在〇_ 1至0. 25微米之間。溝槽閘極之間之距離332 在0.4至0.8微米之間，而溝槽閘極312、314之寬度 334在0.1至0.5微米之間。閘極氧化層322之厚度約在50 100138659 表單編號A0101 第12頁/共29頁 1002065618-0 201222828 至300埃之間，且包圍著閘極材料325，但是其在溝槽底 部可能更厚一些。 _ [0019] 多晶矽層350形成在導電層329附近，並且其中具有多個 P~n接面。由不同導電類型交替之區域構成p_n接面形 成在多晶矽層350中，表示為351-359。用p-型捧雜物換 雜區域351、353、355、357、359。用η-型摻雜物摻雜 352、354、356、358。具體地說，電介質（例如氧化物 )層366是形成在一部分交界面330之上方，不與溝样開

極312、314重疊。多晶矽層350形成在電介質層366之上 方。多晶矽層350最右邊之區域及導電層329電性連接， 進而與Ν +源極區326、328也電性連接。多晶矽層35〇最 左邊之區域，即ρ-型多晶矽區351及汲極（例如藉由N —型 外延層320 )連接起來。作為本發明之實施例，在第7圖

之左側，最左邊之ρ-型多晶矽351可以連接到Ν-型外延層 320，進而穿過基板318，連接到汲極上。因此，沿源極 及汲極之間之多晶矽層3 50形成一系列背對背之Ρ-Ν穩壓 二極體，進而將元件之分解電壓箝制在安全之水準上。 分解特性由多晶矽層350之面積決定，以及區域351-359 中摻雜物之密度，以及各個區域之體積及多晶矽層350中 所形成之背對背二極體之數量。作為本發明之實施例， 如第9圖所示，可以沉積多晶矽層350，包圍積體電路310 中所含之累積型場效應電晶體之溝槽閘極312、314、 316、361、363、365、367、369、371、373、375、 377、379、381、383。 [0020] 應理解上述說明僅是本發明之實施例，以及其他在本發 100138659 表單編號Α0101 第13頁/共29頁 1002065618-0 201222828 明意圖及範_之修正，不應認為是本發明範圍之偈限 因此’本發明之範圍應由所附之申請專利範圍及其全 部等價内容限定。 【圖式簡單說明】 [0021] [0022] 第1圖係為依據本發明之第一實施例，一種場效應電晶體 之局部剖面圖； 第2圖係為第1圖所示之場效應電晶體電路之電路圖； 第3圖係為第1圖所示之場效應電晶體之俯視平面圖； 第4圖係為依據第一可選實施例，第3圖所示之場效應電 晶體之俯視平面圖； 第5圖係為依據第二可選實施例，一種場效應電晶體之局 部剖面圖； 第6圖係為第5圖所示之場效應電晶體之俯視平面圖； 第7圖係為依據第三可選實施例，一種場效應電晶體之局 部剖面圖； 第8圖係為依據第四可選實施例’一種場效應電晶體之局 部剖面圖；以及 第9圖係為第8圖所示之場效應電晶體之俯視平面圖。 【主要元件符號說明】 10、110、210、310 :累積型場效應電晶體積體 電路； 112、114、116、12、14、16、161、163、165、167 169、171、173、175、177、179、181、183、212、 214、216、312、314、316、361、363、365、367、 100138659 表單编號A0101 第14頁/共29頁 1002065618-0 201222828 369、371、373、375、377、379、381、383、61、 63、64、65、67、69 :溝槽閘極； 118、18、218、318 ·· N +半導體基板； 120、20、220、320 : N-型外延層； 122、22、222、322 :閘極氧化層； 124、126、184、185、187、188、190、191、193、 194 ' 196、、226、24、26、28、324 ' 326、328、 70、72、74、76、78、80、82 : N+區；

128、 129、 130， 153， 155 ' 224 ' 區域 186、189、192、195 :不摻雜N +之其他區域； 229、29、329 :導電層； 30、330 :交界面； 53 :分解電壓控制區； 157、55 :開關區； 228、352、354、356、358:n，摻雜物摻雜

225 : P基極區； 2 5、3 2 5 ·閘極材料； 32、332 :距離； 334、34、42 :寬度； 350 :多晶矽層； 351 、 353 、 355 、 357 ' 36、38、40、44、46 : 366 :電介質層； 359 : ρ-型摻雜物 區域； 摻雜區域； 100138659 50··肖特基二極體； 5 2 :累積型場效應電晶體； 表單编號A0101 第15頁/共29頁 1002065618-0 201222828 以及 84 :晶格結構； 86 :多角形區域 100138659 表單編號A0101 第16頁/共29頁 1002065618-0

Claims (1)

1. 201222828 七、申請專利範圍： 1 . 一種具有集成箝位元電路的之累積型場效電晶體，其包含 一半導體基板，其中該半導體基板上形成具有一閘極、一 源極及一汲極之一累積型場效應電晶體；以及 一肖特基二極體，形成在該半導體基板上，及該累積型場 效應電晶體中該汲極及該源極區並聯耦合，以獲得所需之 一分解電壓。 2 .如申請專利範圍第1項所述之累積型場效電晶體，其中該 Ο %·' 閘極區更包括多個空間分離之一溝槽閘極，該肖特基二極 體之一寬度由多個該溝槽閘極之一子集之一相鄰溝槽閘極 之間之一間距所限定。 3 .如申請專利範圍第1項所述之累積型場效電晶體，其更包 含：空間分離之一P-摻雜區，其中該肖特基二極體形成在 空間分離之該p-摻雜區之間。 4 .如申請專利範圍第1項所述之累積型場效電晶體，其中空 間分離之一p-摻雜區之一寬度範圍為0. 1至1微米，相鄰 Ο 之該p-摻雜區之間之一距離在0.5至2微米之間。 5 . —種具有集成箝位元電路的之累積型場效電晶體，其包含 一半導體基板，其中該半導體基板上形成具有一閘極、一 源極及一汲極之一累積型場效應電晶體；以及 一集電極-發射極分解電壓二極體，形成在該半導體基板 上’及該累積型場效應電晶體中該汲極及該源極區並聯搞 合，以獲得所需之一分解電壓。 100138659 表單編號A0101 第17頁/共29頁 1002065618-0 201222828 6 ·如申請專利範圍第5項所述之累積型場效電晶體，其中該 集電極-發射極分解電壓二極體係由一雙極電晶體構成， 該雙極電晶體包括在該半導體基板之上部，以一第一導電 類型換雜之一第一區，該第一區下面，用一第二導電類型 摻雜之一第二區，以及在該第二區下面，用該第一導電類 型摻雜之一部分該半導體基板。 7 .如申請專利範圍第6項所述之累積型場效電晶體，其中該 弟-區未接地。 8 .如申請專利範圍第7項所述之累積型場效電晶體，其中該 第一導電類型掺雜之該第一區連接至該累積型場效應電晶 體之該源極，及該第二區下面之該半導體基板連接至該累 積型場效應電晶體之該汲極。 9 .如申請專利範圍第7項所述之累積型場效電晶體，其中該 閘極區更包含多個空間分離之一溝槽閘極，該第—區及該 第二區沉積在多個該溝槽閘極之一子集之相鄰之該溝槽閘 極之間。 10 . 如申請專利範圍第8項所述之累積型場效電晶體，其中， 該第二區摻雜之一表面摻雜濃度在5 χ1〇ΐ2至3 χ 13 1 〇 cm-2之範圍内。 11 . 如申請專利範圍第5項所述之累積型場效電晶體，其中， 100138659 該閘極區更包含多個空間分離之一溝槽問極，該集電極-發射極分解電壓二極體由多個疊加之推雜區限定，叠加之 该摻雜區係利用其中一個該摻雜區中之一第一導電類型以 及在第一個多個該掺雜區中之一第二導電類型形成之，多 個該摻雜區之第二個位於具有該第一導電類型之—上區以 及具有該第一導電類型之—下區之間。 表單編號A0101 第18頁/共29百 ' ^ 1002065618-0 201222828 12 . —種具有集成箝位元電路的之累積型場效電晶體，其包含 一半導體基板，該半導體基板上形成具有一閘極、一源極 及一汲極之一累積型場效應電晶體；以及 一系列背對背穩壓二極體，形成在該半導體基板上，及該 汲極及該源極區並聯耦合，以獲得所需之一分解電壓。 13 .如申請專利範圍第12項所述之累積型場效電晶體，其中該 一系列背對背穩壓二極體由多個p-n接面限定。 14 .如申請專利範圍第12項所述之累積型場效電晶體，其中， 〇 該一系列背對背穩壓二極體位於該半導體基板之一頂面上 方之一平面内。 15.如申請專利範圍第14項所述之累積型場效電晶體，其中， 更包括一個位於一電介質層上方之一多晶矽層，該電介質 層位於該半導體基板之該頂面上，其中該一系列背對背穩 壓二極體就形成在該多晶矽層中。 16 . —種具有集成箝位元電路的之累積型場效電晶體之製備方 法，其方法包含： U 在一半導體基板上製備一閘極、一源極及一汲極；以及 在該半導體基板上，製備一p-n接面，及該源極及該汲極 並聯，該p-n接面有助於獲得箝制之一分解電壓。 17 .如申請專利範圍第16項所述之製備方法，其中更包含藉由 製成多個空間分離之一溝槽閘極，限定該閘極區，且該 p-n接面形成在多個該溝槽閘極之一子集之相鄰之該溝槽 閘極之間。 18 .如申請專利範圍第17項所述之製備方法，其更包含製成多 個該p-n接面，這是藉由在相鄰之該溝槽閘極之間之該半 100138659 表單編號 A0101 第 19 頁/共 29 頁 1002065618-0 201222828 導體基板之一頂部’製備一第一導電類型之一第一區，在 該第一區下方製備一第二導電類型之一第二區，使該第二 區下面之該半導體基板為該第一導電類型。 19 . 20 . 21 · 如申請專利範圍第16項所述之製備方法，其更包含製備多 個空間分離之_p_摻雜區，其中—肖特基二極體形成在相 鄰之空間分離之該p-捧雜區之間。 如申請專利範圍第16項所述之製備方法，其更包含配置空 間分離之一P-摻雜區，使空間分離的严摻雜區為一肖特 基二極體提供一遮罩。 如申請專利範圍第16項所述之製備方法，其更包括在該半 導體基板之一頂面上製備一電介質層，其中該電介質層上 方製備-半導體材料之層’且_該半導體材料之層，以 形成分別具有-第-導電類型及—第二導電類型之一系列 交替之一第一區及一第二區。 100138659 表單编號A0101 第20頁/共29頁 1002065618-0