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JP2024511552A - 信頼性及び導通が向上したトレンチ型パワー・デバイス - Google Patents

信頼性及び導通が向上したトレンチ型パワー・デバイス Download PDF

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Abstract

パワー半導体デバイスは、第１の導電型のドリフト領域２２０と第２の導電型のウェル領域２７０とを備える半導体層構造と、ドリフト領域内へと延びてそれぞれのゲート絶縁層２８２及びゲート電極２８４を内部に含む複数のゲート・トレンチ２８０と、ゲート・トレンチに隣接するドリフト領域のそれぞれの部分における第２の導電型のそれぞれのシールド・パターン２４０と、ドリフト領域のそれぞれの部分における第１の導電型のそれぞれの導通促進領域２５０とを含む。ドリフト領域が第１の導電型の第１の濃度のドーパントを含み、それぞれの導通促進領域は、第１の濃度よりも高い第１の導電型の第２の濃度のドーパントを含む。関連するデバイス及び製造方法も論じられる。

Description

本出願は、２０２０年１１月９日に出願された米国特許出願第１７／０９２，９２３号からの優先権を主張し、その開示内容は参照によりその全体が本明細書に組み入れられる。
本発明は、半導体デバイスに関し、より詳細には、パワー半導体デバイスに関する。
パワー半導体デバイスは、大電流を流して高電圧をサポートするために使用される。例えば、パワー金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ」、金属酸化膜半導体ＦＥＴ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ」）を含む）、バイポーラ接合トランジスタ（「ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒｓ」）、絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ」）、ジャンクション・バリア・ショットキー・ダイオード、ゲート・ターンオフ・トランジスタ（「ＧＴＯ：Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆ Ｔｒａｎｓｉｓｔｏｒｓ」）、ＭＯＳ制御サイリスタ、及びその他の様々なデバイスを含む、多種多様なパワー半導体デバイスが当技術分野で知られている。これらのパワー半導体デバイスは、一般に、例えば、炭化ケイ素（「ＳｉＣ」）又は窒化ガリウム（「ＧａＮ」）ベースの半導体材料などのワイド・バンドギャップ半導体材料から製造される。本明細書では、ワイド・バンドギャップ半導体材料は、約１．４０ｅＶよりも大きい、例えば、約２ｅＶよりも大きいバンドギャップを有する半導体材料を指す。
従来のパワー半導体デバイスは、一般に、第１の導電型を有する半導体基板（例えば、ｎ型基板）を有し、該基板上に第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成される。このエピタキシャル層構造の一部（１つ又は複数の別個の層を備えてもよい）は、パワー半導体デバイスのドリフト層又はドリフト領域として機能する。デバイスは、一般に、例えば、ｐ－ｎ接合などの接合部を有する１つ又は複数の「ユニット・セル」構造を含む「活性領域」を含む。活性領域は、ドリフト領域上及び／又はドリフト領域内に形成される場合がある。活性領域は、逆バイアス方向の電圧を遮断して、順バイアス方向に電流を流すための主接合部として作用する。パワー半導体デバイスはまた、活性領域に隣接する終端領域にエッジ終端を有する場合もある。１つ又は複数のパワー半導体デバイスを基板上に形成することができ、各パワー半導体デバイスは、一般に、それ自体のエッジ終端を有する。基板が完全に処理された後、結果として得られる構造をダイシングして、個々のエッジ終端パワー半導体デバイスを分離することができる。
パワー半導体デバイスは、各パワー半導体デバイスの活性領域が電気的に並列に接続されて単一のパワー半導体デバイスとして機能する多数の個別の「ユニット・セル」構造を含む、ユニット・セル構成を有する場合がある。高電力用途では、そのようなパワー半導体デバイスは、単一のチップ又は「ダイ」に実装された数千又は数万のユニット・セルを含む場合がある。ダイ又はチップは、電子回路素子が製造される半導体材料又は他の基板の小さなブロックを含む場合がある。
パワー半導体デバイスは、横型構造又は縦型構造を有することができる。横型構造を有するデバイスでは、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイスのためのドレイン端子、ゲート端子、及びソース端子）は、半導体層構造の同じ主面（例えば、上面又は底面）上にある。これに対し、縦型構造を有するデバイスでは、少なくとも１つの端子が半導体層構造の各主面に設けられる（例えば、縦型ＭＯＳＦＥＴデバイスでは、ソースが半導体層構造の上面にあってもよく、ドレインが半導体層構造の底面にあってもよい）。半導体層構造は、下にある基板を含んでも含まなくてもよい。本明細書では、「半導体層構造」という用語は、１つ又は複数の半導体層、例えば、半導体基板及び／又は半導体エピタキシャル層を含む構造を指す。
ＭＯＳＦＥＴトランジスタを含む縦型パワー半導体デバイスは、トランジスタのゲート電極が半導体層構造の上に形成される標準的なゲート電極設計を有することができ、又は、代替として、半導体層構造内のトレンチに埋め込まれたゲート電極を有する場合がある。埋め込みゲート電極を有するＭＯＳＦＥＴは、一般に、ゲート・トレンチＭＯＳＦＥＴと称される。標準的なゲート電極設計では、各ユニット・セル・トランジスタのチャネル領域がゲート電極の下に水平に配置される。これに対し、ゲート・トレンチＭＯＳＦＥＴ設計では、チャネルが垂直に配置される。ゲート・トレンチＭＯＳＦＥＴは、性能の向上をもたらすことができるが、一般に、より複雑な製造プロセスを必要とする。
パワー半導体デバイスは、大きな電圧及び／又は電流を（順方向又は逆方向遮断状態で）遮断又は（順方向動作状態で）通過させるように設計される。例えば、遮断状態において、パワー半導体デバイスは、数百ボルト又は数千ボルトの電位を維持するように設計され得る。デバイスが遮断するように設計される電圧レベルに印加電圧が近づく又は超えると、無視できないレベルの電流（漏れ電流と呼ばれる）がパワー半導体デバイスを通じて流れ始める場合がある。デバイスの遮断能力は、とりわけ、ドーピングとドリフト領域の厚さとの関数となり得る。漏れ電流はまた、デバイスのエッジ終端及び／又は一次接合部の不具合など、他の理由でも発生する場合がある。デバイスに印加される電圧が降伏電圧を超えて臨界レベルまで増大される場合には、電界の増大により、半導体デバイス内で制御不能且つ望ましくない上昇の一途をたどる電荷キャリアの生成が起こり、それにより、アバランシェ降伏として知られる状態が引き起こされる場合がある。
また、ゲート電極を半導体層構造から分離する比較的薄いゲート絶縁層（例えば、ゲート酸化物層）は、オン状態（導通（ｃｏｎｄｕｃｔｉｏｎ））動作中又はオフ状態（遮断）動作中のいずれかでゲート絶縁層が高電界レベルに晒されるときに劣化する可能性がある。ゲート絶縁層のこの劣化は、最終的にゲート絶縁層の絶縁破壊につながる可能性があり、その時点でゲート電極が半導体層構造に短絡する場合があり、デバイスが破壊される可能性がある。
幾つかの実施例によれば、パワー半導体デバイスは、第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造と、ドリフト領域内へと延びる複数のゲート・トレンチと、ゲート・トレンチに隣接するドリフト領域のそれぞれの部分における第２の導電型のそれぞれのシールド・パターンと、ドリフト領域のそれぞれの部分における第１の導電型のそれぞれの導通促進領域とを含む。それぞれの導通促進領域はそれぞれのシールド・パターンに隣接するウェル領域へと延びる。ドリフト領域は第１の導電型の第１の濃度のドーパントを含み、それぞれの導通促進領域は、第１の濃度よりも高い第１の導電型の第２の濃度のドーパントを含む。
幾つかの実施例では、ゲート・トレンチが第１の方向に沿って互いに離間されてもよく、それぞれの導通促進領域は、第１の方向に沿ってゲート・トレンチのそれぞれの角から離間されてもよい。
幾つかの実施例では、ゲート・トレンチ間のドリフト領域のそれぞれの部分は、第１の方向に沿って第１の濃度と第２の濃度との間で変化する濃度勾配の第１の導電型のドーパントを含んでもよい。
幾つかの実施例では、ドリフト領域は、ゲート・トレンチのそれぞれの角に近接して第１の濃度のドーパントを含んでもよく、第２の濃度は第１の濃度よりも約２倍以上高くてもよい。
幾つかの実施例では、パワー半導体デバイスに印加される電圧に応じて、ゲート・トレンチ間のドリフト領域のそれぞれの部分は、第１の方向でゲート・トレンチのそれぞれの角から遠位にあるピークを有する電界分布を含んでもよい。
幾つかの実施例では、電界分布のピークは、ゲート・トレンチのそれぞれの角に近接する電界分布の強度よりも約１０倍以上大きくてもよい。
幾つかの実施例では、それぞれの導通促進領域は、ゲート・トレンチ間にあってもよく、それぞれのシールド・パターンの下側境界を越えてドリフト領域へと延在してもよい。
幾つかの実施例では、それぞれの導通促進領域は、それぞれのシールド・パターンからゲート・トレンチに向かってオフセットされてもよい。
幾つかの実施例では、それぞれの導通促進領域は、それぞれのシールド・パターンの両側及び下側境界に沿って延在してもよい。
幾つかの実施例では、それぞれの導通促進領域は、ドリフト領域の表面に対して直交しない軸に沿って延在してもよい。
幾つかの実施例では、半導体層構造は、第１及び／又は第２の濃度よりも高い第１の導電型の第３の濃度のドーパントを含む電流拡散層を更に含んでもよく、それぞれの導通促進領域を備えるドリフト領域のそれぞれの部分は、ウェル領域と電流拡散層との間にあってもよい。
幾つかの実施例では、半導体層構造がワイド・バンドギャップ半導体を含んでもよく、ドリフト領域が第１の導電型のエピタキシャル層であってもよく、それぞれの導通促進領域が第１の導電型の注入領域であってもよい。
幾つかの実施例によれば、パワー半導体デバイスは、第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造と、ドリフト領域へと延びる複数のゲート・トレンチとを含む。ゲート・トレンチは第１の方向で互いに離間され、ゲート・トレンチに隣接するドリフト領域のそれぞれの部分は、第１の方向に沿って変化する濃度の第１の導電型のドーパントを含む。
幾つかの実施例では、ドリフト領域は、第１の方向に沿ってゲート・トレンチのそれぞれの角から離間される第１の導電型のそれぞれの導通促進領域を含んでもよい。第１の導電型のドーパントの濃度は、ゲート・トレンチのそれぞれの角に近接する第１の濃度と、それぞれの導通促進領域の第２の濃度とを含んでもよく、第２の濃度は第１の濃度よりも高い。
幾つかの実施例では、第１の導電型のドーパントの濃度は、第１の方向に沿う第１の濃度と第２の濃度との間の第１の導電型のドーパントの濃度勾配を更に含む。
幾つかの実施例では、第２の濃度が第１の濃度よりも約２倍以上高くてもよい。
幾つかの実施例では、ゲート・トレンチ間及び／又はゲート・トレンチの下方のドリフト領域のそれぞれの部分に、第２の導電型のそれぞれのシールド・パターンが設けられてもよく、それぞれの導通促進領域は、ゲート・トレンチ間にあってもよく、それぞれのシールド・パターンの下側境界を越えてドリフト領域へと延在してもよい。それぞれの導通促進領域は、それぞれのシールド・パターンからゲート・トレンチに向かってオフセットされてもよく、及び／又はそれぞれの導通促進領域がそれぞれのシールド・パターンの一方の側又は下側境界のうちの少なくとも一方に沿って延在してもよい。
幾つかの実施例では、パワー半導体デバイスに印加される電圧に応じて、ゲート・トレンチ間のドリフト領域のそれぞれの部分は、第１の方向でゲート・トレンチのそれぞれの角から遠位にあるピークを有する電界分布を含んでもよい。
幾つかの実施例では、電界分布のピークは、ゲート・トレンチのそれぞれの角に近接する電界分布の強度よりも約２倍以上大きくてもよい。
幾つかの実施例によれば、パワー半導体デバイスは、第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造と、ドリフト領域へと延びる複数のゲート・トレンチとを含む。パワー半導体デバイスに印加される電圧に応じて、ゲート・トレンチ間のドリフト領域のそれぞれの部分は、ゲート・トレンチのそれぞれの角から遠位にあるピークを有する電界分布を含む。
幾つかの実施例では、ゲート・トレンチが第１の方向で互いに離間されてもよく、ゲート・トレンチ間のドリフト領域のそれぞれの部分における電界分布が第１の方向に沿って非対称であってもよい。
幾つかの実施例では、電界分布のピークは、ゲート・トレンチのそれぞれの角に近接する電界分布の強度よりも約１０倍以上大きくてもよい。
幾つかの実施例では、ゲート・トレンチ間のドリフト領域のそれぞれの部分は、第１の方向に沿って変化する濃度の第１の導電型のドーパントを含む。
幾つかの実施例では、第１の導電型のそれぞれの導通促進領域が、第１の方向に沿ってゲート・トレンチのそれぞれの角から離間されてもよく、第１の導電型のドーパントの濃度は、ゲート・トレンチのそれぞれの角に近接する第１の濃度と、それぞれの導通促進領域の第２の濃度とを含んでもよく、第２の濃度が第１の濃度よりも高くてもよい。
幾つかの実施例では、第１の導電型のドーパントの濃度は、第１の方向に沿う第１の濃度と第２の濃度との間の第１の導電型のドーパントの濃度勾配を更に含んでもよい。
幾つかの実施例では、第２の濃度が第１の濃度よりも約１０倍以上高くてもよい。
幾つかの実施例では、それぞれの導通促進領域は、電界分布のピークを含んでもよい。
幾つかの実施例によれば、パワー半導体デバイスを製造する方法は、第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造を形成するステップと、ドリフト領域のそれぞれの部分に第１の導電型のそれぞれの導通促進領域を形成するステップと、ドリフト領域のそれぞれの部分に第２の導電型のそれぞれのシールド・パターンを形成するステップと、ドリフト領域のそれぞれの部分にドリフト領域へと延在する複数のゲート・トレンチを形成するステップとを含む。それぞれの導通促進領域がそれぞれのシールド・パターンに隣接するウェル領域内へと延在し、ドリフト領域が第１の導電型の第１の濃度のドーパントを含み、それぞれの導通促進領域が第１の濃度よりも高い第１の導電型の第２の濃度のドーパントを含む。
幾つかの実施例では、ゲート・トレンチが第１の方向に沿って互いに離間されてもよく、それぞれの導通促進領域は、第１の方向に沿ってゲート・トレンチのそれぞれの角から離間されてもよい。
幾つかの実施例では、ゲート・トレンチ間のドリフト領域のそれぞれの部分は、第１の方向に沿って第１の濃度と第２の濃度との間で変化する濃度勾配の第１の導電型のドーパントを含んでもよい。
幾つかの実施例では、半導体層構造がワイド・バンドギャップ半導体を含んでもよく、ドリフト領域が第１の導電型のエピタキシャル層を含んでもよく、それぞれの導通促進領域が第１の導電型の注入領域を含んでもよい。
幾つかの実施例では、ドリフト領域は、ゲート・トレンチのそれぞれの角に近接して第１の濃度のドーパントを含んでもよく、第２の濃度が第１の濃度よりも約１０倍以上高くてもよい。
幾つかの実施例では、それぞれの導通促進領域は、ゲート・トレンチ間にあってもよく、それぞれのシールド・パターンの下側境界を越えてドリフト領域へと延在してもよい。
幾つかの実施例では、それぞれの導通促進領域がそれぞれのシールド・パターンからゲート・トレンチに向かってオフセットされてもよく、及び／又はそれぞれの導通促進領域がそれぞれのシールド・パターンの一方の側又は下側境界のうちの少なくとも一方に沿って延在してもよい。
幾つかの実施例に係る他のデバイス、装置、及び／又は方法は、以下の図面及び詳細な説明を検討すれば、当業者に明らかとなる。そのような更なる実施例の全ては、上記の実施例の任意及び全ての組合せに加えて、本明細書に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図される。
ゲート・トレンチの一方の側を遮断するシールド領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。 交互のシールド領域とゲート・トレンチ領域とを含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。 本発明の幾つかの実施例に係るゲート・トレンチ間にシールド領域及び整列した導通促進領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。 図２のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図２のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図２のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図２のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図２のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図２のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図２のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域における様々なｐ型及びｎ型ドーパント濃度のグラフ例図である。 図２のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域における様々なｐ型及びｎ型ドーパント濃度のグラフ例図である。 図２のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域における様々なｐ型及びｎ型ドーパント濃度のグラフ例図である。 図２のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域における様々なｐ型及びｎ型ドーパント濃度のグラフ例図である。 本発明の幾つかの実施例に係るゲート・トレンチ間にシールド領域及びオフセット導通促進領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。 図５のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図５のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図５のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図５のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図５のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図５のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図５のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域における様々なｎ型ドーパント濃度のグラフ例図である。 図５のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域における様々なｎ型ドーパント濃度のグラフ例図である。 本発明の幾つかの実施例に係るゲート・トレンチ間にシールド領域及び傾斜した導通促進領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。 図８のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図８のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図８のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図８のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図８のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図８のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 図８のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域におけるドーパント濃度の変化のグラフ例図である。 図８のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域におけるドーパント濃度の変化のグラフ例図である。 本発明の幾つかの実施例に係るドーパント濃度が低減されたドリフト層を含むゲート・トレンチ・パワー半導体デバイス内の電界分布のグラフ例図である。 本発明の幾つかの実施例に係るドーパント濃度が低減されたドリフト層を含むゲート・トレンチ・パワー半導体デバイス内の電界分布のグラフ例図である。 本発明の幾つかの実施例に係るゲート・トレンチ間に底部シールド領域及びオフセット導通促進領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。 底部シールド領域を含むゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 底部シールド領域を含むゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 底部シールド領域を含むゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 底部シールド領域を含むゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 底部シールド領域を含むゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 底部シールド領域を含むゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。 本発明の幾つかの実施例に係るゲート・トレンチ間に交互のシールド領域と整列した導通促進領域とを含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。 本発明の幾つかの実施例に係る高濃度にドープされた電流拡散層又は領域を伴うゲート・トレンチ間にシールド領域及びオフセット導通促進領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す概略断面図である。
本発明の幾つかの実施例は、パワー半導体デバイス（例えば、ＭＯＳＦＥＴ及び他のゲート制御パワー・デバイス）の改良を対象とする。多くのパワー半導体デバイスは、デバイスのウェル領域及び／又はゲート電極の下方の半導体材料の層とは異なる導電型の、シールド・パターンとも呼ばれる、いわゆる深い又は「埋め込まれた」シールド半導体領域を含む。例えば、半導体層構造におけるトレンチ内に形成されたゲート電極とゲート絶縁層とを有するデバイスでは、高電界によって経時的にゲート絶縁層が劣化し、最終的にはデバイスの故障につながり得る。深いシールド・パターンは、特に電界レベルがより集中する可能性があるゲート・トレンチの角において、ゲート絶縁層内の電界レベルを低減するために、ゲート・トレンチの下方に設けられ得る。深いシールド・パターンは、チャネル領域と同じ導電型を有する高濃度にドープされた半導体層を含む。
トレンチ型縦型パワー半導体デバイスを形成するために、様々な手法が使用され得る。図１Ａ及び図１Ｂは、そのような異なる手法の２つの実例を概略的に示す。本明細書では、実例として特定の導電型（すなわち、ｎ型及びｐ型）の領域に関連して説明されて図示されるが、本発明の実施例によれば、図示された実例のいずれかにおける領域の導電型が逆であってもよい（すなわち、ｐ型及びｎ型）ことが理解される。
図１Ａ及び図１Ｂは、深く埋め込まれたＰ型シールド領域１４０ａ、１４０ｂを含むトレンチ型縦型パワー・デバイス（パワーＭＯＳＦＥＴ１００ａ、１００ｂとして図示される）の実例を示す概略断面図である。図１Ａ及び図１Ｂに示されるように、パワーＭＯＳＦＥＴ１００ａ、１００ｂはそれぞれ、高濃度にドープされた（Ｎ＋）ｎ型基板１１０、例えば炭化ケイ素基板を含む。低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域１２０が、例えばエピタキシャル成長によって基板１１０上に設けられる。幾つかの実施例では、ｎ型ドリフト領域１２０の一部は、ドリフト領域１２０の上部よりも高いドーパント濃度を有するｎ型電流拡散層（「ＣＳＬ：ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ ｌａｙｅｒ」）を含み得る（図１５の実例では層１５３０として示される）。適度にドープされたｐ型層がドリフト領域１２０上に（例えばエピタキシャル成長又は注入によって）形成され、デバイス１００ａ、１００ｂのためのｐ型ウェル領域（又は「Ｐウェル」）１７０として作用する。基板１１０、ドリフト領域１２０（電流拡散層を含む）、及びＰウェル１７０を画定する適度にドープされたｐ型層は、その中に形成される様々な領域／パターンと共に、ＭＯＳＦＥＴ１００ａ、１００ｂの半導体層構造１０６に含まれる。
更に図１Ａ及び図１Ｂを参照すると、トレンチ１８０が「ストライプ状」ゲート・トレンチ・レイアウトを伴って半導体層構造１０６に形成され、この場合、トレンチ１８０は長手方向に互いに平行に連続的に延在し、長手方向に（例えば、長手方向に対して垂直に）横断する方向で離間される。トレンチ１８０（ゲート電極１８４がその内部に形成される）は、適度にドープされたｐ型層１７０を通じて延びて、それぞれのＰウェルを画定する。例えば、トレンチ１８０によって露出された部分へのイオン注入によって、高濃度にドープされた（Ｐ＋）ｐ型シールド・パターン１４０ａ、１４０ｂがドリフト領域１２０に形成される。深いシールド・パターン１４０ａ、１４０ｂはＰウェル１７０と電気的に接続され得る。ゲート絶縁層１８２が、各トレンチ１８０の底面上及び側壁上に形成され（図１Ａ）、又はトレンチ１８０の１つおきに形成される（図１Ｂでは、介在するトレンチ１８０にソース接点１９０ｂが形成される）。
ゲート電極１８４（又は「ゲート」）が各ゲート絶縁層１８２上に形成され、それぞれのゲート・トレンチ１８０を充填する。縦型トランジスタチャネル領域（破線の矢印によって示される導通を伴う）がゲート絶縁層１８２に隣接してＰウェル１７０内に画定される。高濃度にドープされたｎ＋ソース領域１６０が、例えばイオン注入によってＰウェル１７０の上部に形成される。高濃度にドープされたｎ型ソース領域１６０上及び深いシールド・パターン１４０ａ、１４０ｂ上にはソース接点１９０ａ、１９０ｂが形成される。幾つかの実施例では、ソース接点１９０ａ、１９０ｂがオーム金属であってもよい。ドレイン接点１９２が基板１１０の下面上に形成される。ゲート接点（図示せず）が各ゲート電極１８４上に形成され得る。
図１Ａ及び図１Ｂの実例では、深く埋め込まれたｐ型半導体領域又はシールド・パターン１４０ａ、１４０ｂは、高電界におけるトレンチＭＯＳＦＥＴ１００ａ、１００ｂの劣化を防ぐように構成されるが、デバイス１００ａ、１００ｂの活性導電面積を制限することもできる。特に、実例のデバイス１００ａ及び１００ｂにおいて、ゲート・トレンチ１８０の底部及び一方の側１７８（図１Ａ）又は両側１７８（図１Ｂ）におけるシールド・パターン１４０ａ、１４０ｂは、グランドに接続されるそれぞれのソース接点１９０ａ、１９０ｂへの接続によって電圧及び／又は電流の遮断をもたらすように構成される。深いシールド・パターン１４０を電気的に接地できるようにするべく、シールド接続パターン（図示せず）をデバイス１００ａ、１００ｂの上のソース接点１９０に接続することができる。
図１Ａでは、シールド・パターン１４０ａは、トレンチ１８０の一方の側でソース接点１９０に向かってオフセットされ、ゲート・トレンチ１８０の下側角領域まで延びる。ゲート絶縁層１８２は、角領域で特に絶縁破壊を受けやすい可能性があるため、シールド・パターン１４０ａは、逆遮断動作中にゲート・トレンチ１８０の下側角領域におけるゲート絶縁層１８２を高電界から保護するのに役立ち得る。
本発明の実施例は、ピーク電界分布を、ゲート・トレンチの角におけるゲート絶縁層の部分などの、絶縁破壊をより受けやすいデバイスの１つ又は複数の領域から遠ざけることによって、信頼性を更に向上させるレイアウト及び設計構成を含むパワー半導体デバイスを対象とする。幾つかの実施例では、これは、隣接するゲート電極が互いに分離される方向に沿って変化するドーピング特性を伴うゲート電極の下方にある及び／又はゲート電極に隣接するドリフト領域の上部（本明細書では「ＪＦＥＴ領域」とも呼ばれる）を形成することによって達成され得る。例えば、トレンチ型縦型パワー半導体デバイスにおいて、ＪＦＥＴ領域は、隣接するゲート・トレンチ間及びウェル領域の下方にあるドリフト領域の上部を含むことができる。
トレンチ型縦型パワー・デバイスが炭化ケイ素又は他のワイド・バンドギャップ半導体材料で製造される場合、ドーピング特性が変化する領域を形成することは課題を引き起こす場合がある。半導体材料にｎ型及び／又はｐ型ドーパントをドープするための方法は、（１）半導体材料をその成長中にドープする、（２）ドーパントを半導体材料中に拡散する、及び（３）イオン注入を使用して選択的に半導体材料にドーパントを注入することを含む。エピタキシャル成長中に炭化ケイ素がドープされると、ドーパントが不均一に蓄積する傾向があるため、ドーパント濃度が（例えば±１５％だけ）変動する場合があり、デバイスの動作及び／又は信頼性に悪影響を与える可能性がある。更に、炭化ケイ素、窒化ガリウム、及び様々なワイド・バンドギャップ半導体デバイスでは、拡散によるドーピングは望ましくない場合がある。これは、ｎ型及びｐ型のドーパントが、高温でもこれらの材料中で十分に（又は全く）拡散しない傾向があるからである。
幾つかの実施例では、高エネルギーのイオン注入及び／又は他の方法を使用して、ゲート・トレンチが離間される横方向（本明細書ではｘ方向に関連して言及される）に沿ってゲート・トレンチ間のドリフト領域の上部のそれぞれのドーパント濃度を（例えば、不均一又は非対称の分布で）変化させることができる。本明細書に記載されるドーパント濃度又は濃度勾配は、横方向に又は横方向に沿って段階的又は連続的（例えば直線的又は指数関数的）な方式で変化し得る。印加電圧に応じて、ｘ方向のドーパント濃度の変化は、隣接するゲート・トレンチ間に非対称的な電界分布をもたらし得る。例えば、逆遮断動作中に、ピーク電界分布がゲート・トレンチの下側角から離れるようにシフトされ得る。したがって、本発明の実施例に係るパワーＭＯＳＦＥＴ及び他のゲート制御デバイスは、信頼性の向上を示すことができる。
幾つかの実施例では、ドリフト層の上部（ＪＦＥＴ領域を含む）は、ドーピング濃度を下げるために、エピタキシャル成長中に比較的低濃度にドープされてもよい。例えば、ｎチャネル・デバイスでは、ＪＦＥＴ領域がｎ型にドープされる。ゲート・トレンチに隣接するＪＦＥＴ領域の部分は、例えばエピタキシャル成長中に半導体層構造の上部をより低濃度にｎ型ドープすることによって、低減されたｎ型ドーピング濃度を有することができる。ＪＦＥＴ領域の低減されたｎ型ドーパント濃度により、ゲート・トレンチの下側角におけるゲート絶縁層を絶縁破壊から保護することができる。しかしながら、ドーパント濃度を下げることにより、より低濃度にドープされたＪＦＥＴ領域は、オン状態動作中に抵抗の増大を示す可能性がある。抵抗の増大を補償するために、ＪＦＥＴの一部は、ドリフト層と同じ導電型のドーパント濃度を増大して形成され得る（本明細書では導通促進領域と呼ばれる）。幾つかの実施例では、より高いドーパント濃度を有する導通促進領域は、例えば高エネルギーのイオン注入を使用して、ゲート・トレンチの角から横方向に離間されるゲート・トレンチ間のドリフト領域の部分に選択的に形成され得る。したがって、（ｉ）ゲート・トレンチ角に隣接する電界強度を低減でき、（ｉｉ）ピーク電界強度は、実質的に維持又は改善され得るが、ゲート・トレンチ角から離れるようにシフトされ得る。それにより、本発明の実施例に係るパワーＭＯＳＦＥＴ及び他のゲート制御デバイスの信頼性の向上が、デバイス性能を維持又は改善しつつ達成され得る。
図２は、本発明の幾つかの実施例に係るゲート・トレンチ２８０間にシールド領域２４０と整列された導通促進領域２５０とを含むゲート・トレンチ・パワー半導体デバイス（パワーＭＯＳＦＥＴ２００として実例として示される）の実例を示す概略断面図である。図２に示されるように、パワーＭＯＳＦＥＴ２００は、活性領域と、活性領域を取り囲む終端領域（図示せず）とを含む。パワーＭＯＳＦＥＴ２００の活性領域は、電気的に並列に接続される複数のユニット・セル２０８を含む。ユニット・セル２０８の実例が破線の長方形で示される。パワーＭＯＳＦＥＴ２００は、図２に示される約２個のユニット・セル２０８よりも多くのユニット・セル２０８を含むことができる。また、複数のパワーＭＯＳＦＥＴ２００を単一のウェーハ上で成長させ得ることも理解され得る。
パワーＭＯＳＦＥＴ２００は、高濃度にドープされた（Ｎ＋）ｎ型ワイド・バンドギャップ半導体基板２１０を含む。基板２１０は、例えば、単結晶炭化ケイ素半導体基板を含み得る。基板２１０は、ｎ型不純物でドープされてもよい（例えば、Ｎ＋炭化ケイ素基板）。不純物としては、例えば、窒素又はリンを挙げることができる。基板２１０のドーパント濃度は、例えば、約１×１０１８原子／ｃｍ３～１×１０２１原子／ｃｍ３とすることができるが、他のドーピング濃度を使用することもできる。基板２１０は、任意の適切な厚さ（例えば、幾つかの実施例では、１００ミクロン～５００ミクロンの厚さ）であってよい。
低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域２２０（例えば、炭化ケイ素ドリフト領域）が基板２１０上に設けられる。ドリフト領域２２０のドーパント濃度は、例えば、約１×１０１４原子／ｃｍ３～約１×１０１６原子／ｃｍ３、例えば、約５×１０１４原子／ｃｍ３～約５×１０１５原子／ｃｍ３、又は約７×１０１４原子／ｃｍ３～約１×１０１５原子／ｃｍ３であってもよいが、他のドーピング濃度を使用することもできる。ドリフト領域２２０は、基板２１０上にエピタキシャル成長によって形成することができる。ドリフト領域２２０は、基板２１０上方の垂直高さが、例えば約３ミクロン～約１００ミクロンである比較的厚い領域とすることができる。幾つかの実施例では、ドリフト領域２２０は、ドリフト領域２２０の上部と基板２１０との間に、より高濃度にドープされた電流拡散層（例えば、（Ｎ＋）ｎ型電流拡散層）を含んでもよい。適度にドープされたｐ型層が、ドリフト領域２２０上に（例えば、エピタキシャル成長又は注入によって）形成され、デバイス２００のためのｐ型ウェル領域又はＰウェル２７０として作用する。幾つかの実施例では、ｐ型ウェル領域２７０は、（ドリフト層２２０の上面に対して）約１マイクロメートル（μｍ）未満、例えば約０．８μｍ以下の深さを有し得る。高濃度にドープされたＮ＋層が、例えばイオン注入によって適度にドープされたｐ型層の上部に形成され、デバイス２００のためのソース領域２６０として作用する。幾つかの実施例では、ソース領域２６０は、（ドリフト層２２０の上面に対して）約０．５μｍ未満、例えば約０．３μｍ以下の深さを有し得る。チャネル領域の長さは、ソース領域２６０の下側境界とＰウェル２７０の下側境界との間で画定され得る。幾つかの実施例では、チャネル長が、約１μｍ以下、例えば、約０．５μｍであり得る。
基板２１０、ドリフト領域２２０（電流拡散層を含む）及び適度にドープされたｐ型層又はＰウェル２７０は、その中に形成された様々な領域／パターンと共に、パワーＭＯＳＦＥＴの半導体層構造２０６を画定する。半導体層構造２０６は、１つ又は複数のワイド・バンドギャップ半導体材料を含むことができる。複数のゲート・トレンチ２８０が、半導体層構造２０６内で長手方向に互いに平行に延在する。ゲート・トレンチ２８０は、ドリフト層又はＪＦＥＴ領域２２０の一部を間に挟んで、長手方向を横断する（例えば、長手方向に対して垂直な）方向（例えば、横方向又はｘ方向）に沿って互いに離間される。ゲート絶縁層２８２が各ゲート・トレンチ２８０の底面上及び側壁上に設けられ、ゲート電極又はゲート２８４がゲート絶縁層２８２上に設けられ、それぞれのゲート・トレンチ２８０を充填する。ソース接点２９０が、ソース領域２６０上に形成されるとともに、幾つかの実施例ではオーム金属であってもよい。ドレイン接点２９２が基板２１０の下面上に形成される。ゲート接点（図示せず）が各ゲート電極２８４上に形成され得る。
更に図２を参照すると、シールド・パターン２４０が、ゲート・トレンチ２８０を越えて（及び図２の実例では、ゲート・トレンチ２８０の底面及び角の下方で）ドリフト層２２０へと延在する。幾つかの実施例では、シールド・パターン２４０は、約１μｍを超えて、例えば約１．５μｍ以上だけドリフト層２２０へと延在してもよい。シールド・パターン２４０は、ドリフト領域２２０とは逆の導電型である。特に、デバイス２００では、高濃度にドープされた（Ｐ＋）ｐ型シールド・パターン２４０が、例えばイオン注入によってドリフト領域２２０に形成される。例えば、シールド・パターン２４０は、約１×１０１５原子／ｃｍ３～１×１０１９原子／ｃｍ３の濃度、例えば、１×１０１７原子／ｃｍ３以上の濃度でｐ型ドーパント（アルミニウム（Ａｌ）など）を注入することによって形成されてもよい。それぞれのゲート・トレンチ２８０の下方のシールド・パターン２４０の部分は、例えば、シールド接続パターン（図示せず）によって電気的に接続され得る。
シールド・パターン２４０は、高電界におけるトレンチＭＯＳＦＥＴ２００の劣化を防止するように構成される。例えば、ゲート絶縁層２８２の角領域は絶縁破壊されやすいため、シールド・パターン２４０は、逆遮断動作中などの高電界からゲート絶縁層２８２の角領域を保護するのに役立ち得る。図２の実例では、シールド・パターン２４０は、各ゲート・トレンチ２８０の１つの側壁に沿って且つ１つの角の下方で延在する。すなわち、シールド・パターン２４０は、ゲート・トレンチ２８０に対してソース接点２９０に向けてオフセットされ、ゲート・トレンチ２８０の下側角領域まで延在する。しかしながら、より一般的には、本明細書で説明されるシールド・パターンは、ゲート・トレンチ間で及び／又はゲート・トレンチの下方で、例えばそれぞれのゲート・トレンチの少なくとも一方の側壁に沿って及び／又は底部に沿って延在してもよい。ゲート・トレンチ２８０の側壁２７８上にシールド・パターン２４０がないことにより、一方の側壁２７８に沿った（ここではｎ型）チャネル領域及び導通（図２に破線の矢印で示される）が可能になる。
上述したように、本発明の実施例では、ドリフト領域２２０のドーパント濃度は、例えば約１×１０１４原子／ｃｍ３～約１×１０１６原子／ｃｍ３、例えば約５×１０１４原子／ｃｍ３～約５×１０１５原子／ｃｍ３、又は約７×１０１４原子／ｃｍ３～約１×１０１５原子／ｃｍ３まで減少させることができ、これにより、ゲート・トレンチ２８０の角における電界強度を減少させ、したがって、ゲート絶縁層２８２の絶縁破壊の可能性を低減できるが、その代償として抵抗が増大する。これを補償するために、導通促進領域２５０が、ゲート・トレンチ２８０間のドリフト領域２２０の部分（すなわち、ＪＦＥＴ領域）に形成される。導通促進領域２５０は、ドリフト領域２２０と同じ導電型であり、ゲート・トレンチ２８０及び／又はその角から横方向で分離される又は離間される。特に、図２の実例のデバイス２００では、ｎ型導通促進領域２５０は、例えばイオン注入によって、ゲート・トレンチ２８０間のドリフト領域２２０の部分に形成される。例えば、導通促進領域２５０は、約１×１０１５原子／ｃｍ３～１×１０１７原子／ｃｍ３以上、例えば約２×１０１６原子／ｃｍ３～８×１０１６原子／ｃｍ３、例えば、約５×１０１６原子／ｃｍ３の濃度でｎ型ドーパント（窒素（Ｎ）など）を注入することによって形成され得る。導通促進領域２５０は、シールド・パターン２４０の少なくとも一方の側に沿って及び／又は底部／下側境界に沿って延在することができる。導通促進領域２５０は、ウェル２７０を通じて及び／又はシールド・パターン２４０の底部／下側境界を越えてドリフト領域２２０へと延在することができる。
したがって、導通促進領域２５０のドーパント濃度は、ドリフト領域２２０のドーパント濃度と同じ導電型であるが、ドリフト領域２２０のドーパント濃度よりも大きいか又は高くてもよい（特に、ゲート・トレンチ２８０又はゲート絶縁層２８２の角に沿うドリフト領域の部分のドーパント濃度よりも高い）。幾つかの実施例では、導通促進領域２５０のドーパント濃度は、ドリフト領域２２０のドーパント濃度よりも約２倍以上、例えば約３倍以上、約５倍以上、約１０倍以上、又は約２０倍以上大きくてもよい。したがって、ゲート・トレンチ２８０間のドリフト層２２０の部分の（この実例では、ｎ型の）ドーパント濃度は、ゲート・トレンチ２８０が互いに離間される方向（例えば、図２のｘ方向）に沿って変化する場合があり（例えば、ゲート・トレンチ２８０の角に近接する第１の濃度と領域２５０の第２の、より高い濃度との間に不均一なドーパント分布又は濃度勾配を伴う）、それにより、例えば逆遮断動作中に印加電圧下でゲート・トレンチ２８０の角から離れるようにピーク電界分布をシフトする可能性がある。すなわち、ドリフト領域２２０のＪＦＥＴ部分のドーパント濃度は、ドリフト層２２０内でｘ方向に沿って段階的又は連続的（例えば、直線的又は指数関数的）な方式で変化し得る。例えば、ドーパント濃度は、一定であってもよく、ゲート・トレンチ２８０間のドリフト領域２２０の部分において実質的に均一であるか又は対称的に変化してもよく、例えば図４Ｄ、図７Ｂ、及び図１０Ｂの様々な不均一なドーパント分布によって示されるように、ドリフト領域２２０と導通促進領域２５０との間の界面又は境界において勾配又は段階的増大を含んでもよい。
すなわち、逆遮断動作中のピーク電界は、ｐシールド・パターン２４０の外周に沿う、より高濃度にドープされたｎ型導通促進領域２５０の存在に起因して、ＪＦＥＴ領域の中央又は中心部分から離れて、シールド・パターン２４０に向かってシフトされ得る。したがって、ゲート・トレンチ２８０の下側角（シールド・パターン２４０によって露出される）は、逆遮断動作中に、より低い電界値となる。ＪＦＥＴ領域の、より高濃度にドープされたｎ型部分２５０は、オン状態動作中に、より低い抵抗の電流経路（図２の太線及び破線の矢印で示す）をもたらし、それにより、より低濃度にドープされたエピタキシャル層２２０に起因してＪＦＥＴ領域の残りの部分での増大した抵抗を補償するのに役立つ。導通促進領域２５０のドーパント濃度は、ドリフト領域２２０の上部と基板２１０との間における基板２１０及び／又は任意の電流拡散層（例えば、図１５の層１５３０）のドーパント濃度よりも低くてもよい。幾つかの実施例では、ドリフト層２２０と導通促進領域２５０との相対的なドーパント濃度は、約３００Ｖ、最大約１５ｋＶまでの遮断電圧をもたらすように選択又は設定され得る。
図３Ａ～図３Ｆは、本発明の幾つかの実施例に係る整列されたシールド・パターン２４０及び導通促進領域２５０を伴う図２のゲート・トレンチ・パワー半導体デバイス２００を製造するための工程の実例を示す概略断面図である。図３Ａに示されるように、イオン注入を用いて、ドリフト領域２２０の部分２５０をより高濃度にドープし、（後の工程で形成されるべき）ゲート・トレンチ２８０間のドリフト領域２２０の部分に導通促進領域２５０を画定する。例えば、（例えば、基板２１０上のエピタキシャル成長によって）低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域２２０及び（例えば、エピタキシャル成長又は注入によって）適度にドープされたｐ型ウェル領域２７０を形成した後、第１のマスク３０１（例えば、酸化物マスク）を形成して、ドリフト領域２２０の表面を露出させることができる。第１のイオン注入プロセスを実行して、第１のマスク３０１によって露出された表面にドリフト領域２２０と同じ導電型のドーパントを注入し、Ｐウェル２７０を通じてドリフト領域２２０へと延在する導通促進領域２５０を画定することができる。上述したように、幾つかの実施例では、約１×１０１５原子／ｃｍ３～１×１０１７原子／ｃｍ３、例えば５×１０１６原子／ｃｍ３の濃度でｎ型ドーパント（窒素など）を注入することによって導通促進領域２５０を形成して、Ｎ－ドリフト層２２０よりも高いドーパント濃度を有する低濃度にドープされたＮ－導通促進領域２５０を画定することができる。第１の注入プロセスのエネルギーは、（ドリフト領域２２０の表面に対して）所望の深さに導通促進領域２５０の下側境界をもたらすように制御され得る。
図３Ｂでは、第２のイオン注入プロセスを実行して、Ｐウェル２７０を通じてドリフト層２２０へと延在するシールド・パターン２４０を画定することができる。例えば、導通促進領域２５０を形成し、同じマスク３０１を使用した後、第２のイオン注入プロセスを実行し、ドリフト領域２２０とは逆の導電型のドーパントをマスク３０１によって露出された表面に注入して、Ｐウェル２７０を通じてドリフト領域２２０へと延在するシールド・パターン２４０を画定することができる。上述したように、シールド・パターン２４０は、約１×１０１５原子／ｃｍ３～１×１０１９原子／ｃｍ３、例えば１×１０１７原子／ｃｍ３以上、ｃｍ３、の濃度でｐ型ドーパント（アルミニウムなど）を注入して、Ｐ＋シールド・パターン２４０を画定することによって形成され得る。したがって、シールド・パターン２４０は、図３Ａ～図３Ｆの実例ではシールド・パターンの両側に沿って及びシールド・パターンの両方の角の下方で延びる導通促進領域２５０と位置合わせされる。
実例として、図３Ａ及び図３Ｂでは導通促進領域２５０の後に形成されるように示されるが、これらの工程の順序が逆であってもよいことが理解される。すなわち、幾つかの実施例では、シールド・パターン２４０が導通促進領域２５０の前に形成されてもよい。同様に、幾つかの実施例では、ドリフト領域２２０にＰウェル２７０を形成する前に、導通促進領域２５０及び／又はシールド・パターン２４０を形成することができる。より一般的には、要素／層／領域は、本明細書で説明する製造工程において実例として示される順序とは異なる順序で形成されてもよい。
図３Ｃに示されるように、第１のマスク３０１を除去し、第２のマスク３０２を形成して、シールド・パターン２４０及び導通促進領域２５０を覆い又は保護して、それに隣接するＰウェル２７０の表面を露出させることができ、第３のイオン注入プロセスを実行して、Ｐウェル２７０の上部に高濃度にドープされたＮ＋ソース領域２６０を画定する。幾つかの実施例では、例えば、更なるマスキング工程（図示せず）を使用するイオン注入によって、更なる高濃度にドープされたＰ＋領域（図示せず）を、Ｎ＋ソース領域２６０に隣接するＰウェル２７０の上部に形成して、Ｎ＋ソース領域２６０及びシールド・パターン２４０及び導通促進領域２５０を保護することができる。幾つかの実施例では、注入活性化及び／又は他の更なるプロセスを実行して、注入プロセスによって生じた損傷を回復又は修復することができる。
ここで図３Ｄを参照すると、更なるマスキング工程を実行して、半導体層構造２０６にゲート・トレンチ２８０を画定することができる。ゲート・トレンチ２８０は、Ｐウェル２７０を通じてドリフト層２２０へと延在する。ゲート・トレンチ２８０を「ストライプ状」ゲート・トレンチ・レイアウトで形成することができ、このゲート・トレンチ・レイアウトでは、トレンチ２８０が、長手方向で互いに平行に（連続的又は部分的に）延在し、長手方向と交差する（例えば、長手方向に対して垂直な）方向で離間される。例えば、エッチング・プロセスを実行して、ゲート・マスク（図示せず）のそれぞれのトレンチ形状の開口部によって露出された半導体層構造２０６の表面をエッチングし、ゲート・トレンチ２８０を画定することができる。エッチング・プロセスは、ｐ型ウェル層２７０及び／又はドリフト領域２２０の一部を除去してゲート・トレンチ２８０を形成する異方性エッチングであってもよい。エッチング・プロセスは、トレンチ２８０の深さ又は底面が上方に限定されてシールド・パターン２４０及び／又は導通促進領域２５０を越えて延在しないように制御されてもよい。
更に図３Ｄを参照すると、各ゲート・トレンチ２８０の底面及び側壁にゲート絶縁層２８２が形成されてもよく、それぞれのゲート・トレンチ２８０を充填するようにゲート絶縁層２８２上にゲート電極２８４が形成される。図３Ｅに示されるように、ゲート２８４上に金属間誘電体（ＩＭＤ：ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層２８６を形成することができ、ソース領域２６０上にソース接点２９０（図示せず）を形成することができる。幾つかの実施例では、ソース接点２９０がオーム金属であってもよい。図３Ｆでは、オーバーレイ・プロセスを実行して、半導体層構造２０６の表面上に層３０３を形成することができる。ドレイン接点２９２（図示せず）を基板２１０の下面上に形成することができる。
図４Ａ及び図４Ｂは、深さ（ｙ）方向及び横（ｘ）方向の両方に沿う、図２のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域におけるｐ型ドーパント（実例としてＡｌドーパントに関連して示される）及びｎ型ドーパント（実例としてＮドーパントに関連して示される）のそれぞれの濃度のグラフ例図である。図４Ｃ及び図４Ｄは、線ａ－ａ’（すなわち、深さ又はｙ方向）及び線ｂ－ｂ’（すなわち、横方向又はｘ方向）にそれぞれ沿ったドーパント濃度を示す。図４Ａ及び図４Ｃに示されるように、Ａｌドーパント分布はドリフト領域２２０へと約２μｍの深さまで延在し、約１．２μｍの深さにピークがあり、これはシールド・パターン２４０のピーク・ドーパント濃度に対応し得る。図４Ｂ及び図４Ｃに示されるように、Ｎドーパント分布はドリフト層２２０へと約２μｍを超える深さまで延在し、約１．７μｍの深さにピークがあり、これは導通促進領域２５０のピーク・ドーパント濃度に対応し得る。
図４Ａ及び図４Ｄに示されるように、Ａｌドーパントの分布は、ドリフト領域２２０内でゲート２８４間の約２μｍの幅にわたって横方向で変化し、約０．８５μｍの距離にピークがある。図４Ｂ及び図４Ｄは、Ｎドーパント分布がＡｌドーパント分布と同様の幅にわたって同様のピークを伴ってドリフト領域２２０内で同様に横方向で変化することを示している。すなわち、この例では、導通促進領域２５０のＮドーパント分布は、一般的に、ゲート２８４間において横方向でシールド・パターン２４０のＡｌドーパント分布とほぼ一致している。導通促進領域２５０のピークＮドーパント濃度は、ゲート絶縁層２８２の角に隣接するドリフト領域２２０のＮドーパント濃度よりも約２倍以上、例えば約３倍以上、約５倍以上、約１０倍以上、又は約２０倍以上高くてもよく、これにより、印加電圧下の電界分布のピークをゲート絶縁層２８２の角から離れるようにシフトすることができる。本明細書では、Ｎ及びＡｌをそれぞれｎ型ドーパント及びｐ型ドーパントとして説明するが、実施例はこれらの特定のドーパントに限定されず、他のｎ型ドーパント（例えば、リン（Ｐ））及びｐ型ドーパント（例えば、ホウ素（Ｂ））を使用できることが理解される。
図５は、本発明の幾つかの実施例に係るゲート・トレンチ２８０間のシールド領域２４０及びオフセット導通促進領域５５０を含むゲート・トレンチ・パワー半導体デバイス（実例としてパワーＭＯＳＦＥＴ５００として示される）の実例を示す概略断面図である。パワーＭＯＳＦＥＴ５００の幾つかの要素は、図２のパワーＭＯＳＦＥＴ２００の要素と同様であってもよく、したがって、簡単にするため、そのような同様の要素の詳細な説明を省くことができる。
図５に示されるように、パワーＭＯＳＦＥＴ５００は、電気的に並列に接続される複数のユニット・セル５０８を含む。実例のユニット・セル５０８が破線の長方形で示されているが、パワーＭＯＳＦＥＴ５００は、図５に示される約２つのユニット・セルよりも多くのユニット・セル５０８を含み得ることが理解される。
図２のパワーＭＯＳＦＥＴ２００と同様に、パワーＭＯＳＦＥＴ５００は、高濃度にドープされた（Ｎ＋）ｎ型ワイド・バンドギャップ半導体基板２１０、低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域２２０、適度にドープされたｐ型ウェル領域又はＰウェル２７０、及び高濃度にドープされたＮ＋ソース領域２６０を含む。複数のゲート・トレンチ２８０（それぞれがその底面及び側壁上にゲート絶縁層２８２を含み、その中にゲート電極２８４を含む）が、半導体層構造２０６内で長手方向で互いに平行に延在し、長手方向と交差する（例えば、長手方向に対して垂直な）方向（例えば、ｘ方向）に沿って互いに離間され、その間にドリフト層又はＪＦＥＴ領域の一部２２０を伴う。ドリフト領域２２０とは反対の導電型のシールド・パターン２４０が、各ゲート・トレンチ２８０の一方の側壁に沿って及び各ゲート・トレンチ２８０の一方の角の下方で半導体層構造２０６へと延在し、逆遮断動作中などの高電界からゲート・トレンチ２８０の角におけるゲート絶縁層２８２を保護するのに役立ち得る。ゲート・トレンチ２８０の他方の側壁２７８にシールド・パターン２４０がないことにより、一方の側壁２７８に沿った（ここではｎ型）チャネル領域及び導通（図５に破線の矢印で示される）が可能になる。
上述したように、ドリフト領域２２０は、ゲート・トレンチ２８０の角におけるゲート絶縁層２８２を保護する又はゲート絶縁層２８２の絶縁破壊の可能性を低減するために、比較的低濃度にドープされる。ドリフト領域２２０の減少したドーパント濃度（したがって増大した抵抗）を補償するために、ドリフト領域２２０と同じ導電型であるがドリフト領域２２０よりも高いドーパント濃度を有する導通促進領域５５０が、ゲート・トレンチ２８０間のドリフト領域２２０の部分（すなわち、ＪＦＥＴ領域内）に形成される。図５の実例のデバイス５００では、ｎ型導通促進領域５５０が、例えばイオン注入によって、ゲート・トレンチ２８０間のドリフト領域２２０の部分に形成されるが、横方向又はｘ方向で（例えば、ゲート・トレンチ２８０に向かって）ｐ型シールド・パターン２４０からオフセットされる。ＪＦＥＴ領域の、より高濃度にドープされたｎ型部分５５０は、より低い抵抗の電流経路（図５の太線及び破線の矢印で示す）をもたらす。したがって、ゲート・トレンチ２８０間のドリフト領域２２０の部分の（この実例ではｎ型）ドーパント濃度は、ゲート・トレンチ２８０が互いに離間される方向（例えば、図５のｘ方向）に沿って（例えば、不均一なドーパント分布又は濃度勾配で）変化する可能性があり、これにより、例えば逆遮断動作中に、印加電圧下でピーク電界分布をゲート・トレンチ２８０の角から離れるようにシフトさせる可能性がある。
したがって、ドリフト領域２２０のＪＦＥＴ領域のドーパント濃度は、ドリフト層２２０内のｘ方向に沿って段階的又は連続的な（例えば直線的又は指数関数的な）方式で変化し得る。例えば、この場合、ドリフト領域２２０の濃度は、一定であり、実質的に均一であり、又は対称的に変化し、例えば図７Ｂに示すように、ドリフト領域２２０と導通促進領域５５０との間の界面又は境界において勾配又は段階的増大を伴う。導通促進領域５５０は、シールド・パターン２４０の少なくとも一方の側及び／又は底部／下側境界に沿って延在してもよく、ゲート・トレンチ２８０から横方向で離間される。導通促進領域５５０は、ウェル２７０を通じて、及び／又はシールド・パターン２４０の底部／下側境界を越えてドリフト領域２２０へと延びることができる。それ以外の点では、導通促進領域５５０は、図２の導通促進領域２５０と同様であってもよい。
図６Ａ～図６Ｆは、本発明の幾つかの実施例に係るオフセット・シールド・パターン２４０及び導通促進領域５５０を伴う図５のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。図６Ａに示されるように、イオン注入を用いてドリフト領域２２０の部分５５０をより高濃度にドープし、（後続の工程で形成されるべき）ゲート・トレンチ２８０間のドリフト領域２２０の部分に導通促進領域５５０を画定する。例えば、低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域２２０を（例えば、基板２１０上のエピタキシャル成長によって）形成するとともに、適度にドープされたｐ型ウェル領域２７０を（例えば、エピタキシャル成長又は注入によって）形成した後、第１のマスク６０１（例えば、酸化物マスク）を形成して、ドリフト領域２２０の表面を露出させることができる。第１のイオン注入プロセスを実行して、ドリフト領域２２０と同じ導電型のドーパントを第１のマスク６０１によって露出された表面に注入し、Ｐウェル２７０を通じてドリフト領域２２０へと延在する導通促進領域５５０を画定することができる。第１の注入プロセスのエネルギーは、（ドリフト領域２２０の表面に対する）所望の深さで導通促進領域５５０の下側境界をもたらすように制御され得る。
図６Ｂでは、第２のイオン注入プロセスを実行し、Ｐウェル２７０を通じてドリフト領域２２０へと延在するシールド・パターン２４０を画定することができる。例えば、導通促進領域５５０を形成した後、第１のマスク６０１を除去できるとともに、第２のマスク６０２を、第１のマスク６０１の開口からオフセットされた開口を伴って形成することができ、第２のイオン注入プロセスを実行して、第２のマスク６０２によって露出された表面にドリフト領域２２０とは逆の導電型のドーパントを注入し、シールド・パターン２４０を画定することができる。したがって、シールド・パターン２４０は、図６Ａ～図６Ｆの実例ではシールド・パターン２４０の一方の側に沿って及びシールド・パターン２４０の一方の角の下方で延在する導通促進領域５５０からオフセットされる。幾つかの実施例では、図６Ａ及び図６Ｂにおけるマスキング工程及び注入工程の順序を逆にして、シールド・パターン２４０を導通促進領域５５０の前に形成できるようにしてもよい。
図６Ｃに示されるように、第２のマスク６０２を除去することができ、第３のマスク６０３を形成して、シールド・パターン２４０及び導通促進領域５５０を覆う又は保護し、それに隣接するＰウェル２７０の表面を露出させるように形成されてもよく、且つ、第３のイオン注入プロセスを実行して、Ｐウェル２７０の上部に高濃度にドープされたＮ＋ソース領域２６０を画定する。幾つかの実施例では、更なる高濃度にドープされたＰ＋領域（図示せず）を、例えば更なるマスキング工程（図示せず）を使用したイオン注入によって、Ｎ＋ソース領域２６０に隣接するＰウェル２７０の上部に形成することができる。注入活性化プロセス及び／又は他の追加のプロセスを実行して、注入プロセスによって生じた損傷を回復又は修復することができる。
ここで図６Ｄを参照すると、更なる工程を実行して、Ｐウェル２７０を通じてドリフト領域２２０へと延在する半導体層構造２０６内にゲート・トレンチ２８０を画定し、各ゲート・トレンチ２８０の底面上及び側壁上にゲート絶縁層２８２を形成して、
図３Ｄに関連して上述した工程と同様の態様で、ゲート絶縁層２８２上にゲート電極２８４を形成して、それぞれのゲート・トレンチ２８０を充填することができる。図６Ｅに示されるように、ゲート２８４上に金属間誘電体（ＩＭＤ）層２８６を形成することができ、ソース領域２６０上にソース接点２９０（図示せず）を形成することができる。幾つかの実施例では、ソース接点２９０がオーム金属であってもよい。図６Ｆでは、オーバーレイ・プロセスを実行して、半導体層構造２０６の表面上に層６０６を形成することができ、ドレイン接点２９２（図示せず）を基板２１０の下面上に形成することができる。
図７Ａ及び図７Ｂは、横方向（ｘ方向）に沿う図５のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域におけるドーパント濃度の変化のグラフ例図である。図７Ａ及び図７Ｂに示されるように、ゲート・トレンチ間のドリフト領域の部分（すなわち、ＪＦＥＴ領域）におけるｎ型ドーパント分布は、隣接するゲート・トレンチの分離方向に沿った横方向位置に応じて変化する。導通促進領域５５０のｎ型ドーパント濃度（例えば、２×１０１６原子／ｃｍ３）は、ゲート絶縁層２８２の角に隣接するドリフト領域２２０の部分のｎ型ドーパント濃度（例えば、６×１０１５原子／ｃｍ３）より（幾つかの実施例では、約２倍以上、例えば、約３倍以上、約５倍以上、約１０倍以上、又は約２０倍以上）高くてもよく、それにより、電圧印加下での電界分布のピークをゲート絶縁層２８２の角から離れるようにシフトさせることができる。図７Ａ及び図７Ｂの実例では、導通促進領域５５０のドーパント分布は、ゲート／ゲート・トレンチ間で横方向においてシールド・パターン２４０（図示せず）のドーパント分布からオフセットされる。
図８は、本発明の幾つかの実施例に係る、シールド領域２４０と、ゲート・トレンチ２８０間の傾斜した又は傾けられた導通促進領域８５０とを含む、ゲート・トレンチ・パワー半導体デバイス（実例としてパワーＭＯＳＦＥＴ８００として示される）の実例を示す概略断面図である。パワーＭＯＳＦＥＴ８００の幾つかの要素は、図２のパワーＭＯＳＦＥＴ２００の要素と同様であり得ることから、そのような同様の要素の詳細な説明は、簡潔にするために省かれる場合がある。
図８に示されるように、パワーＭＯＳＦＥＴ８００は、電気的に並列に接続される複数のユニット・セル８０８を含む。実例のユニット・セル８０８が破線の長方形で示されるが、パワーＭＯＳＦＥＴ８００は、図８に示される約２つのユニット・セルよりも多くのユニット・セル８０８を含み得ることが理解される。
図２のパワーＭＯＳＦＥＴ２００と同様に、パワーＭＯＳＦＥＴ８００は、高濃度にドープされた（Ｎ＋）ｎ型ワイド・バンドギャップ半導体基板２１０、低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域２２０、適度にドープされたｐ型ウェル領域又はＰウェル２７０、及び高濃度にドープされたＮ＋ソース領域２６０を含む。複数のゲート・トレンチ２８０（それぞれがその底面及び側壁にゲート絶縁層２８２を含み、その中にゲート電極２８４を含む）が、半導体層構造２０６内で長手方向で互いに平行に延在し、長手方向と交差する（例えば、長手方向に対して垂直な）方向（例えば、ｘ方向）に沿って互いに離間され、その間にドリフト層又はＪＦＥＴ領域２２０の一部を伴う。ドリフト領域２２０とは反対の導電型のシールド・パターン２４０が、各ゲート・トレンチ２８０の一方の側壁に沿って及び各ゲート・トレンチ２８０の一方の角の下方で半導体層構造２０６へと延在し、逆遮断動作中などの高電界からゲート・トレンチ２８０の角におけるゲート絶縁層２８２を保護するのに役立ち得る。ゲート・トレンチ２８０の他方の側壁２７８にシールド・パターン２４０がないことにより、一方の側壁２７８に沿った（ここではｎ型）チャネル領域及び導通（図８に破線の矢印で示される）が可能になる。
上述したように、ドリフト領域２２０は、ゲート・トレンチ２８０の角におけるゲート絶縁層２８２の絶縁破壊を防止する又は絶縁破壊の可能性を低減するために、比較的低濃度にドープされる。ドリフト領域２２０の減少したドーパント濃度（したがって増大した抵抗）を補償するために、ドリフト領域２２０と同じ導電型であるがドリフト領域２２０よりも高いドーパント濃度を有する導通促進領域８５０が、ゲート・トレンチ２８０間のドリフト領域２２０の部分（すなわち、ＪＦＥＴ領域内）に形成される。図５の実例のデバイス８００では、ｎ型導通促進領域８５０がゲート・トレンチ２８０間のドリフト領域２２０の部分に形成されるが、ｐ型シールド・パターン２４０に対して傾斜される又は傾けられる方向を伴う。すなわち、導通促進領域８５０のドーパントの分布がそれに沿って延びる軸８９０は、ドリフト領域２２０の表面に対して直交しない。図８の実例では、導通促進領域８５０のドーパントの分布は、シールド・パターン２４０の少なくとも一方の側及び下側境界に沿って不均一に延在する。
導通促進領域２５０及び５００と同様に、ＪＦＥＴ領域の、より高濃度にドープされたｎ型部分８５０は、より低い抵抗の電流経路（図８に太線及び破線の矢印で示す）をもたらす。したがって、ゲート・トレンチ２８０間のドリフト領域２２０の部分の（この実例ではｎ型）ドーパント濃度は、ゲート・トレンチ２８０が互いに離間される方向（例えば、図８のｘ方向）に沿って（例えば、不均一なドーパント分布又は濃度勾配で）変化する可能性があり、これにより、例えば逆遮断動作中に、印加電圧下でピーク電界分布をゲート・トレンチ２８０の角から離れるようにシフトさせる可能性がある。
したがって、ドリフト領域２２０のＪＦＥＴ領域のドーパント濃度は、ドリフト層２２０内のｘ方向に沿って段階的又は連続的な（例えば直線的又は指数関数的な）方式で変化し得る。例えば、ドリフト領域２２０の濃度は、実質的に均一であり、又は対称的に変化し、例えば図１０Ｂに示すように、ドリフト領域２２０と導通促進領域８５０との間の界面又は境界において勾配又は段階的増大を伴う。導通促進領域８５０は、シールド・パターン２４０の少なくとも一方の側及び／又は底部／下側境界に沿って延在してもよく、ゲート・トレンチ２８０から横方向で離間され、ゲート・トレンチ２８０の方向に対して傾けられ又は傾斜されてもよい。導通促進領域８５０は、ウェル２７０を通じて、及び／又はシールド・パターン２４０の底部／下側境界を越えてドリフト領域２２０へと延びることができる。それ以外の点では、導通促進領域８５０は、図２の導通促進領域２５０と同様であってもよい。
図９Ａ～図９Ｆは、本発明の幾つかの実施例に係る傾斜した導通促進領域８５０を伴う図８のゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。図８Ａに示されるように、傾斜イオン注入プロセスを用いて半導体層構造２０６のドリフト領域２２０の一部分８５０をより高濃度にドープし、（後続の工程で形成されるべき）ゲート・トレンチ２８０間のドリフト領域２２０の部分に導通促進領域８５０を画定する。例えば、第１のマスク９０１（例えば、酸化物マスク）を形成して、ドリフト領域２２０の表面を露出することができ、第１のイオン注入プロセスを実行して、ドリフト領域２２０と同じ導電型のドーパントを第１のマスク９０１によって露出された表面に注入して、Ｐウェル２７０を通じてドリフト領域２２０へと延在する導通促進領域８５０を画定することができる。第１のイオン注入プロセスをドリフト領域２２０の表面に対して直交しない角度で実行することができる。幾つかの実施例では、第１のイオン注入プロセスの角度は、ドリフト領域２２０の表面に垂直な方向に対して約３°～約３０°、例えば約５°、約１０°、又は約１５°であってもよい。第１の注入プロセスのエネルギーは、直交しない角度に沿って（ドリフト領域２２０の表面に対して）所望の深さに導通促進領域８５０の下側境界をもたらすように制御され得る。
図９Ｂでは、第２のイオン注入プロセスを実行し、Ｐウェル２７０を通じてドリフト領域２２０へと延在するシールド・パターン２４０を画定することができる。例えば、同じマスク９０１を使用して、第２のイオン注入プロセスを実行して、マスク９０１によって露出された表面にドリフト領域２２０とは逆の導電型のドーパントを注入し、シールド・パターン２４０を画定することができる。導通促進領域８５０は、図９Ａ～図９Ｆの実例ではシールド・パターン２４０の一方の側に沿って及びシールド・パターン２４０の一方の角の下方で延在するが、シールド・パターン２４０の方向に対して傾斜され又は傾けられる。すなわち、導通促進領域８５０のドーパント分布は、シールド・パターン２４０の両側及び下側境界に沿って非対称又は不均一である。幾つかの実施例では、図９Ａ及び図９Ｂにおける注入工程の順序を逆にして、シールド・パターン２４０を導通促進領域８５０の前に形成できるようにしてもよい。
図９Ｃに示されるように、第１のマスク９０１を除去することができ、第２のマスク９０２を形成して、シールド・パターン２４０及び導通促進領域８５０を覆う又は保護し、それに隣接するＰウェル２７０の表面を露出させることができ、第３のイオン注入プロセスを実行して、Ｐウェル２７０の上部に高濃度にドープされたＮ＋ソース領域２６０を画定する。幾つかの実施例では、更なる高濃度にドープされたＰ＋領域（図示せず）を、例えば更なるマスキング工程（図示せず）を使用したイオン注入によって、Ｎ＋ソース領域２６０に隣接するＰウェル２７０の上部に形成することができる。注入活性化プロセス及び／又は他の追加のプロセスを実行して、注入プロセスによって生じた損傷を回復又は修復することができる。
ここで図９Ｄを参照すると、更なる工程を実行して、Ｐウェル２７０を通じてドリフト層２２０へと延在する半導体層構造２０６内にゲート・トレンチ２８０を画定し、各ゲート・トレンチ２８０の底面上及び側壁上にゲート絶縁層２８２を形成して、図３Ｄに関連して上述した工程と同様の態様で、ゲート絶縁層２８２上にゲート電極２８４を形成して、それぞれのゲート・トレンチ２８０を充填することができる。図９Ｅに示されるように、ゲート２８４上に金属間誘電体（ＩＭＤ）層２８６を形成することができ、ソース領域２６０上にソース接点２９０（図示せず）を形成することができる。幾つかの実施例では、ソース接点２９０がオーム金属であってもよい。図９Ｆでは、オーバーレイ・プロセスを実行して、半導体層構造２０６の表面上に層９０３を形成することができ、ドレイン接点２９２（図示せず）を基板２１０の下面上に形成することができる。
図１０Ａ及び図１０Ｂは、図８のゲート・トレンチ・パワー半導体デバイスのＪＦＥＴ領域における横方向（ｘ方向）に沿って変化するドーパント濃度のグラフ例図である。図１０Ａ及び図１０Ｂに示されるように、ゲート・トレンチ２８０間のドリフト領域の部分（すなわち、ＪＦＥＴ領域）におけるｎ型ドーパント分布（Ｎドーパントとして図示）は、隣接するゲート・トレンチ２８０／ゲート２８４の分離方向に沿った横方向位置に応じて変化する。特に、Ｎドーパント分布は、ゲート２８４間のドリフト領域２２０で横方向に変化し、約０．７５μｍの横方向距離でドーパント濃度が最低となる（これは、ドリフト領域２２０のドーパント濃度に対応し得る）とともに、約１．７μｍの横方向距離でピーク・ドーパント濃度を伴う（これは、導通促進領域８５０のピーク・ドーパント濃度に対応し得る）。図１０Ｂに示されるように、導通促進領域８５０のドーパント濃度（この実例では、ｎ型）は、ゲート絶縁層２８２の角に隣接するドリフト領域２２０の部分のドーパント濃度よりも約２倍以上、例えば、約５倍以上、又は約１０倍以上、又は約２０倍以上高くてもよく、それにより、印加電圧下の電界分布のピークをゲート絶縁層２８２の角から離れるようにシフトできる。
図１１Ａ及び図１１Ｂは、本発明の幾つかの実施例に係る、ドーパント濃度が低減されたドリフト層を含むゲート・トレンチ・パワー半導体デバイス内の電界分布のグラフ例図である。図１１Ａ及び図１１Ｂに示されるように、ゲート・トレンチ２８０の底部に沿う（すなわち、ゲート・トレンチ２８０が互いに分離される横方向又はｘ方向における）電界分布は、一般に、シールド・パターン２４０によって露出されるゲート・トレンチ２８０の角に集中する。しかしながら、図１１Ｂは、ドリフト層又は領域２２０のドーパント濃度が減少されるにつれて電界強度が減少することを示しており、ドリフト層２２０のドーパント濃度は、電界強度を（ゲート・トレンチ２８０の角及び全体の両方において）約１０倍以上減少させるように選択又は構成される。本発明の実施例に従ってドリフト層２２０のドーパント濃度を低減することにより、ゲート絶縁層が絶縁破壊されやすくなり得るゲート・トレンチ２８０の角におけるピーク電界強度が低減され得る。本明細書に記載されるような導通促進領域と組み合わせて、電界分布のピークをゲート・トレンチ２８２の角から離れるように（すなわち、横方向又はｘ方向に）シフトさせることもでき、この場合、一般に、電界強度はゲート・トレンチ２８２の角で直面する電界強度に匹敵する。幾つかの実施例では、導通促進領域内の電界分布の強度は、ゲート・トレンチ２８２のそれぞれの角における電界分布の強度よりも約１０倍以上大きくなり得る。幾つかの実施例では、導通促進領域における電界分布の強度は、約５ＭＶ／ｃｍ未満、例えば、約３ＭＶ／ｃｍ未満、又は約２ＭＶ／ｃｍ未満であり得る。
図１２は、本発明の幾つかの実施例に係る底部シールド領域１２４０及びゲート・トレンチ２８０間のオフセット導通促進領域５５０を含むゲート・トレンチ・パワー半導体デバイス（実例としてパワーＭＯＳＦＥＴ１２００として示される）の実例を示す概略断面図である。パワーＭＯＳＦＥＴ１２００の幾つかの要素は、図５のパワーＭＯＳＦＥＴ５００の要素と同様であり得るため、そのような同様の要素の詳細な説明は、簡潔にするために省かれる場合がある。
図１２に示されるように、パワーＭＯＳＦＥＴ１２００は、電気的に並列に接続される複数のユニット・セル１２０８を含む。実例のユニット・セル１２０８が破線の長方形で示されるが、パワーＭＯＳＦＥＴ１２００は、図１２に示される約２つのユニット・セルよりも多くのユニット・セル１２０８を含み得ることが理解される。
図５のパワーＭＯＳＦＥＴ５００と同様に、パワーＭＯＳＦＥＴ１２００は、高濃度にドープされた（Ｎ＋）ｎ型ワイド・バンドギャップ半導体基板２１０、低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域２２０、適度にドープされたｐ型ウェル領域又はＰウェル２７０、及び高濃度にドープされたＮ＋ソース領域２６０を含む。複数のゲート・トレンチ２８０（それぞれがその底面及び側壁にゲート絶縁層２８２を含み、その中にゲート電極２８４を含む）が、半導体層構造２０６内で長手方向で互いに平行に延在し、長手方向と交差する（例えば、長手方向に対して垂直な）方向（例えば、ｘ方向）に沿って互いに離間され、その間にドリフト層又はＪＦＥＴ領域２２０の一部を伴う。ドリフト領域２２０とは反対の導電型のシールド・パターン２４０が、各ゲート・トレンチ２８０の一方の側壁に沿って及び各ゲート・トレンチ２８０の一方の角の下方で半導体層構造２０６へと延在し、逆遮断動作中などの高電界からゲート・トレンチ２８０の角におけるゲート絶縁層２８２を保護するのに役立ち得る。ゲート・トレンチ２８０の他方の側壁２７８にシールド・パターン２４０がないことにより、一方の側壁２７８に沿った（ここではｎ型）チャネル領域及び導通（図１２に破線の矢印で示される）が可能になる。
上述したように、ドリフト領域２２０は、ゲート・トレンチ２８０の角におけるゲート絶縁層２８２の絶縁破壊を防止する又は絶縁破壊の可能性を低減するために、比較的低濃度にドープされる。ドリフト領域２２０の減少したドーパント濃度（したがって増大した抵抗）を補償するために、ドリフト領域２２０と同じ導電型であるがドリフト領域２２０よりも高いドーパント濃度を有する導通促進領域５５０が、ゲート・トレンチ２８０間のドリフト領域２２０の部分（すなわち、ＪＦＥＴ領域内）に形成される。図１２の実例のデバイス１２００では、ｎ型導通促進領域５５０が、例えばイオン注入によって、ゲート・トレンチ２８０間のドリフト領域２２０の部分に形成されるが、ｐ型シールド・パターン１２４０からオフセットされる。導通促進領域５５０は、ウェル２７０を通じて、及び／又はシールド・パターン１２４０の底部／下側境界を越えてドリフト領域２２０へと延在することができる。ＪＦＥＴ領域の、より高濃度にドープされたｎ型部分５５０は、より低い抵抗の電流経路（図８に太線及び破線の矢印で示される）をもたらす。したがって、ゲート・トレンチ２８０間のドリフト領域２２０の部分の（この実例ではｎ型）ドーパント濃度は、ゲート・トレンチ２８０が互いに（例えば、図１２のｘ方向で）離間される方向に沿って（例えば、不均一なドーパント分布又は濃度勾配で）変化することができ、それにより、印加電圧下でピーク電界分布をゲート・トレンチ２８０の角から離れるようにシフトさせることができる。
図１２のデバイス１２００では、パワーＭＯＳＦＥＴ１２００のシールド・パターン１２４０は、ゲート・トレンチ２８０の底面の下方に形成されるが、ゲート・トレンチ２８０の両側の側壁にはシールド・パターン１２４０が存在しない。シールド・パターン１２４０は、それ以外の点において、本明細書に記載されるシールド・パターン２４０と同様であってもよい。より一般的には、本明細書に記載のパワー半導体デバイスは、隣接するゲート・トレンチ２８０間のドリフト層２２０の様々な部分において、ゲート・トレンチ２８０間に及び／又はゲート・トレンチ２８０の下方に（例えば、ゲート・トレンチの少なくとも一方の側壁に沿って及び／又は底面に沿って）シールド・パターン２４０、１２４０を含むことができる。
図１３Ａ～図１３Ｆは、本発明の幾つかの実施例に係る整列した導通促進領域２５０を伴う底部シールド領域１２４０を含むゲート・トレンチ・パワー半導体デバイスを製造するための工程の実例を示す概略断面図である。図１３に示されるように、イオン注入プロセスを使用して、半導体層構造２０６のドリフト領域２２０の部分２５０をより高濃度にドープし、（後続の工程で形成されるべき）ゲート・トレンチ２８０間のドリフト領域２２０の部分に導通促進領域２５０を画定する。例えば、第１のマスク１３０１（例えば、酸化物マスク）を形成して、ドリフト領域２２０又はＰウェル２７０の表面を露出することができ、第１のイオン注入プロセスを実行して、ドリフト領域２２０と同じ導電型のドーパントを第１のマスク１３０１によって露出された表面に注入し、Ｐウェル２７０を通じてドリフト領域２２０へと延在する導通促進領域２５０を画定することができる。第１の注入プロセスのエネルギーは、（ドリフト領域２２０の表面に対して）所望の深さに導通促進領域２５０の下側境界をもたらすように制御され得る。
図１３Ｂでは、第２のイオン注入プロセスを実行して、Ｐウェル２７０を通じてドリフト領域２２０へと延在するシールド・パターン１２４０を画定することができる。例えば、同じマスク１３０１を使用して、第２のイオン注入プロセスを実行して、マスク１３０１によって露出された表面にドリフト領域２２０とは逆の導電型のドーパントを注入し、シールド・パターン１２４０を画定することができる。したがって、シールド・パターン１２４０は、図１３Ａ～図１３Ｆの実例ではシールド・パターン１２４０の両側に沿って及びシールド・パターン１２４０の両方の角の下方で延びる導通促進領域２５０と位置合わせされる。幾つかの実施例では、図１３Ａ及び図１３Ｂにおける注入工程の順序を逆にして、シールド・パターン１２４０を導通促進領域２５０の前に形成できるようにしてもよい。
図１３Ｃに示すように、第１のマスク１３０１を除去することができ、第２のマスク１３０２を形成して、シールド・パターン１２４０及び導通促進領域２５０を覆い又は保護し、それに隣接するＰウェル２７０の表面を露出させることができる。第３のイオン注入プロセスを実行して、Ｐウェル２７０の上部に高濃度にドープされたＮ＋ソース領域２６０を画定する。幾つかの実施例では、更なる高濃度にドープされたＰ＋領域（図示せず）を、例えば更なるマスキング工程（図示せず）を使用したイオン注入によって、Ｎ＋ソース領域２６０に隣接するＰウェル２７０の上部に形成することができる。注入活性化プロセス及び／又は他の追加のプロセスを実行して、注入プロセスによって生じた損傷を回復又は修復することができる。
ここで図１３Ｄを参照すると、更なる工程を実行して、Ｐウェル２７０を通じてドリフト層２２０へと延在する半導体層構造２０６内にゲート・トレンチ２８０を画定し、各ゲート・トレンチ２８０の底面上及び側壁上にゲート絶縁層２８２を形成し、ゲート絶縁層２８２上にゲート電極２８４を形成して、それぞれのゲート・トレンチ２８０を充填することができる。ゲート・トレンチ２８０は、図３Ｄに関連して上述した工程と同様の態様で製造できるが、シールド・パターン１２４０を露出させるゲート・マスク（図示せず）を使用して製造することもできる。ゲート・マスクは、幾つかの実施例では、導通促進領域２５０の少なくとも一部を露出させることができる。エッチング・プロセスは、トレンチ２８０の深さ又は底面がシールド・パターン１２４０及び／又は導通促進領域２５０の上方に限定されて、シールド・パターン１２４０及び／又は導通促進領域２５０を越えて延在しないように制御されてもよい。したがって、導通促進領域２５０は、ゲート・レンチ２８０の側壁に沿って（及びシールド・パターン１２４０の側方境界及び下側境界に沿って）延在することができ、一方、シールド・パターン１２４０は、ゲート・トレンチ２８０の底面及び角に沿って延在する。すなわち、導通促進領域２５０は、導通を増大させて、ドリフト領域２２０のドーパント濃度の減少を補償することができ、一方、シールド・パターン１２４０は、ゲート・トレンチ２８０の角のゲート絶縁層２８２を絶縁破壊から保護することができる。
図１３Ｅに示されるように、ゲート２８４上に金属間誘電体（ＩＭＤ）層２８６を形成することができ、ソース領域２６０上にソース接点（図示せず）を形成することができる。幾つかの実施例では、ソース接点がオーム金属であってもよい。図１３Ｆでは、オーバーレイ・プロセスを実行して、半導体層構造２０６の表面上に層１３０３を形成することができ、ドレイン接点（図示せず）を基板２１０の下面上に形成することができる。
図１４は、本発明の幾つかの実施例に係るゲート・トレンチ２８０間に交互のシールド領域１４４０と整列した導通促進領域１４５０とを含むゲート・トレンチ・パワー半導体デバイス（パワーＭＯＳＦＥＴ１４００として実例として示される）の実例を示す概略断面図である。パワーＭＯＳＦＥＴ１４００の幾つかの要素は、図２のパワーＭＯＳＦＥＴ２００の要素と同様であり得るため、そのような同様の要素の詳細な説明は、簡潔にするために省かれる場合がある。パワーＭＯＳＦＥＴ１４００は、電気的に並列に接続される複数のユニット・セル１４０８を含む。実例のユニット・セル１４０８が破線の長方形で示されるが、パワーＭＯＳＦＥＴ１４００は、図１４に示されるよりも多くのユニット・セル１４０８を含み得ることが理解される。
図２のパワーＭＯＳＦＥＴ２００と同様に、パワーＭＯＳＦＥＴ１４００は、高濃度にドープされた（Ｎ＋）ｎ型ワイド・バンドギャップ半導体基板２１０、低濃度にドープされた（Ｎ－）ｎ型ドリフト層又は領域２２０、適度にドープされたｐ型ウェル領域又はＰウェル２７０、及び高濃度にドープされたＮ＋ソース領域２６０を含む。複数のゲート・トレンチ２８０（それぞれがその底面及び側壁にゲート絶縁層２８２を含み、その中にゲート電極２８４を含む）が、半導体層構造２０６内で長手方向で互いに平行に延在し、長手方向と交差する（例えば、長手方向に対して垂直な）方向（例えば、ｘ方向）に沿って互いに離間され、その間にドリフト層又はＪＦＥＴ領域２２０の一部を伴う。ドリフト領域２２０とは反対の導電型のシールド・パターン１４４０が、隣接するゲート・トレンチ２８０間のドリフト領域２２０の部分の半導体層構造２０６へと延在する。図１４のデバイス１４００では、ゲート・トレンチ２８０の両側の側壁にシールド・パターン１４４０がなく、ゲート・トレンチの両側壁２７８に沿った（ここではｎ型）チャネル領域及び導通（図１４に破線の矢印で示される）が可能になる。シールド・パターン１４４０は、それぞれのソース接点１４９０への接続によって電圧及び／又は電流の遮断をもたらすように構成され、ソース接点１４９０は、デバイス１４００の上でシールド接続パターン１４９１によって接続され、深いシールド・パターン１４４０を電気的に接地できるようにする。
上述したように、ドリフト領域２２０は、ゲート・トレンチ２８０の角におけるゲート絶縁層２８２の絶縁破壊を防止する又は絶縁破壊の可能性を低減するために、比較的低濃度にドープされる。ドリフト領域２２０の減少したドーパント濃度（したがって増大した抵抗）を補償するために、ドリフト領域２２０と同じ導電型であるが、ドリフト領域２２０よりも高いドーパント濃度の導通促進領域１４５０が、ゲート・トレンチ２８０間のドリフト領域２２０の部分（すなわち、ＪＦＥＴ領域内）に形成される。図１４の実例のデバイス１４００では、ｎ型導通促進領域１４５０が、例えばイオン注入によって、ゲート・トレンチ２８０間のドリフト領域２２０の部分に形成され、ｐ型シールド・パターン１４４０と位置合わせされる。例えば、図３Ａ及び図３Ｂの工程に示されるように、同じ注入マスクを使用するそれぞれのイオン注入プロセスを使用して、導通促進領域１４５０と位置合わせされるシールド・パターン１４４０を形成することができる。ＪＦＥＴ領域の、より高濃度にドープされたｎ型部分１４５０は、より低い抵抗の電流経路をもたらす（図１４では太線の破線の矢印で示される）。
したがって、ゲート・トレンチ２８０間のドリフト領域２２０の部分の（この実例では、ｎ型の）ドーパント濃度は、ゲート・トレンチ２８０が互いに（例えば、図１４のｘ方向で）離間される方向に沿って（例えば、不均一なドーパント分布又は濃度勾配で）変化することができ、それにより、印加電圧下でピーク電界分布がゲート・トレンチ２８０の角から離れるようにシフトし得る。導通促進領域１４５０は、シールド・パターン１４４０の少なくとも一方の側及び／又は底部／下側境界に沿って延在することができる。導通促進領域１４５０は、ウェル２７０を通じて及び／又はシールド・パターン１４４０の底部／下側境界を越えてドリフト領域２２０へと延在することができる。
図１５は、本開示の実施例に係る（ドリフト領域２２０と比べて）高濃度にドープされた電流拡散層１５３０を含むゲート・トレンチ・パワー半導体デバイス（実例としてパワーＭＯＳＦＥＴ１５００として示される）の実例を示す概略断面図である。図１５に示されるように、デバイス１５００は、図５のデバイス５００と同様であるが、ドリフト領域２２０は、ドリフト領域２２０の上部と基板２１０との間に高濃度にドープされた電流拡散層１５３０（例えば、（Ｎ＋）ｎ型電流拡散層）を更に含む。電流拡散層１５３０及び導通促進領域５５０はそれぞれ、ドリフト領域２２０よりも高い濃度のドーパント、例えば約１×１０１５原子／ｃｍ３～１×１０１７原子／ｃｍ３以上、例えば約２×１０１６原子／ｃｍ３～８×１０１６原子／ｃｍ３、又は約５×１０１５～５×１０１６原子／ｃｍ３のドーパント濃度を有してもよい。幾つかの実施例では、電流拡散層１５３０は、導通促進領域５５０よりも高い濃度の（この実例では、ｎ型の）ドーパントを有してもよい。例えば、導通促進領域５５０は、ドリフト領域２２０よりも約２倍以上、例えば、約５倍以上、又は約１０倍以上、又は約２０倍以上高い濃度のドーパントを有してもよく、電流拡散層１５３０は、導通促進領域５５０よりも高い濃度のドーパントを有してもよい。シールド領域２４０及びオフセット導通促進領域５５０を含むデバイス１５００の要素及び層は、その他の点では図５のデバイス２００と同一であってもよく、したがって、簡潔にするためにそれ以上の説明は省略する。図１５に示される電流拡散層１５３０を同様に任意のデバイス（例えば、２００、５００、８００、１２００、１４００）又は本明細書に記載の様々な実施例のドリフト領域２２０の上部と基板２１０との間に組み込むことができることも理解される。
より一般的には、本明細書に開示される異なる実施例の特徴を任意の方法で組み合わせて、多くの追加の実施例を提供できることが理解される。また、本発明は主にパワーＭＯＳＦＥＴの実装に関して上記で説明されているが、本明細書で説明される技術は、高電圧遮断を必要とする及び／又は逆遮断において絶縁破壊されやすい面積又は領域を含む他の同様のパワー半導体デバイスにも同様に適用できることが理解され得る。したがって、本発明の実施例はＭＯＳＦＥＴに限定されず、本明細書に開示される技術はＩＧＢＴ又は他の任意の適切なゲート・トレンチ・デバイスに使用することができる。例えば、本明細書で説明される任意のＭＯＳＦＥＴ実施例の特徴は、ＳｉＣ又は他の半導体材料、例えばＳｉ上に製造されるＩＧＢＴ実施例に組み込むことができる。したがって、本明細書では、本発明の概念の様々な特徴が特定の実例に関して説明されているが、これらの特徴は、他の実施例に追加することができ、及び／又は他の実施例の実例の特徴の代わりに使用して、多くの追加の実施例を提供することができることが理解される。したがって、本発明はこれらの異なる組合せを包含するものと理解されるべきである。
したがって、本発明の幾つかの実施例は、トレンチの角の酸化物層を保護するために、ドーパント濃度が低減されたドリフト層又は領域を含んでもよく、それによって、ゲート酸化物の絶縁破壊の可能性が低減され、信頼性が向上する。これに加えて又は代えて、本発明の幾つかの実施例は、ゲート・トレンチ間のドリフト層の部分にドーパント濃度が増大した導通促進領域を含んでもよく、それによって、例えばドーパント濃度が減少したドリフト層の抵抗の増大をオフセットするために、導通を改善することができる。
上記の説明では、各実例の実施例が、特定の導電型の領域に関連して説明されている。上記の実施例の各々におけるｎ型層とｐ型層の導電率を単純に逆転させることによって、逆の導電型のデバイスを形成できることが理解される。したがって、本発明は、異なるデバイス構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴなど）ごとにｎチャネル・デバイスとｐチャネル・デバイスの両方をカバーすることが理解される。
本発明は、主に炭化ケイ素ベースのパワー半導体デバイスに関して上で議論された。しかしながら、本明細書では炭化ケイ素が実例として使用されており、本明細書で議論されるデバイスは任意の適切なワイド・バンドギャップ半導体材料系で形成され得ることが理解される。実例として、窒化ガリウムベースの半導体材料（例えば、窒化ガリウム、窒化アルミニウム・ガリウムなど）を、上述の実施例のいずれかでは炭化ケイ素の代わりに使用することができる。より一般的には、炭化ケイ素デバイスに関連して説明したが、本発明の実施例は、それに限定されず、他のワイド・バンドギャップ半導体材料、例えば窒化ガリウム、セレン化亜鉛、又は他の任意のＩＩ－ＶＩ又はＩＩＩ－Ｖワイド・バンドギャップ化合物半導体材料を使用して形成されたデバイスに対して適用可能性を有し得る。
以上、本発明の実施例を示す添付の図面を参照して、本発明の実施例を説明した。しかしながら、本発明は、多くの異なる形態で具現化することができ、上記の実施例に限定されると解釈されるべきではないことが理解される。むしろ、これらの実施例は、この開示が徹底的且つ完全になり、本発明の範囲を当業者に十分に伝えるように提供される。同様の番号は、全体を通して同様の要素を指す。
第１の、第２の、などの用語は、様々な要素を説明するために本明細書全体で使用されるが、これらの要素はこれらの用語によって限定されるべきではないことが理解される。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。「及び／又は」という用語は、関連する列挙された項目のうちの１つ又は複数の任意及び全ての組合せを含む。
本明細書で使用される用語は、特定の実施例を説明することだけを目的としており、本発明を限定することを意図していない。本明細書で使用されるとき、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が明確に別段の指示をしない限り、複数形も含むことを意図している。本明細書で使用される場合、用語「備える」「備えている」「含む」及び／又は「含んでいる」は、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の機能、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しないことが更に理解される。
層、領域、又は基板などの要素が、別の要素の「上に」ある又は「上へと」延在していると言及される場合、それは、他の要素の直接上にある又はその上に直接延在することができ、或いは、介在要素も存在し得ることが理解される。これに対し、ある要素が別の要素の「直接上に」ある又は「上に直接」延在していると言及される場合、介在要素は存在しない。要素が別の要素に「接続されている」又は「結合されている」と言及される場合、それは他の要素に直接接続又は結合され得るか、又は介在要素が存在し得ることも理解される。これに対し、要素が別の要素に「直接接続されている」又は「直接結合されている」と言及される場合、介在要素は存在しない。
「下方」又は「上方」又は「上側」又は「下側」又は「上端」又は「下端」などの相対的な用語は、本明細書では、図に示されるような、ある要素、層、又は領域と別の要素、層、又は領域との関係を説明するために使用され得る。これらの用語は、図に示されている方向に加えて、デバイスの異なる方向を包含することを意図していることが理解される。
本明細書では、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して、本発明の実施例を説明する。図面における層及び領域の厚さは、明確にするために誇張されている場合がある。更に、例えば、製造技術及び／又は公差の結果としての図の形状からの変動が予想される。本発明の実施例はまた、製造工程に関連して説明される。製造工程に示されているステップは、示されている順序で実行される必要はないことが理解される。
本発明の幾つかの実施例は、半導体層及び／又は領域の多数キャリア濃度を指すｎ型又はｐ型などの導電型を有することを特徴とする半導体層及び／又は領域に関連して説明される。したがって、ｎ型材料は負に帯電した電子の過半数平衡濃度を有し、ｐ型材料は正に帯電した正孔の過半数平衡濃度を有する。一部の材料は、別の層又は領域と比較した多数キャリアの比較的大きい濃度（「＋」）又は小さい濃度（「－」）を示すために「＋」又は「－」で表記される場合がある（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－などのように）。しかしながら、そのような表記は、層又は領域における多数キャリア又は少数キャリアの特定の濃度の存在を意味するものではない。
図面及び明細書では、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的及び説明的な意味でのみ使用されており、限定の目的では使用されておらず、本発明の範囲は添付の特許請求の範囲に記載されている。

Claims (34)

  1. 第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造と、
    前記ドリフト領域内へと延びる複数のゲート・トレンチと、
    前記ゲート・トレンチに隣接する前記ドリフト領域のそれぞれの部分における前記第２の導電型のそれぞれのシールド・パターンと、
    前記ドリフト領域のそれぞれの部分における前記第１の導電型のそれぞれの導通促進領域であって、前記それぞれのシールド・パターンに隣接する前記ウェル領域へと延びる、それぞれの導通促進領域と
    を備え、
    前記ドリフト領域が前記第１の導電型の第１の濃度のドーパントを含み、前記それぞれの導通促進領域は、前記第１の濃度よりも高い前記第１の導電型の第２の濃度のドーパントを含む、パワー半導体デバイス。
  2. 前記ゲート・トレンチが第１の方向に沿って互いに離間され、前記それぞれの導通促進領域は、前記第１の方向に沿って前記ゲート・トレンチのそれぞれの角から離間される、請求項１に記載のパワー半導体デバイス。
  3. 前記ゲート・トレンチ間の前記ドリフト領域の前記それぞれの部分は、前記第１の方向に沿って前記第１の濃度と前記第２の濃度との間で変化する濃度勾配の前記第１の導電型の前記ドーパントを含む、請求項２に記載のパワー半導体デバイス。
  4. 前記ドリフト領域は、前記ゲート・トレンチの前記それぞれの角に近接して前記第１の濃度の前記ドーパントを含み、前記第２の濃度が前記第１の濃度よりも約２倍以上高い、請求項２又は３に記載のパワー半導体デバイス。
  5. 前記パワー半導体デバイスに印加される電圧に応じて、前記ゲート・トレンチ間の前記ドリフト領域の前記それぞれの部分は、前記第１の方向で前記ゲート・トレンチの前記それぞれの角から遠位にあるピークを有する電界分布を含む、請求項２又は３に記載のパワー半導体デバイス。
  6. 前記電界分布の前記ピークは、前記ゲート・トレンチの前記それぞれの角に近接する前記電界分布の強度よりも約１０倍以上大きい、請求項５に記載のパワー半導体デバイス。
  7. 前記それぞれの導通促進領域は、前記ゲート・トレンチ間にあり、前記それぞれのシールド・パターンの下側境界を越えて前記ドリフト領域へと延在する、請求項１から３までのいずれか一項に記載のパワー半導体デバイス。
  8. 前記それぞれの導通促進領域は、前記それぞれのシールド・パターンから前記ゲート・トレンチに向かってオフセットされる、請求項７に記載のパワー半導体デバイス。
  9. 前記それぞれの導通促進領域は、前記それぞれのシールド・パターンの両側及び下側境界に沿って延在する、請求項７に記載のパワー半導体デバイス。
  10. 前記それぞれの導通促進領域は、前記ドリフト領域の表面に対して直交しない軸に沿って延在する、請求項７に記載のパワー半導体デバイス。
  11. 前記半導体層構造は、
    前記第１及び／又は前記第２の濃度よりも高い前記第１の導電型の第３の濃度の前記ドーパントを含む電流拡散層を更に備え、
    前記それぞれの導通促進領域を備える前記ドリフト領域の前記それぞれの部分は、前記ウェル領域と前記電流拡散層との間にある、
    請求項１から１０までのいずれか一項に記載のパワー半導体デバイス。
  12. 前記半導体層構造がワイド・バンドギャップ半導体を備え、前記ドリフト領域が前記第１の導電型のエピタキシャル層を備え、前記それぞれの導通促進領域が前記第１の導電型の注入領域を備える、請求項１から１１までのいずれか一項に記載のパワー半導体デバイス。
  13. 第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造と、
    前記ドリフト領域へと延びる複数のゲート・トレンチであって、第１の方向で互いに離間される、複数のゲート・トレンチと
    を備え、
    前記ゲート・トレンチに隣接する前記ドリフト領域のそれぞれの部分が、前記第１の方向に沿って変化する濃度の前記第１の導電型のドーパントを含む、パワー半導体デバイス。
  14. 前記ドリフト領域は、前記第１の方向に沿って前記ゲート・トレンチのそれぞれの角から離間される前記第１の導電型のそれぞれの導通促進領域を備え、
    前記第１の導電型の前記ドーパントの前記濃度は、前記ゲート・トレンチの前記それぞれの角に近接する第１の濃度と、前記それぞれの導通促進領域の第２の濃度とを含み、前記第２の濃度が前記第１の濃度よりも高い、請求項１３に記載のパワー半導体デバイス。
  15. 前記第１の導電型の前記ドーパントの前記濃度は、前記第１の方向に沿う前記第１の濃度と前記第２の濃度との間の前記第１の導電型の前記ドーパントの濃度勾配を更に含む、請求項１４に記載のパワー半導体デバイス。
  16. 前記第２の濃度が前記第１の濃度よりも約２倍以上高い、請求項１４又は１５に記載のパワー半導体デバイス。
  17. 前記ゲート・トレンチ間及び／又は前記ゲート・トレンチの下方の前記ドリフト領域の前記それぞれの部分における前記第２の導電型のそれぞれのシールド・パターンを更に備え、
    前記それぞれの導通促進領域は、前記ゲート・トレンチ間にあるとともに、前記それぞれのシールド・パターンの下側境界を越えて前記ドリフト領域へと延在し、
    前記それぞれの導通促進領域が前記それぞれのシールド・パターンから前記ゲート・トレンチに向かってオフセットされ、及び／又は前記それぞれの導通促進領域が前記それぞれのシールド・パターンの一方の側又は下側境界のうちの少なくとも一方に沿って延在する、請求項１４又は１５に記載のパワー半導体デバイス。
  18. 前記パワー半導体デバイスに印加される電圧に応じて、前記ゲート・トレンチ間の前記ドリフト領域の前記それぞれの部分は、前記第１の方向で前記ゲート・トレンチの前記それぞれの角から遠位にあるピークを有する電界分布を含む、請求項１４又は１５に記載のパワー半導体デバイス。
  19. 前記電界分布の前記ピークは、前記ゲート・トレンチの前記それぞれの角に近接する前記電界分布の強度よりも約１０倍以上大きい、請求項１８に記載のパワー半導体デバイス。
  20. 第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造と、
    前記ドリフト領域へと延びる複数のゲート・トレンチと
    を備え、
    前記パワー半導体デバイスに印加される電圧に応じて、前記ゲート・トレンチ間の前記ドリフト領域のそれぞれの部分が、前記ゲート・トレンチのそれぞれの角から遠位にあるピークを有する電界分布を含む、パワー半導体デバイス。
  21. 前記ゲート・トレンチが第１の方向で互いに離間され、前記ゲート・トレンチ間の前記ドリフト領域の前記それぞれの部分における前記電界分布が前記第１の方向に沿って非対称である、請求項２０に記載のパワー半導体デバイス。
  22. 前記電界分布の前記ピークは、前記ゲート・トレンチの前記それぞれの角に近接する前記電界分布の強度よりも約１０倍以上大きい、請求項２１に記載のパワー半導体デバイス。
  23. 前記ゲート・トレンチ間の前記ドリフト領域の前記それぞれの部分は、前記第１の方向に沿って変化する濃度の前記第１の導電型のドーパントを含む、請求項２１に記載のパワー半導体デバイス。
  24. 前記第１の方向に沿って前記ゲート・トレンチの前記それぞれの角から離間される前記第１の導電型のそれぞれの導通促進領域を更に備え、
    前記第１の導電型の前記ドーパントの前記濃度は、前記ゲート・トレンチの前記それぞれの角に近接する第１の濃度と、前記それぞれの導通促進領域の第２の濃度とを含み、前記第２の濃度が前記第１の濃度よりも高い、請求項２０から２３までのいずれか一項に記載のパワー半導体デバイス。
  25. 前記第１の導電型の前記ドーパントの前記濃度は、前記第１の方向に沿う前記第１の濃度と前記第２の濃度との間の前記第１の導電型の前記ドーパントの濃度勾配を更に含む、請求項２４に記載のパワー半導体デバイス。
  26. 前記第２の濃度が前記第１の濃度よりも約１０倍以上高い、請求項２４に記載のパワー半導体デバイス。
  27. 前記それぞれの導通促進領域は、前記電界分布の前記ピークを含む、請求項２４に記載のパワー半導体デバイス。
  28. パワー半導体デバイスを製造する方法であって、
    第１の導電型のドリフト領域と第２の導電型のウェル領域とを備える半導体層構造を形成するステップと、
    前記ドリフト領域のそれぞれの部分に前記第１の導電型のそれぞれの導通促進領域を形成するステップと、
    前記ドリフト領域の前記それぞれの部分に前記第２の導電型のそれぞれのシールド・パターンを形成するステップと、
    前記ドリフト領域の前記それぞれの部分に前記ドリフト領域へと延在する複数のゲート・トレンチを形成するステップと
    を含み、
    前記それぞれの導通促進領域が前記それぞれのシールド・パターンに隣接する前記ウェル領域内へと延在し、前記ドリフト領域が前記第１の導電型の第１の濃度のドーパントを含み、前記それぞれの導通促進領域が、前記第１の濃度よりも高い前記第１の導電型の第２の濃度の前記ドーパントを含む、方法。
  29. 前記ゲート・トレンチが第１の方向に沿って互いに離間され、前記それぞれの導通促進領域は、前記第１の方向に沿って前記ゲート・トレンチのそれぞれの角から離間される、請求項２８に記載の方法。
  30. 前記ゲート・トレンチ間の前記ドリフト領域の前記それぞれの部分は、前記第１の方向に沿って前記第１の濃度と前記第２の濃度との間で変化する濃度勾配の前記第１の導電型の前記ドーパントを含む、請求項２９に記載の方法。
  31. 前記半導体層構造がワイド・バンドギャップ半導体を備え、前記ドリフト領域が前記第１の導電型のエピタキシャル層を備え、前記それぞれの導通促進領域が前記第１の導電型の注入領域を備える、請求項２８から３０までのいずれか一項に記載の方法。
  32. 前記ドリフト領域は、前記ゲート・トレンチの前記それぞれの角に近接して前記第１の濃度の前記ドーパントを含み、前記第２の濃度が前記第１の濃度よりも約１０倍以上高い、請求項３１に記載の方法。
  33. 前記それぞれの導通促進領域は、前記ゲート・トレンチ間にあるとともに、前記それぞれのシールド・パターンの下側境界を越えて前記ドリフト領域へと延在する、請求項２８から３２までのいずれか一項に記載の方法。
  34. 前記それぞれの導通促進領域が前記それぞれのシールド・パターンから前記ゲート・トレンチに向かってオフセットされ、及び／又は前記それぞれの導通促進領域が前記それぞれのシールド・パターンの一方の側又は下側境界のうちの少なくとも一方に沿って延在する、請求項３３に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11798982B2 (en) * 2021-04-23 2023-10-24 Applied Materials, Inc. Self-aligned trench MOSFET
US11894455B2 (en) * 2021-09-22 2024-02-06 Wolfspeed, Inc. Vertical power devices fabricated using implanted methods
US20230369475A1 (en) * 2022-05-13 2023-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Insulated-gate bipolar transistor (igbt) device with 3d isolation
CN118367016B (zh) * 2024-05-14 2024-09-24 深圳天狼芯半导体有限公司 一种碳化硅分裂栅mos器件及其制备方法、芯片
CN118800809B (zh) * 2024-09-14 2025-01-24 深圳天狼芯半导体有限公司 半超结碳化硅mos器件及其制备方法、芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017092368A (ja) * 2015-11-16 2017-05-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6735950B1 (ja) * 2019-07-23 2020-08-05 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
JP7139596B2 (ja) 2017-12-06 2022-09-21 富士電機株式会社 半導体装置及びその製造方法
JP7068916B2 (ja) 2018-05-09 2022-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017092368A (ja) * 2015-11-16 2017-05-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6735950B1 (ja) * 2019-07-23 2020-08-05 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

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