JP3129264B2 - 化合物半導体電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体電界
効果トランジスタ、特に高耐圧用のトランジスタの構造
に関する。
効果トランジスタ、特に高耐圧用のトランジスタの構造
に関する。
【０００２】
【従来の技術】高耐圧、パワー用の化合物半導体電界効
果トランジスタ（ＦＥＴ）では、ドレイン耐圧を高める
ため、ゲート電極で覆われていないチャネル領域（アン
ゲート部）をゲートとドレインの間に設けている。これ
により、ドレイン電圧印加時にアンゲート部のチャネル
が空乏化して電界集中を防ぎつつ、ゲート電極とドレイ
ン電極の直接の短絡現象を防いでいる。
果トランジスタ（ＦＥＴ）では、ドレイン耐圧を高める
ため、ゲート電極で覆われていないチャネル領域（アン
ゲート部）をゲートとドレインの間に設けている。これ
により、ドレイン電圧印加時にアンゲート部のチャネル
が空乏化して電界集中を防ぎつつ、ゲート電極とドレイ
ン電極の直接の短絡現象を防いでいる。
【０００３】
【発明が解決しようとする課題】しかしながら、高電圧
印加時にチャネルに電流が流れるとアバランシェ破壊の
ためホールが発生し、このホールが電界に従ってゲート
近傍に流れ、表面準位を正に帯電させ、チャネルをより
伝導性にしてしまう機構が介在していることが判った。
この様子を図３に示す。図中、１２は半絶縁性の基板、
１はソース電極、２はゲート電極、３はチャネル、４は
ドレイン電極、８はチャネル電流の電子流（チャネル電
子流）、９はアバランシェ破壊で発生した電子流（アバ
ランシェ電子流）、１０はアバランシェ破壊で発生した
ホール流（アバランシェホール流）、１１はアンゲート
部の表面準位である。
印加時にチャネルに電流が流れるとアバランシェ破壊の
ためホールが発生し、このホールが電界に従ってゲート
近傍に流れ、表面準位を正に帯電させ、チャネルをより
伝導性にしてしまう機構が介在していることが判った。
この様子を図３に示す。図中、１２は半絶縁性の基板、
１はソース電極、２はゲート電極、３はチャネル、４は
ドレイン電極、８はチャネル電流の電子流（チャネル電
子流）、９はアバランシェ破壊で発生した電子流（アバ
ランシェ電子流）、１０はアバランシェ破壊で発生した
ホール流（アバランシェホール流）、１１はアンゲート
部の表面準位である。
【０００４】ドレイン・ゲート間の耐圧を上げるために
は、アバランシェ破壊により生じたホールをトランジス
タのチャネル表面、特にゲート近傍に達しないようにす
ること、あるいはホールの発生そのものを減らすことが
重要である。
は、アバランシェ破壊により生じたホールをトランジス
タのチャネル表面、特にゲート近傍に達しないようにす
ること、あるいはホールの発生そのものを減らすことが
重要である。
【０００５】そこで本発明は、チャネルの平面形状や、
ゲート電極、アイソレーション領域の構造を工夫するこ
とにより、トランジスタの高速性を失うことなくドレイ
ン・ゲート間の耐圧が向上した化合物半導体電界効果ト
ランジスタを提供することを目的とする。
ゲート電極、アイソレーション領域の構造を工夫するこ
とにより、トランジスタの高速性を失うことなくドレイ
ン・ゲート間の耐圧が向上した化合物半導体電界効果ト
ランジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、ゲート電極で
覆われていないチャネル領域であるアンゲート部をゲー
ト電極とドレインとの間に持つ化合物半導体電界効果ト
ランジスタにおいて、該アンゲート部に複数個のアイソ
レーション領域がチャネル電流方向（チャネル方向）に
設けられ、該アイソレーション領域がゲート電極と接し
ていることを特徴とする電界効果トランジスタに関す
る。
覆われていないチャネル領域であるアンゲート部をゲー
ト電極とドレインとの間に持つ化合物半導体電界効果ト
ランジスタにおいて、該アンゲート部に複数個のアイソ
レーション領域がチャネル電流方向（チャネル方向）に
設けられ、該アイソレーション領域がゲート電極と接し
ていることを特徴とする電界効果トランジスタに関す
る。
【０００７】また本発明は、アンゲート部のチャネル幅
をゲートからドレインに向かって徐々に狭くしたり、あ
るいは逆に徐々に広くした構造を有することを特徴とす
る。
をゲートからドレインに向かって徐々に狭くしたり、あ
るいは逆に徐々に広くした構造を有することを特徴とす
る。
【０００８】さらに本発明は、ゲート電極が該アイソレ
ーション領域に張り出した形状を有することを特徴とす
る。
ーション領域に張り出した形状を有することを特徴とす
る。
【０００９】（作用）先に述べたように、高耐圧、パワ
ー用の化合物ＦＥＴでは、高電圧印加時にチャネルに電
流が流れるとアバランシェ破壊のためホールが発生し、
このホールが電界に従ってゲート近傍に流れ、表面準位
を正に帯電させ、チャネルをより伝導性にしてしまうた
めに耐圧が低下してしまう。これを防ぐためには、アバ
ランシェ破壊で発生したホールをできるだけゲート近傍
の表面に達しないようにすればよい。しかし、電流方向
の電界はホールをゲートに引き寄せるように形成されて
いる。そこで、ホールを横方向に逃がすことを考える。
ー用の化合物ＦＥＴでは、高電圧印加時にチャネルに電
流が流れるとアバランシェ破壊のためホールが発生し、
このホールが電界に従ってゲート近傍に流れ、表面準位
を正に帯電させ、チャネルをより伝導性にしてしまうた
めに耐圧が低下してしまう。これを防ぐためには、アバ
ランシェ破壊で発生したホールをできるだけゲート近傍
の表面に達しないようにすればよい。しかし、電流方向
の電界はホールをゲートに引き寄せるように形成されて
いる。そこで、ホールを横方向に逃がすことを考える。
【００１０】チャネルの端部では、チャネルが正の電圧
になるのに対してアイソレーション領域はそれより低い
電圧になり、ホールがアイソレーション領域に引き出さ
れるような電界がかかっている。そのため、端部に近い
部分のホールはチャネル部から引き抜かれる。とりわ
け、アイソレーション領域が半絶縁性ホールトラップ型
領域であったり、ｐ型領域である場合にはゲート電圧に
ほぼ一致する電圧となり、効率的な引き抜きができる。
それ故、端部の割合を増やすために、アンゲート部内に
アイソレーション領域を設けてチャネルを短冊状に区切
るとよい（図１参照）。耐圧が問題となるドレインバイ
アスではほぼ空乏化しているため、ホールを引き抜ける
チャネル端部領域の幅はアンゲート部の形状で決まる。
つまり、アンゲート部のチャネル方向の長さの程度だけ
有効な横方向電界が形成される。そこで、図１に示すよ
うに、サブチャネルの幅をアンゲート部のチャネル長と
同程度とすると効果が保たれつつ、余分な面積の増大を
抑えられる。
になるのに対してアイソレーション領域はそれより低い
電圧になり、ホールがアイソレーション領域に引き出さ
れるような電界がかかっている。そのため、端部に近い
部分のホールはチャネル部から引き抜かれる。とりわ
け、アイソレーション領域が半絶縁性ホールトラップ型
領域であったり、ｐ型領域である場合にはゲート電圧に
ほぼ一致する電圧となり、効率的な引き抜きができる。
それ故、端部の割合を増やすために、アンゲート部内に
アイソレーション領域を設けてチャネルを短冊状に区切
るとよい（図１参照）。耐圧が問題となるドレインバイ
アスではほぼ空乏化しているため、ホールを引き抜ける
チャネル端部領域の幅はアンゲート部の形状で決まる。
つまり、アンゲート部のチャネル方向の長さの程度だけ
有効な横方向電界が形成される。そこで、図１に示すよ
うに、サブチャネルの幅をアンゲート部のチャネル長と
同程度とすると効果が保たれつつ、余分な面積の増大を
抑えられる。
【００１１】アイソレーション領域としては、通常ボロ
ンイオン注入などで導電層領域を半絶縁性化して作られ
るが、半絶縁性ホールトラップ型領域が好ましい。
ンイオン注入などで導電層領域を半絶縁性化して作られ
るが、半絶縁性ホールトラップ型領域が好ましい。
【００１２】上記のようなアイソレーション領域は、高
抵抗であるため、少しのホール電流でも電位低下が起こ
り、ホールの引き抜き電界を弱めてしまう可能性があ
る。これを防ぐために、アイソレーション領域にゲート
メタルを張り出させ、高抵抗領域の長さを小さくすると
良い（図８参照）。
抵抗であるため、少しのホール電流でも電位低下が起こ
り、ホールの引き抜き電界を弱めてしまう可能性があ
る。これを防ぐために、アイソレーション領域にゲート
メタルを張り出させ、高抵抗領域の長さを小さくすると
良い（図８参照）。
【００１３】また、アイソレーション領域をｐ型領域に
した場合は（図９参照）、ホールの伝導率を大幅に上げ
つつ、ｐｎ接合の逆バイアスでチャネルのアイソレーシ
ョンも保てるというメリットがある。
した場合は（図９参照）、ホールの伝導率を大幅に上げ
つつ、ｐｎ接合の逆バイアスでチャネルのアイソレーシ
ョンも保てるというメリットがある。
【００１４】また、短冊状になったアンゲート部チャネ
ルの幅をゲートからドレイン方向へ変化させると（図６
及び図７参照）、電流方向の伝導度の変化により電界集
中の位置や程度を制御できる。表面がホールトラップ型
の界面準位を持つ場合はチャネルのドレイン側の端で電
界集中を起こすので、ドレイン側を幅広くすることによ
り最高電界を下げることができる。表面側が電子トラッ
プ型の表面準位の場合はゲート側で電界集中を起こすの
で、ゲート側を広くして最高電界を下げるとよい。
ルの幅をゲートからドレイン方向へ変化させると（図６
及び図７参照）、電流方向の伝導度の変化により電界集
中の位置や程度を制御できる。表面がホールトラップ型
の界面準位を持つ場合はチャネルのドレイン側の端で電
界集中を起こすので、ドレイン側を幅広くすることによ
り最高電界を下げることができる。表面側が電子トラッ
プ型の表面準位の場合はゲート側で電界集中を起こすの
で、ゲート側を広くして最高電界を下げるとよい。
【００１５】これらの構造は、有効なゲート幅を減少さ
せるため、同じ電流値を得るためにはより広いチャネル
が必要となる。しかし、広がった部分は基本的には半絶
縁性のアイソレーション領域であり、ゲート容量の大幅
な増大につながらないため、高速性を低下させるもので
はない。
せるため、同じ電流値を得るためにはより広いチャネル
が必要となる。しかし、広がった部分は基本的には半絶
縁性のアイソレーション領域であり、ゲート容量の大幅
な増大につながらないため、高速性を低下させるもので
はない。
【００１６】
【発明の実施の形態】第１の実施の形態 図１は、本発明による化合物半導体電界効果トランジス
タの一実施形態の模式的平面図である。１がソース電
極、２がゲート電極、３がチャネル、４がドレイン電
極、５がトランジスタ周囲の絶縁部、６がソースとドレ
イン電極周囲の高濃度ｎ型領域（電極ｎ＋領域）、７が
本発明で挿入されたアイソレーション領域である。図２
は、従来の電界効果型トランジスタの模式的平面図であ
る。
タの一実施形態の模式的平面図である。１がソース電
極、２がゲート電極、３がチャネル、４がドレイン電
極、５がトランジスタ周囲の絶縁部、６がソースとドレ
イン電極周囲の高濃度ｎ型領域（電極ｎ＋領域）、７が
本発明で挿入されたアイソレーション領域である。図２
は、従来の電界効果型トランジスタの模式的平面図であ
る。
【００１７】図２においては、ゲート電極２とドレイン
電極４の間にゲート金属で覆われない領域（アンゲート
領域）があり、このアンゲート領域はゲート幅方向（ゲ
ートの長手方向）に、均一な構造になっている。一方、
図１のアンゲート領域には、ゲート幅方向の途中、ゲー
ト電極２を貫くようにアイソレーション領域７が周期的
に挿入されている。
電極４の間にゲート金属で覆われない領域（アンゲート
領域）があり、このアンゲート領域はゲート幅方向（ゲ
ートの長手方向）に、均一な構造になっている。一方、
図１のアンゲート領域には、ゲート幅方向の途中、ゲー
ト電極２を貫くようにアイソレーション領域７が周期的
に挿入されている。
【００１８】先にも述べたように、パワーＦＥＴではド
レイン近傍での高電界のため、アバランシェ破壊が生
じ、ホールが発生する。発生したホールは電界に従い、
電圧の低い方向へ流れる。図３で説明すると、チャネル
３中で発生したホールの一部は基板側に向かう。残り
は、まず表面に向かい、次に電位の低いゲート電極２へ
向かう。このホールが、ゲート近傍表面を正に帯電さ
せ、ドレイン電流の増大をもたらす。これが耐圧破壊の
基本的な機構である。なお、図３中の２６は空乏化領域
であり、不純物濃度はチャネル３と同じである。
レイン近傍での高電界のため、アバランシェ破壊が生
じ、ホールが発生する。発生したホールは電界に従い、
電圧の低い方向へ流れる。図３で説明すると、チャネル
３中で発生したホールの一部は基板側に向かう。残り
は、まず表面に向かい、次に電位の低いゲート電極２へ
向かう。このホールが、ゲート近傍表面を正に帯電さ
せ、ドレイン電流の増大をもたらす。これが耐圧破壊の
基本的な機構である。なお、図３中の２６は空乏化領域
であり、不純物濃度はチャネル３と同じである。
【００１９】一般に、化合物半導体で用いられる半絶縁
性化した分離部（絶縁部５に対応）は、トラップの影響
でゲート電位に近い電圧に固定されることが多い。その
ため、チャネル端部では図４に示すように、チャネル３
で発生したアバランシェホール流１０は端部へ向かい、
そのまま絶縁部５を通ってゲート電極２へ流れ込むもの
もある。そのため、端部でのホールの濃度は低くなる傾
向がある。
性化した分離部（絶縁部５に対応）は、トラップの影響
でゲート電位に近い電圧に固定されることが多い。その
ため、チャネル端部では図４に示すように、チャネル３
で発生したアバランシェホール流１０は端部へ向かい、
そのまま絶縁部５を通ってゲート電極２へ流れ込むもの
もある。そのため、端部でのホールの濃度は低くなる傾
向がある。
【００２０】図５は、本発明と従来のＦＥＴの電流電圧
特性を示す図であり、ゲート電極を−５Ｖとしたオフ状
態のＦＥＴのドレインリーク電流の電圧に対する変化を
示している。このときのＦＥＴの構造は、従来構造のＦ
ＥＴは幅１００μｍのチャネル領域を有し、本発明のＦ
ＥＴは幅５μｍのストライプ状に２０本のサブチャネル
部を有している。図５において、従来構造のＦＥＴが１
３Ｖ付近で電流が流れ出すのに対し、本発明のＦＥＴで
は１５Ｖへと電流の流れ出す電圧が上がっていることが
わかる。
特性を示す図であり、ゲート電極を−５Ｖとしたオフ状
態のＦＥＴのドレインリーク電流の電圧に対する変化を
示している。このときのＦＥＴの構造は、従来構造のＦ
ＥＴは幅１００μｍのチャネル領域を有し、本発明のＦ
ＥＴは幅５μｍのストライプ状に２０本のサブチャネル
部を有している。図５において、従来構造のＦＥＴが１
３Ｖ付近で電流が流れ出すのに対し、本発明のＦＥＴで
は１５Ｖへと電流の流れ出す電圧が上がっていることが
わかる。
【００２１】第２の実施の形態 ホールの濃度を下げるという観点からは、ホールの発生
を抑えることも効果的である。ホールの発生はアバラン
シェ破壊によるので、ホールの発生を抑えるには、チャ
ネル内での、同一平均電界でのピークの電界を下げるこ
とが必要である。表面がホールトラップ型の界面準位を
持つ場合はチャネルのドレイン側の端で電界集中を起こ
すので、図６に示すように、アイソレーション領域１５
により区切られたアンゲート部チャネルの幅をゲートか
らドレイン方向へ徐々に広がる構造にすれば、ゲート近
傍でのチャネルの抵抗が増大するため、ゲート近傍での
電界が上昇し、ドレイン近傍での電界が低下する。もと
もとの電界がドレイン近傍でピークを持つ場合は、ピー
ク電界が低下し、ホールの発生が抑制される。
を抑えることも効果的である。ホールの発生はアバラン
シェ破壊によるので、ホールの発生を抑えるには、チャ
ネル内での、同一平均電界でのピークの電界を下げるこ
とが必要である。表面がホールトラップ型の界面準位を
持つ場合はチャネルのドレイン側の端で電界集中を起こ
すので、図６に示すように、アイソレーション領域１５
により区切られたアンゲート部チャネルの幅をゲートか
らドレイン方向へ徐々に広がる構造にすれば、ゲート近
傍でのチャネルの抵抗が増大するため、ゲート近傍での
電界が上昇し、ドレイン近傍での電界が低下する。もと
もとの電界がドレイン近傍でピークを持つ場合は、ピー
ク電界が低下し、ホールの発生が抑制される。
【００２２】第３の実施の形態 実際には表面の特性は必ずしも制御することは容易では
ない。膜質、膜成長法、表面処理により、表面が電子ト
ラップ型になってしまう虞もある。表面が電子トラップ
型になった場合は、電界集中はゲート側で起こる。図７
に示すように、アイソレーション領域１５により区切ら
れたアンゲート部チャネルの幅をゲートからドレイン方
向へ徐々に狭くなる構造にすればよい。原理は、図６に
示した第２の実施の形態と同様である。
ない。膜質、膜成長法、表面処理により、表面が電子ト
ラップ型になってしまう虞もある。表面が電子トラップ
型になった場合は、電界集中はゲート側で起こる。図７
に示すように、アイソレーション領域１５により区切ら
れたアンゲート部チャネルの幅をゲートからドレイン方
向へ徐々に狭くなる構造にすればよい。原理は、図６に
示した第２の実施の形態と同様である。
【００２３】第２の実施の形態と第３の実施の形態のど
ちらが良いかは、トランジスタの製法によるので、実際
に作って経験的に比較することが必要になるが、アイソ
レーション領域が単純な長方形である第１の実施の形態
と比較して、適当に適用された場合は効果は確実に向上
する。
ちらが良いかは、トランジスタの製法によるので、実際
に作って経験的に比較することが必要になるが、アイソ
レーション領域が単純な長方形である第１の実施の形態
と比較して、適当に適用された場合は効果は確実に向上
する。
【００２４】第４の実施の形態 上記の実施の形態のＦＥＴにおいて、アイソレーション
領域に流れ込んだホールは、半絶縁性の領域を流れてゲ
ート金属へ達する。耐圧を決めるホール電流はかなり低
いためこのままでも効果はあるが、半絶縁性領域での電
位勾配のために、チャネル端部でのホールを引き抜くた
めの横方向電界が小さくなる可能性がある。これに対処
するための構造が、図８に示すような、ゲート電極がア
イソレーション領域に張り出した形状にした構造であ
る。ゲート金属をチャネル横に配置し、ゲート電極とチ
ャネル間の半絶縁性領域の距離を短くするほか、アバラ
ンシェの起きやすいドレイン近傍までホール吸収のため
に電極を延ばしている。この場合、ドレイン近傍では、
ゲートとドレイン又はチャネルとの電位差が大きく、電
界が高くなるので、直接的な破壊が起こらないように最
低限の間隔は確保しなければならない。この場合、ゲー
ト面積が増大するが、半絶縁層上なので容量増加による
速度低下は僅かなものである。
領域に流れ込んだホールは、半絶縁性の領域を流れてゲ
ート金属へ達する。耐圧を決めるホール電流はかなり低
いためこのままでも効果はあるが、半絶縁性領域での電
位勾配のために、チャネル端部でのホールを引き抜くた
めの横方向電界が小さくなる可能性がある。これに対処
するための構造が、図８に示すような、ゲート電極がア
イソレーション領域に張り出した形状にした構造であ
る。ゲート金属をチャネル横に配置し、ゲート電極とチ
ャネル間の半絶縁性領域の距離を短くするほか、アバラ
ンシェの起きやすいドレイン近傍までホール吸収のため
に電極を延ばしている。この場合、ドレイン近傍では、
ゲートとドレイン又はチャネルとの電位差が大きく、電
界が高くなるので、直接的な破壊が起こらないように最
低限の間隔は確保しなければならない。この場合、ゲー
ト面積が増大するが、半絶縁層上なので容量増加による
速度低下は僅かなものである。
【００２５】第５の実施の形態 図９に、前記第１の実施の形態のアイソレーション領域
７としてｐ型領域１８を設けたＦＥＴの模式的平面図を
示す。このようにｐ型領域を設けることで、この領域で
のホールの流れをよりスムースにすることができる。本
発明のＦＥＴはもともと高電圧で使うため、濃度が高す
ぎるｐ型領域を設けると空乏層幅が狭いため絶縁破壊を
起こしてしまうが、適当な濃度であれば、アイソレーシ
ョン領域として半絶縁領域を用いた場合より遙かに低抵
抗で、効率よくホールを引き抜け、かつ耐圧も十分に取
ることが可能である。
７としてｐ型領域１８を設けたＦＥＴの模式的平面図を
示す。このようにｐ型領域を設けることで、この領域で
のホールの流れをよりスムースにすることができる。本
発明のＦＥＴはもともと高電圧で使うため、濃度が高す
ぎるｐ型領域を設けると空乏層幅が狭いため絶縁破壊を
起こしてしまうが、適当な濃度であれば、アイソレーシ
ョン領域として半絶縁領域を用いた場合より遙かに低抵
抗で、効率よくホールを引き抜け、かつ耐圧も十分に取
ることが可能である。
【００２６】ｐ型領域としては、Ｂｅなどのイオンを選
択的に注入して形成することができる。
択的に注入して形成することができる。
【００２７】第６の実施の形態 図１０は、エピタキシャル成長層（エピ層）のみを用い
た構成の第６の実施の形態のＦＥＴの模式的断面図（図
９のＡ−Ａ’線断面図に対応）である。本実施の形態
は、チャネル下にｐ型層を挿入した構成を有するＦＥＴ
に適用されるものである。このような構成は、パワーＦ
ＥＴの耐圧向上や周波数分散抑制のために用いられ、ま
た、エピ層のみの構成は半導体装置の特性に優れている
ため一般的に用いられている。本実施の形態では、アイ
ソレーション領域の形成の際にｎ型層をエッチングで除
去し、ｐ型層表面を露出させ、ボロン等のイオンを本来
のアイソレーション部（絶縁部５）にのみに注入し、チ
ャネル直下以外のｐ型層はイオン注入をしないで活かす
ことによりアイソレーション領域となるｐ型領域１８を
形成する。
た構成の第６の実施の形態のＦＥＴの模式的断面図（図
９のＡ−Ａ’線断面図に対応）である。本実施の形態
は、チャネル下にｐ型層を挿入した構成を有するＦＥＴ
に適用されるものである。このような構成は、パワーＦ
ＥＴの耐圧向上や周波数分散抑制のために用いられ、ま
た、エピ層のみの構成は半導体装置の特性に優れている
ため一般的に用いられている。本実施の形態では、アイ
ソレーション領域の形成の際にｎ型層をエッチングで除
去し、ｐ型層表面を露出させ、ボロン等のイオンを本来
のアイソレーション部（絶縁部５）にのみに注入し、チ
ャネル直下以外のｐ型層はイオン注入をしないで活かす
ことによりアイソレーション領域となるｐ型領域１８を
形成する。
【００２８】このような構成にすることにより、基板側
に流れたホールも吸収できるので、いわゆるキンク効果
の抑制にも効果がある。また、寄生容量の増加は、ｐ型
層がゲートと同期して動くため、ゲートとｐ型層間でな
く、ｐ型層と基板やチャネルとの間が問題となる。ｐ型
層と基板との間に関しては、ｐ型層は半絶縁性基板上に
あるため影響は少ない。ｐ型層とチャネルとの間に関し
ては、特にチャネル下部で大きな容量を発生するが、同
時にこの容量はチャネル電荷も制御することから、この
チャネル下部も考慮するとチャネル幅が２倍になったと
みなせるため速度低下は起こさず、むしろ単位ゲート幅
あたりの電流駆動能力を高めるメリットがある。
に流れたホールも吸収できるので、いわゆるキンク効果
の抑制にも効果がある。また、寄生容量の増加は、ｐ型
層がゲートと同期して動くため、ゲートとｐ型層間でな
く、ｐ型層と基板やチャネルとの間が問題となる。ｐ型
層と基板との間に関しては、ｐ型層は半絶縁性基板上に
あるため影響は少ない。ｐ型層とチャネルとの間に関し
ては、特にチャネル下部で大きな容量を発生するが、同
時にこの容量はチャネル電荷も制御することから、この
チャネル下部も考慮するとチャネル幅が２倍になったと
みなせるため速度低下は起こさず、むしろ単位ゲート幅
あたりの電流駆動能力を高めるメリットがある。
【００２９】第７の実施の形態 本実施の形態は、チャネル中で発生したホールを積極的
にチャネル側部に運ぶ構造を有するものである。図１１
に示すように、ドレイン高濃度ｎ型領域６を、アイソレ
ーション領域７で区切られた各チャネル（サブチャネ
ル）内へ、各チャネル幅方向の中央付近からゲート２に
近づくように張り出させる。こうすることにより、図１
２に示すように電子流８の向きをチャネル中心に向かわ
せると同時に、ホール流１０はその逆にチャネル側部へ
向かうようになる。一般的には、電流は電界の向きに流
れるため、ホールの流れは電子の流れと全く逆になり、
結局はゲート電極近傍に集まるように見えるが、高電圧
動作時には電子はホットキャリアとなって弾道的にドレ
インに来るため、電子電流の向きは電位勾配と一致しな
い。また、チャネル側部ではホール濃度勾配のため拡散
によりホールは流れるので、ホールをチャネル側部へ排
出する効果が現れる。
にチャネル側部に運ぶ構造を有するものである。図１１
に示すように、ドレイン高濃度ｎ型領域６を、アイソレ
ーション領域７で区切られた各チャネル（サブチャネ
ル）内へ、各チャネル幅方向の中央付近からゲート２に
近づくように張り出させる。こうすることにより、図１
２に示すように電子流８の向きをチャネル中心に向かわ
せると同時に、ホール流１０はその逆にチャネル側部へ
向かうようになる。一般的には、電流は電界の向きに流
れるため、ホールの流れは電子の流れと全く逆になり、
結局はゲート電極近傍に集まるように見えるが、高電圧
動作時には電子はホットキャリアとなって弾道的にドレ
インに来るため、電子電流の向きは電位勾配と一致しな
い。また、チャネル側部ではホール濃度勾配のため拡散
によりホールは流れるので、ホールをチャネル側部へ排
出する効果が現れる。
【００３０】以上の第１〜第７の実施の形態において、
本発明におけるアイソレーション領域の幅は、微少なホ
ール電流を流す観点から両側のチャネルが短絡しない程
度に狭い方が、面積の増大、寄生抵抗、寄生容量の点か
らは好ましい。
本発明におけるアイソレーション領域の幅は、微少なホ
ール電流を流す観点から両側のチャネルが短絡しない程
度に狭い方が、面積の増大、寄生抵抗、寄生容量の点か
らは好ましい。
【００３１】また、アイソレーション領域で区切られた
チャネル部（サブチャネル部）の幅は、本発明の効果が
チャネル側端部に限定されるため、耐圧の観点からはで
きるだけ狭い方が良いが、全体のチャネル幅は所望の電
流値から決まってしまうため、総トランジスタ幅がふえ
てしまう。チャネル側端部の効果の出る領域の幅は、使
用電圧とチャネルドナー濃度、つまりトランジスタのし
きい値などで決まるので一概に決められない。通常、１
本のＦＥＴをチャネル幅１００μｍ程度で作っているこ
とから、サブチャネル部の幅は３μｍ〜１０μｍが適当
である。
チャネル部（サブチャネル部）の幅は、本発明の効果が
チャネル側端部に限定されるため、耐圧の観点からはで
きるだけ狭い方が良いが、全体のチャネル幅は所望の電
流値から決まってしまうため、総トランジスタ幅がふえ
てしまう。チャネル側端部の効果の出る領域の幅は、使
用電圧とチャネルドナー濃度、つまりトランジスタのし
きい値などで決まるので一概に決められない。通常、１
本のＦＥＴをチャネル幅１００μｍ程度で作っているこ
とから、サブチャネル部の幅は３μｍ〜１０μｍが適当
である。
【００３２】
【発明の効果】以上に述べたように本発明によれば、化
合物半導体電界効果トランジスタにおいて、寄生容量の
増加、速度低下をほとんど伴わずにドレイン・ゲート間
の耐圧を向上させることができる。
合物半導体電界効果トランジスタにおいて、寄生容量の
増加、速度低下をほとんど伴わずにドレイン・ゲート間
の耐圧を向上させることができる。
【００３３】また、ｐ型層を用いるものを除き、マスク
設計のみで対処でき、プロセス工程の複雑化を伴わない
という長所もある。
設計のみで対処でき、プロセス工程の複雑化を伴わない
という長所もある。
【００３４】以上の説明は、ＭＥＳＦＥＴを想定して行
ったが、表面にヘテロエピ層をもついわゆるＨＥＭＴ型
デバイスでも同様の効果がある。
ったが、表面にヘテロエピ層をもついわゆるＨＥＭＴ型
デバイスでも同様の効果がある。
【図１】本発明の化合物半導体電界効果トランジスタの
第１の実施の形態の模式的平面図である。
第１の実施の形態の模式的平面図である。
【図２】従来の電界効果型トランジスタの模式的平面図
である。
である。
【図３】高耐圧用電界効果トランジスタでのドレインと
ゲート間の破壊が起こる機構を説明する図である。
ゲート間の破壊が起こる機構を説明する図である。
【図４】電界効果トランジスタにおける動作時のホール
流および電子流を示す図である。
流および電子流を示す図である。
【図５】本発明と従来の電界効果トランジスタのオフ状
態の電流電圧特性を示す図である。
態の電流電圧特性を示す図である。
【図６】本発明の電界効果型トランジスタの第２の実施
の形態の模式的平面図である。
の形態の模式的平面図である。
【図７】本発明の電界効果型トランジスタの第３の実施
の形態の模式的平面図である。
の形態の模式的平面図である。
【図８】本発明の電界効果型トランジスタの第４の実施
の形態の模式的平面図である。
の形態の模式的平面図である。
【図９】本発明の電界効果型トランジスタの第５の実施
の形態の模式的平面図である。
の形態の模式的平面図である。
【図１０】本発明の電界効果型トランジスタの第６の実
施の形態の模式的断面図である。
施の形態の模式的断面図である。
【図１１】本発明の電界効果型トランジスタの第７の実
施の形態の模式的平面図である。
施の形態の模式的平面図である。
【図１２】本発明の電界効果型トランジスタの第７の実
施の形態の動作原理を説明する図である。
施の形態の動作原理を説明する図である。
１ ソース電極 ２ ゲート電極 ３ チャネル ４ ドレイン電極 ５ 絶縁部 ７、１５、１６ アイソレーション領域 ６ 電極ｎ＋領域 ８ チャネル電流の電子流 ９ アバランシェ破壊で発生した電子流 １０ アバランシェ破壊で発生したホール流 １１ アンゲート部の表面準位 １２ 半絶縁性の基板 １７ ゲートの突起 １８ ｐ型領域 １９ 基板 ２０ エピ成長バッファ層 ２１ ｐ型層 ２２ ｎ型チャネル層 ２３ ノンドープ層 ２５ ｎ＋領域の突起 ２６ 空乏化領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−106172（ＪＰ，Ａ) 特開 昭57−52173（ＪＰ，Ａ) 特開 昭54−89584（ＪＰ，Ａ) 特開 昭52−147077（ＪＰ，Ａ) 特開 平３−20047（ＪＰ，Ａ) 特開 昭63−124568（ＪＰ，Ａ) 特開 平８−203930（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (8)
- 【請求項１】 ゲート電極で覆われていないチャネル領
域であるアンゲート部をゲート電極とドレインとの間に
持つ化合物半導体電界効果トランジスタにおいて、該ア
ンゲート部に複数個のアイソレーション領域がチャネル
電流方向に設けられ、該アイソレーション領域がゲート
電極と接していることを特徴とする電界効果トランジス
タ。 - 【請求項２】 前記アンゲート部のチャネル幅をゲート
からドレインに向かって徐々に広くしたことを特徴とす
る請求項１記載の電界効果トランジスタ。 - 【請求項３】 前記アンゲート部のチャネル幅をゲート
からドレインに向かって徐々に狭くしたことを特徴とす
る請求項１記載の電界効果トランジスタ。 - 【請求項４】 前記ゲート電極が、前記アイソレーショ
ン領域に張り出した形状を有していることを特徴とする
請求項１、２又は３記載の電界効果トランジスタ。 - 【請求項５】 前記アイソレーション領域が半絶縁性領
域である請求項１〜４のいずれか１項に記載の電界効果
トランジスタ。 - 【請求項６】 前記アイソレーション領域がｐ型領域で
ある請求項１〜４のいずれか１項に記載の電界効果トラ
ンジスタ。 - 【請求項７】 チャネル下にｐ型層を有する電界効果ト
ランジスタであって、表面層のアイソレーション形成領
域部分をエッチングにより除去してｐ型層の表面を露出
させ、この露出したｐ型層領域を前記アイソレーション
領域としたことを特徴とする請求項６記載の電界効果ト
ランジスタ。 - 【請求項８】 ドレイン電極周囲の高濃度ｎ型領域が、
チャネル内へ、チャネル幅方向の中央付近からゲートに
近づくように張り出した形状を有していることを特徴と
する請求項１〜７のいずれか１項に記載の電界効果トラ
ンジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09334585A JP3129264B2 (ja) | 1997-12-04 | 1997-12-04 | 化合物半導体電界効果トランジスタ |
| US09/205,707 US6373082B1 (en) | 1997-12-04 | 1998-12-04 | Compound semiconductor field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09334585A JP3129264B2 (ja) | 1997-12-04 | 1997-12-04 | 化合物半導体電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168107A JPH11168107A (ja) | 1999-06-22 |
| JP3129264B2 true JP3129264B2 (ja) | 2001-01-29 |
Family
ID=18279055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09334585A Expired - Fee Related JP3129264B2 (ja) | 1997-12-04 | 1997-12-04 | 化合物半導体電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6373082B1 (ja) |
| JP (1) | JP3129264B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103262244A (zh) * | 2010-12-15 | 2013-08-21 | 特兰斯夫公司 | 具有隔离区的晶体管 |
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| TWI261358B (en) * | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) * | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
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|---|---|---|---|---|
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1997
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-
1998
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|---|---|---|---|---|
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Also Published As
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