JP2008098400A - 電界効果型トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】耐湿絶縁膜の厚膜積層によるゲート周りの防湿処理が施され、且つ、ゲート容量増大を抑制する安価な電界効果型トランジシタとその製造方法を提供する。
【解決手段】電界効果型トランジスタは、Ｔ型またはΓ型のゲート電極、ｎ型にドープされた半導体領域を介してドレイン電極およびソース電極が半導体層上に配設された電界効果型トランジスタにおいて、上記ゲート電極の周りおよび上記半導体層の表面を覆う膜厚５０ｎｍ以下の絶縁膜と、触媒ＣＶＤ法により堆積して上記絶縁膜を覆う窒化シリコン膜と、を有し、上記窒化シリコン膜により上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞が形成されている。
【選択図】図１

Description

この発明は、主に１ＧＨｚ以上の高周波帯での使用に適する電界効果型トランジスタ及びその製造方法に関するものである。

１ＧＨｚ以上の高周波帯域を利用する無線通信は、昨今の携帯電話の普及を筆頭にして、ＷｉＭＡＸなどにより高周波帯に向かって各種システムの開発・整備が進んでいる。また、６０ＧＨｚ帯高速大容量通信システムや、７０〜８０ＧＨｚ帯車載レーダシステムなどミリ波無線システムの市場も今後拡大していくことが予想されている。これら高周波帯の無線信号を受送信する部分には、化合物半導体、特にＧａＡｓを基板としたＭＥＳＦＥＴ、ＨＦＥＴ、またはＨＥＭＴと呼ばれる電界効果型トランジスタが主に使用されている。一般的に、通信システムの普及には端末システムのコストリダクションが必須である。

シリコンプロセスでは、元来シリコンおよび表面絶縁膜として使用される熱酸化により形成される酸化シリコン膜が非常に安定で防湿性に優れている上、半導体上に層間絶縁膜を挟んだ多層配線が積層しており耐湿性に関しても有効である。
しかし、端末の受送信モジュールに使われる化合物半導体電界効果型トランジスタは、元来その化合物半導体自体の耐湿性が非常に低い上に、積層絶縁膜の耐湿性もあまり高くなく、膜厚が薄いと１００ｎｍ以下の段差での被覆の悪さなどから容易に水分が浸入し、特性劣化を招くという問題がある。そこで、従来気密封止パッケージに封入して用いられてきた。

しかし、気密封止パッケージはトランジスタチップ以上にコストが掛かるので、簡易パッケージを採用してコストを低減するためにはトランジスタチップ単体で耐湿性を高める必要に迫られている。そこで、耐湿性を高めるために耐湿絶縁膜の膜厚を厚くすることが提案されている。
しかし、高周波数帯域で動作するため耐湿絶縁膜の膜厚を厚くすると空間容量を増大してしまい、特性を低下するという問題がある。特に、ミリ波帯でよく使用されるＨＥＭＴ構造では、ゲートと半導体表面の間に絶縁膜が存在するとゲート容量が大きく増加し、利得低下が著しいという問題がある。

そこで、空間容量の増大を防ぐために、ｎ型活性層上にゲ−トリフトオフのスペ−サとなるシリコン酸化膜を被着し、その上にシリコン窒化膜を酸化膜より薄く被着し、ホトレジストによりゲ−ト形成部にパタ−ニングした後、該窒化膜をドライエッチングにて除去し、その後、ウエットエッチングにて窒化膜を殆どエッチングせず酸化膜のみを基板まで除去し、更に、サイドエッチを行って窒化膜下部に空隙を設け、次に、リセス形成を行い、ゲ−トメタルを蒸着し、レジストでのリフトオフを行ってゲ−トを形成し、窒化膜とゲ−ト間がふさがり、リセス内が空洞になるようにパッシベ−ション膜を被着する半導体装置の製造方法が提案されている（例えば、特許文献１参照）。

特開平５−６３００３号公報

しかし、リセスを形成した後にゲートを形成してシリコン窒化膜とゲート間をふさいでリセス内を空洞にしているので、リセスを形成するために、シリコン酸化膜とシリコン窒化膜を被覆し、ゲート電極が設けられるようにシリコン窒化膜に開口を設け、その開口からシリコン酸化膜をｎ型活性層まで除去し且つサイドエッチによりシリコン窒化膜の下部に空隙を設けるという多くの工程数が掛かり、コストがアップしてしまうという問題がある。

この発明の目的は、耐湿絶縁膜の厚膜積層によるゲート周りの防湿処理が施され、且つ、ゲート容量増大を抑制する安価な電界効果型トランジシタとその製造方法を提供することである。

この発明に係わる電界効果型トランジスタは、Ｔ型またはΓ型のゲート電極、ｎ型にドープされた半導体領域を介してドレイン電極およびソース電極が半導体層上に配設された電界効果型トランジスタにおいて、上記ゲート電極の周りおよび上記半導体層の表面を覆う膜厚５０ｎｍ以下の絶縁膜と、触媒ＣＶＤ法により堆積して上記絶縁膜を覆う窒化シリコン膜と、を有し、上記窒化シリコン膜により上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞が形成されている。

この発明に係わる電界効果型トランジスタの効果は、触媒ＣＶＤ法により防湿効果がある窒化シリコン膜を厚膜に堆積することにより、ゲート電極の広げた傘のカバーに相当する部分と半導体層との間に空洞を形成することができるので、空洞を形成するための工程を省くことができ、製造プロセスのコストを低減することができる。

実施の形態１．
図１は、この発明の実施の形態１に係わる電界効果型トランジスタの断面図である。
この発明の実施の形態１に係わる電界効果型トランジスタ１は、図１に示すように、半絶縁性基板としての半絶縁性ＧａＡｓ基板上に成長するアンドープＧａＡｓのエピタキシャル層からなるバッファ層３、そのバッファ層３の上に成長するアンドープＧａＡｓのエピタキシャル層からなるチャネル層４、そのチャネル層４の上に成長するアンドープＡｌＧａＡｓのエピタキシャル層からなるゲートコンタクト層５、そのゲートコンタクト層５上に成長するアンドープＧａＡｓのエピタキシャル層からなるゲート埋込層６、ゲート埋込層６上に成長してからパターン化し、所定の距離だけ離間し、ｎ^＋型ＧａＡｓのエピタキシャル層からなる２つのキャップ層７ａ、７ｂを有する。なお、バッファ層３、チャネル層４、ゲートコンタクト層５、ゲート埋込層６およびキャップ層７ａ、７ｂをまとめて表現するとき半導体層２と称す。

ところで、このアンドープＡｌＧａＡｓのエピタキシャル層は、ｎ型ドーパントの真性半導体である。また、このアンドープＧａＡｓのエピタキシャル層は、ｎ型ドーパントの真性半導体である。

また、この実施の形態１に係わる電界効果型トランジスタ１は、一方のキャップ層７ａ上に形成するソース電極８、他方のキャップ層７ｂ上に形成するドレイン電極９、ゲート埋込層６に一部が埋め込まれ、ソース電極８とドレイン電極９との間のチャネル層４に流れる電流を制御するゲート電極１０、半導体層２の露出する表面を被覆する絶縁膜１１、絶縁膜１１を覆う防湿絶縁膜１２を有する。

このゲート埋込層６には、ゲートコンタクト層５が底面に露出する貫通孔２１が設けられている。
そして、この貫通孔２１を内包し、貫通孔２１の断面より断面が大きく、底部にゲート埋込層６が現れているリセス２３が設けられている。

このゲート電極１０は、傘の中棒に相当する部分が貫通孔２１を貫通し、傘の中棒に相当する部分の一方の端部がゲートコンタクト層５に接し、傘のカバーに相当する部分が広がった傘形状のＴ型ゲート構造である。そして、ゲート電極１０は、ＴａＮ／Ａｕの２層構造である。なお、ミリ波帯ＨＥＭＴ構造の電界効果型トランジスタでは、ゲート長を０．５μｍ以下にすることが必須であるが、短いゲート長にするとゲート抵抗が増大し利得が低下するので、半導体層２と接しない傘のカバーに相当する部分を広げた形にしてゲート抵抗の低減を図るため、ゲート電極１０の構造をＴ型ゲート構造にすることが必要である。また、ゲート電極１０の傘のカバーに相当する部分が大きな影響を及ぼすのはゲート・ドレイン間容量であるので、ソース側への傘のカバーに相当する部分が張り出していてもいなくてもこの発明には関係がない。すなわち、ソース側への傘のカバーに相当する部分が張り出している場合、Ｔ型ゲート構造となり、張り出していない場合、Γ型ゲート構造となる。

そこで、ゲート・ドレイン間容量Ｃｇｄを絶縁膜の膜厚を変数としてシミュレーションすると図２に示すように、絶縁膜の膜厚が厚いほどゲート・ドレイン間容量Ｃｇｄが大きくなるので、プロセスで通常使用されている５０ｎｍ以下の絶縁膜１１を空洞が形成されるゲート埋込層６、キャップ層７ａ、７ｂ、ゲート電極１０の表面に形成する。このように絶縁膜１１で半導体層２の表面を覆うことにより、半導体層２の表面が気相中に暴露されることがなく、表面欠陥などの不安定性によりデバイス特性が変化することを防げる。

防湿絶縁膜１２は、ソース電極８の側面、キャップ層７ａ、７ｂの表面、ゲート埋込層６の表面、ゲート電極１０の広げられた傘のカバーの表面と側面に相当する部分を１つとして被覆する。
この防湿絶縁膜１２としては、触媒ＣＶＤ法により形成される窒化シリコン膜（以下、「ＳｉＮ_Ｘ膜」と称し、Ｓｉ_３Ｎ_４のようなストイキオメトリーでない場合も含む）が適する。なお、通常よく使用される防湿絶縁膜１２としては他に酸化シリコン膜（ＳｉＯ膜）や窒酸化シリコン膜（ＳｉＯＮ膜）などがあり、誘電率がＳｉＮ_Ｘ膜より小さいので容量低減に繋がる反面、耐湿性、耐薬品性に劣る。

また、この実施の形態１に係わる電界効果型トランジスタ１には、ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２との間に空洞１４が形成されている。
そこで、この空洞１４を形成する製造方法について説明する。この空洞１４を形成するために、ＳｉＮ_Ｘ膜を触媒ＣＶＤ法を用いて形成する。
触媒ＣＶＤ法は、ウエハ上部に設置した高温タングステンワイヤがシラン（ＳｉＨ_４）とアンモニア（ＮＨ_３）が反応するときの触媒の役割を果たし、ウエハを加熱せず、またプラズマなどを使用せずにＳｉＮ_Ｘ膜を形成することが出来る。プラズマが発生しないため半導体層２の表面でのダメージがなく、非常に高屈折率（屈折率ｎが約２．０５）のＳｉＮ_Ｘ膜となり、耐湿性、耐薬品（希釈フッ酸）性も非常に高い。なお、この触媒ＣＶＤ法により形成されたＳｉＮ_Ｘ膜の特性に関しては、Ａ．Ｍａｓｕｄａ 他４名著、「Ｈｉｇｈｌｙ ｍｏｉｓｔｕｒｅ−ｒｅｓｉｓｔｉｖｅ ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ｆｉｌｍｓ ｐｒｅｐａｒｅｄ ｂｙ ｃａｔａｌｙｔｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ａｎｄａｐｐｌｉｃａｔｉｏｎ ｔｏ ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ」、Ｖａｃｕｕｍ、７４巻、２００４年、ｐ．５２５−５２９に詳しく説明されている。

触媒ＣＶＤ法では、ウエハ基板温度を３００℃以下と低温にすることが出来る（通常のプラズマＣＶＤ法ではウエハ基板温度が４００〜６００℃）ことも高屈折率膜の形成に効果を発揮するが、ウエハ基板温度が低いため表面でのＳｉＮ_Ｘの拡散があまり起こらずに、ゲート電極１０の広げた傘のカバーに相当する部分に覆われているゲート埋込層６の表面とゲート電極１０の傘の中棒に相当する部分の側面にＳｉＮ_Ｘが廻り込みことが少ない。通常、ＳｉＮ_Ｘの廻り込みが少ないということは、ゲート電極１０の傘のカバーに相当する部分に覆われているゲート埋込層６の表面への不十分な被覆という点で欠点となりうるが、この発明においては、逆に、ゲート電極１０の傘のカバーに相当する部分とキャップ層７ａ、７ｂとの間でＳｉＮ_Ｘ膜が連なり、その連なったＳｉＮ_Ｘ膜のゲート埋込層６側に外部と切り離された空洞１４を形成することができるという逆転の発想である。

このように触媒ＣＶＤ法によりゲート電極１０を含んだ半導体層２の表面にＳｉＮ_Ｘ膜を厚く積層することにより、耐湿性を良好に維持するとともにゲート電極１０の広げた傘のカバーに相当する部分と半導体層２との間に空洞１４が形成されることによりゲート・ドレイン間容量をゲート電極１０の広げた傘のカバーに相当する部分と半導体層２との間が絶縁膜で埋められたときに比べて低減することができる。その意味では、触媒ＣＶＤ法によるＳｉＮ_Ｘの堆積は、ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２との間に空洞１４を形成する最適な製造方法である。

触媒ＣＶＤ法を用いてＳｉＮ_Ｘ膜を堆積するとき、平坦箇所の膜厚が２００ｎｍ以上になるようにＳｉＮ_Ｘを堆積する。なぜならば、凹凸のある構造に対し触媒ＣＶＤ法によりＳｉＮ_Ｘ膜を堆積すると、凹凸の側壁の膜厚が平坦箇所の半分以下となることが分かっており、耐湿性を向上するためには全ての箇所で５０〜１００ｎｍ以上の膜厚にしなければならないので、平坦箇所の膜厚を２００ｎｍ以上にすることが必要である。なお、このＳｉＮ_Ｘ膜は１層でも良いし、多層積層による形成でも良い。

ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２との距離を、長くするほどゲート容量を低減することができるので有効と言えるが、触媒ＣＶＤ法を用いてＳｉＮ_Ｘ膜を堆積し空洞１４を形成するためには、ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２との距離を、ＳｉＮ_Ｘ膜の膜厚以下にすることが必要である。

ゲート・ドレイン間容量は半導体層２内の空乏層の挙動が大きな影響を与えるが、外部構造、特にゲート電極１０の広げた傘のカバーに相当する部分とキャップ層７ｂとの重なり程度が影響を与える。これは、ゲート電極１０の広げた傘のカバーに相当する部分とキャップ層７ｂとの間の疑似並行平板容量と見ることができる。
そこで、ゲート電極１０の広げた傘のカバーに相当する部分のドレイン電極９側の端とキャップ層７ｂのゲート電極１０側の端との間の隙間（以下、「Ｌｇｄ」と略す）を可変してシミュレーションしてゲート・ドレイン間容量Ｃｇｄを求めた。なお、ゲート電極１０の広げた傘のカバーに相当する部分がドレイン電極９側に張り出している長さを０．７５μｍとしてシミュレーションした。

シミュレーションした結果を図３に示すが、ゲート・ドレイン間容量ＣｇｄはＬｇｄに対して反比例の関係を示す。そして、Ｌｇｄが０．２μｍから０．７５μｍへ変化するとゲート・ドレイン間容量Ｃｇｄは０．０３ｐＦ低減するのに対し、Ｌｇｄが０．７５μｍから１．８５μｍへ変化してもゲート・ドレイン間容量Ｃｇｄは０．００５ｐＦしか低減しない。したがってＬｇｄをゲート電極１０の広げた傘のカバーに相当する部分がドレイン電極９側に張り出している長さ以上にすれば、疑似並行平板容量は充分に小さくなると考えられる。

なお、この実施の形態１において半導体層としてＧａＡｓを基本とした化合物半導体ＡｌＧａＡｓとＧａＡｓのエピタキシャル層で説明しているが、他にも窒化ガリウム（ＧａＮ）、ヒ化アルミニウム（ＡｌＡｓ）、リン化ガリウム（ＧａＰ）、アンチモン化ガリウム（ＧａＳｂ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、リン化インジウム（ＩｎＰ）などを基本としたエピタキシャル層を半導体層として用いることができる。

また、ゲート電極１０のＴ型ゲート構造をＴａＮ／Ａｕの２層構造で説明したが、他のＴ型ゲート構造、例えばＴｉ／Ａｌ構造、Ｔｉ／Ｐｔ／Ａｕ構造、ＷＳｉ／Ａｕ構造でもあっても問題がない。
また、Ｔ型ゲート構造は、半導体との接合部分が埋め込まれた形状になっているが、埋め込まれてなくても良い。
また、ゲート脇の半導体表面にリセス２３があるが、これもなくても構わない。

実施の形態２．
図４は、ゲート・ドレイン間容量をシミュレーションするときに用いた計算デバイスモデルを示す。
実施の形態２においては、実施の形態１に係わる電界効果型トランジスタ１のゲート電極１０の広げた傘のカバーに相当する部分がドレイン電極９側に張り出している長さ（以下、「ドレイン側ゲート張り出しＧＨ」と称す）を可変してゲート・ドレイン間容量Ｃｇｄをシミュレーションしている。
このシミュレーションにおいて、図４に示す計算デバイスモデルを用いて、ゲート上およびソース電極８とドレイン電極９間に比誘電率７．５５のＳｉＮ_Ｘを充填し、且つ、ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２の間に空洞１４を形成した構造（実施の形態２の構造）、ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２の間も含みゲート上およびソース電極８とドレイン電極９間に比誘電率２．１の低誘電率膜を充填した構造（比較例１の構造）、ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２の間も含みゲート上およびソース電極８とドレイン電極９間に比誘電率３．９の酸化シリコンを充填した構造（比較例２の構造）に関して、ゲート・ドレイン間容量Ｃｇｄをシミュレーションした。

なお、このシミュレーションにおいて、ゲート電圧を−２Ｖ、ドレイン電圧を０Ｖとした。
また、ゲート容量にはゲート・ドレイン間容量Ｃｇｄとゲート・ソース間容量があるが、ゲート・ソース間容量はほぼ半導体内空乏層容量、特にゲート接合面積に依存し、外部構造の影響を殆ど受けないので検討から外している。

シミュレーションした結果を図５に示すが、何れの構造においてもドレイン側ゲート張り出しＧＨが大きくなるほどゲート・ドレイン間容量Ｃｇｄが増加する傾向を示すが、実施の形態２の構造の計算デバイスモデルでは比較例１や比較例２の構造の計算デバイスモデルに比べて増加率が小さい。そして、実施の形態２の構造の計算デバイスモデルでは、ドレイン側ゲート張り出しＧＨが０．８μｍになると比較例１の構造の計算デバイスモデルのゲート・ドレイン間容量Ｃｇｄと等しくなり、さらにドレイン側ゲート張り出しＧＨが大きくなると実施の形態２の構造の計算デバイスモデルの方がゲート・ドレイン間容量Ｃｇｄが小さくなる。
また、実施の形態２の構造の計算デバイスモデルでは、ドレイン側ゲート張り出しＧＨが０．５μｍ以上になると比較例２の構造の計算デバイスモデルのゲート・ドレイン間容量Ｃｇｄより小さくなる。

このように、ゲート電極１０の広げた傘のカバーに相当する部分がドレイン電極９側に張り出している長さＧＨを０．９μｍ以上にすれば、ゲート抵抗を低減しつつ、ゲート・ドレイン間容量Ｃｇｄを低誘電率膜で充填した構造よりも低くすることができる。
なお、低誘電率膜として比誘電率２．１の膜に関してシミュレーションしたが、現状良く使用されている低誘電率膜においては、比誘電率２．１は最小の部類に属する。しかし、比誘電率が低いと疎な膜となっている可能性が高いので、耐湿性に関しては有効とは言えない。

実施の形態３．
図６は、この発明の実施の形態３に係わる電界効果型トランジスタの断面図である。
この発明の実施の形態３に係わる電界効果型トランジスタ１Ｂは、実施の形態１に係わる電界効果型トランジスタ１とゲート電極１０Ｂが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この実施の形態３に係わるゲート電極１０Ｂは、図６に示すように、広げた傘のカバーに相当する部分がドレイン電極９側だけに張りだしているΓ型ゲート構造である。そして、ゲート電極１０の広げた傘のカバーに相当する部分と半導体層２の間に、ゲート電極１０Ｂの傘の中棒に相当する部分の側面からドレイン電極９側に延びる部分にＳｉＮ_Ｘが充填され、残りが空洞１４として残っている。

そして、実施の形態３に係わる電界効果型トランジスタ１Ｂの耐圧およびゲート・ドレイン間容量Ｃｇｄをシミュレーションした。このシミュレーションでは、ゲート電極１０Ｂの傘の中棒に相当する部分の側面からドレイン電極９側に延びるＳｉＮ_Ｘの幅（以下、「ゲート茎横絶縁膜幅ＧＳ」と称す）を可変して耐圧およびゲート・ドレイン間容量Ｃｇｄを求めた。なお、耐圧は漏れ電流が０．１ｍＡ／ｍｍに達するゲート・ドレイン間電圧Ｖｇｄ_０で表した。また、このシミュレーションにおいては、ゲート電極１０Ｂの広げた傘のカバーに相当する部分がドレイン電極９側に張りだした長さＧＨは２μｍとしている。すなわち、ゲート茎横絶縁膜幅ＧＳを０μｍから２μｍの間で可変した。

シミュレーションした結果を図７に示すが、ゲート・ドレイン間容量Ｃｇｄはゲート茎横絶縁膜幅ＧＳに対してほぼ比例して増大していくが、耐圧Ｖｇｄ_０はゲート茎横絶縁膜幅ＧＳが１μｍ以上で飽和する。そこで、ゲート茎横絶縁膜幅ＧＳを１μｍ位にすると、耐圧Ｖｇｄ_０は空洞１４がないときとほぼ同様になるが、ゲート・ドレイン間容量Ｃｇｄは半分位にしか増加しないので、耐圧Ｖｇｄ_０を向上するとともにゲート・ドレイン間容量Ｃｇｄの増加を抑えることができる。

この発明の実施の形態１に係わる電界効果型トランジスタの断面図である。 空洞周りの絶縁膜の膜厚を可変してシミュレーションして求めたゲート・ドレイン間容量を示すグラフである。 ゲート電極の広げた傘のカバーとキャップ層との距離を可変してシミュレーションして求めたゲート・ドレイン間容量を示すグラフである。 ゲート・ドレイン間容量をシミュレーションするときに用いた計算デバイスモデルを示す。 計算デバイスモデルを用いてドレイン側ゲート張り出しを可変してシミュレーションして求めたゲート・ドレイン間容量を示すグラフである。 この発明の実施の形態３に係わる電界効果型トランジスタの断面図である。 Γ型ゲート電極の傘の中棒に相当する部分の側面からドレイン電極側に延びた絶縁膜の幅を可変してシミュレーションして求めた耐圧とゲート・ドレイン間容量を示すグラフである。

符号の説明

１、１Ｂ 電界効果型トランジスタ、２ 半導体層、３ バッファ層、４ チャネル層、５ ゲートコンタクト層、６ ゲート埋込層、７ａ、７ｂ キャップ層、８ ソース電極、９ ドレイン電極、１０、１０Ｂ ゲート電極、１１ 絶縁膜、１２ 防湿絶縁膜、１４ 空洞、２１ 貫通孔、２３ リセス。

Claims (5)

1. Ｔ型またはΓ型のゲート電極、ｎ型にドープされた半導体領域を介してドレイン電極およびソース電極が半導体層上に配設された電界効果型トランジスタにおいて、
   上記ゲート電極の周りおよび上記半導体層の表面を覆う膜厚５０ｎｍ以下の絶縁膜と、
   触媒ＣＶＤ法により堆積して上記絶縁膜を覆う窒化シリコン膜と、
   を有し、
   上記窒化シリコン膜により上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞が形成されていることを特徴とする電界効果型トランジスタ。
2. 上記触媒ＣＶＤ法により堆積する窒化シリコン膜の平坦箇所での膜厚が２００ｎｍ以上であり、
   上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間の最短距離が上記窒化シリコン膜の膜厚以下であることを特徴とする請求項１に記載の電界効果型トランジスタ。
3. 上記ゲート電極の広げた傘のカバーに相当する部分が上記ドレイン電極側に張り出している長さが０．９μｍ以上であることを特徴とする請求項１または２に記載の電界効果型トランジスタ。
4. 上記ゲート電極の広げた傘のカバーに相当する部分が上記ドレイン電極側に張り出している長さが１μｍ以上であり、
   上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間では、上記ゲート電極の傘の中棒に相当する部分の側面からドレイン電極方向に１μｍ未満の領域が上記窒化シリコン膜により充填され、残る領域が空洞になっていることを特徴とする請求項１乃至３のいずれか一項に記載の電界効果型トランジスタ。
5. 半導体層上にＴ型またはΓ型のゲート電極が配設された電界効果型トランジスタの製造方法において、
   上記ゲート電極の周りおよび上記半導体層の表面に膜厚５０ｎｍ以下の絶縁膜を形成する工程と、
   触媒ＣＶＤ法を用いて窒化シリコン膜を堆積することにより上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞を形成する工程と、
   を含むことを特徴とする電界効果型トランジスタの製造方法。

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