JPH10223651A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH10223651A JPH10223651A JP9022989A JP2298997A JPH10223651A JP H10223651 A JPH10223651 A JP H10223651A JP 9022989 A JP9022989 A JP 9022989A JP 2298997 A JP2298997 A JP 2298997A JP H10223651 A JPH10223651 A JP H10223651A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 不純物添加ＩｎＡｌＡｓ層の劣化を抑制し、
マイクロ波ミリ波の領域において動作する高信頼な化合
物電子デバイスを提供することを目的とする。 【解決手段】 高抵抗ＩｎＰ基板１０１上に形成された
２次元電子ガスをチャネルとし、そのドナー供給層とし
て高濃度に不純物添加されたＩｎＡｌＡｓ層１０５を用
いた構造であって、ゲート形成部分にリセスを形成した
のちそのリセス上にＩｎＰ１１０ａあるいはＩｎＧａＰ
１１０ｂ、あるいはＡｌＡｓとＩｎＡｓの超格子１１０
ｃ、の選択成長を行ったのちその選択成長層上にゲート
電極を形成したことを特徴とする。
マイクロ波ミリ波の領域において動作する高信頼な化合
物電子デバイスを提供することを目的とする。 【解決手段】 高抵抗ＩｎＰ基板１０１上に形成された
２次元電子ガスをチャネルとし、そのドナー供給層とし
て高濃度に不純物添加されたＩｎＡｌＡｓ層１０５を用
いた構造であって、ゲート形成部分にリセスを形成した
のちそのリセス上にＩｎＰ１１０ａあるいはＩｎＧａＰ
１１０ｂ、あるいはＡｌＡｓとＩｎＡｓの超格子１１０
ｃ、の選択成長を行ったのちその選択成長層上にゲート
電極を形成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】マイクロ波ミリ波の領域にお
いて動作する高性能かつ高信頼な化合物電子デバイスを
提供する。
いて動作する高性能かつ高信頼な化合物電子デバイスを
提供する。
【０００２】
【従来の技術】近年、ＩｎＧａＡｓやＩｎＧａＡｓＰ等
の三元及び四元混晶半導体が注目を浴びるようになった
が、中でもＩｎＰ基板に格子整合するＩｎＧａＡｓは光
デバイスのみならず、各種電界効果トランジスタ材料と
して有望であり、特に、ＩｎＰやＩｎＡｌＡｓとのヘテ
ロ界面での２次元電子ガスを用いた電界効果トランジス
タの研究も盛んになりつつある。ＩｎＧａＡｓが電子輸
送デバイスとしても有望視されている理由としてはＧａ
Ａｓ等と比較した場合、（１）電子のドリフト速度に於
けるピーク値が大きい、（２）電子の低電界に於ける移
動度が大きい、（３）オーミック電極がとりやすくコン
タクト抵抗が小さい、（４）電子速度のより大きなオー
バーシュートが期待できる、（５）谷間散乱に起因する
雑音が小さい、（６）絶縁物との界面特性が比較的良
い、等を挙げることができ、更に、上述の２次元電子ガ
スデバイスが実現できることも大きな理由の一つであ
る。
の三元及び四元混晶半導体が注目を浴びるようになった
が、中でもＩｎＰ基板に格子整合するＩｎＧａＡｓは光
デバイスのみならず、各種電界効果トランジスタ材料と
して有望であり、特に、ＩｎＰやＩｎＡｌＡｓとのヘテ
ロ界面での２次元電子ガスを用いた電界効果トランジス
タの研究も盛んになりつつある。ＩｎＧａＡｓが電子輸
送デバイスとしても有望視されている理由としてはＧａ
Ａｓ等と比較した場合、（１）電子のドリフト速度に於
けるピーク値が大きい、（２）電子の低電界に於ける移
動度が大きい、（３）オーミック電極がとりやすくコン
タクト抵抗が小さい、（４）電子速度のより大きなオー
バーシュートが期待できる、（５）谷間散乱に起因する
雑音が小さい、（６）絶縁物との界面特性が比較的良
い、等を挙げることができ、更に、上述の２次元電子ガ
スデバイスが実現できることも大きな理由の一つであ
る。
【０００３】現在、ＩｎＧａＡｓ／ＩｎＡｌＡｓ界面の
２次元電子ガスを用いた電界効果トランジスタは高性能
マイクロ波ミリ波素子として有望視され各方面で研究開
発が為されている。特に低雑音素子としてはその有効性
は実験レベルで確認されており、例えばアイ・イー・イ
ー・イー・マイクロウェーヴ・アンド・ガイディッド・
ウェーヴ・レターズ、第１巻、第７号、１１４〜１１６
頁、１９９１年（ＩＥＥＥ ＭＩＣＲＯＷＡＶＥ ＡＮ
Ｄ ＧＵＩＤＥＤ ＷＡＶＥ ＬＥＴＴＥＲＳ、ＶＯ
Ｌ．１、ＮＯ．５、Ｐ．１１４−１１６、１９９１）に
ドゥーら（Ｋ．Ｈ．Ｄｕｈ ｅｔ ａｌ．）が報告して
いるように、室温下で、９４ＧＨｚに於ける雑音指数
１．２ｄＢ、付随利得７．２ｄＢが確認されるまでに至
っている。これらはＩｎＰ基板上に格子整合する系、す
なわちＩｎ0.53Ｇａ0.47Ａｓ／Ｉｎ0. 52Ａｌ0.48Ａｓと
Ｉｎ組成を規定した材料系でデバイスを作製している。
この系ではＩｎ0.53Ｇａ0.47Ａｓ層に２次元電子ガスが
形成されるが、尚一層の特性向上を意図して例えばアイ
・イー・イー・イー・エレクトロン・デバイス・レター
ズ、第１０巻、第３号、１１４〜１１６頁、１９８９年
（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ、ＶＯＬ．１０、ＮＯ．３、Ｐ．１１４−１１
６、１９８９）にグら（Ｇ．Ｉ．ＮＧ ｅｔ ａｌ．）
が報告しているように、チャネルであるＩｎＧａＡｓ層
部分のＩｎ組成を０．５３より大きな値に設定し、デバ
イス特性を向上させようとする試みが為されている。
２次元電子ガスを用いた電界効果トランジスタは高性能
マイクロ波ミリ波素子として有望視され各方面で研究開
発が為されている。特に低雑音素子としてはその有効性
は実験レベルで確認されており、例えばアイ・イー・イ
ー・イー・マイクロウェーヴ・アンド・ガイディッド・
ウェーヴ・レターズ、第１巻、第７号、１１４〜１１６
頁、１９９１年（ＩＥＥＥ ＭＩＣＲＯＷＡＶＥ ＡＮ
Ｄ ＧＵＩＤＥＤ ＷＡＶＥ ＬＥＴＴＥＲＳ、ＶＯ
Ｌ．１、ＮＯ．５、Ｐ．１１４−１１６、１９９１）に
ドゥーら（Ｋ．Ｈ．Ｄｕｈ ｅｔ ａｌ．）が報告して
いるように、室温下で、９４ＧＨｚに於ける雑音指数
１．２ｄＢ、付随利得７．２ｄＢが確認されるまでに至
っている。これらはＩｎＰ基板上に格子整合する系、す
なわちＩｎ0.53Ｇａ0.47Ａｓ／Ｉｎ0. 52Ａｌ0.48Ａｓと
Ｉｎ組成を規定した材料系でデバイスを作製している。
この系ではＩｎ0.53Ｇａ0.47Ａｓ層に２次元電子ガスが
形成されるが、尚一層の特性向上を意図して例えばアイ
・イー・イー・イー・エレクトロン・デバイス・レター
ズ、第１０巻、第３号、１１４〜１１６頁、１９８９年
（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ、ＶＯＬ．１０、ＮＯ．３、Ｐ．１１４−１１
６、１９８９）にグら（Ｇ．Ｉ．ＮＧ ｅｔ ａｌ．）
が報告しているように、チャネルであるＩｎＧａＡｓ層
部分のＩｎ組成を０．５３より大きな値に設定し、デバ
イス特性を向上させようとする試みが為されている。
【０００４】近年、このようなＩｎＰ基板上に形成され
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合電界効果ト
ランジスタにおいて、様々な高デバイス特性が報告され
ている中、一方で、熱的な不安定性要因として、外部か
らデバイスの構成物質ではないフッ素などの不純物がエ
ピ層内に混入し、ドナー層として一般的に用いられる不
純物添加ＩｎＡｌＡｓ層中のドナーを不活性化すること
が今までに報告されている。例えばアプライド・フィジ
ックス・レターズ、第６６巻、第７号、８６３〜８６５
頁、１９９５年（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒｓ、Ｖｏｌ．６６、Ｎｏ．７、Ｐ．８６３−
８６５，１９９５）でＨａｙａｆｕｊｉらによってフッ
素によるデバイスの劣化が、また、第７回インジウム燐
及び関連材料国際会議予稿集、５９７〜６００頁、１９
９５年（Ｐｒｏｃ．７ｔｈ Ｉｎｔ．Ｃｏｎｆ．ＩｎＰ
ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ，ｐ
ｐ．５９７−６００，１９９５）でＴａｋａｈａｓｈｉ
らによって酸素によるデバイス劣化が論じられている。
また、信学技報ＥＤ９５−１０５、１３〜２０頁ではこ
れらの不純物の混入はＩｎＡｌＡｓドナー層の上に形成
されるＩｎＡｌＡｓショットキー層中のＡｌの組成を下
げることで低減できることがＦｕｊｉｈａｒａらによっ
て指摘されている。つまり、ドナー層にＩｎＡｌＡｓを
用いた場合、その上に不純物の混入を抑制するバリア層
を形成することで、この熱的な不安定性を改善できるこ
とがわかる。実際にこの報告ではショットキー層に不純
物無添加のＩｎＡｌＧａＡｓを用い、そのＡｌとＧａの
組成を変化させたそれぞれの結晶サンプルに於ける熱保
管実験を行ったところ、Ａｌの組成減少とともにフッ素
の混入量が低減し、それに伴って、シート電子密度の減
少量も抑制されたことが報告されている。また同様の手
法によりデバイスの信頼性を向上させた例として、エレ
クトロニクスレターズ、第３２巻、第１１号、１０３９
〜１０４１頁、１９９６年（Ｅｌｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ，Ｖｏｌ．３２，Ｎｏ．１１，ｐｐ．１
０３９−１０４１，１９９６）でＦｕｊｉｈａｒａらに
よって報告されている構造があげられる。これはドナー
層とゲート形成層の間にＡｌＡｓとＩｎＡｓで構成され
る超格子層を挿入した電界効果トランジスタで、フッ素
の侵入を抑制し、熱劣化を抑えられたことを報告してい
る。
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合電界効果ト
ランジスタにおいて、様々な高デバイス特性が報告され
ている中、一方で、熱的な不安定性要因として、外部か
らデバイスの構成物質ではないフッ素などの不純物がエ
ピ層内に混入し、ドナー層として一般的に用いられる不
純物添加ＩｎＡｌＡｓ層中のドナーを不活性化すること
が今までに報告されている。例えばアプライド・フィジ
ックス・レターズ、第６６巻、第７号、８６３〜８６５
頁、１９９５年（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒｓ、Ｖｏｌ．６６、Ｎｏ．７、Ｐ．８６３−
８６５，１９９５）でＨａｙａｆｕｊｉらによってフッ
素によるデバイスの劣化が、また、第７回インジウム燐
及び関連材料国際会議予稿集、５９７〜６００頁、１９
９５年（Ｐｒｏｃ．７ｔｈ Ｉｎｔ．Ｃｏｎｆ．ＩｎＰ
ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ，ｐ
ｐ．５９７−６００，１９９５）でＴａｋａｈａｓｈｉ
らによって酸素によるデバイス劣化が論じられている。
また、信学技報ＥＤ９５−１０５、１３〜２０頁ではこ
れらの不純物の混入はＩｎＡｌＡｓドナー層の上に形成
されるＩｎＡｌＡｓショットキー層中のＡｌの組成を下
げることで低減できることがＦｕｊｉｈａｒａらによっ
て指摘されている。つまり、ドナー層にＩｎＡｌＡｓを
用いた場合、その上に不純物の混入を抑制するバリア層
を形成することで、この熱的な不安定性を改善できるこ
とがわかる。実際にこの報告ではショットキー層に不純
物無添加のＩｎＡｌＧａＡｓを用い、そのＡｌとＧａの
組成を変化させたそれぞれの結晶サンプルに於ける熱保
管実験を行ったところ、Ａｌの組成減少とともにフッ素
の混入量が低減し、それに伴って、シート電子密度の減
少量も抑制されたことが報告されている。また同様の手
法によりデバイスの信頼性を向上させた例として、エレ
クトロニクスレターズ、第３２巻、第１１号、１０３９
〜１０４１頁、１９９６年（Ｅｌｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ，Ｖｏｌ．３２，Ｎｏ．１１，ｐｐ．１
０３９−１０４１，１９９６）でＦｕｊｉｈａｒａらに
よって報告されている構造があげられる。これはドナー
層とゲート形成層の間にＡｌＡｓとＩｎＡｓで構成され
る超格子層を挿入した電界効果トランジスタで、フッ素
の侵入を抑制し、熱劣化を抑えられたことを報告してい
る。
【０００５】一方、ＩｎＰ層をバリア層として用いてい
る例として、第７回インジウム燐及び関連材料国際会議
予稿集、８１〜８４頁、１９９５年（Ｐｒｏｃ．７ｔｈ
Ｉｎｔ．Ｃｏｎｆ．ＩｎＰ ａｎｄ Ｒｅｌａｔｅｄ
Ｍａｔｅｒｉａｌｓ，ｐｐ．８１−８４，１９９５）
で、Ｅｎｏｋｉらにより提案されている構造があげられ
る。ここではゲートコンタクト層としてＩｎＰ層をＩｎ
ＡｌＡｓ層上に形成することでデバイス特性のウェハ内
均一性を向上したとする結果が示されている。
る例として、第７回インジウム燐及び関連材料国際会議
予稿集、８１〜８４頁、１９９５年（Ｐｒｏｃ．７ｔｈ
Ｉｎｔ．Ｃｏｎｆ．ＩｎＰ ａｎｄ Ｒｅｌａｔｅｄ
Ｍａｔｅｒｉａｌｓ，ｐｐ．８１−８４，１９９５）
で、Ｅｎｏｋｉらにより提案されている構造があげられ
る。ここではゲートコンタクト層としてＩｎＰ層をＩｎ
ＡｌＡｓ層上に形成することでデバイス特性のウェハ内
均一性を向上したとする結果が示されている。
【０００６】以上のようにドナー層としてＩｎＡｌＡｓ
を用いた場合、不純物混入によるドナーの不活性化はデ
バイスとしての信頼性を大幅に損ねる深刻な問題とな
る。一般にはＩｎＰ基板上に形成されるヘテロ接合電界
効果トランジスタの多くはドナー供給層にＩｎＡｌＡｓ
層を用いることが多い。しかし、ＩｎＡｌＡｓを全く使
用せず、ＩｎＰをドナー層の材料として用いる例が例え
ばアイ・イー・イー・イー・エレクトロン・デバイス・
レターズ、第１６巻、第９号、３９６〜３９８頁、１９
９５年（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．９、Ｐ．３９６
−３９８、１９９５）にキスターズ（Ｋｕｓｔｅｒｓ）
らによって提案されている。このようにドナー供給層と
してＩｎＡｌＡｓを用いないことにより結果的にフッ素
などの不純物混入によるドナーの不活性化を回避し、熱
的な信頼性を確保していると思われる構造も存在する。
を用いた場合、不純物混入によるドナーの不活性化はデ
バイスとしての信頼性を大幅に損ねる深刻な問題とな
る。一般にはＩｎＰ基板上に形成されるヘテロ接合電界
効果トランジスタの多くはドナー供給層にＩｎＡｌＡｓ
層を用いることが多い。しかし、ＩｎＡｌＡｓを全く使
用せず、ＩｎＰをドナー層の材料として用いる例が例え
ばアイ・イー・イー・イー・エレクトロン・デバイス・
レターズ、第１６巻、第９号、３９６〜３９８頁、１９
９５年（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．９、Ｐ．３９６
−３９８、１９９５）にキスターズ（Ｋｕｓｔｅｒｓ）
らによって提案されている。このようにドナー供給層と
してＩｎＡｌＡｓを用いないことにより結果的にフッ素
などの不純物混入によるドナーの不活性化を回避し、熱
的な信頼性を確保していると思われる構造も存在する。
【０００７】
【発明が解決しようとする課題】従来の技術で指摘した
ように、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合トラ
ンジスタにおいては、空気中のフッ素あるいはプロセス
中にサンプル表面に付着したフッ素をはじめとする不純
物が熱保管の過程でエピ中に混入し、ｎ型不純物の添加
されたＩｎＡｌＡｓ中のドナーを不活性化することが信
頼性を損ねる大きな要因になっている。
ように、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合トラ
ンジスタにおいては、空気中のフッ素あるいはプロセス
中にサンプル表面に付着したフッ素をはじめとする不純
物が熱保管の過程でエピ中に混入し、ｎ型不純物の添加
されたＩｎＡｌＡｓ中のドナーを不活性化することが信
頼性を損ねる大きな要因になっている。
【０００８】本発明はこの問題を解決し、高性能かつ高
信頼なＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合トラン
ジスタを提供するために考案されたものである。その一
つの方法はドナー層であるＩｎＡｌＡｓ層とゲート電極
の間に不純物の混入を抑制するバリアとなりうる材料を
挿入することである。今までには先に述べたＨａｙａｆ
ｕｊｉらの報告やＦｕｊｉｈａｒａらの報告、あるいは
Ｅｎｏｋｉらの報告によりＩｎＡｌＡｓやＡｌＧａＡｓ
以外の材料を用いることで不純物混入が抑えられること
が実験的にわかってきた。
信頼なＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合トラン
ジスタを提供するために考案されたものである。その一
つの方法はドナー層であるＩｎＡｌＡｓ層とゲート電極
の間に不純物の混入を抑制するバリアとなりうる材料を
挿入することである。今までには先に述べたＨａｙａｆ
ｕｊｉらの報告やＦｕｊｉｈａｒａらの報告、あるいは
Ｅｎｏｋｉらの報告によりＩｎＡｌＡｓやＡｌＧａＡｓ
以外の材料を用いることで不純物混入が抑えられること
が実験的にわかってきた。
【０００９】しかし、これらバリア層を挿入すること
は、そのバリア層がキャップ層を構成する材料に対し正
の伝導帯不連続量をもつ場合は、オーミック電極がその
層上に形成されるため、ソース抵抗の増加をもたらし特
性の劣化を招く。通常この系で用いられるキャップ層材
料はＩｎＧａＡｓであることから上記に示した従来例に
用いられているバリア層はソース抵抗増加の問題を新た
に生じる。また、バリア層を挿入する場合はバリア層の
結晶の品質がそのバリア層上に形成される材料の結晶の
品質に対しても大きく影響するため、その都度結晶成長
条件を詳細に検討する必要が生じている。
は、そのバリア層がキャップ層を構成する材料に対し正
の伝導帯不連続量をもつ場合は、オーミック電極がその
層上に形成されるため、ソース抵抗の増加をもたらし特
性の劣化を招く。通常この系で用いられるキャップ層材
料はＩｎＧａＡｓであることから上記に示した従来例に
用いられているバリア層はソース抵抗増加の問題を新た
に生じる。また、バリア層を挿入する場合はバリア層の
結晶の品質がそのバリア層上に形成される材料の結晶の
品質に対しても大きく影響するため、その都度結晶成長
条件を詳細に検討する必要が生じている。
【００１０】本発明の目的は、ＩｎＰ基板上に形成され
る電界効果トランジスタにおいて、不純物の混入による
ドナーの不活性化に基づく熱的不安定性を回避し、高信
頼かつ高性能なマイクロ波ミリ波化合物デバイスを提供
することにある。
る電界効果トランジスタにおいて、不純物の混入による
ドナーの不活性化に基づく熱的不安定性を回避し、高信
頼かつ高性能なマイクロ波ミリ波化合物デバイスを提供
することにある。
【００１１】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、半絶縁性半導体基板上のゲート形成部分にリ
セスが形成され、該リセス上に少なくともＩｎＰ層また
はＩｎＰ層を含む二層以上のゲート形成層が形成され、
該ゲート形成層上にゲート電極が形成されていることを
特徴とする。
ジスタは、半絶縁性半導体基板上のゲート形成部分にリ
セスが形成され、該リセス上に少なくともＩｎＰ層また
はＩｎＰ層を含む二層以上のゲート形成層が形成され、
該ゲート形成層上にゲート電極が形成されていることを
特徴とする。
【００１２】または半絶縁性半導体基板上のゲート形成
部分にリセスが形成され、該リセス上に少なくともＩｎ
ＧａＰ層またはＩｎＧａＰ層を含む二層以上のゲート形
成層が形成され、該ゲート形成層上にゲート電極が形成
されていることを特徴とする。
部分にリセスが形成され、該リセス上に少なくともＩｎ
ＧａＰ層またはＩｎＧａＰ層を含む二層以上のゲート形
成層が形成され、該ゲート形成層上にゲート電極が形成
されていることを特徴とする。
【００１３】または半絶縁性半導体基板上のゲート形成
部分にリセスが形成され、該リセス上に少なくともＡｌ
x Ｇａ1-x Ａｓ（０≦ｘ≦１）層またはＡｌx Ｇａ1-x
Ａｓ（０≦ｘ≦１）層を含む二層以上のゲート形成層が
形成され、該ゲート形成層上にゲート電極が形成されて
いることを特徴とする。
部分にリセスが形成され、該リセス上に少なくともＡｌ
x Ｇａ1-x Ａｓ（０≦ｘ≦１）層またはＡｌx Ｇａ1-x
Ａｓ（０≦ｘ≦１）層を含む二層以上のゲート形成層が
形成され、該ゲート形成層上にゲート電極が形成されて
いることを特徴とする。
【００１４】または半絶縁性半導体基板上のゲート形成
部分にリセスが形成され、該リセス上に少なくともＩｎ
x Ｇａ1-x Ａｓ（０≦ｘ≦１）層またはＩｎx Ｇａ1-x
Ａｓ（０≦ｘ≦１）層を含む二層以上のゲート形成層が
形成され、該ゲート形成層上にゲート電極が形成されて
いることを特徴とする。
部分にリセスが形成され、該リセス上に少なくともＩｎ
x Ｇａ1-x Ａｓ（０≦ｘ≦１）層またはＩｎx Ｇａ1-x
Ａｓ（０≦ｘ≦１）層を含む二層以上のゲート形成層が
形成され、該ゲート形成層上にゲート電極が形成されて
いることを特徴とする。
【００１５】または、半絶縁性半導体基板上のゲート形
成部分にリセスが形成され、該リセス上に少なくともＩ
ｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．４または０．６＜ｘ≦
１）層、あるいはＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．４
または０．６＜ｘ≦１）層を含む二層以上のゲート形成
層が形成され、該ゲート形成層上にゲート電極が形成さ
れていることを特徴とする。
成部分にリセスが形成され、該リセス上に少なくともＩ
ｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．４または０．６＜ｘ≦
１）層、あるいはＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．４
または０．６＜ｘ≦１）層を含む二層以上のゲート形成
層が形成され、該ゲート形成層上にゲート電極が形成さ
れていることを特徴とする。
【００１６】上記の電界効果トランジスタにおいてゲー
ト電極とチャネルの間に不純物添加されたＩｎＡｌＡｓ
層またはＡｌＧａＡｓ層が形成されていることを特徴と
する。
ト電極とチャネルの間に不純物添加されたＩｎＡｌＡｓ
層またはＡｌＧａＡｓ層が形成されていることを特徴と
する。
【００１７】これらの電界効果トランジスタは通常半導
体基板がＧａＡｓないしはＩｎＰであることを特徴とす
る場合が多い。
体基板がＧａＡｓないしはＩｎＰであることを特徴とす
る場合が多い。
【００１８】（作用）本発明のポイントは、フッ素等の
意図的には添加していない不純物により汚染されやすい
ｎ型不純物添加のＩｎＡｌＡｓ層やＡｌＧａＡｓ層など
が表面に曝されないように、不純物混入を抑制しうる材
料によって構成されるバリア層をゲート電極の下に形成
することである。但し、通常のプレーナ状に結晶成長し
ている場合はソース抵抗の増大、あるいはゲートリーク
等の問題を招く恐れがあり、またバリア層の上に引き続
き成長するキャップ層などの品質を劣化させないため
に、結晶成長条件を詳細に検討したり、バリア層そのも
のの膜厚に対しても制限を受ける場合があるため、本発
明ではリセス形成をした後にバリア層及びゲートコンタ
クト層をリセス内に選択的に成長し、あらためてゲート
電極を形成している。
意図的には添加していない不純物により汚染されやすい
ｎ型不純物添加のＩｎＡｌＡｓ層やＡｌＧａＡｓ層など
が表面に曝されないように、不純物混入を抑制しうる材
料によって構成されるバリア層をゲート電極の下に形成
することである。但し、通常のプレーナ状に結晶成長し
ている場合はソース抵抗の増大、あるいはゲートリーク
等の問題を招く恐れがあり、またバリア層の上に引き続
き成長するキャップ層などの品質を劣化させないため
に、結晶成長条件を詳細に検討したり、バリア層そのも
のの膜厚に対しても制限を受ける場合があるため、本発
明ではリセス形成をした後にバリア層及びゲートコンタ
クト層をリセス内に選択的に成長し、あらためてゲート
電極を形成している。
【００１９】
【発明の実施の形態】本発明の実施例のいくつかを図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００２０】
【実施例１】図１（ａ）に請求項１の発明の電界効果ト
ランジスタの１実施例をあらわす要部切断面図を示す。
ここで作製されているデバイスのエピタキシャル層構造
は半絶縁性ＩｎＰ基板１０１に不純物無添加ＩｎＡｌＡ
ｓ層１０２が５００nm、不純物無添加ＩｎＧａＡｓ層１
０３が２０nm、不純物無添加ＩｎＡｌＡｓ層１０４が５
nm、３×１０18cm-3にシリコンが添加されたＩｎＡｌＡ
ｓ層１０５が１５０nm、不純物無添加ＩｎＡｌＡｓ層１
０６が２０nm、３×１０18cm-3にシリコンが添加された
ＩｎＧａＡｓ層１０７が２０nm、の各層がそれぞれこの
順に積層されている。オーミック電極１０８ａ（ソース
電極），１０８ｂ（ドレイン電極）は最上層のＩｎＧａ
Ａｓ層１０７上にＡｕＧｅとＮｉとＡｕによって構成さ
れており、熱処理によってアロイ層はチャネルに相当す
る不純物無添加のＩｎＧａＡｓ層１０３に到達してい
る。オーミック電極１０８ａ，１０８ｂ間にはリセスが
形成されており、該リセスの深さは前記不純物無添加Ｉ
ｎＡｌＡｓ層１０６の途中にまで到達している。該リセ
ス上にはまた新たに不純物無添加のＩｎＰ層１１０ａが
１０nmの厚さで形成されてなり該ＩｎＰ層１１０ａ上に
ゲート電極１０８ｃが形成されている。ゲート電極とし
てはＴｉ，Ｐｔ，Ａｕをこの順に積層した１μm のゲー
ト長のものを用いている。デバイスはプラズマＣＶＤ法
により堆積されたＳｉＮ膜１１１でおおわれている。デ
バイスの初期特性としては相互コンダクタンス５００ｍ
Ｓ／mmが得られた。また、ショットキー障壁高さとして
は０．５ｅＶが得られており、ゲート逆耐圧として７Ｖ
が得られた。
ランジスタの１実施例をあらわす要部切断面図を示す。
ここで作製されているデバイスのエピタキシャル層構造
は半絶縁性ＩｎＰ基板１０１に不純物無添加ＩｎＡｌＡ
ｓ層１０２が５００nm、不純物無添加ＩｎＧａＡｓ層１
０３が２０nm、不純物無添加ＩｎＡｌＡｓ層１０４が５
nm、３×１０18cm-3にシリコンが添加されたＩｎＡｌＡ
ｓ層１０５が１５０nm、不純物無添加ＩｎＡｌＡｓ層１
０６が２０nm、３×１０18cm-3にシリコンが添加された
ＩｎＧａＡｓ層１０７が２０nm、の各層がそれぞれこの
順に積層されている。オーミック電極１０８ａ（ソース
電極），１０８ｂ（ドレイン電極）は最上層のＩｎＧａ
Ａｓ層１０７上にＡｕＧｅとＮｉとＡｕによって構成さ
れており、熱処理によってアロイ層はチャネルに相当す
る不純物無添加のＩｎＧａＡｓ層１０３に到達してい
る。オーミック電極１０８ａ，１０８ｂ間にはリセスが
形成されており、該リセスの深さは前記不純物無添加Ｉ
ｎＡｌＡｓ層１０６の途中にまで到達している。該リセ
ス上にはまた新たに不純物無添加のＩｎＰ層１１０ａが
１０nmの厚さで形成されてなり該ＩｎＰ層１１０ａ上に
ゲート電極１０８ｃが形成されている。ゲート電極とし
てはＴｉ，Ｐｔ，Ａｕをこの順に積層した１μm のゲー
ト長のものを用いている。デバイスはプラズマＣＶＤ法
により堆積されたＳｉＮ膜１１１でおおわれている。デ
バイスの初期特性としては相互コンダクタンス５００ｍ
Ｓ／mmが得られた。また、ショットキー障壁高さとして
は０．５ｅＶが得られており、ゲート逆耐圧として７Ｖ
が得られた。
【００２１】
【実施例２】実施例１で、不純物無添加ＩｎＰ層１１０
（ａ）の代わりに不純物無添加のＩｎＧａＰ層１１０
（ｂ）を用いた場合が、請求項２の発明に相当する構造
の１例であるが、この場合も同様の効果が得られ、良好
に動作する電界効果トランジスタを作製できた。その構
造図を図１（ｂ）に示す。デバイスの初期特性としては
相互コンダクタンス４９０ｍＳ／mmが得られた。また、
ショットキー障壁高さとしては０．５ｅＶが得られてお
り、ゲート逆耐圧として７Ｖが得られた。
（ａ）の代わりに不純物無添加のＩｎＧａＰ層１１０
（ｂ）を用いた場合が、請求項２の発明に相当する構造
の１例であるが、この場合も同様の効果が得られ、良好
に動作する電界効果トランジスタを作製できた。その構
造図を図１（ｂ）に示す。デバイスの初期特性としては
相互コンダクタンス４９０ｍＳ／mmが得られた。また、
ショットキー障壁高さとしては０．５ｅＶが得られてお
り、ゲート逆耐圧として７Ｖが得られた。
【００２２】
【実施例３】実施例１で、不純物無添加ＩｎＰ層１１０
（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡｓか
らなる超格子層１１０（ｃ）を用いた場合が、請求項
３、４に係る構造の１例であるが、この場合も同様の効
果が得られ、良好に動作する電界効果トランジスタを作
製できた。ここで作製した超格子層は４原子層のＡｌＡ
ｓ層と４原子層のＩｎＡｓ層の積層で４周期から構成さ
れている。その構造図を図１（ｃ）に示す。デバイスの
初期特性としては相互コンダクタンス５１０ｍＳ／mmが
得られた。また、ショットキー障壁高さとしては０．５
ｅＶが得られており、ゲート逆耐圧として６Ｖが得られ
た。
（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡｓか
らなる超格子層１１０（ｃ）を用いた場合が、請求項
３、４に係る構造の１例であるが、この場合も同様の効
果が得られ、良好に動作する電界効果トランジスタを作
製できた。ここで作製した超格子層は４原子層のＡｌＡ
ｓ層と４原子層のＩｎＡｓ層の積層で４周期から構成さ
れている。その構造図を図１（ｃ）に示す。デバイスの
初期特性としては相互コンダクタンス５１０ｍＳ／mmが
得られた。また、ショットキー障壁高さとしては０．５
ｅＶが得られており、ゲート逆耐圧として６Ｖが得られ
た。
【００２３】以上の実施例１〜３の３種類の電界効果ト
ランジスタの熱保管試験を行ったときの電流値と相互コ
ンダクタンスの値を示した図面が図６（ａ）（ｂ）であ
る。
ランジスタの熱保管試験を行ったときの電流値と相互コ
ンダクタンスの値を示した図面が図６（ａ）（ｂ）であ
る。
【００２４】
【実施例４】図２（ａ）に請求項１の発明の半導体装置
の別の実施例の構造の１例をあらわす要部切断面図を示
す。ここで作製されているデバイスのエピタキシャル層
構造は半絶縁性ＩｎＰ基板２０１上に不純物無添加Ｉｎ
ＡｌＡｓ層２０２が５００nm、不純物無添加ＩｎＧａＡ
ｓ層２０３が２０nm、不純物無添加ＩｎＡｌＡｓ層２０
４が５nm、３×１０18cm-3にシリコンが添加されたＩｎ
ＡｌＡｓ層２０５が１５０nm、不純物無添加ＩｎＡｌＡ
ｓ層２０６が２０nm、３×１０18cm-3にシリコンが添加
されたＩｎＧａＡｓ層２０７が２０nm、の各層がそれぞ
れこの順に積層されている。ウェハ上の所望の位置には
リセスが形成されており、該リセスの深さは前記不純物
無添加ＩｎＡｌＡｓ層２０６の途中にまで到達してい
る。該リセス上にはまた新たに不純物無添加のＩｎＰ層
２１０（ａ）が１０nmの厚さで形成されてなり該ＩｎＰ
層２１０（ａ）上にゲート電極２０８ｃが形成されてい
る。ゲート電極としてはＴｉ，Ｐｔ，Ａｕをこの順に積
層した１μm のゲート長のものを用いている。一方、オ
ーミック電極２０８ａ，２０８ｂはＩｎＰ層２１０
（ａ）上にＡｕＧｅとＮｉとＡｕによって構成されてお
り、熱処理によってアロイ層はチャネルに相当する不純
物無添加のＩｎＧａＡｓ層２０３に到達している。デバ
イスはプラズマＣＶＤ法により堆積されたＳｉＮ膜２１
１でおおわれている。デバイスの初期特性としては相互
コンダクタンス５００ｍＳ／mmが得られた。また、ショ
ットキー障壁高さとしては０．６ｅＶが得られており、
ゲート逆耐圧として７Ｖが得られた。
の別の実施例の構造の１例をあらわす要部切断面図を示
す。ここで作製されているデバイスのエピタキシャル層
構造は半絶縁性ＩｎＰ基板２０１上に不純物無添加Ｉｎ
ＡｌＡｓ層２０２が５００nm、不純物無添加ＩｎＧａＡ
ｓ層２０３が２０nm、不純物無添加ＩｎＡｌＡｓ層２０
４が５nm、３×１０18cm-3にシリコンが添加されたＩｎ
ＡｌＡｓ層２０５が１５０nm、不純物無添加ＩｎＡｌＡ
ｓ層２０６が２０nm、３×１０18cm-3にシリコンが添加
されたＩｎＧａＡｓ層２０７が２０nm、の各層がそれぞ
れこの順に積層されている。ウェハ上の所望の位置には
リセスが形成されており、該リセスの深さは前記不純物
無添加ＩｎＡｌＡｓ層２０６の途中にまで到達してい
る。該リセス上にはまた新たに不純物無添加のＩｎＰ層
２１０（ａ）が１０nmの厚さで形成されてなり該ＩｎＰ
層２１０（ａ）上にゲート電極２０８ｃが形成されてい
る。ゲート電極としてはＴｉ，Ｐｔ，Ａｕをこの順に積
層した１μm のゲート長のものを用いている。一方、オ
ーミック電極２０８ａ，２０８ｂはＩｎＰ層２１０
（ａ）上にＡｕＧｅとＮｉとＡｕによって構成されてお
り、熱処理によってアロイ層はチャネルに相当する不純
物無添加のＩｎＧａＡｓ層２０３に到達している。デバ
イスはプラズマＣＶＤ法により堆積されたＳｉＮ膜２１
１でおおわれている。デバイスの初期特性としては相互
コンダクタンス５００ｍＳ／mmが得られた。また、ショ
ットキー障壁高さとしては０．６ｅＶが得られており、
ゲート逆耐圧として７Ｖが得られた。
【００２５】
【実施例５】実施例４で、不純物無添加ＩｎＰ層２１０
（ａ）の代わりに不純物無添加のＩｎＧａＰ層２１０
（ｂ）を用いた場合が、請求項２の発明相当する構造の
１例であるが、この場合も同様の効果が得られ、良好に
動作する電界効果トランジスタを作製できた。その構造
図を図２（ｂ）に示す。デバイスの初期特性としては相
互コンダクタンス５１０ｍＳ／mmが得られた。また、シ
ョットキー障壁高さとしては０．６５ｅＶが得られてお
り、ゲート逆耐圧として６．５Ｖが得られた。
（ａ）の代わりに不純物無添加のＩｎＧａＰ層２１０
（ｂ）を用いた場合が、請求項２の発明相当する構造の
１例であるが、この場合も同様の効果が得られ、良好に
動作する電界効果トランジスタを作製できた。その構造
図を図２（ｂ）に示す。デバイスの初期特性としては相
互コンダクタンス５１０ｍＳ／mmが得られた。また、シ
ョットキー障壁高さとしては０．６５ｅＶが得られてお
り、ゲート逆耐圧として６．５Ｖが得られた。
【００２６】
【実施例６】実施例４で、不純物無添加ＩｎＰ層２１０
（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡｓか
らなる超格子層２１０（ｃ）を用いた場合が、請求項
３、４の発明に相当する構造の１例であるが、この場合
も同様の効果が得られ、良好に動作する電界効果トラン
ジスタを作製できた。ここで作製した超格子層は４原子
層のＡｌＡｓ層と４原子層のＩｎＡｓ層の積層で４周期
から構成されている。その構造図を図２（ｃ）に示す。
デバイスの初期特性としては相互コンダクタンス５４０
ｍＳ／mmが得られた。また、ショットキー障壁高さとし
ては０．６５ｅＶが得られており、ゲート逆耐圧として
６Ｖが得られた。
（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡｓか
らなる超格子層２１０（ｃ）を用いた場合が、請求項
３、４の発明に相当する構造の１例であるが、この場合
も同様の効果が得られ、良好に動作する電界効果トラン
ジスタを作製できた。ここで作製した超格子層は４原子
層のＡｌＡｓ層と４原子層のＩｎＡｓ層の積層で４周期
から構成されている。その構造図を図２（ｃ）に示す。
デバイスの初期特性としては相互コンダクタンス５４０
ｍＳ／mmが得られた。また、ショットキー障壁高さとし
ては０．６５ｅＶが得られており、ゲート逆耐圧として
６Ｖが得られた。
【００２７】以上の実施例４〜６の３種類の電界効果ト
ランジスタの熱保管試験を行ったときの電流値と相互コ
ンダクタンスの値を示した図面が図７（ａ）（ｂ）であ
る。
ランジスタの熱保管試験を行ったときの電流値と相互コ
ンダクタンスの値を示した図面が図７（ａ）（ｂ）であ
る。
【００２８】
【実施例７】図３に本発明である請求項１の発明の電界
効果トランジスタの別の実施例の構造の１例をあらわす
要部切断面図を示す。ここで作製されているデバイスの
エピ構造は半絶縁性ＩｎＰ基板３０１上に不純物無添加
ＩｎＡｌＡｓ層３０２が５００nm、不純物無添加ＩｎＧ
ａＡｓ層３０３が２０nm、不純物無添加ＩｎＡｌＡｓ層
３０４が５nm、３×１０18cm-3にシリコンが添加された
ＩｎＡｌＡｓ層３０５が１５０nm、不純物無添加ＩｎＡ
ｌＡｓ層３０６が２０nm、３×１０18cm-3にシリコンが
添加されたＩｎＧａＡｓ層３０７が２０nm、の各層がそ
れぞれこの順に積層されている。オーミック電極３０８
ａ，３０８ｂは最上層のＩｎＧａＡｓ層３０７上にＡｕ
ＧｅとＮｉとＡｕによって構成されており、熱処理によ
ってアロイ層はチャネルに相当する不純物無添加のＩｎ
ＧａＡｓ層３０３に到達している。オーミック電極３０
８ａ，３０８ｂ間にはリセスが形成されており、該リセ
スの深さは前記不純物無添加ＩｎＡｌＡｓ層３０６の途
中にまで到達している。該リセス上にはまた新たに不純
物無添加のＩｎＰ層３１０（ａ）が１０nmの厚さで形成
されてなり、該ＩｎＰ層３１０（ａ）上には不純物無添
加のＩｎＡｌＡｓ層３１２が５nmの厚さで形成されてな
る。該ＩｎＡｌＡｓ層３１２上にゲート電極３０８ｃが
形成されている。ゲート電極としてはＴｉ，Ｐｔ，Ａｕ
をこの順に積層した１μm のゲート長のものを用いてい
る。デバイスはプラズマＣＶＤ法により堆積されたＳｉ
Ｎ膜３１１でおおわれている。デバイスの初期特性とし
ては相互コンダクタンス５００ｍＳ／mmが得られた。ま
た、ショットキー障壁高さとしては０．６ｅＶが得られ
ており、ゲート逆耐圧として７Ｖが得られた。
効果トランジスタの別の実施例の構造の１例をあらわす
要部切断面図を示す。ここで作製されているデバイスの
エピ構造は半絶縁性ＩｎＰ基板３０１上に不純物無添加
ＩｎＡｌＡｓ層３０２が５００nm、不純物無添加ＩｎＧ
ａＡｓ層３０３が２０nm、不純物無添加ＩｎＡｌＡｓ層
３０４が５nm、３×１０18cm-3にシリコンが添加された
ＩｎＡｌＡｓ層３０５が１５０nm、不純物無添加ＩｎＡ
ｌＡｓ層３０６が２０nm、３×１０18cm-3にシリコンが
添加されたＩｎＧａＡｓ層３０７が２０nm、の各層がそ
れぞれこの順に積層されている。オーミック電極３０８
ａ，３０８ｂは最上層のＩｎＧａＡｓ層３０７上にＡｕ
ＧｅとＮｉとＡｕによって構成されており、熱処理によ
ってアロイ層はチャネルに相当する不純物無添加のＩｎ
ＧａＡｓ層３０３に到達している。オーミック電極３０
８ａ，３０８ｂ間にはリセスが形成されており、該リセ
スの深さは前記不純物無添加ＩｎＡｌＡｓ層３０６の途
中にまで到達している。該リセス上にはまた新たに不純
物無添加のＩｎＰ層３１０（ａ）が１０nmの厚さで形成
されてなり、該ＩｎＰ層３１０（ａ）上には不純物無添
加のＩｎＡｌＡｓ層３１２が５nmの厚さで形成されてな
る。該ＩｎＡｌＡｓ層３１２上にゲート電極３０８ｃが
形成されている。ゲート電極としてはＴｉ，Ｐｔ，Ａｕ
をこの順に積層した１μm のゲート長のものを用いてい
る。デバイスはプラズマＣＶＤ法により堆積されたＳｉ
Ｎ膜３１１でおおわれている。デバイスの初期特性とし
ては相互コンダクタンス５００ｍＳ／mmが得られた。ま
た、ショットキー障壁高さとしては０．６ｅＶが得られ
ており、ゲート逆耐圧として７Ｖが得られた。
【００２９】
【実施例８】実施例７で、不純物無添加ＩｎＰ層３１０
（ａ）の代わりに不純物無添加のＩｎＧａＰ層３１０
（ｂ）を用いた場合が、請求項２の発明に相当する構造
の１例であるが、この場合も同様の効果が得られ、良好
に動作する電界効果トランジスタを作製できた。その構
造図を図３（ｂ）に示す。デバイスの初期特性としては
相互コンダクタンス４５０ｍＳ／mmが得られた。また、
ショットキー障壁高さとしては０．６ｅＶが得られてお
り、ゲート逆耐圧として６Ｖが得られた。
（ａ）の代わりに不純物無添加のＩｎＧａＰ層３１０
（ｂ）を用いた場合が、請求項２の発明に相当する構造
の１例であるが、この場合も同様の効果が得られ、良好
に動作する電界効果トランジスタを作製できた。その構
造図を図３（ｂ）に示す。デバイスの初期特性としては
相互コンダクタンス４５０ｍＳ／mmが得られた。また、
ショットキー障壁高さとしては０．６ｅＶが得られてお
り、ゲート逆耐圧として６Ｖが得られた。
【００３０】
【実施例９】実施例７で、不純物無添加ＩｎＰ層３１０
（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡｓか
らなる超格子層３１０（ｃ）を用いた場合が、請求項
３、４の発明に相当する構造の１例であるが、この場合
も同様の効果が得られ、良好に動作する電界効果トラン
ジスタを作製できた。ここで作製した超格子層は４原子
層のＡｌＡｓ層と４原子層のＩｎＡｓ層の積層で４周期
から構成されている。その構造図を図３（ｃ）に示す。
デバイスの初期特性としては相互コンダクタンス４８０
ｍＳ／mmが得られた。また、ショットキー障壁高さとし
ては０．６ｅＶが得られており、ゲート逆耐圧として７
Ｖが得られた。
（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡｓか
らなる超格子層３１０（ｃ）を用いた場合が、請求項
３、４の発明に相当する構造の１例であるが、この場合
も同様の効果が得られ、良好に動作する電界効果トラン
ジスタを作製できた。ここで作製した超格子層は４原子
層のＡｌＡｓ層と４原子層のＩｎＡｓ層の積層で４周期
から構成されている。その構造図を図３（ｃ）に示す。
デバイスの初期特性としては相互コンダクタンス４８０
ｍＳ／mmが得られた。また、ショットキー障壁高さとし
ては０．６ｅＶが得られており、ゲート逆耐圧として７
Ｖが得られた。
【００３１】以上の実施例７〜９の３種類の電界効果ト
ランジスタの熱保管試験を行ったときの電流値と相互コ
ンダクタンスの値を示した図面が図８（ａ）（ｂ）であ
る。
ランジスタの熱保管試験を行ったときの電流値と相互コ
ンダクタンスの値を示した図面が図８（ａ）（ｂ）であ
る。
【００３２】
【実施例１０】図４に請求項１の発明の電界効果トラン
ジスタの構造の別の実施例をあらわす要部切断面図を示
す。ここで作製されているデバイスのエピ構造は半絶縁
性ＩｎＰ基板４０１上に不純物無添加ＩｎＡｌＡｓ層４
０２が５００nm、不純物無添加ＩｎＧａＡｓ層４０３が
２０nm、不純物無添加ＩｎＡｌＡｓ層４０４が５nm、３
×１０18cm-3にシリコンが添加されたＩｎＡｌＡｓ層４
０５が１５０nm、不純物無添加ＩｎＡｌＡｓ層４０６が
２０nm、３×１０18cm-3にシリコンが添加されたＩｎＧ
ａＡｓ層４０７が２０nm、の各層がそれぞれこの順に積
層されている。ウェハ上の所望の位置にはリセスが形成
されており、該リセスの深さは前記不純物無添加ＩｎＡ
ｌＡｓ層４０６の途中にまで到達している。該リセス上
にはまた新たに不純物無添加のＩｎＰ層４１０（ａ）が
１０nmの厚さで形成されてなり該ＩｎＰ層４１０（ａ）
上には不純物無添加のＩｎＡｌＡｓ層４１２が５nmの厚
さで形成されている。該ＩｎＡｌＡｓ層４１２上にはゲ
ート電極４０８ｃが形成されている。ゲート電極として
はＴｉ，Ｐｔ，Ａｕをこの順に積層した１μm のゲート
長のものを用いている。一方、オーミック電極４０８
ａ，４０８ｂはＩｎＡｌＡｓ層４１２上にＡｕＧｅとＮ
ｉとＡｕによって構成されており、熱処理によってアロ
イ層はチャネルに相当する不純物無添加のＩｎＧａＡｓ
層４０３に到達している。デバイスはプラズマＣＶＤ法
により堆積されたＳｉＮ膜４１１でおおわれている。デ
バイスの初期特性としては相互コンダクタンス５００ｍ
Ｓ／mmが得られた。また、ショットキー障壁高さとして
は０．６ｅＶが得られており、ゲート逆耐圧として７Ｖ
が得られた。
ジスタの構造の別の実施例をあらわす要部切断面図を示
す。ここで作製されているデバイスのエピ構造は半絶縁
性ＩｎＰ基板４０１上に不純物無添加ＩｎＡｌＡｓ層４
０２が５００nm、不純物無添加ＩｎＧａＡｓ層４０３が
２０nm、不純物無添加ＩｎＡｌＡｓ層４０４が５nm、３
×１０18cm-3にシリコンが添加されたＩｎＡｌＡｓ層４
０５が１５０nm、不純物無添加ＩｎＡｌＡｓ層４０６が
２０nm、３×１０18cm-3にシリコンが添加されたＩｎＧ
ａＡｓ層４０７が２０nm、の各層がそれぞれこの順に積
層されている。ウェハ上の所望の位置にはリセスが形成
されており、該リセスの深さは前記不純物無添加ＩｎＡ
ｌＡｓ層４０６の途中にまで到達している。該リセス上
にはまた新たに不純物無添加のＩｎＰ層４１０（ａ）が
１０nmの厚さで形成されてなり該ＩｎＰ層４１０（ａ）
上には不純物無添加のＩｎＡｌＡｓ層４１２が５nmの厚
さで形成されている。該ＩｎＡｌＡｓ層４１２上にはゲ
ート電極４０８ｃが形成されている。ゲート電極として
はＴｉ，Ｐｔ，Ａｕをこの順に積層した１μm のゲート
長のものを用いている。一方、オーミック電極４０８
ａ，４０８ｂはＩｎＡｌＡｓ層４１２上にＡｕＧｅとＮ
ｉとＡｕによって構成されており、熱処理によってアロ
イ層はチャネルに相当する不純物無添加のＩｎＧａＡｓ
層４０３に到達している。デバイスはプラズマＣＶＤ法
により堆積されたＳｉＮ膜４１１でおおわれている。デ
バイスの初期特性としては相互コンダクタンス５００ｍ
Ｓ／mmが得られた。また、ショットキー障壁高さとして
は０．６ｅＶが得られており、ゲート逆耐圧として７Ｖ
が得られた。
【００３３】
【実施例１１】実施例１０で、不純物無添加ＩｎＰ層４
１０（ａ）の代わりに不純物無添加のＩｎＧａＰ層４１
０（ｂ）を用いた場合が、請求項２の発明に相当する構
造の１例であるが、この場合も同様の効果が得られ、良
好に動作する電界効果トランジスタを作製できた。その
構造図を図４（ｂ）に示す。デバイスの初期特性として
は相互コンダクタンス５００ｍＳ／mmが得られた。ま
た、ショットキー障壁高さとしては０．５５ｅＶが得ら
れており、ゲート逆耐圧として６Ｖが得られた。
１０（ａ）の代わりに不純物無添加のＩｎＧａＰ層４１
０（ｂ）を用いた場合が、請求項２の発明に相当する構
造の１例であるが、この場合も同様の効果が得られ、良
好に動作する電界効果トランジスタを作製できた。その
構造図を図４（ｂ）に示す。デバイスの初期特性として
は相互コンダクタンス５００ｍＳ／mmが得られた。ま
た、ショットキー障壁高さとしては０．５５ｅＶが得ら
れており、ゲート逆耐圧として６Ｖが得られた。
【００３４】
【実施例１２】実施例１０で、不純物無添加ＩｎＰ層４
１０（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡ
ｓからなる超格子層４１０（ｃ）を用いた場合が、請求
項３、４に相当する構造の１例であるが、この場合も同
様の効果が得られ、良好に動作する電界効果トランジス
タを作製できた。ここで作製した超格子層は４原子層の
ＡｌＡｓ層と４原子層のＩｎＡｓ層の積層で４周期から
構成されている。その構造図を図４（ｃ）に示す。デバ
イスの初期特性としては相互コンダクタンス５２０ｍＳ
／mmが得られた。また、ショットキー障壁高さとしては
０．５ｅＶが得られており、ゲート逆耐圧として５Ｖが
得られた。
１０（ａ）の代わりに不純物無添加のＡｌＡｓとＩｎＡ
ｓからなる超格子層４１０（ｃ）を用いた場合が、請求
項３、４に相当する構造の１例であるが、この場合も同
様の効果が得られ、良好に動作する電界効果トランジス
タを作製できた。ここで作製した超格子層は４原子層の
ＡｌＡｓ層と４原子層のＩｎＡｓ層の積層で４周期から
構成されている。その構造図を図４（ｃ）に示す。デバ
イスの初期特性としては相互コンダクタンス５２０ｍＳ
／mmが得られた。また、ショットキー障壁高さとしては
０．５ｅＶが得られており、ゲート逆耐圧として５Ｖが
得られた。
【００３５】以上の実施例１０〜１２の３種類の電界効
果トランジスタの熱保管試験を行ったときの電流値と相
互コンダクタンスの値を示した図面が図９（ａ）（ｂ）
である。
果トランジスタの熱保管試験を行ったときの電流値と相
互コンダクタンスの値を示した図面が図９（ａ）（ｂ）
である。
【００３６】本実施例の構造と図５に示すような従来よ
り用いられてきたＩｎＡｌＡｓドナー層を用いた構造の
電界効果トランジスタをともに３００℃の保管炉を用い
て熱試験を行った時のドレイン電流と相互コンダクタン
スの時間変動を図６（ａ）（ｂ）図、図７（ａ）
（ｂ）、図８（ａ）（ｂ）及び図９（ａ）（ｂ）にそれ
ぞれ示す。従来構造に関しては保管時間の経過とともに
ドレイン電流や相互コンダクタンスは徐々に劣化し、１
００時間経過後にはそれぞれ初期値に比べてドレイン電
流で２５％以上、相互コンダクタンスで１５％以上の劣
化を示した。一方、本発明を適用した今回試作のすべて
の実施例では１００時間後においてドレイン電流の変化
量は１０％以下であった。また、相互コンダクタンスの
変化量も５％以下であり、優れた熱的安定性が得られて
いる。また、１００時間の熱保管後のデバイスに対しＳ
ＩＭＳ分析を行うことで不純物の混入を調べたが、特に
デバイス構成材料以外の不純物の混入は認められず、ま
た、それぞれのプロファイルの変動は認められなかっ
た。
り用いられてきたＩｎＡｌＡｓドナー層を用いた構造の
電界効果トランジスタをともに３００℃の保管炉を用い
て熱試験を行った時のドレイン電流と相互コンダクタン
スの時間変動を図６（ａ）（ｂ）図、図７（ａ）
（ｂ）、図８（ａ）（ｂ）及び図９（ａ）（ｂ）にそれ
ぞれ示す。従来構造に関しては保管時間の経過とともに
ドレイン電流や相互コンダクタンスは徐々に劣化し、１
００時間経過後にはそれぞれ初期値に比べてドレイン電
流で２５％以上、相互コンダクタンスで１５％以上の劣
化を示した。一方、本発明を適用した今回試作のすべて
の実施例では１００時間後においてドレイン電流の変化
量は１０％以下であった。また、相互コンダクタンスの
変化量も５％以下であり、優れた熱的安定性が得られて
いる。また、１００時間の熱保管後のデバイスに対しＳ
ＩＭＳ分析を行うことで不純物の混入を調べたが、特に
デバイス構成材料以外の不純物の混入は認められず、ま
た、それぞれのプロファイルの変動は認められなかっ
た。
【００３７】ここでは図１（ｃ）、図２（ｃ）、図３
（ｃ）には、請求項３、４、５を同時に用いたＡｌＡｓ
とＩｎＡｓの超格子の実施例を示したが、独立にＡｌx
Ｇａ1- x Ａｓ（０≦ｘ≦１）及びＩｎx Ｇａ1-x Ａｓ
（０≦ｘ≦１）及びＩｎx Ａｌ1- x Ａｓ（０≦ｘ＜０．
４あるいは０．６＜ｘ≦１）を用いた場合も試作評価し
た結果、それぞれの厚みとして３nmを用いた場合はほぼ
超格子を用いた場合と同等の熱的安定性を確認できた。
（ｃ）には、請求項３、４、５を同時に用いたＡｌＡｓ
とＩｎＡｓの超格子の実施例を示したが、独立にＡｌx
Ｇａ1- x Ａｓ（０≦ｘ≦１）及びＩｎx Ｇａ1-x Ａｓ
（０≦ｘ≦１）及びＩｎx Ａｌ1- x Ａｓ（０≦ｘ＜０．
４あるいは０．６＜ｘ≦１）を用いた場合も試作評価し
た結果、それぞれの厚みとして３nmを用いた場合はほぼ
超格子を用いた場合と同等の熱的安定性を確認できた。
【００３８】以上の実施例では特定の材料，特定の値を
用いて説明したがこれは理解を容易にするためのもので
あり，例えば結晶構造に於ける各層の厚みやドーピング
の濃度等はここに示した値である必要はなく、また、ド
ーナー層であるＩｎＡｌＡｓ層中にＳｉ等のプレーナド
ーピングを行った構造等も本発明に於いては有効であ
る。ドナー不純物としてここではシリコンを用いている
が、これもｎ型のドーピングを可能とする材料ならば特
にシリコンに限るものではなくイオウやセレンなど他の
材料を用いることも可能である。
用いて説明したがこれは理解を容易にするためのもので
あり，例えば結晶構造に於ける各層の厚みやドーピング
の濃度等はここに示した値である必要はなく、また、ド
ーナー層であるＩｎＡｌＡｓ層中にＳｉ等のプレーナド
ーピングを行った構造等も本発明に於いては有効であ
る。ドナー不純物としてここではシリコンを用いている
が、これもｎ型のドーピングを可能とする材料ならば特
にシリコンに限るものではなくイオウやセレンなど他の
材料を用いることも可能である。
【００３９】また、オーミック電極としてＡｕ，Ｇｅ，
Ｎｉによって構成されているアロイ電極を用いている
が、例えばＴｉ，Ｐｔ，Ａｕなどによって構成されてい
るノンアロイ型のオーミック電極も可能であり、ゲート
金属を構成する材料についてもＴｉ／Ｐｔ／Ａｕの積層
構造に限定されるものではなく、ＷＳｉやＷ、Ｔｉ／Ａ
ｌ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、Ａｌ、Ｍｏ／Ｔｉ／Ｐｔ
／Ａｕをはじめとするさまざまな金属の単層あるいは積
層を用いることが可能である。
Ｎｉによって構成されているアロイ電極を用いている
が、例えばＴｉ，Ｐｔ，Ａｕなどによって構成されてい
るノンアロイ型のオーミック電極も可能であり、ゲート
金属を構成する材料についてもＴｉ／Ｐｔ／Ａｕの積層
構造に限定されるものではなく、ＷＳｉやＷ、Ｔｉ／Ａ
ｌ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、Ａｌ、Ｍｏ／Ｔｉ／Ｐｔ
／Ａｕをはじめとするさまざまな金属の単層あるいは積
層を用いることが可能である。
【００４０】また、図１（ｃ）、図２（ｃ）、図３
（ｃ）に実施例として示したＡｌＡｓとＩｎＡｓの超格
子を用いた場合であっても、そのそれぞれの原子層数や
超格子の周期はここで示した実施例の値に限定するもの
ではない。
（ｃ）に実施例として示したＡｌＡｓとＩｎＡｓの超格
子を用いた場合であっても、そのそれぞれの原子層数や
超格子の周期はここで示した実施例の値に限定するもの
ではない。
【００４１】
【発明の効果】本発明により、フッ素などの不純物がド
ナー層に混入し、ドナーを不活性化することによっても
たらされるデバイスの熱的な不安定要因を抑制し、高信
頼なＩｎＰ基板上の化合物電界効果トランジスタの提供
が可能になる。
ナー層に混入し、ドナーを不活性化することによっても
たらされるデバイスの熱的な不安定要因を抑制し、高信
頼なＩｎＰ基板上の化合物電界効果トランジスタの提供
が可能になる。
【図１】（ａ）は本発明の請求項１を適用した実施例１
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例２の構造を示すものである。（ｃ）は本
発明の請求項３及び請求項４を適用した実施例３の構造
を示すものである。
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例２の構造を示すものである。（ｃ）は本
発明の請求項３及び請求項４を適用した実施例３の構造
を示すものである。
【図２】（ａ）は本発明の請求項１を適用した実施例４
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例５の構造を示すものである。（ｃ）は本
発明の請求項３及び請求項４を適用した実施例６の構造
を示すものである。
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例５の構造を示すものである。（ｃ）は本
発明の請求項３及び請求項４を適用した実施例６の構造
を示すものである。
【図３】（ａ）は本発明の請求項１を適用した実施例７
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例８の構造を示すものである。（ｃ）は本
発明の請求項３及び請求項４を適用した実施例９の構造
を示すものである。
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例８の構造を示すものである。（ｃ）は本
発明の請求項３及び請求項４を適用した実施例９の構造
を示すものである。
【図４】（ａ）本発明の請求項１を適用した実施例１０
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例１１の構造を示すものである。（ｃ）は
本発明の請求項３及び請求項４を適用した実施例１２の
構造を示すものである。
の構造を示すものである。（ｂ）は本発明の請求項２を
適用した実施例１１の構造を示すものである。（ｃ）は
本発明の請求項３及び請求項４を適用した実施例１２の
構造を示すものである。
【図５】従来用いられてきた構造の１例を示すものであ
る。
る。
【図６】（ａ）は実施例１、２、３熱保管試験における
ドレイン電流の熱変動の結果を示すものである。（ｂ）
は実施例１、２、３の熱保管試験における相互コンダク
タンスの熱変動の結果を示すものである。
ドレイン電流の熱変動の結果を示すものである。（ｂ）
は実施例１、２、３の熱保管試験における相互コンダク
タンスの熱変動の結果を示すものである。
【図７】（ａ）は実施例４、５、６の熱保管試験におけ
るドレイン電流の熱変動の結果を示すものである。
（ｂ）は実施例４、５、６の熱保管試験における相互コ
ンダクタンスの熱変動の結果を示すものである。
るドレイン電流の熱変動の結果を示すものである。
（ｂ）は実施例４、５、６の熱保管試験における相互コ
ンダクタンスの熱変動の結果を示すものである。
【図８】（ａ）は実施例７、８、９の熱保管試験におけ
るドレイン電流の熱変動の結果を示すものである。
（ｂ）は実施例７、８、９の熱保管試験における相互コ
ンダクタンスの熱変動の結果を示すものである。
るドレイン電流の熱変動の結果を示すものである。
（ｂ）は実施例７、８、９の熱保管試験における相互コ
ンダクタンスの熱変動の結果を示すものである。
【図９】（ａ）は実施例１０、１１、１２の熱保管試験
におけるドレイン電流の熱変動の結果を示すものであ
る。（ｂ）は実施例１０、１１、１２の熱保管試験にお
ける相互コンダクタンスの熱変動の結果を示すものであ
る。
におけるドレイン電流の熱変動の結果を示すものであ
る。（ｂ）は実施例１０、１１、１２の熱保管試験にお
ける相互コンダクタンスの熱変動の結果を示すものであ
る。
１０１，２０１，３０１，４０１，５０１ ＩｎＰ基板 １０２，２０２，３０２，４０２，５０２ 不純物無添
加ＩｎＡｌＡｓ層 １０３，２０３，３０３，４０３，５０３ 不純物無添
加ＩｎＧａＡｓ層 １０４，２０４，３０４，４０４，５０４ 不純物無添
加ＩｎＡｌＡｓ １０５，２０５，３０５，４０５，５０５ 不純物添加
ＩｎＡｌＡｓ層 １０６，２０６，３０６，４０６，５０６ 不純物無添
加ＩｎＡｌＡｓ層 １０７，２０７，３０７，４０７，５０７ 不純物添加
ＩｎＧａＡｓ層 １０８ａ，２０８ａ，３０８ａ，４０８ａ，５０８ａ
ソース電極 １０８ｂ，２０８ｂ，３０８ｂ，４０８ｂ，５０８ｂ
ドレイン電極 １０８ｃ，２０８ｃ，３０８ｃ，４０８ｃ，５０８ｃ
ゲート電極 １１０ａ，２１０ａ，３１０ａ，４１０ａ 不純物無添
加ＩｎＰ層 １１０ｂ，２１０ｂ，３１０ｂ，４１０ｂ 不純物無添
加ＩｎＧａＰ層 １１０ｃ，２１０ｃ，３１０ｃ，４１０ｃ 不純物無添
加ＡｌＡｓ／ＩｎＡｓ超格子層 １１１，２１１，３１１，４１１，５１１ ＳｉＮ保護
膜 ３１２，４１２ 不純物無添加ＩｎＡｌＡｓ層
加ＩｎＡｌＡｓ層 １０３，２０３，３０３，４０３，５０３ 不純物無添
加ＩｎＧａＡｓ層 １０４，２０４，３０４，４０４，５０４ 不純物無添
加ＩｎＡｌＡｓ １０５，２０５，３０５，４０５，５０５ 不純物添加
ＩｎＡｌＡｓ層 １０６，２０６，３０６，４０６，５０６ 不純物無添
加ＩｎＡｌＡｓ層 １０７，２０７，３０７，４０７，５０７ 不純物添加
ＩｎＧａＡｓ層 １０８ａ，２０８ａ，３０８ａ，４０８ａ，５０８ａ
ソース電極 １０８ｂ，２０８ｂ，３０８ｂ，４０８ｂ，５０８ｂ
ドレイン電極 １０８ｃ，２０８ｃ，３０８ｃ，４０８ｃ，５０８ｃ
ゲート電極 １１０ａ，２１０ａ，３１０ａ，４１０ａ 不純物無添
加ＩｎＰ層 １１０ｂ，２１０ｂ，３１０ｂ，４１０ｂ 不純物無添
加ＩｎＧａＰ層 １１０ｃ，２１０ｃ，３１０ｃ，４１０ｃ 不純物無添
加ＡｌＡｓ／ＩｎＡｓ超格子層 １１１，２１１，３１１，４１１，５１１ ＳｉＮ保護
膜 ３１２，４１２ 不純物無添加ＩｎＡｌＡｓ層
Claims (9)
- 【請求項１】半絶縁性半導体基板上のゲート形成部分に
リセスが形成され、該リセス上に少なくともＩｎＰ層ま
たはＩｎＰ層を含む二層以上のゲート形成層が形成さ
れ、該ゲート形成層上にゲート電極が形成されているこ
とを特徴とする電界効果トランジスタ。 - 【請求項２】半絶縁性半導体基板上のゲート形成部分に
リセスが形成され、該リセス上に少なくともＩｎＧａＰ
層またはＩｎＧａＰ層を含む二層以上のゲート形成層が
形成され、該ゲート形成層上にゲート電極が形成されて
いることを特徴とする電界効果トランジスタ。 - 【請求項３】半絶縁性半導体基板上のゲート形成部分に
リセスが形成され、該リセス上に少なくともＡｌx Ｇａ
1-x Ａｓ（０≦ｘ≦１）層またはＡｌx Ｇａ1-x Ａｓ
（０≦ｘ≦１）層を含む二層以上のゲート形成層が形成
され、該ゲート形成層上にゲート電極が形成されている
ことを特徴とする電界効果トランジスタ。 - 【請求項４】半絶縁性半導体基板上のゲート形成部分に
リセスが形成され、該リセス上に少なくともＩｎx Ｇａ
1-x Ａｓ（０≦ｘ≦１）層またはＩｎx Ｇａ1-x Ａｓ
（０≦ｘ≦１）層を含む二層以上のゲート形成層が形成
され、該ゲート形成層上にゲート電極が形成されている
ことを特徴とする電界効果トランジスタ。 - 【請求項５】半絶縁性半導体基板上のゲート形成部分に
リセスが形成され、該リセス上に少なくともＩｎx Ａｌ
1-x Ａｓ（０≦ｘ＜０．４または０．６＜ｘ≦１）層、
あるいはＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．４または
０．６＜ｘ≦１）層を含む二層以上のゲート形成層が形
成され、該ゲート形成層上にゲート電極が形成されてい
ることを特徴とする電界効果トランジスタ。 - 【請求項６】ゲート電極とチャネルの間に不純物添加さ
れたＩｎＡｌＡｓ層が形成されていることを特徴とする
請求項１、請求項２、請求項３、請求項４、または請求
項５記載の電界効果トランジスタ。 - 【請求項７】ゲート電極とチャネルの間に不純物添加さ
れたＡｌＧａＡｓ層が形成されていることを特徴とする
請求項１、請求項２、請求項３、請求項４、または請求
項５記載の電界効果トランジスタ。 - 【請求項８】前記半導体基板がＧａＡｓであることを特
徴とする請求項１、請求項２、請求項３、請求項４、請
求項５、請求項６、または請求項７記載の電界効果トラ
ンジスタ。 - 【請求項９】前記半導体基板がＩｎＰであることを特徴
とする請求項１、請求項２、請求項３、請求項４、請求
項５、請求項６、または請求項７記載の電界効果トラン
ジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022989A JPH10223651A (ja) | 1997-02-05 | 1997-02-05 | 電界効果トランジスタ |
| US09/017,137 US6144049A (en) | 1997-02-05 | 1998-02-02 | Field effect transistor |
| US09/396,400 US6184547B1 (en) | 1997-02-05 | 1999-09-15 | Field effect transistor and method of fabricating the same |
| US09/667,231 US6448119B1 (en) | 1997-02-05 | 2000-09-22 | Field effect transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022989A JPH10223651A (ja) | 1997-02-05 | 1997-02-05 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223651A true JPH10223651A (ja) | 1998-08-21 |
Family
ID=12097958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9022989A Pending JPH10223651A (ja) | 1997-02-05 | 1997-02-05 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6144049A (ja) |
| JP (1) | JPH10223651A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3416532B2 (ja) * | 1998-06-15 | 2003-06-16 | 富士通カンタムデバイス株式会社 | 化合物半導体装置及びその製造方法 |
| JP3085376B2 (ja) * | 1998-10-30 | 2000-09-04 | 住友電気工業株式会社 | 電界効果トランジスタ |
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