JP2572484B2

JP2572484B2 - 電界効果トランジスタ

Info

Publication number: JP2572484B2
Application number: JP2310097A
Authority: JP
Inventors: 佳延杉山; 致和鷹野; 竹内　　幸裕
Original assignee: Agency of Industrial Science and Technology; Denso Corp
Current assignee: Denso Corp; National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1990-11-14
Filing date: 1990-11-14
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPH04180240A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、InGaAsを使用した電界効果トランジスタに
係り、特に高キャリア移動度に体する改良に関する。

〔従来の技術〕

電界効果トランジスタの材料としてSiが一般的に用い
られているが、Siより大きいキャリア移動度を持ちトラ
ンジスタ性能を向上させる材料に化合物半導体がある。
すでに半絶縁性GaAs基板上の高純度GaAsを能動層とした
MESFET、AlGaAs/GaAsヘテロ接合で生成される二次元電
子ガスを能動層としたHEMTなどが実用化されている。ま
た、近年GaAsに比べてさらに大きい移動度を持ち、より
高速動作を可能にする材料としてInGaAsが注目されてお
り、特に、半絶縁性InP基板上に成長させたInGaAs/InAl
Asヘテロ接合はGaAs基板上のAlGaAs/GaAsヘテロ接合よ
り、移動度、飽和電子速度、シートキャリア濃度に優
れ、高周波・OEIC材料として注目されている。

ここで、InGaAsは、InAsとGaAsを混晶成長させた材料
である。ここでInAsとGaAsの格子定数を比較してみる
と、InAsは0.606nm,GaAsは0.565nmと異なるため、これ
らの中間の格子定数0.587nmを持つInPがInGaAsのエピタ
キシャル成長用の基板として用いられる。

InAlAs/InGaAs/InP（基板）で基本構成した電界効果
トランジスタの基本構造（断面図）を第１図に示す。

図において、半絶縁性InP基板１の上に能動層として
できるだけ純度の高いInGaAs結晶成長層２が形成されて
おり、さらにその上にInGaAs結晶成長層２よりもエネル
ギ・バンド幅が広く、また望ましくはできるだけ純度の
高いノンドープ結晶成長層であるInAlAs結晶成長層３が
形成されている。したがってこれらの層２、３間にはヘ
テロ接合界面Ａが形成される。

このInAlAs結晶成長層３の上には、例えばこの結晶成
長層３と同じ材料の、ただし高濃度にドーピングされた
高濃度ドープInAlAs結晶成長層４が形成され、その上に
は保護を兼ねInGaAsの表面結晶層５が形成されており、
不純物拡散によりInGaAs結晶成長層２に対してオーム性
接触とされた電極６、８（一般にはどちらかがソース電
極、他方がドレイン電極と呼称される）と、ヘテロ接合
界面Ａへの印加電界を制御する電極７（同様に一般には
ゲート電極と呼称される）が形成されている。なお、こ
のゲート電極７は高濃度ドープ結晶成長層４とショット
キないしpn接合を形成すべく形成されている。

こうしたヘテロ接合を用いた電界効果トランジスタで
は、ヘテロ接合界面Ａの結晶成長層２側に形成される二
次元電子ガスないし正孔ガス（以下、一括してキャリア
ガス層2aという）に対し、電極6,8を介して平行に電界
を印加し、該キャリアガス層2aを能動層とした上で、こ
の能動層中に誘起されるキャリアを電極７からの印加電
界により制御することにより、電極6,8間に流れる電流
を制御してトランジスタ動作とする。したがってキャリ
アガスが実際に走行するInGaAs結晶成長層２の電気特性
（特に移動度）がトランジスタの高速動作に大きく関わ
り、移動度が大きければ大きいほど高速動作性が向上す
る。

こうした第１図図示の基本構成に対し、InGaAs結晶成
長層２と高濃度ドープ結晶成長層４とを入れ替えた逆ヘ
テロ構造とか、InGaAs結晶成長層２をノンドープ結晶成
長層３と高濃度ドープ結晶成長層４でサンドイッチした
ダブルへテロ構造とか、半絶縁性InP基板１とInGaAs結
晶成長層２の間に緩衝層として他の材料の結晶層を形成
した構造とかの改変例等もある。またヘテロ構造でなく
InGaAs層にドーピングをおこない能動層とする場合もあ
る。

ここで、第１図に示した構成において、InGaAs,InAlA
sはその組成によりInP基板に対して、−3.7〜＋3.2％の
格子不整合率を持っているため、InGaAs,InAlAsをInP基
板に結晶性よく成長させるには、組成比ｘをIn_XGa_1-XAs
で0.53、In_XAl_1-XAsで0.52に精密に制御して格子定数を
InPに一致させる必要がある。これは格子不整合で成長
した場合、基板と成長層の格子定数の違いにより歪みが
発生し、歪みの影響または歪みによって発生した転位に
より結晶性が劣化し、電気特性（特に移動度）が大きく
低下するためである。

さらにInAsは結晶成長が困難な材料で、特に格子不整
合の状態では高品質な結晶成長が難しく、InGaAsをInP
基板上に成長させた場合、Inの組成を多くすると、結晶
性が悪くなる。

しかし、その反面高純度バルク単結晶のInAs及びGaAs
の室温での電子移動度を比較すると、各々InAs33000cm²
/Vs,GaAs8000cm²/Vsであるから、InAsのほうが４倍程度
大きい。よってInGaAsではInAsの組成の多い方が移動度
が大きく、高速動作に有利と考えられる。

ここで、InP基板上でInGaAs層を成長させる構造にお
いて、Inの組成を増加させて移動度を大きくするととも
に、InP基板とInGaAs層との格子不整合による移動度低
下を防止するものとして、例えば特開昭61−110468号公
報に開示された電界効果トランジスタがある。これは、
２次元ガス層を効率よく形成し２次元ガス層内での移動
度を増加させるためにIn組成比を60％〜90％に設定し、
さらにそのInP基板とInGaAs層との間に、連続的もしく
は段階的にIn組成比の変化する単層もしくは多層の格子
不整合緩衝層を設けたものである。

〔発明が解決しようとする課題〕

しかしながら、特開昭61−110468号公報に開示された
電界効果トランジスタは、InGaAs層チャネル層の直下で
連続的もしくは段階的にバンドギャップが大きくなって
いる。（InGaAs層チャネル層に近づくほどIn組成比が大
きくなっている。）このため、InP基板側に電子がしみ
出してしまい、短チャネル効果が発生しやすいという問
題がある。

また、特開昭61−110468号公報に開示された電界効果
トランジスタにおいて、組成を連続的に変化させる必要
があるために製造時の制御が難しく、仮に実施できたと
しても再現性に疑問が生じてしまう。また、４層の組成
の異なる層を形成する場合においても、多数の蒸着源が
必要となり、生産性が悪いという問題がある。

本発明は上記問題に鑑みたものであり、その目的は、
InP層板上にInGaAsを成長させた構造において、再現性
良く容易に製造することができ、短チャネル効果が起こ
りにくく、更にIn組成を多くしたことによる移動度増大
効果と格子散乱による移動度低下を抑制する効果を同時
に達成する最適条件を有する電界効果トランジスタを得
ることである。

〔発明の概要〕

上記目的を達成するために、本発明による電界効果ト
ランジスタは、InP基板上にInGaAsを能動層として形成
した構造、あるいはInGaAsとこのInGaAsとエネルギ・バ
ンド幅が異なる半導体とのヘテロ接合界面に生成する二
次元キャリアガスを能動層として形成した構造におい
て、キャリアもしくは二次元キャリアガスの形成される
InGaAs結晶層のIn組成比が格子不整合を伴う0.7〜0.9に
成長されるとともに、そのIn組成比に応じて、上記InGa
As結晶層の厚さがミスフィット転位を発生させずに成長
できる臨界膜厚以下に設定されていることを特徴として
いる。

すなわち、請求項１に示されるようにInGaAs層のIn組
成比が0.8に設定される場合には、InGaAs層の膜厚は、7
nm以上20nm以下に設定され、請求項２に示されるように
InGaAs層のIn組成比が0.8以上0.9以下に設定される場合
には、InGaAs層の膜厚は、7nm以上10nm以下に設定され
ている。

本発明者らの実験的考察によって、格子不整合の成長
であっても、その格子歪みのエネルギーを結晶格子が吸
収し、ミスフィット転位を発生させずに成長が行える最
大膜厚（臨界膜厚）があり、この膜厚を超えて成長させ
なければ準安定（pseudomorphic）な状態が実現され、
結晶性が劣化すること無く良好な電気特性が得られるこ
とが確認された。

すなわち、InGaAs結晶層をInPに格子整合する0.53か
らIn組成をずらし多くして成長させ、かつInGaAs結晶層
の厚さをそのIn組成に応じた臨界膜厚以下とすれば、能
動層の移動度は増大する。第２図には、InAlAs/InGaAs
のヘテロ接合において能動層となるInGaAs層のIn組成を
変化させた場合の臨界膜厚以下の構造での二次元電子ガ
スの移動度変化の特性を示す。格子不整合状態にある組
成比0.53に対して、In組成比を増すと移動度は徐々に増
加し始め、In組成比が0.70付近から増加の度合いは顕著
になり、0.80付近で最大値となる。その後、移動度は緩
やかな減少傾向を示し、0.90を越えると急激に低下する
ことが判明した。In組成比0.53の場合、移動度が約1000
0cm²/Vsであるのに対し、In組成比を0.70まで高くする
と、移動度は約12500cm²/Vsと25％向上し明確な効果を
認められる。さらにIn組成比0.80の場合には、移動度は
約14000cm²/Vsと40％向上していることが分かる。な
お、In組成比0.90の場合の移動度は、In組成比が0.70の
場合とほぼ等しい水準であった。このように本願出願人
は、In組成比が0.7以上0.9以下の間で、従来のIn組成比
が0.53の場合に比べ移動度が25％以上向上するという顕
著な効果が得らえることを見いだした。

このように、本発明においてはIn組成比の増加により
生じる格子不整合を、InGaAs層の膜厚を臨界膜厚以下に
することにより緩和している。このため、従来のような
特別な格子不整合緩衝層を形成することなく、In組成を
多くしたことによる移動度増大効果と、格子不整合によ
る移動度低下を抑制する効果とを同時に達成する最適条
件を有する電界効果トランジスタを再現性良くまた生産
性良く形成することができる。

〔第１実施例〕以下、本発明をInAlAs/InGaAsヘテロ接合電界効果ト
ランジスタに適用した第１実施例について説明する。

第３図には、本発明第１実施例の断面構造図を示す。
第３図において、半絶縁性InP基板１上にInAlAsバッフ
ァ層1aが400nm、InGaAsチャネル層２が10nm、InAlAsス
ペーサ（ノンドープ）層３が5nm、Siが高濃度にドープ
されたInAlAsドープ層４が40nm、InGaAsキャップ層５が
10nm、MBE法あるいはMOCVD法により順次形成されてい
る。なお、InGaAsチャネル層２のIn組成比は0.8に制御
されており、InGaAsチャネル層２とInAlAsスペーサ層３
との間にはヘテロ接合界面Ａが形成されている。そし
て、不純物拡散によりInGaAsチャネル層２に対してオー
ム性接触とされたソース・ドレイン電極6,8とヘテロ接
合界面Ａへの印加電界を制御するシャットキ・ゲート電
極７が形成されている。

ここで、InAlAsバッファ層1aは緩衝層として形成され
るものであり、InP基板１の欠陥の影響を減じるもので
ある。また、InAlAsスペーサ層３はヘテロ界面Ａでの、
InAlAsドープ層４のドナーイオンとInGaAsチャネル層に
形成される二次元電子ガス層との空間分離を行うための
ものである。

なお、ソース・ドレイン電極6,8からInGaAsチャネル
層２に対してキャリア供給を行うInAlAsスペーサ層３、
InAlAsドープ層４、キャップ層５は超格子構造で構成し
てもよい。また、InAlAsドープ層４はSiをドープしてｎ
型としたものであったが、Ｐ型不純物を高濃度にドープ
するようにしてもよい。

こうした本実施例のヘテロ接合電界効果トランジスタ
では、InAlAsドープ層４にドーピングされているキャリ
アは、ヘテロ接合界面Ａに蓄積され、InGaAsチャネル層
２側に二次元キャリアガスを生成する。ヘテロ接合を用
いた電界効果トランジスタでは、ヘテロ接合界面Ａのチ
ャネル層２側に形成される二次元キャリアガスに対し、
ソース・ドレイン電極6,8を介して平行に電界を印加
し、該ガス層を能動層とした上で、この能動層中に誘起
されるキャリアをゲート電極７からの印加電界により制
御することにより、ソース・ドレイン電極6,8間に流れ
る電流を制御してトランジスタ動作とする。したがって
キャリアガスが実際に走行するInGaAsチャネル層２の電
気特性（特に移動度）がトランジスタ２の高速動作に大
きく関わることになる。

従来は二次元キャリアガスが走行するInGaAsチャネル
層２のIn組成比を転位が発生しないように、InP基板１
に格子整合する0.53としていた。このような組成である
とInAsの持つ高移動度の特長が十分に発揮されない。

これに対し、本実施例構造では、InGaAsチャネル層２
のIn組成比を0.8に制御して移動度の大きくなるInAsの
組成を多くすると同時に、InAsの組成を多くしたことに
よる格子不整合からくる歪みにより発生する転位を抑え
るため、InGaAsチャネル層２の膜厚を転位が発生しない
ような膜厚10nm（臨界膜厚25nm以下）に設定されてい
る。そのため、従来に比して移動度を室温において1000
0cm²/Vsから14000cm²/Vsと４割程度アップさせることが
でき、電界効果トランジスタとして高速動作に有用なも
のが得ることができる。

次に、MBE成長法を採用した場合の、InGaAsのIn組成
の精密制御について説明する。本実施例では、組成制御
としてRHEED振動法を用いている。RHEED振動法は各材料
の成長レートを測定してフラックスを求め、その比から
組成を決定する方法である。

通常、RHEED振動法による組成制御では、測定用基板
は成長用基板と同じものを使用するが、InGaAsを例にと
れば、本実施例のように成長用基板がInPであれば、InP
基板でGaAs,InGaAsのRHEED振動を測定する。ここで、In
GaAsのRHEED振動を測定する理由は、InP基板でInAsのRH
EED振動の測定が困難であるためである。このような方
法であると、GaAs,InGaAsはInP基板に対して格子不整合
状態での測定となり、格子整合条件に比べて振動周期が
安定せず振動回数が少なくなるため精密な測定ができな
いという問題がある。

そこで、本実施例では、GaAs,AlAsはGaAs基板、InAs
はInAs基板を用いた格子整合条件とした。この件では、
成長用基板と測定用基板が異なるため成長レートが変化
し、正確な組成比が求められない可能性があるが、InAs
基板で求めたフラックスとGaAs基板で求めたGaAsのフラ
ックスの和がInP基板で求めたInGaAsのフラックスに等
しいか調べたところ、２％以下の測定誤差範囲内で組成
にかかわらず等しいことが明らかになった。なお、InAl
Asも同様であった。したがって成長用基板と測定用基板
が異なっても問題なく、組成制御（測定）が行なえるこ
とになる。

また、MBE装置ではソースのシャッタが開いた直後に
フラックスのオーバーシュートが起こる。第４図（ａ）
にInを例にとりフラックス（Ｂ−Ａゲージで読んだ圧
力）の時間変化を示す。シャッタオープン直後に10％近
いオーバーシュートが発生し、安定するまでに2min以上
も経過してしまう。Ga、Alも同様の傾向を示す。このよ
うなオーバーシュートが発生すると、成長初期の組成比
が目標からはずれてしまうことになる。特に本実施例の
ように10nm前後の薄い膜厚に形成する場合ではフラック
スが安定する前に終了してしまうことになる。また、RH
EED振動が1min程度で減衰してしまうため、フラックス
の安定領域での測定ができないなどの問題が起きてく
る。このようなオーバーシュートの原因として、シャッ
タとソース表面の空間に溜まったフラックスの影響、シ
ャッタが開いたことによるソース表面温度の低下が考え
られる。

そこで、本実施例では、このオーバーシュートを無く
すためにSQRTソース温度制御法を採用している。これは
第４図（ｂ）に示すようにシャッタオープン前（成長開
始前）にソース温度を本来の温度より低めにセットして
おき、シャッタオープン後に放物線（SQUARE ROOT）状
に本体の温度まで戻す方法である。この方法ではオーバ
ーシュートをソース温度を低くすることで無くそうとし
ている。第４図（ｃ）にSQRT法を採用した場合の例を示
す。従来10％近くあったオーバーシュート（フラックス
の変動）を１％に低減できることがわかる。なお、Al,G
aについてもオーバーシュートは１〜２％以下にするこ
とができる。

以上の格子整合のRHEED振動によるフラックス測定、S
QRTソース温度制御法によるフラックス安定化により、
本実施例では精密な組成制御が可能となり、安定した組
成の結晶成長を実現している。

次に、本実施例のInGaAsチャネル層２の臨界膜厚の設
定について説明する。

本実施例では、電子移動度と組成比の関係から臨界膜
厚を求めることを発案し、InGaAsチャネル層２厚さとヘ
テロ界面Ａにより形成される二次元電子ガス層2aの電子
移動度の関係を調べて臨界膜厚を決定した。なお、InAl
Asの組成比はInP基板に格子整合する0.52としている。

In組成比を0.80に固定し、InGaAsチャネル層２厚さを
変化させた場合の移動度およびシートキャリア濃度の変
化を第５図（ａ）に示す。厚さが20nm程度までは、移動
度は13000〜14000cm²/Vsを示すが25nmを超えると急激に
低下している。これは、臨界膜厚をこえることにより転
位が発生し結晶性が劣化していることが考察される、こ
れからInGaAsのIn組成比0.80の臨界膜厚が20〜25nmであ
ることがわかる。なお、シートキャリア濃度については
余り変化が認められない。また、InGaAsチャネル層２の
厚さが7nmの場合、移動度は約13000cm²/Vsであった。そ
して7nmよりも薄くなるにつれて移動度は減少傾向にあ
ること、及びInGaAsチャネル層２の厚さが０の場合は移
動度も０であることから、7nmよりも薄い領域では、移
動度は急激に減少していくことが容易に予想される。従
って、In組成比が0.8においては、InGaAsチャネル層２
の厚さを7nm以上20nm以下とすることにより、移動度を
大幅に向上できることが分かる。

In組成比が0.90の場合についても同様に第５図（ｂ）
に示す。同様にこのときの臨界膜厚は10〜13nm間にある
ことがわかる。また、この場合もシートキャリア濃度は
臨界膜厚前後で変化が見られない。これは、InGaAsチャ
ネル層２で発生した転位が、ヘテロ接合界面Ａでストッ
プしInAlAsドープ層４まで伝播しないことによると推定
される。また、InGaAsチャネル層２の厚さが7nm以上10n
m以下の場合、移動度は約12500cm²/Vsであった。10nmの
移動度に対して7nmの移動度が若干減少していること、
及びInGaAsチャネル層２の厚さが０の場合は移動度も０
であることから、7nmよりも薄い領域では、移動度は急
激に減少していくことが容易に予想される。従って、In
組成比が0.9においては、InGaAsチャネル層２の厚さを7
nm以上10nm以下とすることにより、移動度を大幅に向上
できることが分かる。

なお、In組成比0.7での臨界膜厚は50nmであった。

以上の効果を整理すると、室温ではInGaAsチャネル層
２の臨界膜厚は、In組成比が0.7の時は50nm、0.8の時は
約25nm、0.9の時は約13nmであり、In組成比が大きくな
るほど臨界膜厚は薄くなることが判明した。第５図に示
した移動度の実験結果から明らかなように、InGaAsチャ
ネル層２の膜厚を臨界膜厚以下に設定すれば、In組成比
増大による移動度の改善効果を利用することができる。
従って、In組成比が0.8の場合には、チャネル層２の膜
厚を7nm以上20nm以下に設定し、In組成比が0.8以上0.9
以下の場合には、チャネル層２の膜厚を7nm以上10nm以
下に設定すれば、転位の発生による結晶性の劣化を防止
でき、高い移動度を得ることができる。

なお、第５図（ａ）に示した組成比0.80のサンプルの
極低温の移動度を第５図（ｃ）に示す。室温の値は20nm
まで13000〜14000cm²/Vsのほぼフラットな傾向を示して
いるが、10K,77Kの極低温までは10nmを超えたあたりか
ら移動度の低下が見られ室温ほどの急激な変化を示さな
い。室温と極低温での傾向の違いは、極低温では移動度
が大きくなり微小な転位密度の変化に敏感になったため
と推定できる。極低温の移動度の傾向から、室温の臨界
膜厚の半分程度でも、すでに転位の発生が起きているこ
とがわかる。層厚7nmの移動度の低下は、チャネル層が
薄くなったことによる余剰キャリアの発生と考えられ
る。

なお、上述の如くして調べた臨界膜厚以下のInGaAsチ
ャネル層２の層厚でIn_XGa_1-XAsの組成比と二次元電子ガ
ス層2aの移動度と関係を示すのが第２図の特性図であ
る。なお、移動度は室温での値である。In組成比を0.47
から増やしていくと、移動度は大きくなり0.49で10000c
m²/Vsを超えている。移動度は歪みが発生しない格子整
合の組成比0.53を超えても大きくなり続け、組成比0.80
で最大値14300cm²/Vsを示す。0.80を超えてから移動度
は徐々に低下し、0.90を超えてから急激に低下してい
る。組成比1.0即ちチャネル層をInAs層とした場合に
は、層厚を５〜3nmと薄くしても移動度は回復しなかっ
た。このように組成比0.80で移動度が最大になる原因を
推定すると、InAsとGaAsで室温の移動度を比較した場合
InAs33000,GaAs8000とInAsの方が大きい。したがってIn
の組成の多いほうが移動度は大きいと考えられる。しか
しInAsは良質な結晶成長が難しい材料と言われ、特に今
回のような格子不整合の成長ではInの組成が多くなれば
結晶性の劣化がより起こりやすいと考えられる。よって
両者の効果がバランスした組成比0.80で最大値となった
と考えられる。

また極低温での組成比と移動度の関係を第６図に示
す。極低温でも室温と同様な傾向を示し、組成比0.80で
最大値10K時121500cm²/Vs,77K時91300cm²/Vsとなってい
る。しかし組成比が0.80を超えてから移動度の低下は、
室温では徐々に起きるが極低温では急激に起きている。
これはInの組成が増えたことにより極低温の速い移動度
に影響する転位が発生し、結晶性が劣化したことを示し
ている。

このように、各In組成比に応じて臨界膜厚が設定さ
れ、In組成比0.80で移動度が最大値をとることが明らか
となり、本実施例ではIn組成比0.80でInGaAsチャネル層
２厚を臨界膜厚以下の10nmとしていることから広い温度
範囲で高速動作が保障でき、またシートキャリア濃度も
安定しているためトランジスタ性能に優れ、最高性能の
低雑音マイクロ波、ミリ波FETを実現できることにな
る。

以上、本実施例においてはIn組成比の増加により生じ
る格子不整合を、InGaAsチャネル層２の膜厚を臨界膜厚
以下にすることにより緩和している。このため、従来の
ような特別な格子不整合緩衝層を形成することなく、In
組成を多くしたことによる移動度増大効果と、格子不整
合による移動度低下を抑制する効果とを同時に達成する
最適条件を有する電界効果トランジスタを再現性、生産
性良く形成することができる。

〔第２実施例〕第７図には本発明第２実施例の断面構造図を示す。第
３図に示す第１実施例と同一構成には同一符号が付して
ある。本実施例ではInGaAsチャネル層２とInAlAsスペー
サ層３との間にInAs層が挿入形成されていることを特徴
としている。

通常の成長ではInAlAs/InGaAsヘテロ界面にへ凹凸が
あり、InAlGaAs層になっていると考えられる。移動度を
上げるには界面を平坦化しInGaAsとInAlAsを分離する必
要がある。AlGaAs/GaAsヘテロ接合で有効であった成長
中断はInAlAs/InGaAsの場合には効果的でないため、本
実施例ではAlとGaを分離することを目的にInAlAsスペー
サ層３とInGaAsチャネル層２との間に薄いInAs層９を挿
入させた形で成長させている。なお、InGaAsチャネル層
２の組成比は第１実施例同様0.80とし、各層厚も同じに
設定している。

InAs層９の層数と移動度の関係を第８図に示す。な
お、0.5（monolayers）というのは0.5層に担当するInを
供給したということである。室温の移動度は、InAsが０
層（第１実施例）で14300cm²/Vsで、0.5層で15000cm²/V
s、1.0層で14700cm²/Vs、1.5層で14400cm²/Vsとアップ
しており、InAs層９の効果が期待できる。また、同様に
10K,77Kの極低温では30％程度の移動度向上ができ、InA
s層９による効果が非常に大きい。なお、層数をさらに
増加させると、格子不整合が大きくなることからの歪み
の増加、結晶体の劣化により移動度が低下することがわ
かり、最適な挿入層数があることが分かる。

InAlAs/InGaAsヘテロ構造でInGaAsチャネル層の組成
比を0.80、チャネル層厚10nm、InAs層９は0.5層挿入で
構成したサンプルの移動度およびシートキャリア濃度の
温度特性を第９図に示す。移動度は、室温で15100cm²/V
s、77Kで111600cm²/Vs、10Kで157300cm²/Vsの高い値を
示している。シートキャリア濃度は室温で1.60×10
¹²（/cm²）、77Kで1.50×10¹²（/cm²）、10Kで1.50×10
¹²（/cm²）と温度変化にかかわらずよく安定している。

〔他の実施例〕

本発明は上述した種々の実施例に限定されるものでな
く、変形実施することが可能である。例えば、バッファ
層1aを形成しないもの、逆ヘテロ構造のもの、ダブルヘ
テロ構造のものであってもよい、また、InAlAs/InGaAs
のヘテロ接合に限らず、InGaAsとこのInGaAsよりもエネ
ルギ・バンド幅が広い半導体層とによるヘテロ接合のも
のであってもよい。

また、ヘテロ構造を有するものに限らず、例えば第10
図の本発明第３実施例に示されるように、InGaAs層にｎ
型（あるいはＰ型）不純物のドーピングを行い能動層と
したのにも適用可能である。なお、第10図において、電
極6,8はInGaAs層２に対してオーム性接触とされたソー
ス・ドレイン電極であり、電極７はショットキ接合を形
成するゲート電極である。

なお、第10図において、ｎ−InGaAsチャネル層２の成
長前に、例えばInAlAsを緩衝層として成長させておいて
もよい。さらに、InGaAs層２上に表面保護層としてノン
ドープInGaAsキャップ層を形成するようにしてもよい。

【図面の簡単な説明】

第１図はInAlAs/InGaAs/InP基板で構成した電界効果ト
ランジスタの基本構造を示す断面図、第２図は臨界膜厚以下に形成されたInGaAsのIn組成比と
二次元電子ガス層の室温における移動度の関係を示す特
性図、第３図は本発明第１実施例を示す断面図、第４図（ａ）はMBE装置で発生するフラックスのオーバ
ーシュートの説明に供する図、第４図（ｂ）は第１実施
例で適用したSQRTソース温度制御法の説明に供する図、
第４図（ｃ）はSQRTソース温度制御法を用いた場合のフ
ラックスの時間変化を示す図、第５図（ａ）はInGaAsチャネル層（In組成比0.80）の二
次元電子ガス層の室温での移動度・シートキャリア濃度
と該チャネル層の層厚との関係を示す特性図、第５図（ｂ）はInGaAsチャネル層（In組成比0.90）の二
次元電子ガス層の室温での移動度・シートキャリア濃度
と該チャネル層の層厚との関係を示す特性図、第５図（ｃ）はInGaAsチャネル層（In組成比0.80）の二
次元電子ガス層の室温および極低温での移動度と該チャ
ネル層の層厚との関係を示す特性図、第６図は組成比と臨界膜厚を考慮した二次元電子ガス層
の極低温移動度との関係を示す特性図、第７図は本発明第２実施例を示す断面図、第８図はInAsの層数と二次元電子ガス層の移動度との関
係を示す特性図、第９図は試作したInAlAs/InGaAsヘテロ構造の電界効果
トランジスタの移動度、シートキャリア濃度の温度特性
図、第10図は本発明第３実施例を示す断面図である。１……半絶縁性InP基板,1a……InAlAsバッファ層,2……
InGaAsチャネル層,2a……二次元電子ガス層,3……InAlA
sスペーサ層,4……InAlAsドープ層,5……InGaAsキャッ
プ層,6,8……ソース・ドレイン電極,7……ゲート電極,9
……InAs層。

───────────────────────────────────────────────────── フロントページの続き審査官松本邦夫 (56)参考文献特開昭61−110468（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】InP（インジウムリン）基板と、このInP基
板上に結晶成長されたInGaAs（インジウム・ガリウム砒
素）層と、前記InGaAs層を能動層として、この能動層に
キャリアを供給するソース，ドレイン電極と、前記能動
層を移動するキャリアの量を制御するゲート電極とが構
成された電界効果トランジスタにおいて、前記InGaAs層のIn組成比は、前記InGaAs層の格子定数が
前記InP基板の格子定数よりも大きくなるように0.8に設
定され、前記InGaAs層の膜厚は、7nm以上20nm以下に設定され、
前記InGaAs層と前記InP基板との間で生じる格子歪みを
前記InGaAs層を構成する結晶格子で吸収するようにした
ことを特徴とする電界効果トランジスタ。
【請求項２】InP（インジウムリン）基板と、このInP基
板上に結晶成長されたInGaAs（インジウム・ガリウム砒
素）層と、前記InGaAs層を能動層として、この能動層に
キャリアを供給するソース，ドレイン電極と、前記能動
層を移動するキャリアの量を制御するゲート電極とが構
成された電界効果トランジスタにおいて、前記InGaAs層のIn組成比は、前記InGaAs層の格子定数が
前記InP基板の格子定数よりも大きくなるように0.8以上
0.9以下に設定され、前記InGaAs層の膜厚は、7nm以上10nm以下に設定され、
前記InGaAs層と前記InP基板との間で生じる格子歪みを
前記InGaAs層を構成する結晶格子で吸収するようにした
ことを特徴とする電界効果トランジスタ。
【請求項３】前記InGaAs層上に形成され、前記InGaAs層
と略同一の格子定数を有し、前記InGaAs層よりもエネル
ギ・バンド幅が広く、前記InGaAs層との間でヘテロ接合
を形成するとともに、前記InGaAs層内における前記ヘテ
ロ接合界面に二次元キャリアガス層を形成させる半導体
層を更に有し、前記二次元キャリアガス層を前記能動層とすることを特
徴とする請求項１または請求項２の何れかに記載の電界
効果トランジスタ。
【請求項４】前記半導体層がInAlAs（インジウム・アル
ミニウム・砒素）層であることを特徴とする請求項３記
載の電界効果トランジスタ。
【請求項５】前記InGaAs層は、不純物がドープされて前
記能動層とされていることを特徴とする請求項１乃至請
求項４の何れかに記載の電界効果トランジスタ。
【請求項６】前記半導体層と前記InGaAs層との間の前記
ヘテロ接合界面の凹凸を吸収すべく、前記ヘテロ接合界
面にInAs（インジウム・砒素）層が挿入されたことを特
徴とする請求項３または請求項４の何れかに記載の電界
効果トランジスタ。
【請求項７】前記InAs層は、Inを0.5層に相当する量、
前記ヘテロ接合界面に供給されることを特徴とする請求
項６記載の電界効果トランジスタ。
【請求項８】前記InAs層は、In（インジウム）とAs（砒
素）を組成に含む化合物半導体層であることを特徴とす
る請求項６または請求項７の何れかに記載の電界効果ト
ランジスタ。