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WO2014174810A1 - 半導体装置 - Google Patents

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WO2014174810A1
WO2014174810A1 PCT/JP2014/002184 JP2014002184W WO2014174810A1 WO 2014174810 A1 WO2014174810 A1 WO 2014174810A1 JP 2014002184 W JP2014002184 W JP 2014002184W WO 2014174810 A1 WO2014174810 A1 WO 2014174810A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
semiconductor layer
semiconductor device
nitride semiconductor
electrode portion
Prior art date
Application number
PCT/JP2014/002184
Other languages
English (en)
French (fr)
Inventor
金子　佐一郎
優人 山際
文智 井腰
正行 黒田
柳原　学
田中　健一郎
哲之 福島
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2015513554A priority Critical patent/JP6326638B2/ja
Publication of WO2014174810A1 publication Critical patent/WO2014174810A1/ja
Priority to US14/884,815 priority patent/US20160035853A1/en
Priority to US15/234,775 priority patent/US9818835B2/en
Priority to US15/728,141 priority patent/US10312339B2/en

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    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs

Definitions

  • the present disclosure relates to a semiconductor device, and more particularly, to a semiconductor device using a nitride used for an inverter, a power supply circuit, and the like.
  • III-V nitride compound semiconductors represented by gallium nitride (GaN), so-called nitride semiconductors, are attracting attention.
  • a nitride semiconductor is a group III element aluminum (Al) whose general formula is represented by In x Ga y Al 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x + y ⁇ 1). , Gallium (Ga) and indium (In), and nitrogen (N) which is a group V element.
  • Nitride semiconductors can form various mixed crystals and can easily form heterojunction interfaces.
  • a nitride semiconductor heterojunction is characterized in that a high concentration two-dimensional electron gas layer (2DEG layer) is generated at a junction interface by spontaneous polarization or piezo polarization even in a non-doped state.
  • Field effect transistors FET: Field Effect Transistor
  • SBD Schottky barrier diodes
  • a SiN protective film is preferably formed on the uppermost layer of the nitride semiconductor layer in combination with electric field relaxation. This is because the SiN film is used to reduce defects at the interface between the protective film and the nitride semiconductor layer and reduce electrons trapped in the defects by a strong electric field.
  • the SiN protective film cannot sufficiently reduce nitrogen defects at the interface between the SiN protective film and the nitride semiconductor layer. The collapse phenomenon cannot be sufficiently suppressed.
  • the present disclosure aims to solve the above-described problems and suppress current collapse of a semiconductor device using a nitride semiconductor.
  • the first nitride semiconductor layer has a two-dimensional electron gas channel in the vicinity of the interface with the second nitride semiconductor layer.
  • the electrode part is arranged with a gap between the first electrode and the second electrode, and the gap between the second electrode and the electrode part is larger than the gap between the first electrode and the electrode part. short.
  • a band gap of the second nitride semiconductor layer having an energy barrier showing a rectifying action in a forward direction from the electrode portion to the second nitride semiconductor layer at a joint surface between the electrode portion and the second nitride semiconductor layer Is larger than the band gap of the first nitride semiconductor layer.
  • the electrode portion is substantially at the same potential as the second electrode, and when the maximum operating voltage at which the first electrode is positive is applied between the first electrode and the second electrode, the electrode The two-dimensional electron gas channel below the part is in a conducting state.
  • the semiconductor device of the present disclosure includes an electrode part, and can absorb electrons captured in the lower part of the electrode part or recombine electrons by holes injected from the electrode part. Therefore, compared to a semiconductor device that does not include an electrode portion, fewer electrons are trapped at the end of the second electrode, and the electric field at the end of the second electrode can be relaxed, so that the occurrence of current collapse is suppressed.
  • the nitride semiconductor transistor according to the present disclosure it is possible to realize a semiconductor device made of a nitride semiconductor material that can be applied to a power transistor and a diode while suppressing current collapse.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present disclosure. 6 is a cross-sectional view showing an operation of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 1 is a cross-sectional view illustrating a semiconductor device according to a first embodiment of the present disclosure. 1 is a perspective view illustrating a semiconductor device according to a first embodiment of the present disclosure as viewed from above. 6 is a diagram illustrating a correlation between “second electrode wiring overhang length” and “collapse voltage” of the semiconductor device according to the first embodiment of the present disclosure;
  • FIG. 6 is a diagram for explaining a “second electrode wiring overhang length” of the semiconductor device according to the first embodiment of the present disclosure;
  • FIG. 6 is a perspective view seen from above showing Modification 1 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6 is a perspective view seen from above showing Modification 1 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is a cross-sectional view illustrating Modification Example 2 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is a cross-sectional view illustrating Modification 3 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is a cross-sectional view showing Modification 4 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is a cross-sectional view illustrating Modification Example 5 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view illustrating Modification 6 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view illustrating Modification Example 7 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view illustrating Modification 8 of the semiconductor device according to the first embodiment of the present disclosure. It is the see-through view seen from the top which shows modification 9 of the semiconductor device concerning a 1st embodiment of this indication.
  • FIG. 10 is a cross-sectional view illustrating Modification Example 9 of the semiconductor device according to the first embodiment of the present disclosure. It is the perspective view seen from the top which shows modification 10 of the semiconductor device concerning a 1st embodiment of this indication.
  • FIG. 16 is a cross-sectional view illustrating Modification 10 of the semiconductor device according to the first embodiment of the present disclosure. It is the see-through view seen from the top which shows modification 11 of the semiconductor device concerning a 1st embodiment of this indication.
  • FIG. 16 is a cross-sectional view illustrating Modification 11 of the semiconductor device according to the first embodiment of the present disclosure. It is sectional drawing which shows the semiconductor device which concerns on 2nd Embodiment of this indication. It is sectional drawing which shows the semiconductor device which concerns on 2nd Embodiment of this indication. It is the perspective view seen from the top which shows the semiconductor device concerning a 2nd embodiment of this indication. It is the see-through view seen from the top which shows modification 1 of the semiconductor device concerning a 2nd embodiment of this indication.
  • FIG. 9 is a cross-sectional view illustrating Modification 1 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 9 is a cross-sectional view illustrating a second modification of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view illustrating Modification 3 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view showing Modification 4 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view illustrating Modification 5 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view illustrating Modification 6 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view illustrating Modification 7 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view illustrating Modification 8 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a perspective view seen from above showing a modification 8-2 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 28 is a cross-sectional view illustrating Modification 8-2 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a perspective view seen from above showing Modification 8-3 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22 is a cross-sectional view illustrating Modification 8-3 of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 16 is a perspective view seen from above showing a semiconductor device modification 8-4 according to the second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view illustrating Modification 8-4 of the semiconductor device according to the second embodiment of the present disclosure. It is sectional drawing which shows the modification 9 of the semiconductor device.
  • FIG. 6 is a cross-sectional view according to another example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional view according to another example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional view according to another example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional view according to another example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present disclosure.
  • This semiconductor device is a field effect transistor (FET).
  • the semiconductor device shown in FIG. 1 includes a first nitride semiconductor layer 103 and a first nitride semiconductor layer 103 on a silicon substrate 101 having a principal plane of (111) plane and a thickness of 350 ⁇ m with a buffer layer 102 interposed therebetween.
  • a semiconductor layer stack 126 having a second nitride semiconductor layer 104 having a larger band gap than that of the first nitride semiconductor layer 103 is formed.
  • the first nitride semiconductor layer 103 has a two-dimensional electron gas channel 300 in the vicinity of the interface with the second nitride semiconductor layer 104.
  • a gate electrode 110, a first electrode 112 serving as a source electrode, a second electrode 105 serving as a drain electrode, and an electrode portion 107 indicating a Schottky junction are formed on the semiconductor layer stack 126.
  • an interlayer insulating film 108 is formed over the semiconductor layer stack 126, the gate electrode 110, the first electrode 112, the second electrode 105, and the electrode portion 107, and corresponds to the first electrode 112 of the interlayer insulating film 108.
  • An opening is formed at the position, and the first electrode wiring 111 is formed in this opening.
  • an opening is formed in the interlayer insulating film 108 at a position corresponding to the second electrode 105, and the second electrode wiring 106 is formed in this opening.
  • the semiconductor layer stack 126 is formed by, for example, organic vapor phase epitaxy (MOVPE), and the main surface of the semiconductor layer constituting the semiconductor layer stack has a (0001) plane orientation.
  • MOVPE organic vapor phase epitaxy
  • the buffer layer 102 has a multilayer structure including an AlN layer and an AlGaN layer on the silicon substrate 101.
  • the total film thickness of the buffer layer 102 is about 2.1 ⁇ m.
  • the first nitride semiconductor layer 103 is a channel layer in which electrons travel and is made of undoped GaN and has a layer thickness of 1.6 ⁇ m.
  • undoped means that impurities are not intentionally introduced.
  • the second nitride semiconductor layer 104 is an electron supply layer and is made of undoped Al 0.17 Ga 0.83 N and has a layer thickness of 60 nm.
  • a two-dimensional electron gas channel 300 is formed at the interface between the first nitride semiconductor layer 103 and the second nitride semiconductor layer 104.
  • the two-dimensional electron gas may be expressed as 2-dimensional electron gas, abbreviated as 2DEG.
  • Both the first electrode 112 and the second electrode 105 have a structure in which an aluminum layer having a thickness of 200 nm is formed on a titanium layer having a thickness of 20 nm from the second nitride semiconductor layer 104 side (so-called Ti / Al Configuration). Note that both the first electrode 112 and the second electrode 105 are in ohmic contact with the second nitride semiconductor layer 104.
  • the gate electrode 110 has a configuration in which a gold layer with a thickness of 200 nm is formed on a nickel layer with a thickness of 100 nm from the second nitride semiconductor layer 104 side (so-called Ni / Au configuration).
  • the gate electrode 110 makes a Schottky contact with the second nitride semiconductor layer 104.
  • the electrode portion 107 is formed of a metal that forms a Schottky junction on the second nitride semiconductor layer 104. More specifically, an energy barrier exhibiting a rectifying action in the forward direction from the electrode portion 107 toward the second nitride semiconductor layer 104 at the joint surface between the electrode portion 107 and the second nitride semiconductor layer 104. Is formed.
  • a gold layer having a thickness of 200 nm is formed on a nickel layer having a thickness of 100 nm from the second nitride semiconductor layer 104 side.
  • the interlayer insulating film 108 is made of a silicon nitride film (SiN film) having a thickness of 1 ⁇ m.
  • the interlayer insulating film 108 is formed by, for example, chemical vapor deposition (CVD).
  • the first electrode wiring 111 and the second electrode wiring 106 are made of copper having a thickness of 6 ⁇ m.
  • the gate electrode 110, the first electrode 112, the second electrode 105, and the electrode portion 107 each have a finger structure (not shown), and the length of one finger of each electrode (in FIG. The length in the direction perpendicular to the vertical axis is 500 ⁇ m.
  • the electrode width of the first electrode 112 (the width in the direction along the (0001) plane in FIG. 1 and along the paper surface) is 5 ⁇ m, and the electrode width of the second electrode 105 is 11 ⁇ m.
  • the electrode width of the gate electrode 110 (so-called gate length) is 1 ⁇ m, and the electrode width of the electrode portion 107 is 2 ⁇ m.
  • the distance between the first electrode 112 and the second electrode 105 (the distance between the opposite electrode ends) is 20 ⁇ m.
  • the gate electrode 110 is provided at a position of 1.5 ⁇ m from the end on the near side of the first electrode 112, and the electrode portion 107 is provided at a position of 1.5 ⁇ m from the end on the near side of the second electrode 105. Yes.
  • the semiconductor device shown in FIG. 1 has a configuration in which an electrode portion 107, a gate electrode 110, and a first electrode 112 are symmetrically arranged with respect to the second electrode 105. That is, the electrode arrangement in FIG. 1 is in order of the first electrode 112, the gate electrode 110, the electrode portion 107, the second electrode 105, the electrode portion 107, the gate electrode 110, and the first electrode 112 from the left side. .
  • this semiconductor device has a configuration in which the gate electrode 110, the electrode portion 107, and the second electrode 105 are symmetrically arranged with respect to the first electrode 112.
  • a line segment EF, a line segment GH, and a line segment IJ are lines indicating that the electrode arrangement is line-symmetric with respect to each line.
  • the gate electrode 110, the first electrode 112, the second electrode 105, and the electrode portion 107 all have an electrode length (total length) of 200 mm.
  • This semiconductor device has a withstand voltage of 600V.
  • the structure including the electrode portion 107 and the semiconductor layer stacked body 126 below the electrode portion 107 has a maximum operating voltage at which the first electrode 112 becomes positive between the first electrode 112 and the second electrode 105.
  • the two-dimensional electron gas channel 300 below the electrode portion 107 is in a conductive state.
  • the structure of the second nitride semiconductor layer 104 is formed so that the current flowing from the first electrode 112 to the second electrode 105 is not shielded. It is.
  • the channel does not become a pinch-off state below the electrode portion 107, so that reverse conduction from the first electrode 112 to the second electrode 105 is possible.
  • unit unit cell corresponding to EF to GH in FIG. 2 shows a cross-sectional view of the unit unit cell corresponding to EF to GH in FIG.
  • unit unit cells are repeatedly arranged so as to be line symmetric with respect to positions corresponding to EF and GH in FIG.
  • a positive bias (hereinafter referred to as a drain voltage) is applied between the drain terminal 120 and the first electrode 112 (and the first electrode wiring 111) as the source electrode, and the gate threshold voltage of the FET is applied to the gate terminal 121.
  • the above voltage is applied.
  • the first electrode 105 which is the drain electrode, passes through the two-dimensional electron gas channel 300 formed in the vicinity of the interface between the first nitride semiconductor layer 103 and the second nitride semiconductor layer 104, and the first electrode 105 is formed.
  • a current (hereinafter referred to as a drain current) can flow to the electrode 112 of the first electrode 112.
  • the voltage of the gate terminal 121 is made lower than the gate threshold voltage of the FET.
  • the gate terminal 121 is short-circuited with the first electrode 112. Then, when the gate threshold voltage is positive, the drain current does not flow.
  • the above switching operation is performed by connecting an inductor load (hereinafter referred to as L load) to the drain terminal of this FET. Then, at the moment of turn-on and turn-off, the drain voltage rises transiently from, for example, several tens of volts to several hundreds of volts in a state where the gate threshold voltage is applied to the gate terminal 121.
  • L load inductor load
  • the drain voltage increases in this way under the gate bias condition in which the drain current flows, the electron current flows in the strong electric field region near the second electrode 105. Then, electrons 123 are trapped in a defect in the second nitride semiconductor layer 104 due to a strong electric field or in an interface state generated between the interlayer insulating film 108 and the second nitride semiconductor layer 104.
  • the value of the L load takes a value of 10 ⁇ H to 5 mH, for example, but the value varies depending on the output and input voltage of the semiconductor device.
  • the switching operation is performed at a frequency of, for example, 20 kHz for the inverter to 200 kHz for the PFC to about 500 kHz for the LLC.
  • the applied drain voltage is, for example, about direct current (DC) 140V to 400V.
  • the applied gate voltage is, for example, between 0 V (off time) and 3.5 V (on time), but there is also an application method in which a spike voltage is generated at the moment of turn-on or turn-off.
  • the FET of the present disclosure includes an electrode portion 107 formed of a Schottky electrode. For this reason, most of the trapped electrons 123 are absorbed by the electrode portion 107 and do not remain in the second nitride semiconductor layer 104, and as a result, current collapse that has been a problem in the conventional FET does not occur.
  • a drain voltage is applied to the second electrode 105 with respect to the first electrode 112 in a state where a voltage equal to or higher than the gate threshold voltage is applied to the electrode portion 107.
  • the potential difference between the electrode portion 107 and the second nitride semiconductor layer 104 immediately below the electrode portion 107 is such that the energy barrier formed between the electrode portion 107 and the second nitride semiconductor layer 104 is large.
  • the Schottky current 122 flows from the electrode portion 107 to the first electrode 112.
  • the drain voltage transiently rises from, for example, several tens of volts to several hundreds of volts in some cases with the gate terminal 121 being applied to the gate threshold voltage or higher, and is trapped in the lower portion of the electrode unit 107.
  • the electrons 123 can be absorbed by the electrode portion 107.
  • the trapped electrons at the end of the second electrode 105 are eliminated, the increase in on-resistance is prevented, and the electric field concentration can be alleviated. Therefore, in the FET according to this embodiment, the occurrence of current collapse can be suppressed.
  • the structure including the electrode portion 107 and the semiconductor layer stacked body 126 below the electrode portion 107 has a negative voltage (reverse bias, that is, the first bias between the first electrode 112 and the second electrode 105.
  • the voltage applied to the second electrode 105 is a negative voltage
  • the two-dimensional electron gas channel 300 below the electrode portion 107 is in a conductive state. That is, as a FET composed of a general AlGaN / GaN film having a thickness of 60 nm, the second nitride semiconductor layer 104 has a thickness of 60 nm so that the current flowing from the first electrode 112 to the second electrode 105 is not interrupted. It is relatively thick.
  • the channel does not become a pinch-off state below the electrode portion 107, so that the first electrode 112 to the second electrode 105 Reverse conduction to is possible.
  • the film thickness of the second nitride semiconductor layer 104 is 60 nm in the above, but is not limited thereto, and may be 15 nm or more and 100 nm or less.
  • the second nitride semiconductor layer 104 below the gate electrode 110 and the electrode portion 107 may have a recess structure that is locally thinned. If the lower portion of the gate electrode 110 has a recess structure, the FET of the present disclosure is likely to have a normally-off characteristic in which no current flows when the gate voltage is zero bias, which is preferable in terms of safe operation of the power transistor. On the other hand, if the lower portion of the electrode portion 107 has a recess structure in which the thickness of the second nitride semiconductor layer 104 is left to such an extent that the channel is not pinched off, it does not contribute to the collapse improvement among the components of the Schottky current 122. Unnecessary current components can be reduced.
  • the semiconductor layer stack 126 below the first electrode 112 and the second electrode 105 may have a recess structure. If it has a recess structure, the first electrode 112 and the second electrode 105 can directly contact the two-dimensional electron gas channel 300, and the ohmic contact resistance, which is a parasitic resistance in the FET of the present disclosure, is reduced. This is advantageous for high-speed operation.
  • FIG. 3A a cross-sectional view of the semiconductor device (FET) of the present disclosure shown in FIG. 1 is shown in FIG. 3A, and a plan view seen from the upper side is shown in FIG. 3B.
  • FIG. 3B shows the vicinity of the connection portion between the second electrode wiring 106 and the electrode portion 107.
  • An interlayer insulating film 108 made of silicon nitride (SiN) is formed so as to cover the second electrode 105. A part of the interlayer insulating film 108 is opened and connected to the second electrode 105 to form a second electrode wiring 106.
  • the resistance of the second electrode 105 and the wiring connected thereto can be reduced.
  • the second electrode 105 is surrounded by the electrode portion 107, and the interlayer insulating film 108 is opened by the via hole 124 where the second electrode wiring 106 and the electrode portion 107 intersect.
  • the second electrode wiring 106 and the electrode portion 107 are connected.
  • the second electrode 105 and the electrode portion 107 are separated from each other by a certain distance, a via hole 124 is necessary, and the second electrode wiring 106 and the electrode portion 107 are connected by the via hole 124. .
  • a via hole 124 is necessary, and the second electrode wiring 106 and the electrode portion 107 are connected by the via hole 124.
  • the second electrode 105 can be formed so as to be surrounded by the electrode portion 107, the electrode portion 107 can be disposed without leakage with respect to the path through which current flows from the first electrode 112 to the second electrode 105. Current collapse can be reliably suppressed.
  • the electrode portion 107 can be formed narrower accordingly.
  • the end portion of the electrode portion 107 has an arc shape, and this arc is a 1 ⁇ 4 circle (90 ° arc), and the end portion surrounds the second electrode 105 so as to surround the second electrode 105. It is connected to the adjacent electrode portion 107 with 105 therebetween.
  • the radius of the arc is the length from the center of the second electrode wiring 106 to the end of the electrode portion 107 on the gate electrode 110 side.
  • the end of the electrode unit 107 is not limited to an arc shape, and may take various shapes such as a square shape, a hexagonal shape, and an elliptical shape according to the arrangement of the semiconductor device.
  • the radius of the arc is not limited to the length from the center of the second electrode wiring 106 to the end of the electrode portion 107 on the gate electrode 110 side, but takes various values depending on the arrangement of the semiconductor device and the like.
  • the second electrode 105 and the electrode portion 107 are separated from each other by a certain distance.
  • the second electrode 105 and the electrode portion 107 may be in contact with each other depending on the structure of the semiconductor device.
  • the second electrode wiring 106 has an overhang length that does not reach the electrode portion 107.
  • the overhanging length of the second electrode wiring 106 is up to 3 ⁇ m from the end of the second electrode 105.
  • FIG. 4 is a diagram showing the correlation between the overhang length of the second electrode wiring 106 and the collapse voltage
  • FIG. 5 is an explanatory diagram of the second electrode wiring overhang length.
  • the extension length of the second electrode wiring is indicated by 154 in FIG. 5, but it is a length of how long the second electrode wiring 106 extends in the direction of the first electrode 112 with respect to the second electrode 105. That's it.
  • the collapse voltage in FIG. 4 is a drain voltage at which the on-resistance starts to increase when the FET is connected to the drain with an L load and switched.
  • the second electrode wiring 106 it is desirable to form the second electrode wiring 106 on the inner side with respect to the direction of the first electrode 112 than the electrode portion 107.
  • Modification 1 of the FET according to the present embodiment, and a plan view (FIG. 6A and a cross-sectional view taken along line 6B-6B in the plan view (FIG. 6B)).
  • FIG. 6A and 6B respectively show a sectional view and a plan view of a unit unit cell corresponding to EF to GH of the semiconductor device according to FIG.
  • unit unit cells are repeatedly arranged so as to be symmetric with respect to positions (lines) corresponding to EF and GH in FIG. .
  • the difference between the semiconductor device of Modification 1 shown in FIGS. 6A and 6B and the semiconductor device shown in FIGS. 3A and 3B is that a plurality of island-shaped portions in which electrode portions 113 are formed at intervals from each other. It is a point made into the discontinuous structure which has.
  • a part of the interlayer insulating film 108 on the plurality of island-shaped electrode portions 113 is opened by the via holes 125, and the second electrode wiring 106 is formed across the plurality of island-shaped electrode portions 113, and the second The electrode wiring 106 and the electrode portion 113 are connected by a via hole 125 on the island.
  • the material, composition, layer thickness, and the like of the gate electrode 110, the first electrode wiring 111, and the first electrode 112 are the same as those shown in Table 1 above.
  • the electrode portion 113 has a structure in which a gold layer having a layer thickness of 200 nm is formed on a nickel layer having a layer thickness of 100 nm.
  • the size of the electrode portion 113 is 4 ⁇ m ⁇ .
  • the size of the via hole 125 is 2.5 ⁇ m ⁇ , and the depth is 1 ⁇ m, which is the same as the film thickness of the interlayer insulating film 108.
  • the electrode part 113 is formed in an island shape, the current flowing between the first electrode 112 and the second electrode 105 also flows through a path other than the lower part of the electrode part 113.
  • a forward bias is applied to the second electrode 105, a current flows while avoiding a depletion layer extending below the electrode portion 113, so that a current flowing into the first electrode 112 can be further increased.
  • the current flowing between the first electrode 112 and the second electrode 105 also flows in a path other than directly below the electrode portion 113, and the second electrode 105 is applied when a reverse bias is applied to the second electrode 105.
  • the current flowing into the can be increased.
  • FIGS. 7 to 13A show sectional views of unit unit cells corresponding to EF to GH in FIG.
  • unit unit cells are repeatedly arranged so as to be symmetrical with respect to positions (lines) corresponding to EF and GH in FIG. ing.
  • FIG. 7 shows a cross-sectional view of an FET according to the second modification of the present embodiment.
  • the electrode portion 107 is formed not by a Schottky electrode but by a p-type third nitride semiconductor layer 127.
  • Other configurations including the finger structure are the same as those of the FET shown in the first embodiment (see FIGS. 1, 2, 3A, 3B and Table 1).
  • the configuration of the third nitride semiconductor layer 127 is specifically made of Mg-doped p-type GaN having a layer thickness of 200 nm and an impurity concentration of 1 ⁇ 10 20 cm ⁇ 3 .
  • the length of the third nitride semiconductor layer 127 (the length in the direction perpendicular to the paper surface in FIG. 7) is 500 ⁇ m, and the width (the width in the direction along the paper surface in FIG. 7) is 2 ⁇ m.
  • a drain connection electrode 118 made of palladium (Pd) is formed on the third nitride semiconductor layer 127 and is in ohmic contact with the third nitride semiconductor layer 127.
  • a third nitride semiconductor layer 127 made of a p-type nitride semiconductor layer is provided, and holes are injected from the third nitride semiconductor layer 127 so as to be trapped in the semiconductor layer stack 126 below the third nitride semiconductor layer 127. Electrons can be recombined.
  • the third nitride semiconductor layer 127 is not limited to GaN, and may be Al x Ga 1-x N (0 ⁇ x ⁇ 1) or In y Al z Ga 1-yz N (0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1).
  • the impurity concentration of Mg may be about 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the width of the third nitride semiconductor layer 127 may be about 1 ⁇ m to 3 ⁇ m although it depends on the distance between the second electrode 105 and the gate electrode 110.
  • the drain connection electrode 118 is not necessarily in ohmic contact, and is made of, for example, a metal laminated body of titanium (Ti) and aluminum (Al), and the p-type third nitride semiconductor layer 127 and the Schottky are formed. Even when contacting like, a good collapse suppression effect was obtained.
  • the third nitride semiconductor layer 127 made of this p-type nitride semiconductor layer has the second electrode 105 with respect to the first electrode 112 in a state where a voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 110.
  • a voltage is applied to the third nitride semiconductor layer 127
  • the potential difference between the third nitride semiconductor layer 127 and the second nitride semiconductor layer 104 immediately below the third nitride semiconductor layer 127 is the third nitride semiconductor layer 127.
  • the size of the energy barrier formed by the second nitride semiconductor layer 104 is greater than or equal to that of the second nitride semiconductor layer 104, and a current flows from the third nitride semiconductor layer 127 to the first electrode 112.
  • the third nitride semiconductor layer 127 has been described as having a p-type conductivity, but it may not be p-type or n-type.
  • the trapped electrons are absorbed by the third nitride semiconductor layer 127 as in the first embodiment in which the electrode portion 107 of FIG. 1 is provided, and a collapse suppression effect is obtained.
  • this will be described in (Modification 3).
  • FIG. 8 shows a cross-sectional view of Modification 3 of the FET according to this embodiment.
  • the electrode portion 107 is formed not by a Schottky electrode but by an n-type third nitride semiconductor layer 170.
  • Other configurations including the finger structure are the same as those of the FET shown in the first embodiment (see FIGS. 1, 2, 3A, 3B and Table 1).
  • the n-type third nitride semiconductor layer 170 is made of a Si-doped n-type GaN layer, and has an Si impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 and a layer thickness of 200 nm.
  • the length of the third nitride semiconductor layer 170 (the length in the direction perpendicular to the paper surface in FIG. 8) is 500 ⁇ m, and the width (the width in the direction along the paper surface in FIG. 8) is 2 ⁇ m.
  • a metal electrode may be separately provided on the n-type third nitride semiconductor layer 170.
  • the drain connection electrode 180 is composed of a titanium layer having a thickness of 20 nm and an aluminum layer having a thickness of 200 nm. Using. The drain connection electrode 180 is in ohmic contact with the n-type third nitride semiconductor layer 170.
  • the electrode portion formed of the third nitride semiconductor layer 170 applies a voltage to the second electrode 105 with respect to the first electrode 112 in a state where a voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 110.
  • the potential difference between the third nitride semiconductor layer 170 and the second nitride semiconductor layer 104 immediately below the third nitride semiconductor layer 170 is less than the third nitride semiconductor layer 170 and the second nitride semiconductor layer 170. It is configured such that the current flows from the third nitride semiconductor layer 170 to the first electrode 112 because the energy barrier is larger than the energy barrier formed by the nitride semiconductor layer 104. Since the trapped electrons are absorbed by the third nitride semiconductor layer 170 at this time, a collapse suppressing effect is obtained.
  • the third nitride semiconductor layer 170 is not limited to GaN, and may be Al x Ga 1-x N (0 ⁇ x ⁇ 1), or In y Al z Ga 1-yz N (0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1). Further, the concentration of Si is low so that the third nitride semiconductor layer 170 can make Schottky contact with the second nitride semiconductor layer 104, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ . About 3 is sufficient.
  • the width of the third nitride semiconductor layer 170 may be about 1 ⁇ m to 3 ⁇ m, although it depends on the distance between the second electrode 105 and the gate electrode 110.
  • FIG. 9 shows a cross-sectional view of Modification 4 of the FET according to this embodiment.
  • the electrode portion 107 is not a Schottky electrode but an electrode portion made of a p-type organic semiconductor layer 117.
  • Other configurations including the finger structure are the same as those of the FET shown in the first embodiment (see FIGS. 1, 2, 3A, 3B and Table 1).
  • the organic semiconductor layer 117 includes an acene, a perylene, a rubrene, a phthalocyanine, a zinc phthalocyanine, or the like made of a pentacene, a tetracene, anthracene, or the like. And more preferably tetracene or Zn phthalocyanine.
  • the organic semiconductor layer 117 is preferably formed by a vapor deposition method, a sputtering method, a spin-on method, or a sol-gel method, and more preferably by a resistance heating vapor deposition method or a spin-on method.
  • the thickness is about several tens to 100 nm.
  • a separate metal electrode may be provided on the p-type organic semiconductor layer 117.
  • a stacked electrode of titanium (Ti) and aluminum (Al) is brought into contact with the organic semiconductor layer 117 as the drain connection electrode 118. ing.
  • the organic semiconductor layer 117 has been described as having a p-type conductivity, but may not be a p-type.
  • Modification 5 A cross-sectional view of Modification 5 of the FET according to this embodiment is shown in FIG.
  • the electrode portion 107 is formed of a p-type oxide semiconductor layer 119 instead of a Schottky electrode.
  • Other configurations including the finger structure are the same as those of the FET shown in the first embodiment (see FIGS. 1, 2, 3A, 3B and Table 1).
  • the oxide semiconductor layer 119 includes a nickel oxide (NiO) layer obtained by oxidizing nickel (Ni) formed by, for example, electron beam evaporation.
  • Ni nickel oxide
  • the thickness is about several tens to 100 nm.
  • p-type oxide semiconductors such as iron oxide (FeO 2 ), cobalt oxide (CoO 2 ), manganese oxide (MnO), and copper oxide (CuO) can also be used.
  • a separate metal electrode may be provided on the p-type oxide semiconductor layer 119.
  • a stacked electrode of titanium (Ti) and aluminum (Al) is used as the drain connection electrode 118, and a p-type oxide semiconductor is used. In contact with layer 119. Note that although the oxide semiconductor layer 119 is described as having a p-type conductivity, it may not be p-type separately.
  • Modification 6 A sectional view of Modification 6 of the FET according to this embodiment is shown in FIG.
  • a high carrier concentration semiconductor layer 130 is provided immediately below the electrode portion 107.
  • the sheet carrier concentration is higher than that of the semiconductor layer stacked body 126
  • the thickness of the second nitride semiconductor layer 129 is the second nitride semiconductor layer in the semiconductor layer stacked body 126. It is formed thicker than the thickness 104.
  • Other configurations including the finger structure are the same as those of the FET shown in the first embodiment (see FIGS. 1, 2, 3A, 3B and Table 1).
  • the configuration of the high carrier concentration semiconductor layer 130 will be specifically described.
  • the high carrier concentration semiconductor layer 130 has a heterojunction structure of the first nitride semiconductor layer 128 and the second nitride semiconductor layer 129.
  • the composition of the first nitride semiconductor layer 128 is the same as the composition of the first nitride semiconductor layer 103
  • the composition of the second nitride semiconductor layer 129 is the same as the composition of the second nitride semiconductor layer 104. .
  • the high carrier concentration semiconductor layer 130 has n-type conductivity, and the sheet carrier concentration is 1.3 ⁇ 10 13 cm ⁇ 2, which is higher than the sheet carrier concentration of the semiconductor layer stack 126.
  • the thickness of the second nitride semiconductor layer 129 is 60 nm, and the thickness of the second nitride semiconductor layer 104 is 40 nm.
  • the length of the high carrier concentration semiconductor layer 130 (the length in the direction perpendicular to the paper surface in FIG. 11) is 500 ⁇ m, and the width (the width in the direction along the paper surface in FIG. 11) is 3 ⁇ m. A little larger than 107.
  • the sheet carrier concentration in the high carrier concentration semiconductor layer 130 can be increased.
  • the electron current of the 2DEG layer is less likely to be affected by the depletion layer spreading below the electrode portion 107, so that the first electrode 112 is transferred to the second electrode 105.
  • the reverse current flowing through can be increased.
  • the sheet carrier concentration becomes higher, which is more desirable. .
  • first nitride semiconductor layer 128 and the first nitride semiconductor layer 103 may have different compositions or the same film thickness.
  • FIG. 12 shows a cross-sectional view of Modification 7 of the FET according to this embodiment.
  • the configuration of the high carrier concentration semiconductor layer 130 will be specifically described.
  • the high carrier concentration semiconductor layer 130 has a heterojunction structure of a first nitride semiconductor layer 151 and a second nitride semiconductor layer 139.
  • the composition of the first nitride semiconductor layer 151 is the same as that of the first nitride semiconductor layer 103.
  • the Al composition ratio of the second nitride semiconductor layer 139 is 20% and the band gap is 3.98 eV (while the Al composition of the second nitride semiconductor layer 104 is 17% and the band gap is 3%. .89 eV).
  • the high carrier concentration semiconductor layer 130 has n-type conductivity, and the sheet carrier concentration is 1.3 ⁇ 10 13 cm ⁇ 2, which is higher than the sheet carrier concentration of the semiconductor layer stack 126.
  • the thickness of the second nitride semiconductor layer 139 is 40 nm.
  • the length of the high carrier concentration semiconductor layer 130 (the length in the direction perpendicular to the paper surface in FIG. 12) is 500 ⁇ m, and the width (the width in the direction along the paper surface in FIG. 12) is 3 ⁇ m. A little larger than 107.
  • the sheet carrier concentration is increased, which is more desirable. .
  • first nitride semiconductor layer 151 and the first nitride semiconductor layer 103 may have different compositions or the same film thickness.
  • FIG. 13A shows a cross-sectional view of Modification 8 of the FET according to this embodiment.
  • the difference from the semiconductor device shown in FIG. 1 is that the side surface of the electrode part 140 is in contact with the second electrode 105.
  • Other configurations including the finger structure are the same as those of the FET shown in the first embodiment (see FIGS. 1, 2, 3A, 3B and Table 1).
  • the cell pitch of the field effect transistor can be reduced, which has the effect of reducing the chip size.
  • FIG. 13B is a plan view seen from the upper side of Modification 9 of the FET according to the present embodiment.
  • FIG. 13C is a cross-sectional view of Modification 9 of the FET according to this embodiment, showing a cross section taken along line 13C-13C of FIG. 13B.
  • the difference from the FET in the modification 8 shown in FIG. 13A is that the second electrode 200 is formed on the electrode portion 140.
  • the electrode portion 140 is in Schottky junction with the second electrode 200.
  • Other configurations are the same as those of the FET shown in the modification 8 and the FET shown in the first embodiment (see FIGS. 1 to 3B, FIG. 13A, and Table 1).
  • a general material such as Ti / AL, for example, can be used as the second electrode 200.
  • the wiring of the electrode part 140 can also serve as the second electrode 200. Then, the process can be simplified and the cost can be reduced as compared with the case where the wiring to the electrode part 140 and the second electrode 200 are formed separately.
  • the second electrode 200 is formed on the electrode portion 140, but at this time, the end portion of the second electrode 200 is formed so as not to exceed the gate-side end portion of the electrode portion 140. It is desirable. The reason is that when the end portion of the second electrode 200 exceeds the electrode portion 140, it becomes difficult to form a potential difference between the electrode portion 140 and the second nitride semiconductor layer 104 immediately below the electrode portion, and the drain voltage is increased. Even so, the potential difference does not exceed the energy barrier, and the collapse suppression effect is diminished.
  • FIG. 13D is a plan view seen from the upper side of Modification 10 of the FET according to the present embodiment.
  • FIG. 13E is a cross-sectional view of Modification 10 of the FET according to this embodiment, and shows a cross section taken along line 13E-13E in FIG. 13D.
  • FIG. 13B and FIG. 13C is different from the FET in the modified example 9 in that the electrode part 210 has a discontinuous configuration having a plurality of island-like parts formed at intervals in the plan view seen from above. It is a point.
  • each of the electrode portions 210 is in Schottky junction with the second electrode 200.
  • Other configurations are the same as those of the FET shown in the modification 9.
  • the electrode part 210 is formed in an island shape, the current flowing between the first electrode 112 and the second electrode 200 also flows in a path other than the lower part of the electrode part 210. .
  • a forward bias is applied to the second electrode 200, a current flows while avoiding a depletion layer extending below the electrode portion 210, so that a current flowing into the first electrode 112 can be further increased.
  • the current flowing between the first electrode 112 and the second electrode 200 also flows in a path other than directly below the electrode portion 210, and the second electrode 200 is applied when a reverse bias is applied to the second electrode 200.
  • the current flowing into the can be increased.
  • FIG. 13F is a plan view of the FET according to the present embodiment as viewed from the upper side of the eleventh modification.
  • FIG. 13G is a cross-sectional view of Modification 11 of the FET according to this embodiment, and shows a cross section taken along line 13G-13G of FIG. 13F.
  • FIG. 13D and FIG. 13E are different from the FET in the modification 10 in that the second electrode 220 is formed in a comb shape in accordance with each of the electrode portions 210 formed in an island shape in the plan view seen from above. It is a point.
  • the second electrode 220 is in Schottky junction with the electrode part 210.
  • Other configurations are the same as those of the FET shown in Modification 10 above.
  • the second electrode 220 is formed in a comb shape, unlike the modification 10, the second electrode 220 is not formed between the electrode portions 210 formed in an island shape. For this reason, there is a feature that the effect related to the current collapse suppression of the second electrode 220 is larger than that of the modified example 10.
  • the first electrode 112 and the second electrode 105 are described as being formed on the semiconductor layer stack 126.
  • silicon It may be formed on the substrate 101.
  • a via hole that penetrates the second nitride semiconductor layer 104 from the silicon substrate 101 is formed, a metal layer is formed in the back surface and the via hole of the silicon substrate, and the metal layer is formed as the second nitride semiconductor layer 104. You may make it contact with the electrode formed in the surface.
  • FIG. 14 is a cross-sectional view of a semiconductor device according to the second embodiment of the present disclosure. This semiconductor device is a diode.
  • FIG. 14 shows a cross-sectional view of a diode which is the semiconductor device of Example 1 of the second embodiment.
  • the first nitride semiconductor layer 131 and the first nitride semiconductor layer 131 are formed on a silicon substrate 101 having a principal plane of (111) plane and a thickness of 350 ⁇ m with a buffer layer 102 interposed therebetween.
  • a semiconductor layer stack 138 having a second nitride semiconductor layer 132 having a larger band gap than that of the first nitride semiconductor layer 131 is formed.
  • the first nitride semiconductor layer 131 has a two-dimensional electron gas channel 301 in the vicinity of the interface with the second nitride semiconductor layer 132.
  • a first electrode 137 that is an anode electrode and a second electrode 133 that is a cathode electrode are formed on the semiconductor layer stack 138 at intervals.
  • an electrode portion 135 is formed closer to the second electrode 133 than the first electrode 137.
  • an interlayer insulating film 108 is formed over the semiconductor layer stack 138, the first electrode 137, the second electrode 133, and the electrode portion 135, and an opening is formed at a position corresponding to the first electrode 137 of the interlayer insulating film 108.
  • the first electrode wiring 136 is formed in the opening.
  • an opening is formed at a position corresponding to the second electrode 133 of the interlayer insulating film 108, and a second electrode wiring 134 is formed in this opening.
  • the semiconductor layer stack 138 is formed, for example, by MOVPE, and the plane orientation of the main surface of the semiconductor layer constituting the semiconductor layer stack is the (0001) plane.
  • the buffer layer 102 has a multilayer structure including an AlN layer and an AlGaN layer on the silicon substrate 101.
  • the total film thickness of the buffer layer 102 is about 2.1 ⁇ m.
  • the first nitride semiconductor layer 131 is a channel layer in which electrons travel and is made of undoped GaN and has a thickness of 1.6 ⁇ m.
  • undoped means that impurities are not intentionally introduced.
  • the second nitride semiconductor layer 132 is an electron supply layer and is made of undoped Al 0.17 Ga 0.83 N and has a layer thickness of 60 nm.
  • a two-dimensional electron gas channel 301 is formed at the interface between the first nitride semiconductor layer 131 and the second nitride semiconductor layer 132.
  • the second electrode 133 has a configuration in which an aluminum layer having a thickness of 200 nm is formed on a titanium layer having a thickness of 20 nm from the second nitride semiconductor layer 132 side (so-called Ti / Al configuration).
  • the first electrode 137 has a configuration in which a gold layer with a thickness of 200 nm is formed on a nickel layer with a thickness of 100 nm from the second nitride semiconductor layer 132 side (so-called Ni / Au configuration).
  • the first electrode 137 makes a Schottky contact with the second nitride semiconductor layer 132.
  • the electrode part 135 is formed on the second nitride semiconductor layer 132 by a metal that performs a Schottky junction.
  • a gold layer having a thickness of 200 nm is formed on a nickel layer having a thickness of 100 nm from the second nitride semiconductor layer 132 side.
  • the electrode part 135 is formed of, for example, nickel (Ni) so as to form the energy barrier on the second nitride semiconductor layer 132, that is, to form a Schottky junction with the second nitride semiconductor layer 132, for example. And a metal laminate of gold (Au) or a rhodium (Rh) layer.
  • the second electrode 133 which is a cathode electrode and the electrode part 135 are connected at a place not shown in FIG.
  • the interlayer insulating film 108 is made of a silicon nitride film (SiN film) having a thickness of 1 ⁇ m.
  • the interlayer insulating film 108 is formed by, for example, chemical vapor deposition CVD.
  • the first electrode wiring 136 and the second electrode wiring 134 are made of copper having a thickness of 6 ⁇ m. By providing the second electrode wiring 134, the resistance of the second electrode 133 which is a cathode electrode and the wiring connected thereto can be reduced.
  • first electrode 137, the second electrode 133, and the electrode portion 135 have finger structures (not shown), and the length of one finger of each electrode (the direction perpendicular to the paper surface in FIG. 14). Is 500 ⁇ m. Further, the electrode width of the first electrode 137 (the width in the direction along the (0001) plane in FIG. 14 and along the paper surface) is 5 ⁇ m, and the electrode width of the second electrode 133 is 10 ⁇ m. The electrode width of the electrode part 135 is 2 ⁇ m.
  • the distance between the first electrode 137 and the second electrode 133 (the distance between the electrode ends facing each other) is 20 ⁇ m.
  • the electrode part 135 is provided at a position of 12 ⁇ m from the end on the near side of the first electrode 137.
  • the semiconductor device shown in FIG. 14 has a configuration in which the electrode portion 135 and the first electrode 137 are symmetrically arranged with respect to the second electrode 133. That is, the electrode arrangement in FIG. 14 is in order of the first electrode 137, the electrode part 135, the second electrode 133, the electrode part 135, and the first electrode 137 from the left side.
  • this semiconductor device has a configuration in which the electrode portion 135 and the second electrode 133 are symmetrically arranged with respect to the first electrode 137.
  • a line segment KL, a line segment MN, and a line segment OP are lines indicating that the electrode arrangement is line-symmetric with respect to the respective lines.
  • the first electrode 137, the second electrode 133, and the electrode portion 135 all have an electrode length (total length) of 200 mm.
  • the present diode starts from the first electrode 137 serving as the anode electrode and the first nitride semiconductor layer.
  • a current can flow through the two-dimensional electron gas channel 301 formed in the vicinity of the interface between 131 and the second nitride semiconductor layer 132 to the second electrode 133 that is a cathode electrode (ON state).
  • the electron current flows in the strong electric field region near the second electrode 133 which is the cathode electrode for a moment. Then, electrons are trapped in a defect in the second nitride semiconductor layer 132 due to a strong electric field or an interface state between the interlayer insulating film 108 and the second nitride semiconductor layer 132.
  • the diode according to the present embodiment includes the electrode part 135 formed of a Schottky electrode. For this reason, most of the trapped electrons are absorbed by the electrode part 135 and do not remain in the second nitride semiconductor layer 132, and as a result, current collapse that has been a problem with conventional diodes does not occur. Have.
  • FIG. 15A is a cross-sectional view of the diode of this embodiment, and FIG. 15B is a plan view thereof. 15A is the same drawing as FIG.
  • the second electrode 133 that is a cathode electrode is surrounded by the electrode portion 135, and the interlayer insulating film 108 is opened by the via hole 124 at the intersection of the second electrode wiring 134 and the electrode portion 135, and the second electrode 133 is formed.
  • the electrode wiring 134 and the electrode part 135 are connected.
  • the second electrode 133 that is a cathode electrode can be formed so as to be surrounded by the electrode portion 135, so that a current flows from the first electrode 137 that is an anode electrode to the second electrode 133 that is a cathode electrode.
  • the electrode part 135 can be disposed without leakage, and current collapse can be reliably suppressed.
  • the electrode portion 135 can be formed narrower accordingly. is there.
  • the extension length of the second electrode wiring 134 is formed on the inner side of the electrode portion 135 with respect to the direction of the first electrode 137 that is the anode electrode.
  • the second electrode wiring 134 extends beyond the electrode portion 135, the potential difference does not exceed the energy barrier even when the cathode voltage is increased, and the trapped electrons can be absorbed by the electrode portion 135. Disappear.
  • the structure including the electrode portion 135 and the semiconductor layer stacked body 138 below the electrode portion 135 is positive between the first electrode 137 that is an anode electrode and the second electrode 133 that is a cathode electrode. Even when a maximum operating voltage is applied, the two-dimensional electron gas channel 301 below the electrode portion 135 is in a conductive state.
  • Modification 1 16A and 16B show Modification 1 of the diode according to this embodiment, and a plan view (FIG. 16A) and a cross-sectional view taken along line 16B-16B in the plan view (FIG. 16B) are shown.
  • FIG. 16A and 16B respectively show a sectional view and a plan view of unit unit cells corresponding to KL to MN of the semiconductor device according to FIG.
  • unit unit cells are repeatedly arranged so as to be symmetrical with respect to positions (lines) corresponding to KL and MN in FIG. .
  • the electrode portion 141 has a discontinuous configuration having a plurality of island-like portions formed at intervals from each other.
  • a part of the interlayer insulating film 108 on the plurality of island-shaped electrode portions 141 is opened by the via hole 125, and the second electrode wiring 134 is formed across the plurality of island-shaped electrode portions 141, The electrode wiring 134 and the electrode part 141 are connected by a via hole 125 on the island.
  • the electrode portion 141 is formed in an island shape, for example, the first electrode 137 that is an anode electrode and the second electrode 133 that is a cathode electrode are compared with the configuration shown in FIGS. 15A and 15B.
  • the current flowing between them also flows through a path other than the lower part of the electrode part 141.
  • a reverse bias is applied to the second electrode 133 that is the cathode electrode, a current flows while avoiding a depletion layer that spreads below the electrode portion 141, so that the current that flows into the second electrode 133 that is the cathode electrode is increased. be able to.
  • FIG. 17 is a cross-sectional view showing Modification Example 2 of the diode according to the present embodiment.
  • the electrode portion 135 is formed not by a Schottky electrode but by a p-type third nitride semiconductor layer 142.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the semiconductor layer stack 138 under the p-type third nitride semiconductor layer 142 is trapped.
  • the recombined electrons can be recombined.
  • the third nitride semiconductor layer 142 may be a GaN layer, for example, and the thickness may be about 50 nm to 300 nm.
  • the p-type impurity in the third nitride semiconductor layer 142 may be, for example, magnesium (Mg), and the Mg concentration may be about 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the width of the third nitride semiconductor layer 142 may be about 1 ⁇ m to 3 ⁇ m, although it depends on the distance between the second electrode 133 that is a cathode electrode and the first electrode 137 that is an anode electrode.
  • a metal electrode may be separately provided on the p-type third nitride semiconductor layer 142.
  • palladium Pd
  • Pd palladium
  • the cathode connection electrode 143 is not necessarily in ohmic contact, and is made of, for example, a metal laminate of titanium (Ti) and aluminum (Al), and is formed in a Schottky-like manner with the p-type third nitride semiconductor layer 142. Even when contacting, good collapse suppression effect was obtained.
  • the third nitride semiconductor layer 142 has been described as having a p-type conductivity, but may not be p-type or n-type.
  • the trapped electrons are absorbed by the electrode part 135 as in Example 1 in which the electrode part 135 of FIG. 14 is provided, and a collapse suppressing effect is obtained.
  • FIG. 18 is a cross-sectional view showing Modification Example 3 of the diode according to the present embodiment.
  • the electrode portion 135 is formed of an n-type third nitride semiconductor layer 171 instead of a Schottky electrode.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the n-type third nitride semiconductor layer 171 is made of a Si-doped n-type GaN layer, and has an Si impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 and a layer thickness of 200 nm.
  • the length of the third nitride semiconductor layer 171 (the length in the direction perpendicular to the paper surface in FIG. 18) is 500 ⁇ m, and the width (the width in the direction along the paper surface in FIG. 18) is 2 ⁇ m.
  • a metal electrode may be separately provided on the third nitride semiconductor layer 171, and in this modification, a structure including a titanium layer having a thickness of 20 nm and an aluminum layer having a thickness of 200 nm is used as the cathode connection electrode 181.
  • the cathode connection electrode 181 is in ohmic contact with the n-type third nitride semiconductor layer 171.
  • the third nitride semiconductor layer 171 is not limited to GaN, and may be Al x Ga 1 -x N (0 ⁇ x ⁇ 1), or In y Al z Ga 1-yz N (0 ⁇ y ⁇ 1). , 0 ⁇ z ⁇ 1).
  • the concentration of Si is low so that the third nitride semiconductor layer 171 can make Schottky contact with the second nitride semiconductor layer 132, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ . About 3 is sufficient.
  • the width of the third nitride semiconductor layer 171 may be about 1 ⁇ m to 3 ⁇ m although it depends on the distance between the second electrode 133 that is a cathode electrode and the first electrode 137 that is an anode electrode.
  • FIG. 19 is a cross-sectional view showing Modification Example 4 of the diode according to the present embodiment.
  • the electrode portion 135 is formed of a p-type organic semiconductor layer 144 instead of a Schottky electrode.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the electrons captured by the semiconductor layer stack 138 below the organic semiconductor layer 144 can be recombined by providing an electrode portion made of the p-type organic semiconductor layer 144 and injecting holes therefrom.
  • the organic semiconductor layer 144 includes an acene, a perylene, a rubrene, a phthalocyanine, a zinc phthalocyanine, or the like made of a pentacene, a tetracene, anthracene, or the like. And more preferably tetracene or Zn phthalocyanine.
  • the organic semiconductor layer 144 is preferably formed by a vapor deposition method, a sputtering method, a spin-on method, or a sol-gel method, and more preferably formed by a resistance heating vapor deposition method or a spin-on method.
  • the thickness is about several tens to 100 nm.
  • a metal electrode may be separately provided on the p-type organic semiconductor layer 144.
  • a laminated electrode of titanium (Ti) and aluminum (Al) is used as the cathode connection electrode 143, and the p-type organic semiconductor layer is formed. 144.
  • the organic semiconductor layer has been described as having a p-type conductivity, it may not be p-type.
  • FIG. 20 is a cross-sectional view showing Modification Example 5 of the diode according to the present embodiment.
  • the electrode portion 135 is formed of a p-type oxide semiconductor layer 145 instead of a Schottky electrode.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the oxide semiconductor layer 145 includes a nickel oxide (NiO) layer obtained by oxidizing nickel (Ni) formed by, for example, electron beam evaporation.
  • Ni nickel oxide
  • the thickness is about several tens to 100 nm.
  • p-type oxide semiconductors such as iron oxide (FeO 2 ), cobalt oxide (CoO 2 ), manganese oxide (MnO), and copper oxide (CuO) can also be used.
  • a metal electrode may be separately provided on the p-type oxide semiconductor layer 145.
  • a stacked electrode of titanium (Ti) and aluminum (Al) is used as the cathode connection electrode 143, and a p-type oxide semiconductor is used. In contact with layer 145. Note that although the oxide semiconductor layer 145 is described as having a p-type conductivity, it may not be p-type.
  • FIG. 21 is a cross-sectional view showing Modification 6 of the diode according to the present embodiment.
  • FIG. 14 is different from the semiconductor device shown in FIG. 14 in that a high carrier concentration semiconductor layer 148 is provided immediately below the electrode portion 135.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the sheet carrier concentration in the high carrier concentration semiconductor layer 148 is higher than that of the semiconductor layer stacked body 138, and the thickness of the second nitride semiconductor layer 147 is the second nitride semiconductor layer in the semiconductor layer stacked body 138. It is formed to be thicker than the thickness 132. With this configuration, the sheet carrier concentration in the high carrier concentration semiconductor layer 148 can be increased.
  • the electron current of the 2DEG layer is less likely to be affected by the depletion layer that spreads below the electrode portion 135, so the first electrode that is the anode electrode The current flowing from 137 to the second electrode 133 which is a cathode electrode can be increased.
  • the sheet carrier concentration of the first nitride semiconductor layer 146 may have the same composition and thickness.
  • FIG. 22 is a cross-sectional view showing Modification Example 7 of the diode according to the present embodiment.
  • the band gap of the second nitride semiconductor layer 149 of the high carrier concentration semiconductor layer 148 immediately below the electrode portion 135 is different from that of the second nitride semiconductor layer in the semiconductor layer stack 138. It is a point formed larger than 132.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the sheet carrier concentration in the high carrier concentration semiconductor layer 148 can be increased. Therefore, when a reverse bias is applied to the second electrode 133 that is the cathode electrode, the cathode electrode from the first electrode 137 that is the anode electrode is used. A current flowing to a certain second electrode 133 can be increased.
  • the sheet carrier concentration becomes higher, which is more desirable.
  • the first nitride semiconductor layer 152 and the first nitride semiconductor layer 131 of the semiconductor layer stack 138 may have the same composition and thickness.
  • FIG. 23A is a cross-sectional view showing Modification 8 of the diode according to the present embodiment.
  • FIG. 14 is different from the semiconductor device shown in FIG. 14 in that the side surface of the electrode unit 150 is in contact with the second electrode 133 which is a cathode electrode.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the chip size can be reduced.
  • FIG. 23B is a plan view seen from above showing a modification of the diode according to the present embodiment.
  • FIG. 23C is a cross-sectional view showing a modification of the diode according to the present embodiment, and shows a cross section taken along line 23C-23C of FIG. 23B.
  • FIG. 23A is different from the diode in the modified example 8 shown in FIG. 23A in that the second electrode 230 is formed on the electrode unit 150.
  • the electrode portion 150 is in Schottky junction with the second electrode 230.
  • Other configurations are the same as those of the diode shown in the modification 8 and the diode shown in the second embodiment (see FIGS. 14 to 15B, FIG. 23A, and Table 2).
  • the second electrode 230 can also serve as the wiring of the electrode portion 150. Then, the process can be simplified and the cost can be reduced as compared with the case where the wiring to the electrode portion 150 and the second electrode 230 are formed separately.
  • the second electrode 230 is formed so as to run on the electrode portion 150. At this time, the end portion of the second electrode 230 is formed so as not to exceed the end portion of the electrode portion 150 on the anode side. It is desirable. The reason is that if the end portion of the second electrode 230 exceeds the electrode portion 150, it becomes difficult to form a potential difference between the electrode portion 150 and the second nitride semiconductor layer 132 immediately below the electrode portion, and the cathode voltage is increased. Even so, the potential difference does not exceed the energy barrier, and the collapse suppression effect is diminished.
  • FIG. 23D is a plan view seen from above showing a modification of the diode according to the present embodiment.
  • FIG. 23E is a cross-sectional view showing a modification of the diode according to the present embodiment, and shows a cross section taken along line 23E-23E in FIG. 23D.
  • FIG. 23B and FIG. 23C are different from the diode in the modified example 8-2 in that, in the plan view seen from above, the electrode part 240 has a discontinuous structure having a plurality of island-like parts formed at intervals. It is a point that is configured. In addition, each electrode portion 240 is in Schottky junction with the second electrode 230. Other configurations are the same as those of the diode shown in the modification 8-2.
  • the electrode part 240 is formed in an island shape, the current that flows between the first electrode 137 that is an anode electrode and the second electrode 230 that is a cathode electrode is other than the lower part of the electrode part 240. It will also flow through. As a result, when a reverse bias is applied to the second electrode 230 that is the cathode electrode, a current flows while avoiding a depletion layer that spreads below the electrode portion 240, so that the current that flows into the second electrode 230 that is the cathode electrode is further increased. be able to.
  • FIG. 23F is a plan view showing a modification of the diode according to the present embodiment.
  • FIG. 23G is a cross-sectional view showing a modification of the diode according to this embodiment, and shows a cross section taken along line 23G-23G in FIG. 23F.
  • the difference from the diode in Modification 8-3 shown in FIGS. 23D and 23E is that the second electrode 250 is shaped like a comb in accordance with each of the electrode portions 240 formed in an island shape in the plan view from above. It is a point that is formed.
  • the second electrode 250 is in Schottky junction with the electrode portion 240.
  • Other configurations are the same as those of the diode shown in the modification 8-3.
  • the second electrode 250 is formed in a comb shape, unlike the modification 8-3, the second electrode 250 is not formed between the electrode portions 240 formed in an island shape. For this reason, there is a feature that the effect of suppressing the current collapse of the electrode part 240 is larger than that of the modified example 8-3.
  • FIG. 24 is a cross-sectional view showing Modification Example 9 of the diode according to the present embodiment.
  • FIG. 14 is different from the semiconductor device shown in FIG. 14 in that a second anode electrode 153 is provided.
  • Other configurations including the finger structure are the same as those of the diode shown in the second embodiment (see FIGS. 14, 15A, 15B and Table 2).
  • the second anode electrode 153 is composed of, for example, a p-type GaN layer having a thickness of about 200 nm, and is connected to the first electrode 137 which is an anode electrode at a place not shown in FIG.
  • the first electrode 137 that is an anode electrode does not have to be in Schottky contact with the semiconductor layer stack 138.
  • the second electrode 133 that is the cathode electrode When a high voltage is applied to the second electrode 133 that is the cathode electrode, the channel below the second anode electrode 153 connected to the first electrode 137 that is the anode electrode is depleted, so the second electrode that is the cathode electrode No current flows from the first electrode 133 to the first electrode 137 which is an anode electrode.
  • the second anode electrode 153 is formed of a p-type GaN layer.
  • the second anode electrode 153 is formed of the second nitride semiconductor layer 132 such as nickel (Ni).
  • the electrode material may be in Schottky contact.
  • the first electrode 137 that is an anode electrode may of course be in Schottky contact with the semiconductor layer stack 138.
  • the first electrode 137 that is an anode electrode, the second anode electrode 153, and the second electrode 133 that is a cathode electrode are formed on the semiconductor layer stack 138.
  • it may be formed on the silicon substrate 101 as long as it is in contact with the semiconductor layer stack 138.
  • the Si substrate is used as the substrate.
  • a sapphire substrate, SiC substrate, GaN substrate, spinel substrate, GaAs substrate, or the like can be used.
  • the (111) plane is used as the plane orientation of the main surface of the Si substrate, it may be a (001) plane.
  • the plane orientation of the main surface can be the (0001) plane, and even the (11-20) plane is the (10-10) plane. May be.
  • the buffer layer 102 has a layer structure and crystal growth conditions of the semiconductor device to be produced with respect to the layer thickness and Al composition ratio of the AlN layer and the AlGaN layer constituting the multilayer structure.
  • the optimal layer thickness and Al composition are appropriately selected depending on the material of the substrate.
  • the thicknesses of the AlN layer and the AlGaN layer can be thicker on the substrate side and thinner on the first nitride semiconductor layer 103 side.
  • the composition of the AlGaN layer the Al composition ratio can be increased on the substrate side and the Al composition ratio can be decreased on the first nitride semiconductor layer 103 side.
  • the buffer layer 102 may be a superlattice buffer layer or a single layer of AlN, AlGaN, or GaN depending on circumstances.
  • the total thickness of the buffer layer 102 is about 2.1 ⁇ m.
  • the buffer layer 102 is not limited to about 2.1 ⁇ m depending on the configuration of the buffer layer 102.
  • the buffer layer 102, the first nitride semiconductor layer 103 (or 131), and the second nitride semiconductor layer 104 (or 132) are not limited to those described in the first and second embodiments. However, it is configured by appropriately selecting x and y from nitride semiconductor Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) so as to have desired device characteristics. Also good.
  • first electrode, the second electrode, and the third electrode are not limited to those described in the first and second embodiments.
  • rhodium can be used for the third electrode.
  • the FET according to the first embodiment is not limited to a Schottky gate type FET (MESFET), and may be a so-called MISFET using an insulator layer 114 in the gate electrode portion as shown in FIG. 25, for example.
  • a so-called MOSFET using an oxide film as the insulator layer 114 may be used.
  • the insulator layer 114 includes silicon nitride (SiN), aluminum nitride (AlN), silicon oxide (SiO 2 ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), and aluminum oxynitride (AlON).
  • titanium oxide (TiO 2 ) or the like can be used, and a layer formed by selectively thermally oxidizing the second nitride semiconductor layer 104 can be used.
  • the FET according to the first embodiment may be a recessed gate FET in which a recess 115 is formed in the gate electrode portion as shown in FIG. Note that an insulating layer may be formed on the bottom of the recess 115 to form a MISFET or MOSFET.
  • a p-type semiconductor layer 116 (for example, p-type GaN, p-type AlGaN, p-type NiO, etc.) is used for the gate electrode portion, and a gate is formed thereon.
  • a junction transistor (JFET) in which the electrode 109 is formed may be used.
  • the electrode part 260 may be made of the same material as the gate electrode part 116 (for example, p-type GaN). Then, the gate electrode portion 116 and the electrode portion 260 can be formed at the same time. Furthermore, the gate electrode 109 and the drain connection electrode 270 can be formed simultaneously with the same material.
  • the thickness of the electrode portion 260 may be formed thinner than the thickness of the gate electrode portion 116. By doing so, the electron concentration directly below the electrode portion 260 can be increased, so that a larger current can be passed between the first electrode 112 and the second electrode 105.
  • the impurity concentration of the electrode portion 260 may be formed lower than the impurity concentration of the gate electrode portion 116. By doing so, the electron concentration directly below the electrode portion 260 can be increased, so that a larger current can be passed between the first electrode 112 and the second electrode 105.
  • the lengths, widths, thicknesses, and areas of the electrodes and wirings described in the first and second embodiments are merely examples, and various values can be taken according to the use and purpose of the semiconductor device.
  • the materials of the electrodes and wiring described in the first and second embodiments are only examples, and various materials can be used according to the application and purpose of the semiconductor device.
  • a silicon nitride film is used as the interlayer insulating film 108.
  • the present invention is not limited thereto, and aluminum nitride (AlN), silicon oxide (SiO 2 ), silicon oxynitride (SiON), aluminum oxide is used.
  • An organic insulating film such as (Al 2 O 3 ), aluminum oxynitride (AlON), titanium oxide (TiO 2 ), or polyimide can be used.
  • the layer thickness of the interlayer insulating film 108 is not limited to 1 ⁇ m, and can take various values according to the use and purpose of the semiconductor device.
  • the semiconductor device according to the present disclosure is a field effect device using a nitride semiconductor in which current collapse is suppressed, and is useful as a power device used in an inverter or a power supply circuit.

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Abstract

　本開示の半導体装置は、第１の窒化物半導体層が第２の窒化物半導体層との界面近傍に２次元電子ガスチャネルを有する。平面視において、第１の電極と第２の電極との間に電極部が間隔をおいて配置され、第２の電極と電極部との間隔が第１の電極と電極部との間隔よりも短い。電極部と第２の窒化物半導体層との接合面において、電極部から第２の窒化物半導体層へ順方向の整流作用を示すエネルギー障壁を有し、第２の窒化物半導体層のバンドギャップが第１の窒化物半導体層のバンドギャップよりも大きい。電極部は第２の電極と実質的に同電位であり、第１の電極と第２の電極との間に、第１の電極が正となる最大動作電圧が印加されている場合に、電極部下方の２次元電子ガスチャネルが導通状態となっている。

Description

半導体装置
　本開示は、半導体装置に関し、特に、インバータ及び電源回路等に用いられる窒化物を用いた半導体装置に関する。
　窒化ガリウム（ＧａＮ）に代表されるＩＩＩ－Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎｘＧａｙＡｌ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。
　窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の２次元電子ガス層（２ＤＥＧ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やショットキーバリアダイオード（ＳＢＤ：Ｓｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）が、高周波用及び大電力用のデバイスとして注目を集めている。
　しかし、窒化物半導体を用いたＦＥＴやＳＢＤには、電流コラプスと呼ばれる現象が生じやすい。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際にドレイン電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。
　この電流コラプスを低減する方法として、デバイスに高電圧が印加されたときにデバイス内部に生じる電界を緩和することが検討されている。例えばＦＥＴにおいてゲートフィールドプレートを形成してゲート端部の電界を緩和する方法がある（特許文献１を参照）。
　また、電界緩和と合せて、ＳｉＮ保護膜を窒化物半導体層の最上層に形成することが良いとしている。これは、ＳｉＮ膜を用いて、保護膜と窒化物半導体層との界面の欠陥を減らし、強電界により欠陥にトラップされる電子を減らすためである。
特開２００４－２００２４８号公報
　しかしながら、ゲートフィールドプレートを設けるだけではコラプス現象を十分に抑制することは困難である。
　というのは、コラプス現象を抑制するためには、ゲート端部の電界を緩和するだけでは不十分であり、ドレイン端の電界緩和も必要であるが、先行技術ではドレイン端部の電界緩和が十分にできない。
　また、パワーデバイスのスイッチング素子のように、数１００Ｖ程度もの高い電圧が印加される場合、ＳｉＮ保護膜では、ＳｉＮ保護膜と窒化物半導体層との界面の窒素欠陥を十分には低減できないため、コラプス現象を十分に抑制できない。
　その結果、ＦＥＴがオフ状態からオン状態に移行したとき、移行直後から数μ秒までの時間におけるオン抵抗が、初期状態の数倍にもなってしまう。
　本開示は、上述の問題を解決し、窒化物半導体を用いた半導体装置の電流コラプスを抑制することを目的とする。
　上述の課題を解決するため、本開示に係る半導体装置は、第１の窒化物半導体層が第２の窒化物半導体層との界面近傍に２次元電子ガスチャネルを有する。平面視において、第１の電極と第２の電極との間に電極部が間隔をおいて配置され、第２の電極と電極部との間隔が第１の電極と電極部との間隔よりも短い。電極部と第２の窒化物半導体層との接合面において、電極部から第２の窒化物半導体層へ順方向の整流作用を示すエネルギー障壁を有し、第２の窒化物半導体層のバンドギャップが第１の窒化物半導体層のバンドギャップよりも大きい。電極部は第２の電極と実質的に同電位であり、第１の電極と第２の電極との間に、第１の電極が正となる最大動作電圧が印加されている場合に、電極部下方の２次元電子ガスチャネルが導通状態となっている。
　本開示の半導体装置は、電極部を備えており、電極部の下部に捕獲された電子を吸収、もしくは電極部から注入するホールにより電子を再結合させることが可能となる。そのため、電極部を備えていない半導体装置と比べて、第２の電極の端部でトラップされる電子がより少なく、第２の電極の端部の電界を緩和できるから電流コラプスの発生が抑制される。
　本開示に係る窒化物半導体トランジスタによれば、電流コラプスを抑制し、パワートランジスタやダイオードに適用可能な窒化物半導体材料からなる半導体装置を実現できる。
本開示の第１の実施形態に係る半導体装置の断面図である。 本開示の第１の実施形態に係る半導体装置の動作を示す断面図である。 本開示の第１の実施形態に係る半導体装置を示す断面図である。 本開示の第１の実施形態に係る半導体装置を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の「第２の電極配線張り出し長」と「コラプス電圧」の相関を示す図である。 本開示の第１の実施形態に係る半導体装置の「第２の電極配線張り出し長」を説明する図である。 本開示の第１の実施形態に係る半導体装置の変形例１を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例１を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例２を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例３を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例４を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例５を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例６を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例７を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例８を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例９を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例９を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例１０を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例１０を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例１１を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例１１を示す断面図である。 本開示の第２の実施形態に係る半導体装置を示す断面図である。 本開示の第２の実施形態に係る半導体装置を示す断面図である。 本開示の第２の実施形態に係る半導体装置を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例１を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例１を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例２を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例３を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例４を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例５を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例６を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例７を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例８を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例８－２を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例８－２を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例８－３を示す上から見た透視図ある。 本開示の第２の実施形態に係る半導体装置の変形例８－３を示す断面図である。 本開示の第２の実施形態に係る半導体装置変形例８－４を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例８－４を示す断面図である。 同半導体装置の変形例９を示す断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。
　以下、本開示の実施形態について、図面を参照しながら説明する。
　（第１の実施形態）
　本開示の第１の実施形態に係る半導体装置の断面図を図１に示す。なお、この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
　図１に示す半導体装置は、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４を有する半導体層積層体１２６が形成されている。第１の窒化物半導体層１０３が、第２の窒化物半導体層１０４との界面近傍に、２次元電子ガスチャネル３００を有している。
　また、半導体層積層体１２６の上にゲート電極１１０、ソース電極である第１の電極１１２、ドレイン電極である第２の電極１０５、ショットキー接合を示す電極部１０７が形成されている。さらに半導体層積層体１２６、ゲート電極１１０、第１の電極１１２、第２の電極１０５、電極部１０７の上に層間絶縁膜１０８が形成され、層間絶縁膜１０８の第１の電極１１２に対応する位置に開口部が形成され、この開口部に第１の電極配線１１１が形成される。また、層間絶縁膜１０８の第２の電極１０５に対応する位置に開口部が形成され、この開口部に第２の電極配線１０６が形成される。なお、半導体層積層体１２６は、例えば有機気相エピタキシャル成長法（ｍｅｔａｌｏｒｇａｎｉｃ　ｖａｐｏｒ　ｐｈａｓｅ　ｅｐｉｔａｘｙ、ＭＯＶＰＥ）により形成され、半導体層積層体を構成する半導体層の主面の面方位は（０００１）面である。
　ここでバッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
　第１の窒化物半導体層１０３は電子が走行するチャネル層であり、アンドープのＧａＮよりなり層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
　第２の窒化物半導体層１０４は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
　第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２次元電子ガスチャネル３００が形成されている。なお、２次元電子ガスは、２－ｄｉｍｅｎｓｉｏｎａｌ　ｅｌｅｃｔｒｏｎ　ｇａｓ、略して２ＤＥＧと表記することがある。
　第１の電極１１２および第２の電極１０５は、ともに第２の窒化物半導体層１０４側より層厚２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。なお、第１の電極１１２および第２の電極１０５は、ともに第２の窒化物半導体層１０４に対しオーミック接触をする。
　ゲート電極１１０は第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。ゲート電極１１０は第２の窒化物半導体層１０４に対しショットキー接触をする。
　電極部１０７は、第２の窒化物半導体層１０４の上にショットキー接合する金属により形成される。もう少し詳しく述べれば、電極部１０７と第２の窒化物半導体層１０４の接合面には、電極部１０７から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。ここでは、第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成されている。
　層間絶縁膜１０８は、厚さが１μｍの窒化シリコン膜（ＳｉＮ膜）よりなる。この層間絶縁膜１０８は、例えば化学気相堆積法（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）により形成される。
　第１の電極配線１１１および第２の電極配線１０６は、厚さが６μｍの銅により構成される。
　なお、ゲート電極１１０、第１の電極１１２、第２の電極１０５、電極部１０７はフィンガー構造（図示せず）を有しており、各電極のフィンガー１本の長さ（図１においては紙面に垂直な方向の長さ）は５００μｍである。また、第１の電極１１２の電極幅（図１においては（０００１）面に含まれ、かつ紙面に沿う方向の幅）は５μｍ、第２の電極１０５の電極幅は１１μｍである。また、ゲート電極１１０の電極幅（いわゆるゲート長）は１μｍであり、電極部１０７の電極幅は２μｍである。
　第１の電極１１２と第２の電極１０５との間隔（向かい合う電極端の間隔）は２０μｍである。ゲート電極１１０は、第１の電極１１２の近い側の端より１．５μｍの位置に設けられ、電極部１０７は、第２の電極１０５の近い側の端より１．５μｍの位置に設けられている。
　図１に示す半導体装置は、第２の電極１０５に対し、電極部１０７、ゲート電極１１０、第１の電極１１２が対称配置された構成を有している。すなわち、図１における電極配置は、左側から第１の電極１１２、ゲート電極１１０、電極部１０７、第２の電極１０５、電極部１０７、ゲート電極１１０および第１の電極１１２の順となっている。
　なお、この半導体装置は、第１の電極１１２に対しゲート電極１１０、電極部１０７および第２の電極１０５が対称配置された構成ともなっている。図１において、線分Ｅ－Ｆ、線分Ｇ－Ｈ、線分Ｉ－Ｊは、それぞれの線を中心として電極配置が線対称な構成となっていることを示す線である。
　なお、半導体装置全体（１チップ）としては、ゲート電極１１０、第１の電極１１２、第２の電極１０５、電極部１０７いずれも電極長さ（合計長さ）が２００ｍｍである。
　この半導体装置は、６００Ｖの耐圧を有する。
　この半導体装置の構成について、表１にまとめる。
Figure JPOXMLDOC01-appb-T000001
　なお、ここでは電極部１０７及びその下方の半導体層積層体１２６からなる構造は、第１の電極１１２と第２の電極１０５との間に、第１の電極１１２が正となる最大動作電圧を印加したときに、電極部１０７下方の２次元電子ガスチャネル３００が導通状態となっている構造である。
　より具体的に述べると、例えば、第２の窒化物半導体層１０４の膜厚が、第１の電極１１２から第２の電極１０５との間へ流れる電流が遮蔽されない程度に厚く形成されている構造である。
　このような構成により、電極部１０７の下部でチャネルがピンチオフ状態にならないので、第１の電極１１２から第２の電極１０５への逆導通が可能である。
　なお、電極部１０７と第２の電極１０５とは導通しているが、この導通した構造については以下に述べる。
　次に、図２を用いて、図１に示す本開示の電界効果トランジスタの動作について説明する。
　なお、図２は、図１におけるＥ－ＦからＧ－Ｈに相当する単位ユニットセルの断面図を示している。実際の電界効果トランジスタとしては、図２において、図１のＥ－ＦとＧ－Ｈに相当する位置を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
　本開示の電界効果トランジスタ（ＦＥＴ）の動作を説明する。ドレイン端子１２０とソース電極である第１の電極１１２（および第１の電極配線１１１）との間に正バイアス（以下ドレイン電圧と称する）を印加し、ゲート端子１２１にＦＥＴのゲートしきい値電圧以上の電圧を印加する。そうすると、ドレイン電極である第２の電極１０５から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガスチャネル３００を通って、第１の電極１１２へと電流（以下ドレイン電流と称する）を流すことができる。
　一方、ゲート端子１２１の電圧をＦＥＴのゲートしきい値電圧以下にする。例えばゲート端子１２１を第１の電極１１２と短絡（ショート）させる。そうすると、ゲートしきい値電圧が正の場合にはドレイン電流は流れなくなる。
　このように、ゲート端子１２１の印加電圧をオン、オフさせることで、ＦＥＴに流れるドレイン電流を流したり止めたり、というスイッチング動作を行う。
　このＦＥＴのドレイン端子にインダクタ負荷（以下、Ｌ負荷という）を接続して上記スイッチング動作を行う。すると、ターンオン、及びターンオフの瞬間、ゲート端子１２１にゲートしきい値電圧以上印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がる。ドレイン電流が流れるゲートバイアス条件下でこのようにドレイン電圧が増大すると、電子電流が第２の電極１０５近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１０４内の欠陥や、層間絶縁膜１０８と第２の窒化物半導体層１０４との間に生じる界面準位に、電子１２３が捕獲される。
　なお、Ｌ負荷の値は、例えば１０μＨ～５ｍＨの値をとるが、半導体装置の出力や入力電圧によってその値は様々である。
　また、スイッチング動作は、例えばインバータ用の２０ｋＨｚからＰＦＣ用の２００ｋＨｚ～ＬＬＣ用の５００ｋＨｚ程度の周波数で行われる。印加されるドレイン電圧は、例えば直流（ＤＣ）１４０Ｖ～４００Ｖ程度である。印加されるゲート電圧については、例えば０Ｖ（オフ時）と３．５Ｖ（オン時）の間であるが、ターンオンの瞬間やターンオフの瞬間にスパイク電圧を発生させるような印加の仕方もある。
　従来のＦＥＴでは、電子１２３が捕獲されたままスイッチング動作を続けると、捕獲された電子１２３は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子１２３によりドレインへの電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
　ところが本開示のＦＥＴでは、ショットキー電極で形成される電極部１０７を備えている。このため、捕獲された電子１２３の大部分は電極部１０７に吸収され、第２の窒化物半導体層１０４内に残らず、その結果従来のＦＥＴで問題になっていた電流コラプスが起こらないという特長を有する。
　さらに、より具体的には、電極部１０７には、ゲートしきい値電圧以上の電圧をゲート電極１１０に印加した状態で、第１の電極１１２に対して第２の電極１０５にドレイン電圧を印加したときに、電極部１０７と、電極部１０７の直下の第２の窒化物半導体層１０４との電位差が、電極部１０７と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上になり、電極部１０７から第１の電極１１２へとショットキー電流１２２が流れるような特徴をもたせている。
　このような構成であれば、ゲート端子１２１にゲートしきい値電圧以上印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がって電極部１０７の下部に捕獲された電子１２３を、電極部１０７により吸収することができる。これにより第２の電極１０５端部の捕獲電子をなくし、オン抵抗の増大を防ぐと共に、電界集中を緩和できるので、本実施形態に係るＦＥＴでは、電流コラプスの発生が抑制できる。
　なお、本実施形態に係るＦＥＴでは、電極部１０７及びその下方の半導体層積層体１２６からなる構造は、第１の電極１１２と第２の電極１０５間に負電圧（逆バイアス、すなわち第１の電極１１２に対し第２の電極１０５に印加される電圧が負電圧）を印加したときに、電極部１０７下方の２次元電子ガスチャネル３００が導通状態となっている構造である。つまり、第１の電極１１２から第２の電極１０５へ流れる電流が遮断されないように、第２の窒化物半導体層１０４の膜厚を６０ｎｍと、一般的なＡｌＧａＮ／ＧａＮで構成されるＦＥＴとしては比較的厚く形成している。
　このため、第１の電極１１２に対して第２の電極１０５に負電圧が印加されても、電極部１０７の下部でチャネルがピンチオフ状態にならないので、第１の電極１１２から第２の電極１０５への逆導通が可能である。
　なお、第２の窒化物半導体層１０４の膜厚は、上記においては６０ｎｍとしたがそれに限らず、１５ｎｍ以上１００ｎｍ以下であればよい。
　また、ゲート電極１１０および電極部１０７の下部の第２の窒化物半導体層１０４は局所的に薄くなっているリセス構造となっていても良い。ゲート電極１１０の下部がリセス構造となっていれば、本開示のＦＥＴはゲート電圧がゼロバイアスの時に電流が流れないノーマリーオフの特性となりやすく、パワートランジスタの安全動作上好ましくなる。一方、電極部１０７の下部はチャネルがピンチオフとならない程度に第２の窒化物半導体層１０４の厚さを残したリセス構造となっていれば、ショットキー電流１２２の成分のうちコラプス改善に寄与しない不要な電流成分が低減できる。
　なお、第１の電極１１２と第２の電極１０５の下部の半導体層積層体１２６はリセス構造となっていても良い。リセス構造となっていれば、第１の電極１１２と第２の電極１０５は２次元電子ガスチャネル３００に直接接触することができ、本開示のＦＥＴにおける寄生抵抗であるオーミック接触抵抗が低減される、高速動作に有利となる。
　次に、図１に示す本開示の半導体装置（ＦＥＴ）の断面図を図３Ａに示し、上側からみた平面図を図３Ｂに示す。なお、図３Ｂにおいては第２の電極配線１０６と電極部１０７との接続部分近傍を示している。
　第２の電極１０５を覆って、窒化シリコン（ＳｉＮ）からなる層間絶縁膜１０８が形成されている。その層間絶縁膜１０８の一部を開口して、第２の電極１０５と接続して、第２の電極配線１０６が形成されている。
　第２の電極配線１０６を設けることで、第２の電極１０５とそれに接続される配線の抵抗を減らすことができる。
　また、図３Ａ、図３Ｂにおいて、第２の電極１０５は、電極部１０７で囲まれており、第２の電極配線１０６と電極部１０７とが交差するところで、層間絶縁膜１０８がビアホール１２４により開口され、第２の電極配線１０６と電極部１０７とが接続される構成としている。
　ここで、第２の電極１０５と電極部１０７は、一定距離をとって離した構成であるのでビアホール１２４が必要であり、このビアホール１２４によって、第２の電極配線１０６と電極部１０７を接続する。第２の電極１０５と電極部１０７を離すことにより、第２の電極１０５と電極部１０７との間の電位差を設けるのが容易になる。
　この構成により、第２の電極１０５を電極部１０７で囲うように形成できるので、第１の電極１１２から第２の電極１０５へと電流が流れる経路に対して洩れなく電極部１０７を配置でき、電流コラプスを確実に抑制できる。
　また、電極部全域を開口して第２の電極配線１０６と接続する場合に比べて電極部１０７への開口の必要がないので、その分、電極部１０７を狭めて形成することが可能である。
　なお、電極部１０７の端部は円弧状になっており、この円弧は１／４円（９０°の円弧）であり、当該端部は第２の電極１０５を囲むように、第２の電極１０５を挟んで隣り合う電極部１０７と接続されている。
　ここで円弧の半径は、第２の電極配線１０６の中心から電極部１０７のゲート電極１１０側の端部までの長さである。
　なお、電極部１０７の端部は円弧状に限られず、半導体装置の配置等に応じ、例えば方形状や六角形状、楕円状等様々な形状を取りうる。また、円弧の半径は、第２の電極配線１０６の中心から電極部１０７のゲート電極１１０側の端部までの長さに限らず、半導体装置の配置等に応じ様々な値をとる。
　なお、上記においては第２の電極１０５と電極部１０７は、一定距離をとって離した構成としたが、半導体装置の構成によって第２の電極１０５と電極部１０７が接していてもよい。
　なお、第２の電極配線１０６は、その張り出し長さが電極部１０７にいたらない程度が望ましい。本実施の形態においては、第２の電極配線１０６の張り出し長さは、第２の電極１０５の端部より３μｍまでである。
　第２の電極配線１０６の張り出し長さが電極部１０７にいたらない程度が望ましい理由について以下に説明する。
　図４に、第２の電極配線１０６の張り出し長さとコラプス電圧の相関を表す図を、図５に、第２の電極配線張り出し長さについての説明図を示す。
　第２の電極配線張り出し長さとは、図５の１５４に示すが、第２の電極配線１０６を、第２の電極１０５に対して、第１の電極１１２方向にどれだけ張り出させるかという長さである。
　また図４におけるコラプス電圧とは、ＦＥＴをドレインにＬ負荷を接続してスイッチング動作させたときに、オン抵抗が上昇し始めるドレイン電圧のことである。
　図４に示すが、筆者らが実験を行った結果、第２の電極配線張り出し長１５４が、電極部１０７の端部までの長さ１ａを超えると、コラプス電圧が著しく下がった。これは、第２の電極配線張り出し長１５４を、電極部１０７を超えて張り出させることで、電極部１０７と、電極部直下の第２の窒化物半導体層１０４との電位差が形成され難くなるためと考えられる。つまり、第２の電極配線張り出し長１５４を１ａより大きくすると、ドレイン電圧を大きくしても、電位差がエネルギー障壁以上とならず、捕獲された電子を電極部１０７に吸収することができなくなる。
　以上より、本実施形態においては、第２の電極配線１０６を電極部１０７よりも、第１の電極１１２方向に対して内側に形成することが望ましいことがわかる。
　（変形例１）
　図６Ａ、図６Ｂ、本実施形態に係るＦＥＴにおける変形例１を示しており、平面図（図６Ａと、平面図における６Ｂ－６Ｂ線の断面図（図６Ｂ）を示している。
　なお、図６Ａ、図６Ｂは、図１にかかる半導体装置のＥ－ＦからＧ－Ｈに相当する単位ユニットセルの断面図と平面図をそれぞれ示している。実際の電界効果トランジスタとしては、図６Ａ、図６Ｂにおいて、図１のＥ－ＦとＧ－Ｈに相当する位置（線）を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
　この図６Ａ、図６Ｂに示す変形例１の半導体装置と、図３Ａ、図３Ｂにて示す半導体装置との相違点は、電極部１１３が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。
　複数の島状の電極部１１３上の層間絶縁膜１０８は一部がビアホール１２５により開口され、第２の電極配線１０６は、これら複数の島状の電極部１１３に跨って形成され、第２の電極配線１０６と電極部１１３とが、島上のビアホール１２５にて接続される。
　なお、シリコン基板１０１、バッファ層１０２、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４、第２の電極１０５、第２の電極配線１０６、層間絶縁膜１０８、ゲート電極１０９、ゲート電極１１０、第１の電極配線１１１、第１の電極１１２の材料、組成、層厚等については、上記表１に示すのと同様である。
　また、電極部１１３は、層厚１００ｎｍのニッケル層の上に層厚２００ｎｍの金層が形成された構成である。電極部１１３の大きさは、４μｍ□である。
　ビアホール１２５の大きさは、２．５μｍ□であり、深さは層間絶縁膜１０８の膜厚と同じで、１μｍである。
　この場合においては、電極部１１３が島状に形成されるので、第１の電極１１２と第２の電極１０５の間に流れる電流は、電極部１１３の下部以外の経路にも流れることになる。その結果、第２の電極１０５に順バイアス印加時に、電極部１１３下部に広がる空乏層を避けて電流が流れるので、第１の電極１１２に流れ込む電流をより大きくすることができる。
　また、第１の電極１１２と第２の電極１０５の間に流れる電流が、電極部１１３直下以外の経路にも流れることになり、第２の電極１０５に逆バイアス印加時に、第２の電極１０５に流れ込む電流を大きくすることができる。
　以下、図７から図１３Ａにおいては、図１におけるＥ－ＦからＧ－Ｈに相当する単位ユニットセルの断面図を示している。実際の電界効果トランジスタとしては、図７から図１３Ａのそれぞれにおいて、図１におけるＥ－ＦとＧ－Ｈに相当する位置（線）を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
　（変形例２）
　本実施形態の変形例２に係るＦＥＴの断面図を図７に示す。
　図１で示したＦＥＴとの相違点は、電極部１０７をショットキー電極ではなく、ｐ型の第３の窒化物半導体層１２７で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
　第３の窒化物半導体層１２７の構成は、具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ－３のＭｇドープｐ型ＧａＮよりなる。なお、第３の窒化物半導体層１２７の長さ（図７において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図７において紙面に沿う方向の幅）は、２μｍである。
　第３の窒化物半導体層１２７の上にはパラジウム（Ｐｄ）よりなるドレイン接続電極１１８が形成され、第３の窒化物半導体層１２７とオーミック接触がなされている。
　ｐ型の窒化物半導体層からなる第３の窒化物半導体層１２７を設けて、そこから正孔を注入することで、第３の窒化物半導体層１２７下部の半導体層積層体１２６に捕獲された電子を再結合させることができる。
　この効果について筆者らが検証したところ、ｐ型の窒化物半導体層から正孔を注入して捕獲電子を消滅させる場合、図１に係るショットキー電極で形成される電極部１０７を設けたＦＥＴに比べて、同等以上の電流コラプス抑制効果が確認できた。
　具体的に述べると、図１に係るＦＥＴと同様に７００Ｖでもオン抵抗の上昇が見られなかった。
　なお、第３の窒化物半導体層１２７は、ＧａＮに限られず、ＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３程度でよい。第３の窒化物半導体層１２７の幅は、第２の電極１０５とゲート電極１１０との間隔にもよるが、１μｍ～３μｍ程度でよい。
　なお、ドレイン接続電極１１８は、必ずしもオーミック接触している必要はなく、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との金属積層体から成り、ｐ型の第３の窒化物半導体層１２７とショットキーライクに接触する場合でも、良好なコラプス抑制効果が得られた。
　このｐ型窒化物半導体層から成る第３の窒化物半導体層１２７は、ゲートしきい値電圧以上の電圧をゲート電極１１０に印加した状態で、第１の電極１１２に対して第２の電極１０５に電圧を印加したときに、第３の窒化物半導体層１２７と、第３の窒化物半導体層１２７の直下の第２の窒化物半導体層１０４との電位差が、第３の窒化物半導体層１２７と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上になり、第３の窒化物半導体層１２７から第１の電極１１２へと電流が流れるように構成されている。
　なお、第３の窒化物半導体層１２７は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても、ｎ型でも構わない。ｎ型の場合は、図１の電極部１０７を設けた第１の実施形態のように、捕獲された電子が第３の窒化物半導体層１２７に吸収され、コラプス抑制効果が得られる。以下、それを（変形例３）に説明する。
　（変形例３）
　本実施形態に係るＦＥＴにおける変形例３の断面図を、図８に示す。
　図１で示したＦＥＴとの相違点は、電極部１０７を、ショットキー電極ではなく、ｎ型の第３の窒化物半導体層１７０で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
　ｎ型の第３の窒化物半導体層１７０は、Ｓｉドープのｎ型ＧａＮ層よりなり、Ｓｉの不純物濃度は１×１０１５ｃｍ－３、層厚は２００ｎｍである。また、第３の窒化物半導体層１７０の長さ（図８において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図８において紙面に沿う方向の幅）は、２μｍである。
　ｎ型の第３の窒化物半導体層１７０上には別途金属電極を設けてもよく、本変形例ではドレイン接続電極１８０として厚さ２０ｎｍのチタン層と厚さ２００ｎｍのアルミニウム層とからなる構成を用いた。このドレイン接続電極１８０は、ｎ型の第３の窒化物半導体層１７０とオーミック接触している。
　この第３の窒化物半導体層１７０からなる電極部は、ゲートしきい値電圧以上の電圧をゲート電極１１０に印加した状態で、第１の電極１１２に対して第２の電極１０５に電圧を印加したときに、第３の窒化物半導体層１７０と、第３の窒化物半導体層１７０の直下の第２の窒化物半導体層１０４との電位差が、第３の窒化物半導体層１７０と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上になり、第３の窒化物半導体層１７０から第１の電極１１２へと電流が流れるように構成されている。その際捕獲された電子が第３の窒化物半導体層１７０に吸収されるため、コラプス抑制効果が得られる。
　なお、第３の窒化物半導体層１７０は、ＧａＮに限られず、ＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｓｉの濃度は、第３の窒化物半導体層１７０が第２の窒化物半導体層１０４とショットキー接触できるように低濃度に、例えば１×１０１４ｃｍ－３～１×１０１６ｃｍ－３程度でよい。第３の窒化物半導体層１７０の幅は、第２の電極１０５とゲート電極１１０との間隔にもよるが、１μｍ～３μｍ程度でよい。
　（変形例４）
　本実施形態に係るＦＥＴにおける変形例４の断面図を、図９に示す。
　図１で示したＦＥＴとの相違は、電極部１０７をショットキー電極ではなく、ｐ型の有機半導体層１１７よりなる電極部で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
　このｐ型の有機半導体層１１７を設けて、そこから正孔を注入することで、有機半導体層１１７下部の半導体層積層体１２６に捕獲された電子を再結合することができる。
　この有機半導体層１１７は、ペンタセン（ｐｅｎｔａｃｅｎｅ）誘導体またはテトラセン（ｔｅｔｈｒａｃｅｎｅ）誘導体またはアントラセン（ａｎｔｈｒａｃｅｎｅ）誘導体等から成るアセン（ａｃｅｎｅ）、ペリレン（ｐｅｒｙｌｅｎｅ）、ルブレン（ｒｕｂｒｅｎｅ）、フタロシアニン（ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、Ｚｎフタロシアニン等から成り、より好ましくは、テトラセンまたはＺｎフタロシアニンから成る。有機半導体層１１７は、好ましくは、蒸着法、スパッタリング法、スピンオン法、またはゾルゲル法によって形成され、より好ましくは、抵抗加熱蒸着法またはスピンオン法で形成される。厚さは例えば数１０～１００ｎｍ程度で形成される。
　ｐ型の有機半導体層１１７上には別途金属電極を設けてもよく、本変形例では例えばドレイン接続電極１１８としてチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層電極を、有機半導体層１１７と接触させている。
　なお、有機半導体層１１７は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
　（変形例５）
　本実施形態に係るＦＥＴにおける変形例５の断面図を、図１０に示す。
　図１で示した半導体装置との相違は、電極部１０７をショットキー電極ではなく、ｐ型の酸化物半導体層１１９で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
　このｐ型の酸化物半導体層１１９からなる電極部を設けて、そこから正孔を注入することで、酸化物半導体層１１９下部の半導体層積層体１２６に捕獲された電子を再結合することができる。
　この酸化物半導体層１１９は、例えば電子ビーム蒸着で形成したニッケル（Ｎｉ）を酸化して得られた酸化ニッケル（ＮｉＯ）層から成る。厚さは例えば数１０～１００ｎｍ程度で形成される。酸化ニッケル（ＮｉＯ）の他にも、酸化鉄（ＦｅＯ２）、酸化コバルト（ＣｏＯ２）、酸化マンガン（ＭｎＯ）、酸化銅（ＣｕＯ）等のｐ型酸化物半導体で形成することもできる。
　ｐ型の酸化物半導体層１１９上には別途金属電極を設けてもよく、本変形例では例えばドレイン接続電極１１８としてチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層電極を、ｐ型の酸化物半導体層１１９と接触させている。なお、酸化物半導体層１１９は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
　（変形例６）
　本実施形態に係るＦＥＴにおける変形例６の断面図を、図１１に示す。
　図１で示したＦＥＴとの相違点は、電極部１０７直下に高キャリア濃度半導体層１３０を設けた点である。この高キャリア濃度半導体層１３０においては、シートキャリア濃度が、半導体層積層体１２６よりも高く、第２の窒化物半導体層１２９の厚さが、半導体層積層体１２６における第２の窒化物半導体層１０４の厚さよりも厚く形成されている。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
　高キャリア濃度半導体層１３０の構成について、具体的に述べる。
　高キャリア濃度半導体層１３０は第１の窒化物半導体層１２８および第２の窒化物半導体層１２９のヘテロ接合構造を有する。第１の窒化物半導体層１２８の組成は第１の窒化物半導体層１０３の組成と同じで、第２の窒化物半導体層１２９の組成は第２の窒化物半導体層１０４の組成と同じである。
　高キャリア濃度半導体層１３０はｎ型の導電型を有し、シートキャリア濃度は１．３×１０１３ｃｍ－２であり、半導体層積層体１２６のシートキャリア濃度よりも大きなものとなっている。また第２の窒化物半導体層１２９の厚さは６０ｎｍであり、第２の窒化物半導体層１０４の厚さは４０ｎｍである。
　なお、高キャリア濃度半導体層１３０の長さ（図１１において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図１１において紙面に沿う方向の幅）は、３μｍであり、電極部１０７より少し大きくとっている。
　この構成により、高キャリア濃度半導体層１３０におけるシートキャリア濃度を大きくすることができる。それに加えて、第２の電極１０５に逆バイアス印加時に、２ＤＥＧ層の電子電流が、電極部１０７下部に広がる空乏層の影響を受けにくくなるから、第１の電極１１２から第２の電極１０５へと流れる逆電流を大きくすることができる。
　なお、第１の窒化物半導体層１２８のｎ型不純物濃度を、半導体層積層体１２６の第１の窒化物半導体層１０３に比べて高く形成しても、シートキャリア濃度が大きくなるので、より望ましい。
　なお、第１の窒化物半導体層１２８と第１の窒化物半導体層１０３とは、異なる組成であってもよく、また、同一膜厚としてもよい。
　（変形例７）
　本実施形態に係るＦＥＴにおける変形例７の断面図を、図１２に示す。
　図１１で示した変形例６との相違点は、電極部１０７直下の高キャリア濃度半導体層１３０の第２の窒化物半導体層１３９のバンドギャップを、半導体層積層体１２６における第２の窒化物半導体層１０４よりも大きく形成した点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
　高キャリア濃度半導体層１３０の構成について、具体的に述べる。
　高キャリア濃度半導体層１３０は第１の窒化物半導体層１５１および第２の窒化物半導体層１３９のヘテロ接合構造を有する。第１の窒化物半導体層１５１の組成は第１の窒化物半導体層１０３の組成と同じである。
　第２の窒化物半導体層１３９のＡｌ組成比は２０％であり、バンドギャップは３．９８ｅＶである（一方、第２の窒化物半導体層１０４のＡｌ組成は１７％であり、バンドギャップは３．８９ｅＶである）。
　高キャリア濃度半導体層１３０はｎ型の導電型を有し、シートキャリア濃度は１．３×１０１３ｃｍ－２であり、半導体層積層体１２６のシートキャリア濃度よりも大きなものとなっている。また第２の窒化物半導体層１３９の厚さは４０ｎｍである。
　なお、高キャリア濃度半導体層１３０の長さ（図１２において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図１２において紙面に沿う方向の幅）は、３μｍであり、電極部１０７より少し大きくとっている。
　この構成により、高キャリア濃度半導体層１３０におけるシートキャリア濃度を大きくすることができるので、第２の電極１０５に逆バイアス印加時に、第１の電極１１２から第２の電極１０５へと流れる逆電流を大きくすることができる。
　なお、第１の窒化物半導体層１５１のｎ型不純物濃度を、半導体層積層体１２６の第１の窒化物半導体層１０３に比べて高く形成しても、シートキャリア濃度が大きくなるので、より望ましい。
　なお、第１の窒化物半導体層１５１と第１の窒化物半導体層１０３とは、異なる組成であってもよく、また、同一膜厚としてもよい。
　（変形例８）
　本実施形態に係るＦＥＴにおける変形例８の断面図を、図１３Ａに示す。
　図１で示した半導体装置との相違は、電極部１４０の側面が第２の電極１０５と接触している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
　上記変形例の場合、電界効果トランジスタのセルピッチを縮小できるので、チップサイズを小さくできる効果がある。
　（変形例９）
　図１３Ｂは、本実施形態に係るＦＥＴにおける変形例９の上側からみた平面図である。図１３Ｃは、本実施形態に係るＦＥＴにおける変形例９の断面図であり、図１３Ｂの１３Ｃ－１３Ｃ線における断面を示す。
　図１３Ａで示した変形例８におけるＦＥＴとの相違は、第２の電極２００が、電極部１４０の上に乗り上げて形成されている点である。また、電極部１４０は、第２の電極２００とショットキー接合している。他の構成については、上記変形例８のところで示したＦＥＴおよび、上記第１の実施形態のところで示したＦＥＴと同様である（図１～図３Ｂ、図１３Ａ、表１参照）。
　上記変形例の場合、第２の電極２００として一般的な、例えばＴｉ／ＡＬ等の材料を使うことができる。さらには、電極部１４０の配線を、第２の電極２００で兼ねることができる。そうすれば、電極部１４０への配線と第２の電極２００を別々で形成する場合に比べて、プロセスを簡単にしてコストを安くすることができる。
　なお、第２の電極２００は、電極部１４０の上に乗り上げて形成されるが、このとき第２の電極２００の端部は、電極部１４０のゲート側の端部を超えないように形成されることが望ましい。理由は、第２の電極２００の端部が、電極部１４０を超えると、電極部１４０と、電極部直下の第２の窒化物半導体層１０４との電位差が形成され難くなり、ドレイン電圧を大きくしても、電位差がエネルギー障壁以上とならず、コラプス抑制効果が薄れてしまうためである。
　（変形例１０）
　図１３Ｄは、本実施形態に係るＦＥＴにおける変形例１０の上側からみた平面図である。図１３Ｅは、本実施形態に係るＦＥＴにおける変形例１０の断面図であり、図１３Ｄの１３Ｅ－１３Ｅ線における断面を示す。
　図１３Ｂ、図１３Ｃで示した変形例９におけるＦＥＴとの相違は、上側からみた平面図において、電極部２１０が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。また、電極部２１０はそれぞれ、第２の電極２００とショットキー接合している。他の構成については、上記変形例９のところで示したＦＥＴと同様である。
　上記変形例の場合、電極部２１０が島状に形成されるので、第１の電極１１２と第２の電極２００の間に流れる電流は、電極部２１０の下部以外の経路にも流れることになる。その結果、第２の電極２００に順バイアス印加時に、電極部２１０下部に広がる空乏層を避けて電流が流れるので、第１の電極１１２に流れ込む電流をより大きくすることができる。
　また、第１の電極１１２と第２の電極２００の間に流れる電流が、電極部２１０直下以外の経路にも流れることになり、第２の電極２００に逆バイアス印加時に、第２の電極２００に流れ込む電流を大きくすることができる。
　（変形例１１）
　図１３Ｆは、本実施形態に係るＦＥＴにおける変形例１１の上側からみた平面図である。図１３Ｇは、本実施形態に係るＦＥＴにおける変形例１１の断面図であり、図１３Ｆの１３Ｇ－１３Ｇ線における断面を示す。
　図１３Ｄ、図１３Ｅで示した変形例１０におけるＦＥＴとの相違は、上側からみた平面図において、島状に形成された電極部２１０それぞれに合せて、第２の電極２２０を櫛状に形成している点である。また、第２の電極２２０は、電極部２１０とショットキー接合している。他の構成については、上記変形例１０のところで示したＦＥＴと同様である。
　上記変形例の場合、第２の電極２２０が櫛状に形成されるので、変形例１０と異なり島状に形成された電極部２１０の間に第２の電極２２０が形成されない。このため、第２の電極２２０の電流コラプス抑制に関わる効果が変形例１０よりも大きい特長がある。
　上記本実施形態では、第１の電極１１２と第２の電極１０５は、半導体層積層体１２６の上に形成された例で説明したが、別に半導体層積層体１２６と接触していれば、シリコン基板１０１上に形成されていても構わない。例えば、シリコン基板１０１から第２の窒化物半導体層１０４を貫通させるようなビアホールを形成し、シリコン基板の裏面およびビアホール内に金属層を形成し、当該金属層を第２の窒化物半導体層１０４表面に形成した電極と接触させるようにしてもよい。
　（第２の実施形態）
　本開示の第２の実施形態に係る半導体装置の断面図を図１４に示す。なお、この半導体装置は、ダイオードである。
　図１４は、第２の実施形態の実施例１の半導体装置である、ダイオードの断面図を示している。
　図１４に示す半導体装置は、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１３１と、第１の窒化物半導体層１３１と比べてバンドギャップが大きい第２の窒化物半導体層１３２を有する半導体層積層体１３８が形成されている。第１の窒化物半導体層１３１は、第２の窒化物半導体層１３２との界面近傍に、２次元電子ガスチャネル３０１を有している。また、半導体層積層体１３８の上に互いに間隔をおいて形成されたアノード電極である第１の電極１３７、及びカソード電極である第２の電極１３３が形成されている。第１の電極１３７と第２の電極１３３との間の半導体層積層体１３８の上には、第１の電極１３７よりも第２の電極１３３に近接して、電極部１３５が形成されている。さらに半導体層積層体１３８、第１の電極１３７、第２の電極１３３、電極部１３５の上に層間絶縁膜１０８が形成され、層間絶縁膜１０８の第１の電極１３７に対応する位置に開口部が形成され、この開口部に第１の電極配線１３６が形成される。また、層間絶縁膜１０８の第２の電極１３３に対応する位置に開口部が形成され、この開口部に第２の電極配線１３４が形成される。なお、半導体層積層体１３８は、例えばＭＯＶＰＥにより形成され、半導体層積層体を構成する半導体層の主面の面方位は（０００１）面である。
　ここでバッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
　第１の窒化物半導体層１３１は電子が走行するチャネル層であり、アンドープのＧａＮよりなり層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
　第２の窒化物半導体層１３２は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
　第１の窒化物半導体層１３１と第２の窒化物半導体層１３２との界面には２次元電子ガスチャネル３０１が形成されている。
　第２の電極１３３は第２の窒化物半導体層１３２側より層厚２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。
　第１の電極１３７は第２の窒化物半導体層１３２側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。第１の電極１３７は第２の窒化物半導体層１３２に対しショットキー接触をする。
　電極部１３５は、第２の窒化物半導体層１３２の上にショットキー接合する金属により形成される。ここでは、第２の窒化物半導体層１３２側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成されている。
　なお、電極部１３５は、第２の窒化物半導体層１３２の上に、上記エネルギー障壁を形成するように、つまり第２の窒化物半導体層１３２とショットキー接合するような、例えばニッケル（Ｎｉ）と金（Ａｕ）との金属積層体、又はロジウム（Ｒｈ）層で形成される。カソード電極である第２の電極１３３と電極部１３５は図１４では図示されないところで接続されている。
　層間絶縁膜１０８は、厚さが１μｍの窒化シリコン膜（ＳｉＮ膜）よりなる。この層間絶縁膜１０８は、例えば化学気相堆積法ＣＶＤにより形成される。
　第１の電極配線１３６および第２の電極配線１３４は、厚さが６μｍの銅により構成される。第２の電極配線１３４を設けることで、カソード電極である第２の電極１３３とそれに接続される配線の抵抗を減らすことができる。
　なお、第１の電極１３７、第２の電極１３３、電極部１３５はフィンガー構造（図示せず）を有しており、各電極のフィンガー１本の長さ（図１４においては紙面に垂直な方向の長さ）は５００μｍである。また、第１の電極１３７の電極幅（図１４においては（０００１）面に含まれ、かつ紙面に沿う方向の幅）は５μｍ、第２の電極１３３の電極幅は１０μｍである。また、電極部１３５の電極幅は２μｍである。
　第１の電極１３７と第２の電極１３３との間隔（向かい合う電極端の間隔）は２０μｍである。電極部１３５は、第１の電極１３７の近い側の端より１２μｍの位置に設けられている。
　図１４に示す半導体装置は、第２の電極１３３に対し、電極部１３５、第１の電極１３７が対称配置された構成を有している。すなわち、図１４における電極配置は、左側から第１の電極１３７、電極部１３５、第２の電極１３３、電極部１３５、第１の電極１３７の順となっている。
　なお、この半導体装置は、第１の電極１３７に対し電極部１３５および第２の電極１３３が対称配置された構成ともなっている。図１４において、線分Ｋ－Ｌ、線分Ｍ－Ｎ、線分Ｏ－Ｐは、それぞれの線を中心として電極配置が線対称な構成となっていることを示す線である。
　なお、半導体装置全体（１チップ）としては、第１の電極１３７、第２の電極１３３、電極部１３５いずれも電極長さ（合計長さ）が２００ｍｍである。
　この半導体装置の構成について、表２にまとめる。
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　次に、本実施形態のダイオードの動作について説明する。
　本ダイオードは、カソード電極である第２の電極１３３に対してアノード電極である第１の電極１３７に正バイアスを印加すると、アノード電極である第１の電極１３７から、第１の窒化物半導体層１３１と第２の窒化物半導体層１３２との界面近傍に形成される２次元電子ガスチャネル３０１を通って、カソード電極である第２の電極１３３へと電流を流すことができる（オン状態）。
　一方アノード電極である第１の電極１３７に対してカソード電極である第２の電極１３３に正バイアスを印加すると、電流は流れない（オフ状態）。
　このダイオードのオン状態からオフ状態の過渡期、一瞬だけ電子電流がカソード電極である第２の電極１３３近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１３２内の欠陥や、層間絶縁膜１０８と第２の窒化物半導体層１３２との界面準位に、電子が捕獲される。
　従来のダイオードでは、電子が捕獲されたままオン状態からオフ状態へと切り替わるスイッチング動作を続けると、捕獲された電子は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子により電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
　ところが本実施形態に係るダイオードでは、ショットキー電極で形成される電極部１３５を備えている。このため、捕獲された電子の大部分は電極部１３５に吸収され、第２の窒化物半導体層１３２内に残らず、その結果従来のダイオードで問題になっていた電流コラプスが起こらないという特長を有する。
　本実施形態のダイオードの断面図を図１５Ａに、平面図を、図１５Ｂに示す。なお、図１５Ａは図１４と同じ図面である。
　カソード電極である第２の電極１３３は、電極部１３５で囲まれており、第２の電極配線１３４と電極部１３５とが交差するところで、層間絶縁膜１０８がビアホール１２４により開口され、第２の電極配線１３４と電極部１３５とが接続される構成としている。
　この構成により、カソード電極である第２の電極１３３を電極部１３５で囲うように形成できるので、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと電流が流れる経路に対して洩れなく電極部１３５を配置でき、電流コラプスを確実に抑制できる。
　また、電極部全域を開口して第２の電極配線１３４と接続する場合に比べて、電極部１３５への開口の必要がないから、その分、電極部１３５を狭めて形成することが可能である。
　なお、第２の電極配線１３４は、その張り出し長さが、電極部１３５よりも、アノード電極である第１の電極１３７方向に対して内側に形成されることが望ましい。第２の電極配線１３４を、電極部１３５を超えて張り出させると、カソード電圧を大きくしても、電位差がエネルギー障壁以上とならず、捕獲された電子を電極部１３５に吸収することができなくなる。
　これは、第２の電極配線１３４を、電極部１３５を超えて張り出させることで、電極部１３５と、電極部直下の第２の窒化物半導体層１３２との電位差が形成され難くなるためと考えられる。
　なお、電極部１３５及びその下方の半導体層積層体１３８からなる構造は、アノード電極である第１の電極１３７とカソード電極である第２の電極１３３の間に、第１の電極１３７が正となる最大動作電圧を印加したときでも、電極部１３５下方の２次元電子ガスチャネル３０１が導通状態となっている構造としている。
　このような構成により、電極部１３５の下部でチャネルがピンチオフ状態にならないので、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３への導通が可能である。
　（変形例１）
　図１６Ａ、図１６Ｂに、本実施形態に係るダイオードにおける変形例１を示しており、平面図（図１６Ａ）と、平面図における１６Ｂ－１６Ｂ線の断面図（図１６Ｂ）を示している。
　なお、図１６Ａ、図１６Ｂは、図１４にかかる半導体装置のＫ－ＬからＭ－Ｎに相当する単位ユニットセルの断面図と平面図をそれぞれ示している。実際の電界効果トランジスタとしては、図１６Ａ、図１６Ｂにおいて、図１４のＫ－ＬとＭ－Ｎに相当する位置（線）を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
　図１５Ａ、図１５Ｂで説明した半導体装置との相違は、電極部１４１が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。
　複数の島状の電極部１４１上の層間絶縁膜１０８は一部がビアホール１２５により開口され、第２の電極配線１３４は、これら複数の島状の電極部１４１に跨って形成され、第２の電極配線１３４と電極部１４１とが、島上のビアホール１２５にて接続される構成としている。
　この場合においては、電極部１４１が島状に形成されるから、例えば図１５Ａ、図１５Ｂに示す構成と比べて、アノード電極である第１の電極１３７とカソード電極である第２の電極１３３の間に流れる電流は、電極部１４１の下部以外の経路にも流れることになる。その結果、カソード電極である第２の電極１３３に逆バイアス印加時に、電極部１４１下部に広がる空乏層を避けて電流が流れるから、カソード電極である第２の電極１３３に流れ込む電流をより大きくすることができる。
　（変形例２）
　図１７は、本実施形態に係るダイオードにおける変形例２を示す断面図である。
　図１４で示した半導体装置との相違は、電極部１３５を、ショットキー電極ではなく、ｐ型の第３の窒化物半導体層１４２で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　このｐ型の第３の窒化物半導体層１４２からなる電極部を設けて、そこから正孔を注入することで、ｐ型の第３の窒化物半導体層１４２下部の半導体層積層体１３８に捕獲された電子を再結合することができる。
　なお、第３の窒化物半導体層１４２は例えばＧａＮ層でよく、その厚さは５０ｎｍ～３００ｎｍ程度で形成すればよい。第３の窒化物半導体層１４２へのｐ型の不純物は例えば、マグネシウム（Ｍｇ）でよく、Ｍｇの濃度は、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３程度でよい。第３の窒化物半導体層１４２の幅は、カソード電極である第２の電極１３３とアノード電極である第１の電極１３７との間隔にもよるが、１μｍ～３μｍ程度で良い。
　ｐ型の第３の窒化物半導体層１４２上には別途金属電極を設けてもよく、本変形例では例えばカソード接続電極１４３としてパラジウム（Ｐｄ）を第３の窒化物半導体層１４２とオーミック接触させている。
　カソード接続電極１４３は、必ずしもオーミック接触している必要はなく、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との金属積層体から成り、ｐ型の第３の窒化物半導体層１４２とショットキーライクに接触する場合でも、良好なコラプス抑制効果が得られた。
　なお、第３の窒化物半導体層１４２は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても、ｎ型でも構わない。ｎ型の場合は、図１４の電極部１３５を設けた実施例１のように、捕獲された電子が電極部１３５に吸収され、コラプス抑制効果が得られる。
　（変形例３）
　図１８は、本実施形態に係るダイオードにおける変形例３を示す断面図である。
　図１４で示した半導体装置との相違は、電極部１３５を、ショットキー電極ではなく、ｎ型の第３の窒化物半導体層１７１で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　ｎ型の第３の窒化物半導体層１７１は、Ｓｉドープのｎ型ＧａＮ層よりなり、Ｓｉの不純物濃度は１×１０１５ｃｍ－３、層厚は２００ｎｍである。また、第３の窒化物半導体層１７１の長さ（図１８において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図１８において紙面に沿う方向の幅）は、２μｍである。
　第３の窒化物半導体層１７１上には別途金属電極を設けてもよく、本変形例ではカソード接続電極１８１として厚さ２０ｎｍのチタン層と厚さ２００ｎｍのアルミニウム層とからなる構成を用いた。このカソード接続電極１８１は、ｎ型の第３の窒化物半導体層１７１とオーミック接触している。
　この第３の窒化物半導体層１７１からなる電極部により、捕獲された電子が第３の窒化物半導体層１７１に吸収されるため、コラプス抑制効果が得られる。
　なお、第３の窒化物半導体層１７１は、ＧａＮに限られず、ＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｓｉの濃度は、第３の窒化物半導体層１７１が第２の窒化物半導体層１３２とショットキー接触できるように低濃度に、例えば１×１０１４ｃｍ－３～１×１０１６ｃｍ－３程度でよい。第３の窒化物半導体層１７１の幅は、カソード電極である第２の電極１３３とアノード電極である第１の電極１３７との間隔にもよるが、１μｍ～３μｍ程度でよい。
　（変形例４）
　図１９は、本実施形態に係るダイオードにおける変形例４を示す断面図である。
　図１４で示した半導体装置との相違は、電極部１３５をショットキー電極ではなく、ｐ型の有機半導体層１４４で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　このｐ型の有機半導体層１４４からなる電極部を設けて、そこから正孔を注入することで、有機半導体層１４４下部の半導体層積層体１３８に捕獲された電子を再結合することができる。
　この有機半導体層１４４は、ペンタセン（ｐｅｎｔａｃｅｎｅ）誘導体またはテトラセン（ｔｅｔｈｒａｃｅｎｅ）誘導体またはアントラセン（ａｎｔｈｒａｃｅｎｅ）誘導体等から成るアセン（ａｃｅｎｅ）、ペリレン（ｐｅｒｙｌｅｎｅ）、ルブレン（ｒｕｂｒｅｎｅ）、フタロシアニン（ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、Ｚｎフタロシアニン等から成り、より好ましくは、テトラセンまたはＺｎフタロシアニンから成る。有機半導体層１４４は、好ましくは、蒸着法、スパッタリング法、スピンオン法、またはゾルゲル法によって形成され、より好ましくは、抵抗加熱蒸着法またはスピンオン法で形成される。厚さは例えば数１０～１００ｎｍ程度で形成される。
　ｐ型の有機半導体層１４４上には別途金属電極を設けてもよく、本変形例では例えばカソード接続電極１４３としてチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層電極を、ｐ型の有機半導体層１４４と接触させている。
　なお、有機半導体層は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
　（変形例５）
　図２０は、本実施形態に係るダイオードにおける変形例５を示す断面図である。
　図１４で示した半導体装置との相違は、電極部１３５をショットキー電極ではなく、ｐ型の酸化物半導体層１４５で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　このｐ型の酸化物半導体層１４５からなる電極部を設けて、そこから正孔を注入することで、酸化物半導体層１４５下部の半導体層積層体１３８に捕獲された電子を再結合することができる。
　この酸化物半導体層１４５は、例えば電子ビーム蒸着で形成したニッケル（Ｎｉ）を酸化して得られた酸化ニッケル（ＮｉＯ）層から成る。厚さは例えば数１０～１００ｎｍ程度で形成される。酸化ニッケル（ＮｉＯ）の他にも、酸化鉄（ＦｅＯ２）、酸化コバルト（ＣｏＯ２）、酸化マンガン（ＭｎＯ）、酸化銅（ＣｕＯ）等のｐ型酸化物半導体で形成することもできる。
　ｐ型の酸化物半導体層１４５上には別途金属電極を設けてもよく、本変形例では例えばカソード接続電極１４３としてチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層電極を、ｐ型の酸化物半導体層１４５と接触させている。なお、酸化物半導体層１４５は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
　（変形例６）
　図２１は、本実施形態に係るダイオードにおける変形例６を示す断面図である。
　図１４で示した半導体装置との相違は、電極部１３５直下に高キャリア濃度半導体層１４８を設けた点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　この高キャリア濃度半導体層１４８においては、シートキャリア濃度が、半導体層積層体１３８よりも高く、第２の窒化物半導体層１４７の厚さが、半導体層積層体１３８における第２の窒化物半導体層１３２の厚さよりも厚く形成されている。この構成により、高キャリア濃度半導体層１４８におけるシートキャリア濃度を大きくすることができる。それに加えて、カソード電極である第２の電極１３３に逆バイアス印加時に、２ＤＥＧ層の電子電流が、電極部１３５下部に広がる空乏層の影響を受けにくくなるから、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと流れる電流を大きくすることができる。
　なお、第１の窒化物半導体層１４６のｎ型不純物濃度を、半導体層積層体１３８の第１の窒化物半導体層１３１に比べて高く形成しても、シートキャリア濃度が大きくなるから、より望ましい。もちろん第１の窒化物半導体層１４６と半導体層積層体１３８の第１の窒化物半導体層１３１とは、同一の組成及び膜厚としてもよい。
　（変形例７）
　図２２は、本実施形態に係るダイオードにおける変形例７を示す断面図である。
　図２１で示した半導体装置との相違は、電極部１３５直下の高キャリア濃度半導体層１４８の第２の窒化物半導体層１４９のバンドギャップを、半導体層積層体１３８における第２の窒化物半導体層１３２よりも大きく形成した点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　この構成により、高キャリア濃度半導体層１４８におけるシートキャリア濃度を大きくすることができるから、カソード電極である第２の電極１３３に逆バイアス印加時に、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと流れる電流を大きくすることができる。
　なお、第１の窒化物半導体層１５２のｎ型不純物濃度を、半導体層積層体１３８の第１の窒化物半導体層１３１に比べて高く形成しても、シートキャリア濃度が大きくなるから、より望ましい。もちろん第１の窒化物半導体層１５２と半導体層積層体１３８の第１の窒化物半導体層１３１とは、同一の組成及び膜厚としてもよい。
　（変形例８）
　図２３Ａは、本実施形態に係るダイオードにおける変形例８を示す断面図である。
　図１４で示した半導体装置との相違は、電極部１５０の側面がカソード電極である第２の電極１３３と接触している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　この場合、ダイオードのセルピッチを縮小できるから、チップサイズを小さくできる効果がある。
　（変形例８－２）
　図２３Ｂは、本実施形態に係るダイオードにおける変形例を示す上側からみた平面図である。図２３Ｃは、本実施形態に係るダイオードにおける変形例を示す断面図であり、図２３Ｂの２３Ｃ－２３Ｃ線における断面を示す。
　図２３Ａで示した変形例８におけるダイオードとの相違は、第２の電極２３０が、電極部１５０の上に乗り上げて形成されている点である。また、電極部１５０は、第２の電極２３０とショットキー接合している。他の構成については、上記変形例８のところで示したダイオードおよび、上記第２の実施形態のところで示したダイオードと同様である（図１４～図１５Ｂ、図２３Ａ、表２参照）。
　上記変形例の場合、第２の電極２３０として一般的な、例えばＴｉ／ＡＬ等の材料を使うことができる。さらには、電極部１５０の配線を、第２の電極２３０で兼ねることができる。そうすれば、電極部１５０への配線と第２の電極２３０を別々で形成する場合に比べて、プロセスを簡単にしてコストを安くすることができる。
　なお、第２の電極２３０は、電極部１５０の上に乗り上げて形成されるが、このとき第２の電極２３０の端部は、電極部１５０のアノード側の端部を超えないように形成されることが望ましい。理由は、第２の電極２３０の端部が、電極部１５０を超えると、電極部１５０と、電極部直下の第２の窒化物半導体層１３２との電位差が形成され難くなり、カソード電圧を大きくしても、電位差がエネルギー障壁以上とならず、コラプス抑制効果が薄れてしまうためである。
　（変形例８－３）
　図２３Ｄは、本実施形態に係るダイオードにおける変形例を示す上側からみた平面図である。図２３Ｅは、本実施形態に係るダイオードにおける変形例を示す断面図であり、図２３Ｄの２３Ｅ－２３Ｅ線における断面を示す。
　図２３Ｂ、図２３Ｃで示した変形例８－２におけるダイオードとの相違は、上側からみた平面図において、電極部２４０が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。また、電極部２４０はそれぞれ、第２の電極２３０とショットキー接合している。他の構成については、上記変形例８－２のところで示したダイオードと同様である。
　上記変形例の場合、電極部２４０が島状に形成されるから、アノード電極である第１の電極１３７とカソード電極である第２の電極２３０の間に流れる電流は、電極部２４０の下部以外の経路にも流れることになる。その結果、カソード電極である第２の電極２３０に逆バイアス印加時に、電極部２４０下部に広がる空乏層を避けて電流が流れるから、カソード電極である第２の電極２３０に流れ込む電流をより大きくすることができる。
　（変形例８－４）
　図２３Ｆは、本実施形態に係るダイオードにおける変形例を示す平面図である。図２３Ｇは、本実施形態に係るダイオードにおける変形例を示す断面図であり、図２３Ｆの２３Ｇ－２３Ｇ線における断面を示す。
　図２３Ｄ、図２３Ｅで示した変形例８－３におけるダイオードとの相違は、上側からみた平面図において、島状に形成された電極部２４０それぞれに合せて、第２の電極２５０を櫛状に形成している点である。また、第２の電極２５０は、電極部２４０とショットキー接合している。他の構成については、上記変形例８－３のところで示したダイオードと同様である。
　上記変形例の場合、第２の電極２５０が櫛状に形成されるので、変形例８－３と異なり島状に形成された電極部２４０の間に第２の電極２５０が形成されない。このため、電極部２４０の電流コラプス抑制に関わる効果が変形例８－３よりも大きい特長がある。
　（変形例９）
　図２４は、本実施形態に係るダイオードにおける変形例９を示す断面図である。
　図１４で示した半導体装置との相違は、第２のアノード電極１５３を設けたことである。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
　この第２のアノード電極１５３は、例えば厚さ２００ｎｍ程度のｐ型ＧａＮ層で構成され、図２４で図示されない所で、アノード電極である第１の電極１３７と接続されている。
　また、図１４で示した半導体装置との更なる相違は、アノード電極である第１の電極１３７が半導体層積層体１３８とショットキー接触していなくてもよい点である。カソード電極である第２の電極１３３に高電圧印加時は、アノード電極である第１の電極１３７に接続された第２のアノード電極１５３下部のチャネルが空乏化するため、カソード電極である第２の電極１３３からアノード電極である第１の電極１３７へは、電流は流れない。一方でカソード電極である第２の電極１３３に逆バイアス印加時は、アノード電極である第１の電極１３７に接続された第２のアノード電極１５３下部に２ＤＥＧによりチャネルが形成され、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと電流を流すことができる。
　本開示は、図２４のような構成においても、特に問題なく適用が可能である。
　なお、本変形例では、第２のアノード電極１５３はｐ型ＧａＮ層で形成する例で示したが、第２のアノード電極１５３は例えばニッケル（Ｎｉ）などの、第２の窒化物半導体層１３２とショットキー接触するような電極材料で構成しても構わない。
　本変形例において、アノード電極である第１の電極１３７は半導体層積層体１３８とショットキー接触していても、もちろん構わない。
　なお、本第２の実施形態では、アノード電極である第１の電極１３７、第２のアノード電極１５３とカソード電極である第２の電極１３３は、半導体層積層体１３８の上に形成された例で説明したが、別に半導体層積層体１３８と接触していれば、シリコン基板１０１上に形成されていても構わない。
　なお、上記第１および第２の実施の形態において、基板としてＳｉ基板を用いたが、Ｓｉ基板以外にもサファイア基板、ＳｉＣ基板、ＧａＮ基板、スピネル基板、ＧａＡｓ基板等を用いることができる。また、Ｓｉ基板の主面の面方位として（１１１）面としたが、（００１）面であってもよい。また、ＧａＮ基板のような六方晶の基板の場合、主面の面方位としては（０００１）面とすることができるし、（１１－２０）面であっても（１０－１０）面であってもよい。
　また、上記第１および第２の実施の形態において、バッファ層１０２については多層構造を構成するＡｌＮ層およびＡｌＧａＮ層の層厚やＡｌ組成比については作製される半導体装置の層構造や結晶成長条件、基板の材料等により適宜最適な層厚、Ａｌ組成が選択される。当該多層構造において、ＡｌＮ層およびＡｌＧａＮ層の層厚は、基板側において厚く、第１の窒化物半導体層１０３側において薄くすることも可能である。またＡｌＧａＮ層の組成についても基板側においてＡｌ組成比を大きくし、第１の窒化物半導体層１０３側においてＡｌ組成比を小さくすることも可能である。
　またバッファ層１０２は、場合によっては超格子バッファ層や単層のＡｌＮやＡｌＧａＮ、ＧａＮを用いることも可能である。
　上記第１および第２の実施形態においてバッファ層１０２の総層厚を約２．１μｍとしたが、バッファ層１０２の構成によっては約２．１μｍに限られることはない。
　また、バッファ層１０２、第１の窒化物半導体層１０３（または１３１）、第２の窒化物半導体層１０４（または１３２）は、上記第１および第２の実施の形態に記載されたものに限られず、所望のデバイス特性を有するように窒化物半導体ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１）よりｘ、ｙを適宜選択することで構成してもよい。
　また、第１の電極、第２の電極および第３の電極については、上記第１および第２の実施の形態に記載されたものに限られない。特に、第３の電極についてはロジウムを用いることができる。
　また、第１の実施形態に係るＦＥＴについては、ショットキーゲート型のＦＥＴ（ＭＥＳＦＥＴ）に限らず、例えば図２５に示すようにゲート電極部に絶縁体層１１４を用いた、いわゆるＭＩＳＦＥＴでもよい。なお、絶縁体層１１４として酸化膜を用いた、いわゆるＭＯＳＦＥＴでもよいことはいうまでもない。なお、絶縁体層１１４としては、窒化珪素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、酸化珪素（ＳｉＯ２）、酸窒化珪素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化チタン（ＴｉＯ２）等を用いることができ、また第２の窒化物半導体層１０４を選択的に熱酸化させてできる層を用いることができる。
　また、第１の実施形態に係るＦＥＴについては、図２６に示すようにゲート電極部にリセス１１５を形成した、リセスゲートのＦＥＴでもよい。なお、リセス１１５の底部に絶縁層を形成し、ＭＩＳＦＥＴまたはＭＯＳＦＥＴとしてもよい。
　また、第１の実施形態に係るＦＥＴについては、図２７に示すようにゲート電極部にｐ型半導体層１１６（例えばｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＮｉＯ等）を用い、その上にゲート電極１０９を形成した接合型トランジスタ（ＪＦＥＴ）でもよい。
　さらには、図２８に示すように、電極部２６０を、ゲート電極部１１６と同じ材料（例えばｐ型ＧａＮ）を用いてよい。そうすれば、ゲート電極部１１６と電極部２６０を同時に形成可能である。さらに、ゲート電極１０９とドレイン接続電極２７０は同じ材料で同時形成可能である。
　また、電極部２６０の厚さは、ゲート電極部１１６の厚さよりも薄く形成してもよい。そうすれば、電極部２６０直下の電子濃度をより濃くできるから、より大きな電流を、第１の電極１１２と第２の電極１０５の間に流すことができる。
　さらには、電極部２６０の不純物濃度は、ゲート電極部１１６の不純物濃度よりも、低く形成してもよい。そうすれば、電極部２６０直下の電子濃度をより濃くできるから、より大きな電流を、第１の電極１１２と第２の電極１０５の間に流すことができる。
　なお、上記第１および第２の実施形態において記載した各電極や配線の長さや幅、厚さ、面積は一例にすぎず、半導体装置の用途や目的等に合わせ様々な値をとりうる。また、上記第１および第２の実施形態において記載した各電極や配線の材料もまた一例にすぎず、半導体装置の用途や目的等に合わせ様々な材料を用いることができる。
　また、上記第１および第２の実施形態において層間絶縁膜１０８として窒化シリコン膜を用いたが、それに限らず窒化アルミニウム（ＡｌＮ）、酸化珪素（ＳｉＯ２）、酸窒化珪素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化チタン（ＴｉＯ２）、ポリイミド等の有機絶縁膜を用いることができる。また、層間絶縁膜１０８の層厚は、１μｍに限られず、半導体装置の用途や目的等に合わせ様々な値をとりうる。
　本開示に係る半導体装置は、電流コラプスが抑制された窒化物半導体を用いた電界効果デバイスであり、インバータ又は電源回路等に用いられるパワーデバイスとして有用である。
　１０１　シリコン基板
　１０２　バッファ層
　１０３，１２８，１３１，１４６，１５１，１５２　第１の窒化物半導体層
　１０４，１２９，１３２，１３９，１４７，１４９　第２の窒化物半導体層
　１０５，１３３，２００，２２０，２３０，２５０　第２の電極
　１０６，１３４　第２の電極配線
　１０７，１１３，１３５，１４０，１４１，１５０，２１０，２４０，２６０　電極部
　１０８　層間絶縁膜
　１０９，１１０　ゲート電極
　１１１，１３６　第１の電極配線
　１１２，１３７　第１の電極
　１１４　絶縁体層
　１１５　リセス
　１１７，１４４　有機半導体層
　１１８，１８０，２７０　ドレイン接続電極
　１１９，１４５　酸化物半導体層
　１２０　ドレイン端子
　１２１　ゲート端子
　１２２　ショットキー電流
　１２３　電子
　１２４，１２５　ビアホール
　１２６，１３８　半導体層積層体
　１２７，１４２，１７０，１７１　第３の窒化物半導体層
　１３０，１４８　高キャリア濃度半導体層
　１４３，１８１　カソード接続電極
　１５３　第２のアノード電極
　１５４　第２の電極配線張り出し長
　３００，３０１　２次元電子ガスチャネル

Claims (20)

  1. 基板と、
    前記基板の上に設けられた第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に設けられた第２の窒化物半導体層と、
    前記第１の窒化物半導体層の下面よりも上に設けられたソース電極またはアノード電極である第１の電極と、
    前記第１の窒化物半導体層の下面よりも上に設けられたドレイン電極またはカソード電極である第２の電極と、
    前記第２の窒化物半導体層の下面よりも上に設けられた電極部と、を備え、
    前記第１の窒化物半導体層が前記第２の窒化物半導体層との界面近傍に２次元電子ガスチャネルを有し、
    前記第１の窒化物半導体層と前記第２の窒化物半導体層とにより半導体層積層体を構成し、
    平面視において、
    前記第１の電極と前記第２の電極との間に前記電極部が間隔をおいて配置され、且つ前記第２の電極と前記電極部との間隔が前記第１の電極と前記電極部との間隔よりも短く、
    前記電極部と前記第２の窒化物半導体層との接合面において、
    前記電極部から前記第２の窒化物半導体層へ順方向の整流作用を示すエネルギー障壁を有し、
    前記第２の窒化物半導体層のバンドギャップが前記第１の窒化物半導体層のバンドギャップよりも大きく、
    前記電極部は前記第２の電極と実質的に同電位であり、
    前記第１の電極と前記第２の電極との間に、前記第１の電極が正となる最大動作電圧が印加されている場合に、前記電極部下方の前記２次元電子ガスチャネルが導通状態となっている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記電極部は、前記第２の窒化物半導体層にショットキー接触していることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記電極部は、第３の窒化物半導体層であることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記電極部は、有機半導体膜であることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記電極部は、酸化物半導体であることを特徴とする半導体装置。
  6. 請求項３～５のいずれか１項に記載の半導体装置において、
    前記電極部は、ｐ型の導電型を有することを特徴とする半導体装置。
  7. 請求項１～６のいずれか１項に記載の半導体装置において、
    前記第２の電極を覆う層間絶縁膜が形成され、
    前記層間絶縁膜の一部が開口を有し、
    前記開口において前記第２の電極と接続される第２の電極配線が形成されていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２の電極は、前記電極部で囲まれており、
    前記第２の電極配線と前記電極部が交差するところで、前記開口が配置されることを特徴とする半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記電極部は、互いに間隔をおいて形成された複数の島状部を有し、
    前記開口が前記複数の島状部上に配置され、
    前記第２の電極配線は、前記複数の島状部に跨って形成されていることを特徴とする半導体装置。
  10. 請求項７～９のいずれか１項に記載の半導体装置において、
    前記第２の電極配線は、前記電極部よりも、前記第１の電極方向に対して内側に形成されることを特徴とする半導体装置。
  11. 請求項１～１０のいずれかに記載の半導体装置において、
    前記電極部は、前記第２の電極と接していることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記電極部と、前記第２の電極とが、ショットキー接合していることを特徴とする半導体装置。
  13. 請求項１～１２のいずれか１項に記載の半導体装置において、
    前記半導体層積層体の一部が高キャリア濃度半導体層となっており、
    前記高キャリア濃度半導体層のキャリア濃度が前記半導体層積層体の他部のキャリア濃度よりも高く、
    前記高キャリア濃度半導体層のシートキャリア濃度が、前記半導体層積層体の他部のシートキャリア濃度よりも高く、
    前記高キャリア濃度半導体層が前記電極部直下と前記第２の電極直下の一部とを含む領域に設けられた
    半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記高キャリア濃度半導体層における前記第２の窒化物半導体層の厚さが、前記半導体層積層体における第２の窒化物半導体層の厚さよりも厚いことを特徴とする半導体装置。
  15. 請求項１３に記載の半導体装置において、
    前記高キャリア濃度半導体層における前記第２の窒化物半導体層のバンドギャップが、前記半導体層積層体における第２の窒化物半導体層のバンドギャップよりも大きいことを特徴とする半導体装置。
  16. 請求項１３～１５のいずれか１項に記載の半導体装置において、
    前記高キャリア濃度半導体層における前記第１の窒化物半導体層のｎ型不純物濃度が、前記半導体層積層体における前記第１の窒化物半導体層のｎ型不純物濃度よりも高いことを特徴とする半導体装置。
  17. 請求項１～１６のいずれか１項に記載の半導体装置において、
    前記第１の電極がアノード電極であり、
    前記第２の電極がカソード電極であって、
    ダイオードとして機能することを特徴とする半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記アノード電極が、
    前記半導体層積層体上に、あるいは前記基板の上に形成され、前記半導体層積層体とショットキー接触し、
    ダイオードとして機能することを特徴とする半導体装置。
  19. 請求項１～１６のいずれか１項に記載の半導体装置において、
    前記第１の電極と前記電極部の間の前記半導体層積層体の上に、
    前記第１の電極及び前記電極部と間隔をおいて形成されたゲート電極をさらに備え、
    前記第１の電極がソース電極であり、
    前記第２の電極がドレイン電極であって、
    電界効果トランジスタとして機能することを特徴とする半導体装置。
  20. 請求項１９に記載の半導体装置において、
    ゲートしきい値電圧以上の第１の電圧が前記ゲート電極に印加された状態で、
    前記半導体装置を破壊するよりも小さい第２の電圧を前記ソース電極と前記ドレイン電極との間に印加したときに、
    前記電極部と、前記電極部直下の前記第２の窒化物半導体層との電位差が、前記エネルギー障壁の大きさ以上になり、前記電極部から前記ソース電極へと電流が流れることを特徴とする半導体装置。
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