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KR101843192B1 - 질화물 반도체 소자 및 그 제조방법 - Google Patents

질화물 반도체 소자 및 그 제조방법 Download PDF

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KR101843192B1
KR101843192B1 KR1020110099794A KR20110099794A KR101843192B1 KR 101843192 B1 KR101843192 B1 KR 101843192B1 KR 1020110099794 A KR1020110099794 A KR 1020110099794A KR 20110099794 A KR20110099794 A KR 20110099794A KR 101843192 B1 KR101843192 B1 KR 101843192B1
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Abstract

본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명의 하나의 모습에 따라, 제1 질화물층 및 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층이 이종 접합되되, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된 질화물 반도체층; 질화물 반도체층 상에 오믹 접촉되는 소스 전극; 소스 전극과 이격되게 질화물 반도체층 상에 오믹 접촉되는 드레인 전극; 소스 및 드레인 전극 사이의 질화물 반도체층 상에 형성되되, 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성된 다수의 P형 질화물 반도체 세그먼트; 및 소스 및 드레인 전극 사이에서 소스 전극과 가깝게 형성되되, 다수의 P형 질화물 반도체 세그먼트 사이의 질화물 반도체층 상에, 그리고 P형 질화물 반도체 세그먼트의 제1 측벽과 정렬되는 소스측 측벽 방향으로 신장된 P형 질화물 반도체 세그먼트 상에 접촉되는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자가 제안된다. 또한, 질화물 반도체 소자 제조방법이 제안된다.

Description

질화물 반도체 소자 및 그 제조방법{NITRIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것이다. 구체적으로는 질화물 반도체층 구조 위에 P타입 질화물 반도체 층이 부분적으로 형성된 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
녹색에너지 정책 등으로 인한 전력 소비 절감에 대한 관심이 증가하고 있다. 이를 위해 전력변환 효율 상승은 필수적인 요소이다. 전력변환에 있어서 파워 스위칭 소자의 효율이 전체 전력변환 효율을 좌우한다.
현재 통상 이용되는 전력소자는 실리콘을 이용한 파워 MOSFET이나 IGBT가 대부분이나, 실리콘의 재료적인 한계로 인하여 소자의 효율 증가에 한계가 생기게 된다. 이를 해결하기 위해 질화갈륨(Gallium Nitride, GaN) 같은 질화물 반도체를 이용한 트랜지스터를 제작하여 변환 효율을 높이려는 특허들이 출원되고 있다.
그러나 현재까지는 동종(homogeneous) GaN 기판의 경우 제작이 매우 어렵고, 대부분 실리콘(Si), 사파이어(Sapphire), 실리콘 카바이드(SiC) 등의 기판에 이종성장을 하여 GaN 막을 제작하고 있어, 고품질의 GaN 기판을 얻는데 어려움이 있다. 이에 따라, 현재까지는 전기적 특성이 이론치를 따라가지 못하기 때문에, 설계적으로 내압을 높이려는 연구가 진행되고 있다.
종래의 질화물 반도체, 예컨대 GaN HFET는 턴-오프(Turn-off)시에도 채널저항이 매우 낮아 게이트 전극 끝에 전압이 집중되어 고내압을 구현하기 어려움이 있었다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 질화물 반도체층 구조 위에 P타입 질화물 반도체 층을 부분적으로 형성하여, 턴-오프(turn-off)시 채널의 2DEG를 공핍(depletion)시켜 내압을 높이는 반도체 소자 및 제조방법을 제안하고자 한다.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 제1 질화물층 및 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층이 이종 접합되되, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된 질화물 반도체층; 질화물 반도체층 상에 오믹 접촉되는 소스 전극; 소스 전극과 이격되게 질화물 반도체층 상에 오믹 접촉되는 드레인 전극; 소스 및 드레인 전극 사이의 질화물 반도체층 상에 형성되되, 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성된 다수의 P형 질화물 반도체 세그먼트; 및 소스 및 드레인 전극 사이에서 소스 전극과 가깝게 형성되되, 다수의 P형 질화물 반도체 세그먼트 사이의 질화물 반도체층 상에, 그리고 P형 질화물 반도체 세그먼트의 제1 측벽과 정렬되는 소스측 측벽 방향으로 신장된 P형 질화물 반도체 세그먼트 상에 접촉되는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자가 제안된다.
본 발명의 또 하나의 예에서, P형 질화물 반도체 세그먼트의 제1 측벽은 게이트 전극의 소스측 측벽과 일치되도록 정렬되거나 소스측 측벽에 못 미치도록 정렬될 수 있다.
또한, 하나의 예에서, P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 드레인 전극과 소정 거리로 이격되거나 드레인 전극과 접촉될 수 있다.
또한, 하나의 예에 따르면, 제1 질화물층의 물질은 GaN 이고, 제2 질화물층의 물질은 AlGaN 일 수 있다.
또한, 본 발명의 하나의 예에 따르면, P형 질화물 반도체 세그먼트는 제1 질화물층의 물질이 P형으로 도프된 P형 반도체 물질로 이루어질 수 있다.
또한, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 제1 질화물층 및 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층이 이종 접합되되, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된 질화물 반도체층; 질화물 반도체층 상에 오믹 접촉되는 소스 전극; 소스 전극과 이격되게 질화물 반도체층 상에 오믹 접촉되는 드레인 전극; 소스 및 드레인 전극 사이의 질화물 반도체층 상에 형성되되, 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성된 다수의 P형 질화물 반도체 세그먼트; 및 소스 및 드레인 전극 사이의 질화물 반도체층 상에서 소스 전극과 가깝게 형성되되, 드레인측 측벽이 P형 질화물 반도체 세그먼트의 제1 측벽과 접촉되는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자가 제안된다.
본 발명의 또 하나의 예에서, P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 드레인 전극과 소정 거리로 이격되거나 드레인 전극과 접촉될 수 있다.
또한, 하나의 예에서, 제1 질화물층의 물질은 GaN 이고, 제2 질화물층의 물질은 AlGaN 일 수 있다.
게다가, 또 하나의 예에 따르면, P형 질화물 반도체 세그먼트는 제1 질화물층의 물질이 P형으로 도프된 P형 반도체 물질로 이루어질 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 제1 질화물층 및 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층이 이종 접합되되, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 질화물 반도체층; 질화물 반도체층 상에 오믹 접촉되는 소스 전극; 소스 전극과 이격되게 질화물 반도체층 상에 오믹 접촉되는 드레인 전극; 소스 및 드레인 전극 사이의 질화물 반도체층 상에 형성되되, 소스 전극과 소정 거리로 나란히 이격된 줄기부와 줄기부로부터 드레인 측으로 길게 형성된 다수의 가지 세그먼트를 포함하는 P형 질화물 반도체 구조물; 및 소스 및 드레인 전극 사이에서 소스 전극과 가깝게 형성되되, 질화물 반도체층 상에, 그리고 줄기부의 소스측 제1 측벽과 정렬되는 소스측 측벽에 못 미치는 P형 질화물 반도체 구조물의 줄기부 상에 접촉되는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자가 제안된다.
본 발명의 또 하나의 예에서, P형 질화물 반도체 구조물의 가지 세그먼트의 드레인 측의 제2 측벽은 드레인 전극과 소정 거리로 이격되거나 드레인 전극과 접촉될 수 있다.
또한, 하나의 예에서, 제1 질화물층의 물질은 GaN 이고, 제2 질화물층의 물질은 AlGaN 일 수 있다.
게다가, 또 하나의 예에 따르면, P형 질화물 반도체 구조물은 제1 질화물층의 물질이 P형으로 도프된 P형 반도체 물질로 이루어질 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제4 실시예에 따라, 제1 질화물층 및 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층을 이종 접합시켜, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 이종 접합 질화물 반도체층을 형성하는 단계; 소스 전극 및 소스 전극과 이격된 드레인 전극을 질화물 반도체층 상에 오믹 접촉시켜 형성하고, 질화물 반도체층 상에 다수의 P형 질화물 반도체 세그먼트를 형성하되, P형 질화물 반도체 세그먼트 각각은 소스 및 드레인 전극 사이에 배치되되 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성되도록 하여, 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트를 형성하는 단계; 및 소스 및 드레인 전극 사이에서 소스 전극과 가깝게 배치되도록, 다수의 P형 질화물 반도체 세그먼트 사이의 질화물 반도체층 상에, 그리고 P형 질화물 반도체 세그먼트의 제1 측벽과 정렬되는 소스측 측벽 방향으로 신장된 P형 질화물 반도체 세그먼트 상에 접촉되는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법이 제안된다.
본 발명의 또 하나의 예에 따르면, 게이트 전극을 형성하는 단계에서, 게이트 전극의 소스측 측벽은 P형 질화물 반도체 세그먼트의 제1 측벽과 일치하게 정렬되도록 게이트 전극을 형성하거나, P형 질화물 반도체 세그먼트의 제1 측벽이 게이트 전극의 소스측 측벽에 못 미치게 정렬되도록 게이트 전극을 형성할 수 있다.
또한, 또 하나의 예에 따르면, P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 드레인 전극과 소정 거리로 이격되거나 드레인 전극과 접촉되게 P형 질화물 반도체 세그먼트를 배치할 수 있다.
게다가, 또 하나의 예에 따르면, 제1 질화물층의 물질은 GaN 이고, 제2 질화물층의 물질은 AlGaN 이고, P-GaN 을 사용하여 P형 질화물 반도체 세그먼트를 형성할 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제5 실시예에 따라, 제1 질화물층 및 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층을 이종 접합시켜, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 이종 접합 질화물 반도체층을 형성하는 단계; 소스 전극 및 소스 전극과 이격된 드레인 전극을 질화물 반도체층 상에 오믹 접촉시켜 형성하고, 질화물 반도체층 상에 다수의 P형 질화물 반도체 세그먼트를 형성하되, P형 질화물 반도체 세그먼트 각각은 소스 및 드레인 전극 사이에 배치되되 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성되도록 하여, 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트를 형성하는 단계; 및 소스 및 드레인 전극 사이의 질화물 반도체층 상에서 소스 전극과 가깝게 배치되되 드레인측 측벽이 P형 질화물 반도체 세그먼트의 제1 측벽과 접촉되는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법이 제안된다.
또한, 하나의 예에 따르면, P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 드레인 전극과 소정 거리로 이격되거나 드레인 전극과 접촉되게 P형 질화물 반도체 세그먼트를 배치할 수 있다.
게다가, 또 하나의 예에 따르면, 제1 질화물층의 물질은 GaN 이고, 제2 질화물층의 물질은 AlGaN 이고, P-GaN 을 사용하여 P형 질화물 반도체 세그먼트를 형성할 수 있다.
그리고, 전술한 문제를 해결하기 위하여, 본 발명의 제6 실시예에 따라, 제1 질화물층 및 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층을 이종 접합시켜, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 이종 접합 질화물 반도체층을 형성하는 단계; 소스 전극 및 소스 전극과 이격된 드레인 전극을 질화물 반도체층 상에 오믹 접촉시켜 형성하고, 질화물 반도체층 상에 줄기부와 줄기부로부터 형성된 다수의 가지 세그먼트를 포함하는 P형 질화물 반도체 구조물을 형성하되, P형 질화물 반도체 구조물은 소스 및 드레인 전극 사이에 배치되고 줄기부는 소스 전극과 소정 거리로 나란히 이격되도록 하고 가지 세그먼트 각각은 드레인 측으로 길게 형성되도록 하여, 소스 및 드레인 전극과 P형 질화물 반도체 구조물을 형성하는 단계; 및 소스 및 드레인 전극 사이에서 소스 전극과 가깝게 배치되도록, 질화물 반도체층 상에 그리고 줄기부의 소스측 제1 측벽과 정렬되는 소스측 측벽에 못 미치는 P형 질화물 반도체 구조물의 줄기부 상에 접촉되는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법이 제안된다.
또한, 하나의 예에 따르면, P형 질화물 반도체 구조물의 가지 세그먼트의 드레인 측 제2 측벽은 드레인 전극과 소정 거리로 이격되거나 드레인 전극과 접촉될 수 있다.
게다가, 또 하나의 예에 따르면, 제1 질화물층의 물질은 GaN 이고, 제2 질화물층의 물질은 AlGaN 이고, P-GaN 을 사용하여 P형 질화물 반도체 구조물을 형성할 수 있다.
본 발명의 하나의 모습에 따라, 질화물 반도체층 구조 위에 P타입 질화물 반도체 층을 부분적으로 형성하여, 턴-오프(turn-off)시 채널의 2DEG를 공핍(depletion)시켜 내압을 높일 수 있게 되었다.
본 발명의 하나의 예에 따른 질화물 고 전자이동도 트랜지스터(HFET)는 기존의 질화물 반도체 형태보다 높은 내압을 구현할 수 있다.
또한, 게이트/드레인 간의 거리를 좁혀 낮은 온(on)-저항도 구현할 수 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1a 및 1b는 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 도면이다.
도 2는 도 1a에서 Ⅰ-Ⅰ' 방향으로 절단된 단면을 나타내는 개략적인 단면도이다.
도 3a 내지 3d는 도 1a에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다.
도 4는 본 발명의 또 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 도면이다.
도 5a 내지 5d는 도 4에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다.
도 6은 본 발명의 또 다른 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 도면이다.
도 7은 도 6에서 Ⅱ-Ⅱ' 방향으로 절단된 단면을 나타내는 개략적인 단면도이다.
도 8a 내지 8d는 도 6에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 겹합 또는 배치되는 형태로도 존재할 수 있다. 또한, '상에', '위에', '하부에', '아래에' 등의 '접촉'의 의미를 내포할 수 있는 용어들이 포함된 경우도 마찬가지이다. 방향을 나타내는 용어들은 기준이 되는 요소가 뒤집어지거나 그의 방향이 바뀌는 경우 그에 따른 대응되는 상대적인 방향 개념을 내포하는 것으로 해석될 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 이상적이거나 추상적인 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 비례하지 않고 과장되게 표현될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 질화물 반도체 소자 및 제조방법을 구체적으로 살펴본다.
도 1a 및 1b는 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 도면이고, 도 2는 도 1a에서 Ⅰ-Ⅰ' 방향으로 절단된 단면을 나타내는 개략적인 단면도이고, 도 3a 내지 3d는 도 1a에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다. 도 4는 본 발명의 또 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 도면이고, 도 5a 내지 5d는 도 4에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다. 도 6은 본 발명의 또 다른 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 도면이고, 도 7은 도 6에서 Ⅱ-Ⅱ' 방향으로 절단된 단면을 나타내는 개략적인 단면도이고, 도 8a 내지 8d는 도 6에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다.
도 1a 및 1b를 참조하면, 본 발명의 제1 실시예에 따른 질화물 반도체 소자는 질화물 반도체층(30), 소스 전극(50), 드레인 전극(60), 다수의 P형 질화물 반도체 세그먼트(80) 및 게이트 전극(70)을 포함하여 이루어진다. 예컨대, 질화물 반도체 소자는 2DEG를 가지는 수평형 질화물 HFET이다.
도 1a 및 1b를 참조하면, 질화물 반도체층(30)은 제1 질화물층(31) 및 제1 질화물층(31)의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층(33)이 이종 접합되어 있다. 질화물 반도체층(30)의 접합 계면 부근에 2차원 전자가스(2DEG) 채널(35)이 형성된다. 질화물 반도체층(30)은 이종접합된 질화갈륨계열의 반도체층(30)으로, 이종접합된 경계면에서 에너지 밴드갭 차이에 의해 2차원 전자가스 채널(35)이 형성된다. 이종접합되는 질화갈륨계열의 반도체층(30)에서 이종접합 사이의 격자상수 차이가 작을수록 밴드갭과 극성 차이가 줄어들게 되며, 이로 인해 2DEG 채널(35)의 형성이 억제될 수 있다. 이종접합시 에너지 밴드갭의 불연속성에 의하여 넓은 밴드갭을 가지는 물질로부터 작은 밴드갭을 가지는 물질로 자유전자가 이동하게 된다. 이러한 전자는 이종접합 경계면에 축적되어 2DEG 채널(35)을 형성하며, 드레인 전극(60)과 소스 전극(50) 사이에서 전류가 흐를 수 있도록 한다.
질화물 반도체층(30)은 제1 질화물층(31) 및 제2 질화물층(33)을 포함하고 있다. 제2 질화물층(33)은 제1 질화물층(31) 상에 이종 접합되며 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함한다. 이때, 제2 질화물층(33)은 제1 질화물층(31) 내에 형성되는 2DEG 채널(35)로 전자를 공급하는 역할을 한다. 하나의 예에서, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성될 수 있다.
하나의 예에서, 질화물 반도체층(30)을 이루는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용될 수 있으며, 이에 한정되지 않는다. 또한, 하나의 예에서, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함할 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)의 물질은 알루미늄 질화갈륨(AlGaN)을 포함할 수 있다.
하나의 예에 따르면, 도 3d에 도시된 바와 같이, 질화물 반도체층(30)의 제1 질화물층(31)은 기판(10) 상부에 배치될 수 있다. 이때, 기판(10)은 일반적으로 절연기판을 사용하고, 실질적으로 절연성을 갖는 고 저항성의 기판을 사용할 수도 있다. 예컨대, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있고, 또는 잘 알려진 다른 기판물질을 이용하여 제조될 수 있다.
질화물 반도체층(30)은 기판(10) 상부에 직접 형성될 수 있는데, 이때, 하나의 예에서, 질화물 반도체층(30)은 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 또 하나의 예에 따르면, 도시되지 않았으나, 기판(10)과 질화물 반도체층(30) 사이에 버퍼층을 구비하고, 질화물 반도체층(30)을 버퍼층 위에 형성시킬 수 있다. 예컨대, 버퍼층(도시되지 않음)은 기판(10)과 질화물 반도체층(30)과의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위하여 제공된다. 버퍼층은 하나의 층뿐만 아니라 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 질화알루미늄(AlN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등을 포함하는 여러 층들로 형성될 수 있다. 또한, 버퍼층은 질화갈륨 이외의 다른 3-5족 화합물 반도체로 형성할 수도 있다. 예컨대, 기판(10)이 사파이어 기판일 경우 질화갈륨을 포함하는 질화물 반도체층(30)과의 격자 상수 및 열팽창 계수의 차이로 인하여 오접합(mismatch)되는 것을 막기 위해 버퍼층의 성장이 중요하게 될 수 있다.
다시 도 1a 및 1b를 참조하면, 소스 전극(50)은 질화물 반도체층(30) 상에 오믹 접촉되어 있다.
또한, 도 1a 및 1b를 참조하면, 드레인 전극(60)은 소스 전극(50)과 이격되게 질화물 반도체층(30) 상에 오믹 접촉되어 있다.
이때, 소스 전극(50) 및 드레인 전극(60)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 예컨대, 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속, 금속 실리사이드 및 이들의 합금을 사용하여 형성할 수 있다. 또한 하나의 예에서, 소스 전극(50) 및 드레인 전극(60)은 동일한 재질로 이루어질 수 있다.
계속하여, 도 1a 및 1b를 참조하면, 다수의 P형 질화물 반도체 세그먼트(80)는 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에 형성되어 있다. 이때, 각각의 P형 질화물 반도체 세그먼트(80)는 소스 전극(50)과 소정 거리로 이격된 소스측 제1 측벽(81)에서 드레인 측으로 길게 형성되어 있다. 도 2를 참조하면, 다수의 P형 질화물 반도체 세그먼트(80)는 소정 간격으로 이격 배치되는데, 이때, P형 질화물 반도체 세그먼트(80)의 하부에서는 질화물 반도체층(30)의 2DEG가 공핍(depletion)(35a)되어 2DEG 채널(35)이 끊기게 된다.
하나의 예에서, P형 질화물 반도체 세그먼트(80)를 물질은 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 P형으로 도프된 물질이 사용될 수 있으며, 이에 한정되지 않는다. 이때, 하나의 예에 따르면, P형 질화물 반도체 세그먼트(80)는 제1 질화물층(31)의 물질이 P형으로 도프된 P형 반도체 물질로 이루어질 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, P형 질화물 반도체 세그먼트(80)는 P-GaN 물질로 이루어질 수 있다.
본 발명의 실시예에서, P형 질화물 반도체 세그먼트(80), 예컨대 P-GaN 세그먼트 하부의 2DEG는 공핍(35a)되고, P형 질화물 반도체 세그먼트(80)가 없는 부분의 2DEG와는 교차되게 되게 구성되므로, 턴-오프(tur-off)시 2DEG 채널(35)과 P형 질화물 반도체 세그먼트(80), 예컨대 P-GaN이 서로 공핍되어 인트린식(intrinsic)화 되어, 채널저항이 높아져 고내압을 구현할 수 있다. 또한, 본 발명의 실시예에 따라 소자의 내압이 높아진 만큼, 게이트 전극(70)과 드레인 전극(60)간의 거리를 줄여 온(On)-저항을 낮출 수 있다.
하나의 예에 따르면, 턴-오프시 2DEG를 효과적으로 공핍시키기 위하여 P형 질화물 반도체 세그먼트(80)의 도핑 농도, 세그먼트 사이의 간격 및 사이즈를 조절할 수 있다.
또한, 하나의 예에서, 드레인 전극(60)과 게이트 전극(70) 사이에 2DEG 부분(35)과 2DEG를 상쇄하고 2DHG 또는 P+ 반도체를 형성하는 부분(35a)을 전류 흐름과 나란한 방향으로 교차되게 배치되도록 하여 고전류 및 고내압형 소자를 얻을 수 있다. 이때, 하나의 예에서, 2DEG를 상쇄하고 2차원 홀 가스(2DHG)를 형성하는 층의 예로, P-GaN이 있다. 이때, 턴-온(turn-on) 시에는 2DEG와 2DHG가 동시에 캐리어로 동작하여 온(on) 저항을 낮게 하며, 턴-오프(turn-off) 시 교차로 구성된 2DEG와 2DHG가 서로 공핍되어, 게이트 전극(70)의 전계 집중을 막을 수 있다. 또한, 하부의 2DEG를 공핍(depletion)시키며 상부에 P+ 형의 캐리어를 형성할 수 있게 하는 다른 실시예의 구조도 이용될 수 있다.
하나의 예에서, P형 질화물 반도체 세그먼트(80)의 제1 측벽(81)은 도 1a에 도시된 바와 같이 게이트 전극(70)의 소스측 측벽(71)과 일치되도록 정렬될 수 있다. 또는 P형 질화물 반도체 세그먼트(80)의 제1 측벽(81)은, 도 1b에 도시된 바와 같이, 게이트 전극(70)의 소스측 측벽(71)에 못 미치도록 정렬될 수 있다.
또한, 하나의 예에서, 도 1a 및 1b에 도시된 바와 같이, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 소정 거리로 이격될 수 있다. 또는, 다른 예에서, 도시되지 않았으나, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 접촉될 수도 있다. 하나의 예에 따르면, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 소정 거리로 이격되는 것이 바람직할 수 있다.
그리고 도 1a 및 1b를 참조하면, 게이트 전극(70)은 소스 및 드레인 전극(50, 60) 사이에서 소스 전극(50)과 가깝게 형성되어 있다. 이때, 게이트 전극(70)의 일부는 다수의 P형 질화물 반도체 세그먼트(80) 사이의 질화물 반도체층(30) 상에 접촉되어 있다. 이때, 게이트 전극(70)은 쇼트키 접촉될 수 있다. 또한, 이때, 게이트 전극(70)의 소스측 측벽(71)은 P형 질화물 반도체 세그먼트(80) 각각의 제1 측벽(81)과 정렬되어 있다. 또한, 하나의 예에서, 게이트 전극(70)의 소스측 측벽(71)과 정렬되는 P형 질화물 반도체 세그먼트(80) 각각의 제1 측벽(81)은 도 1a에 도시된 바와 같이 게이트 전극(70)의 소스측 측벽(71)과 일치되도록 정렬될 수 있고, 또는 도 1b에 도시된 바와 같이 게이트 전극(70)의 소스측 측벽(71)에 못 미치도록 정렬될 수 있다.
계속하여, 도 1a 및 1b를 참조하면, 게이트 전극(70)의 다른 일부는 각각의 P형 질화물 반도체 세그먼트(80)의 일부 상에 접촉되어 있다. 이때, 게이트 전극(70)은 쇼트키 접촉될 수 있다. 게이트 전극(70)의 하부에 접촉되는 P형 질화물 반도체 세그먼트(80) 각각은 게이트 전극(70)의 소스측 측벽(71) 방향으로 신장되어 있다.
예컨대, 게이트 전극(70)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 예컨대, 쇼트키 접합이 가능한 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속, 금속 실리사이드 및 이들의 합금을 사용하여 형성할 수 있다. 또한 하나의 예에서, 쇼트키 접촉되는 게이트 전극(70)은 오믹 접촉되는 소스 전극(50) 및 드레인 전극(60)과는 다른 재질로 이루어질 수 있다.
본 발명의 실시예에 따라, 실리콘 FET에서 구현된 슈퍼-접합(Super-junction) 효과를 질화물 고 전자이동도 트랜지스터, 예컨대 GaN HFET에서 구현할 수 있다.
본 실시예에 따라, 2DEG 채널(35)을 갖는 질화물 반도체층(30) 상에서 게이트 전극(70)과 드레인 전극(60) 사이에 게이트 전극(70)과 연결된 형태의 P형 질화물 반도체 세그먼트(80)를 부분적으로 형성하여, 부분적인 2DEG 제거, 및 2DHG 또는 P형 반도체층 형성을 도모할 수 있다.
다음으로, 도 4를 참조하여, 본 발명의 제2 실시예에 따른 질화물 반도체 소자를 살펴본다. 이때, 본 실시예들을 설명함에 있어서, 전술한 제1 실시예에 따른 질화물 반도체 소자의 구성과 중복되는 구성에 대해서는 전술한 제1 실시예를 참조할 수 있고, 이에 따라 중복되는 설명은 생략될 수 있다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 질화물 반도체 소자는 질화물 반도체층(30), 소스 전극(50), 드레인 전극(60), 다수의 P형 질화물 반도체 세그먼트(80) 및 게이트 전극(70)을 포함하여 이루어진다. 예컨대, 질화물 반도체 소자는 2DEG를 가지는 수평형 질화물 HFET이다.
이때, 도 4를 참조하면, 질화물 반도체층(30)은 제1 질화물층(31) 및 제1 질화물층(31)의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층(33)이 이종 접합되어 있다. 질화물 반도체층(30)의 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된다. 제1 질화물층(31)과 이종 접합되는 제2 질화물층(33)은 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함한다. 이때, 제2 질화물층(33)은 제1 질화물층(31) 내에 형성되는 2DEG 채널(35)로 전자를 공급하는 역할을 한다. 하나의 예에서, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성될 수 있다.
하나의 예에서, 질화물 반도체층(30)을 이루는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용될 수 있으며, 이에 한정되지 않는다. 예컨대, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함할 수 있다. 하나의 예에서, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)의 물질은 알루미늄 질화갈륨(AlGaN)을 포함할 수 있다.
하나의 예에 따르면, 도 5d에 도시된 바와 같이, 질화물 반도체층(30)의 제1 질화물층(31)은 기판(10) 상부에 배치될 수 있다. 이때, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있고, 또는 잘 알려진 다른 기판물질을 이용하여 제조될 수 있다. 또한, 하나의 예에 따르면, 도시되지 않았으나, 기판(10)과 질화물 반도체층(30) 사이에 버퍼층을 구비하고, 질화물 반도체층(30)을 버퍼층 위에 형성시킬 수 있다. 또한, 버퍼층은 하나의 층뿐만 아니라 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 질화알루미늄(AlN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등을 포함하는 여러 층들로 형성될 수 있다.
다시 도 4를 참조하면, 소스 전극(50)은 질화물 반도체층(30) 상에 오믹 접촉되어 있고, 드레인 전극(60)은 소스 전극(50)과 이격되게 질화물 반도체층(30) 상에 오믹 접촉되어 있다.
예컨대, 소스 전극(50) 및 드레인 전극(60)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 소스 전극(50) 및 드레인 전극(60)은 동일한 재질로 이루어질 수 있다.
계속하여, 도 4를 참조하면, 다수의 P형 질화물 반도체 세그먼트(80)는 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에 형성되어 있다. 이때, 각각의 P형 질화물 반도체 세그먼트(80)는 소스 전극(50)과 소정 거리로 이격된 소스측 제1 측벽(81)에서 드레인 측으로 길게 형성되어 있다. 도 4를 도 1a에서와 같은 Ⅰ-Ⅰ' 방향으로 절단하게 되면, 도 2와 같은 단면을 얻을 수 있다. 도 2를 참조하면, 다수의 P형 질화물 반도체 세그먼트(80)는 소정 간격으로 이격 배치되는데, 이때, P형 질화물 반도체 세그먼트(80)의 하부에서는 질화물 반도체층(30)의 2DEG 채널(35)이 끊기게 된다.
하나의 예에서, P형 질화물 반도체 세그먼트(80)를 물질은 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 P형으로 도프된 물질이 사용될 수 있으며, 이에 한정되지 않는다. 이때, 하나의 예에 따르면, P형 질화물 반도체 세그먼트(80)는 제1 질화물층(31)의 물질이 P형으로 도프된 P형 반도체 물질로 이루어질 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, P형 질화물 반도체 세그먼트(80)는 P-GaN 물질로 이루어질 수 있다.
본 발명의 실시예에서, P형 질화물 반도체 세그먼트(80), 예컨대 P-GaN 세그먼트 하부의 2DEG는 공핍(35a)되고, P형 질화물 반도체 세그먼트(80)가 없는 부분의 2DEG와는 교차되게 되게 구성되므로, 턴-오프(tur-off)시 2DEG 채널(35)과 P형 질화물 반도체 세그먼트(80)가 서로 공핍되어, 채널저항이 높아져 고내압을 구현할 수 있다. 또한, 본 발명의 실시예에 따라 소자의 내압이 높아진 만큼, 게이트 전극(70)과 드레인 전극(60)간의 거리를 줄여 온(On)-저항을 낮출 수 있다.
하나의 예에 따르면, 턴-오프시 2DEG를 효과적으로 공핍시키기 위하여 P형 질화물 반도체 세그먼트(80)의 도핑 농도, 세그먼트 사이의 간격 및 사이즈를 조절할 수 있다.
또한, 하나의 예에서, 드레인 전극(60)과 게이트 전극(70) 사이에 2DEG 부분(35)과 2DEG를 상쇄하고 2DHG 또는 P+ 반도체를 형성하는 부분(35a)을 전류 흐름과 나란한 방향으로 교차되게 배치되도록 하여 고전류 및 고내압형 소자를 얻을 수 있다. 이때, 하나의 예에서, 2DEG를 상쇄하고 2차원 홀 가스(2DHG)를 형성하는 층의 예로, P-GaN이 있다. 이때, 턴-온(turn-on) 시에는 2DEG와 2DHG가 동시에 캐리어로 동작하여 온(on) 저항을 낮게 하며, 턴-오프(turn-off) 시 교차로 구성된 2DEG와 2DHG가 서로 공핍되어, 게이트 전극(70)의 전계 집중을 막을 수 있다. 또한, 하부의 2DEG를 공핍(depletion)시키며 상부에 P+ 형의 캐리어를 형성할 수 있게 하는 다른 실시예의 구조도 이용될 수 있다.
또한, 하나의 예에서, 도 4에 도시된 바와 같이, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 소정 거리로 이격될 수 있다. 또는, 다른 예에서, 도시되지 않았으나, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 접촉될 수도 있다. 하나의 예에 따르면, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 소정 거리로 이격되는 것이 바람직할 수 있다.
그리고 도 4를 참조하면, 게이트 전극(70)은 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에서 소스 전극(50)과 가깝게 형성되어 있다. 이때, 게이트 전극(70)은 쇼트키 접촉될 수 있다. 또한, 게이트 전극(70)의 드레인측 측벽은 P형 질화물 반도체 세그먼트(80)의 제1 측벽(81)과 접촉되어 있다.
예컨대, 게이트 전극(70)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 쇼트키 접촉되는 게이트 전극(70)은 오믹 접촉되는 소스 전극(50) 및 드레인 전극(60)과는 다른 재질로 이루어질 수 있다.
다음으로, 도 6을 참조하여, 본 발명의 제3 실시예에 따른 질화물 반도체 소자를 살펴본다. 이때, 본 실시예들을 설명함에 있어서, 전술한 제1 및 제2 실시예들에 따른 질화물 반도체 소자의 구성과 중복되는 구성에 대해서는 전술한 제1 및 제2 실시예들을 참조할 수 있고, 이에 따라 중복되는 설명은 생략될 수 있다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 질화물 반도체 소자는 질화물 반도체층(30), 소스 전극(50), 드레인 전극(60), P형 질화물 반도체 구조물(180) 및 게이트 전극(70)을 포함하여 이루어진다. 예컨대, 질화물 반도체 소자는 2DEG를 가지는 수평형 질화물 HFET이다.
이때, 도 6을 참조하면, 질화물 반도체층(30)은 제1 질화물층(31) 및 제1 질화물층(31)의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층(33)이 이종 접합되어 있다. 질화물 반도체층(30)의 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된다. 질화물 반도체층(30)의 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된다. 제1 질화물층(31)과 이종 접합되는 제2 질화물층(33)은 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함한다. 이때, 제2 질화물층(33)은 제1 질화물층(31) 내에 형성되는 2DEG 채널(35)로 전자를 공급하는 역할을 한다. 하나의 예에서, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성될 수 있다.
하나의 예에서, 질화물 반도체층(30)을 이루는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용될 수 있으며, 이에 한정되지 않는다. 예컨대, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함할 수 있다. 하나의 예에서, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)의 물질은 알루미늄 질화갈륨(AlGaN)을 포함할 수 있다.
하나의 예에 따르면, 도 8d에 도시된 바와 같이, 질화물 반도체층(30)의 제1 질화물층(31)은 기판(10) 상부에 배치될 수 있다. 이때, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있고, 또는 잘 알려진 다른 기판물질을 이용하여 제조될 수 있다. 또한, 하나의 예에 따르면, 도시되지 않았으나, 기판(10)과 질화물 반도체층(30) 사이에 버퍼층을 구비하고, 질화물 반도체층(30)을 버퍼층 위에 형성시킬 수 있다. 또한, 버퍼층은 하나의 층뿐만 아니라 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 질화알루미늄(AlN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등을 포함하는 여러 층들로 형성될 수 있다.
다시 도 6을 참조하면, 소스 전극(50)은 질화물 반도체층(30) 상에 오믹 접촉되어 있고, 드레인 전극(60)은 소스 전극(50)과 이격되게 질화물 반도체층(30) 상에 오믹 접촉되어 있다.
예컨대, 소스 전극(50) 및 드레인 전극(60)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 소스 전극(50) 및 드레인 전극(60)은 동일한 재질로 이루어질 수 있다.
계속하여, 도 6을 참조하면, P형 질화물 반도체 구조물(180)은 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에 형성되어 있다. 이때, P형 질화물 반도체 구조물(180)은 줄기부(181)와 다수의 가지 세그먼트(183)를 포함하고 있다. P형 질화물 반도체 구조물(180)의 줄기부(181)는 소스 전극(50)과 소정 거리로 나란히 이격되어 있다. P형 질화물 반도체 구조물(180)의 다수의 가지 세그먼트(183)는 줄기부(181)로부터 드레인 측으로 길게 형성되어 있다. 도 7을 참조하면, P형 질화물 반도체 구조물(180)의 줄기부(181)의 하부에서는 질화물 반도체층(30)의 2DEG 채널(35)이 끊기게 된다. 또한, 도 6을 도 1a에서와 같은 Ⅰ-Ⅰ' 방향으로 절단하게 되면, 도 2와 같은 단면을 얻을 수 있다. P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)는 소정 간격으로 이격 배치되는데, 이때, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 하부에서는 질화물 반도체층(30)의 2DEG 채널(35)이 끊기게 된다.
하나의 예에서, P형 질화물 반도체 구조물(180)의 물질은 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 P형으로 도프된 물질이 사용될 수 있으며, 이에 한정되지 않는다. 이때, 하나의 예에 따르면, P형 질화물 반도체 구조물(180)은 제1 질화물층(31)의 물질이 P형으로 도프된 P형 반도체 물질로 이루어질 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, P형 질화물 반도체 구조물(180)은 P-GaN 물질로 이루어질 수 있다.
본 발명의 실시예에서, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 하부의 2DEG는 공핍(도 2의 35a 참조)되고, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)가 없는 부분의 2DEG와는 교차되게 되게 구성되므로, 턴-오프(tur-off)시 2DEG 채널(35)과 P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)가 서로 공핍되어, 채널저항이 높아져 고내압을 구현할 수 있다. 또한, 본 발명의 실시예에 따라 소자의 내압이 높아진 만큼, 게이트 전극(70)과 드레인 전극(60)간의 거리를 줄여 온(On)-저항을 낮출 수 있다.
하나의 예에 따르면, 턴-오프시 2DEG를 효과적으로 공핍시키기 위하여 P형 질화물 반도체 세그먼트(80)의 도핑 농도, 세그먼트 사이의 간격 및 사이즈를 조절할 수 있다.
또한, 하나의 예에서, 드레인 전극(60)과 게이트 전극(70) 사이에 2DEG 부분과 2DEG를 상쇄하고 2DHG 또는 P+ 반도체를 형성하는 부분을 전류 흐름과 나란한 방향으로 교차되게 배치되도록 하여 고전류 및 고내압형 소자를 얻을 수 있다. 이때, 하나의 예에서, 2DEG를 상쇄하고 2차원 홀 가스(2DHG)를 형성하는 층의 예로, P-GaN이 있다. 이때, 턴-온(turn-on) 시에는 2DEG와 2DHG가 동시에 캐리어로 동작하여 온(on) 저항을 낮게 하며, 턴-오프(turn-off) 시 교차로 구성된 2DEG와 2DHG가 서로 공핍되어, 게이트 전극(70)의 전계 집중을 막을 수 있다. 또한, 하부의 2DEG를 공핍(depletion)시키며 상부에 P+ 형의 캐리어를 형성할 수 있게 하는 다른 실시예의 구조도 이용될 수 있다.
또한, 하나의 예에서, 도 6에 도시된 바와 같이, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 드레인 측의 제2 측벽(183a)은 드레인 전극(60)과 소정 거리로 이격될 수 있다. 또는, 다른 예에서, 도시되지 않았으나, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 드레인 측의 제2 측벽(183a)은 드레인 전극(60)과 접촉될 수도 있다. 하나의 예에 따르면, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 드레인 측의 제2 측벽(183a)은 드레인 전극(60)과 소정 거리로 이격되는 것이 바람직할 수 있다.
그리고 도 6을 참조하면, 게이트 전극(70)은 소스 및 드레인 전극(50, 60) 사이에서 소스 전극(50)과 가깝게 형성되어 있다. 이때, 게이트 전극(70)의 일부는 질화물 반도체층(30) 상에 접촉되고, 게이트 전극(70)의 다른 일부는 P형 질화물 반도체 구조물(180)의 줄기부(181) 상에 접촉되어 있다. 또한, 이때, 게이트 전극(70)은 쇼트키 접촉될 수 있다. 또한, 게이트 전극(70)의 소스측 측벽(71)은 P형 질화물 반도체 구조물(180)의 줄기부(181)의 소스측 제1 측벽(181a)과 정렬되고, 게이트 전극(70)의 하부에 접촉되는 P형 질화물 반도체 구조물(180)의 줄기부(181)는 게이트 전극(70)의 소스측 측벽(71)에 못 미치도록 형성되어 있다.
예컨대, 게이트 전극(70)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 쇼트키 접촉되는 게이트 전극(70)은 오믹 접촉되는 소스 전극(50) 및 드레인 전극(60)과는 다른 재질로 이루어질 수 있다.
다음으로, 도 3a 내지 3d를 참조하여, 본 발명의 제4 실시에에 따른 질화물 반도체 소자 제조방법을 살펴본다. 본 발명의 제4 실시예는 전술한 제1 실시예에 따른 질화물 반도체 소자의 제조방법에 관한 것으로, 전술한 제1 실시예, 그리고 도 1a 및 1b를 참조하고, 이에 따라 중복되는 설명은 생략될 수 있다.
도 3a 내지 3d를 참조하면, 질화물 반도체 소자 제조방법은 이종 접합 질화물 반도체층 형성 단계(도 3a), 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트 형성 단계(도 3b 및 3c) 및 게이트 전극 형성 단계(도 3d)를 포함하여 이루어진다. 이때, 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트 형성 단계(도 3b 및 3c)는 소스 및 드레인 전극 형성 단계(도 3b) 및 P형 질화물 반도체 세그먼트 형성 단계(도 3c) 순으로 이루어지거나, 또는 순서가 뒤바뀌어 P형 질화물 반도체 세그먼트 형성 단계(도 3c)가 수행된 후에 소스 및 드레인 전극 형성 단계(도 3b)가 수행될 수 있다.
먼저, 도 3a를 참조하면, 이종 접합 질화물 반도체층 형성 단계에서는 제1 질화물층(31) 및 제1 질화물층(31)의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층(33)이 이종 접합된다. 이종 접합에 따라, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된다. 제2 질화물층(33)은 제1 질화물층(31) 내에 형성되는 2DEG 채널(35)로 전자를 공급하는 역할을 한다. 하나의 예에서, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성될 수 있다.
하나의 예에서, 질화물 반도체층(30)에 사용되는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용될 수 있으며, 이에 한정되지 않는다. 또한, 하나의 예에서, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함할 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)의 물질은 알루미늄 질화갈륨(AlGaN)을 포함할 수 있다.
하나의 예에서, 질화물 반도체층(30)은 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 이때, 제1 질화물층(31) 및 제2 질화물층(33)은 에피택시얼 성장 공정(Epitaxial Growth Precess)에 의해 형성된다. 예컨대, 제1 질화물층(31)은 도 3a에 도시된 바와 같이 기판(10) 상부에 질화갈륨계열 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 이때, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있고, 또는 잘 알려진 다른 기판물질을 이용하여 제조될 수 있다. 또한, 도시되지 않았으나, 기판(10) 상부에 버퍼층을 에피택시얼 성장시킨 다음에 버퍼층 상에 제1 질화물층(31)을 에피택시얼 성장시킬 수 있다. 다음, 제2 질화물층(33)은 제1 질화물층(31)을 시드층으로 하여 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 질화물층을 에피택시얼 성장시켜 형성한다.
이때, 하나의 예에서, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하는 질화갈륨계열 단결정을 에피택시얼 성장시켜 형성할 수 있고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함하는 질화갈륨계열 단결정을 에피택시얼 성장시켜 형성할 수 있다. 예컨대, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN)을 에피택시얼 성장시켜 형성할 수 있다.
제1 및 제2 질화물층(31, 33)을 형성하기 위한 에피택시얼 성장 공정으로는 액상성장법(LPE : Liquid Phase Epitaxy), 화학기상증착법(CVD : Chemical Vapor Deposition), 분자빔성장법(MBE : Molecular Beam Epitaxy), 유기금속기상증착법(MOCVD : Metalorganic CVD) 등이 사용될 수 있다. 에피택시얼 성장시 선택적으로 성장시켜 과성장이 되지 않도록 조절할 수 있다. 만일, 과성장된 경우에는 에치백(etch back) 공정이나 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화하는 과정을 추가할 수 있다.
다음, 도 3b 및 3c를 참조하면, 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트 형성 단계에서는 소스 및 드레인 전극 형성 단계(도 3b) 및 P형 질화물 반도체 세그먼트 형성 단계(도 3c)가 순차로 또는 순서가 뒤바뀌어 형성될 수 있다. 예시적으로, 소스 및 드레인 전극 형성 단계(도 3b) 및 P형 질화물 반도체 세그먼트 형성 단계(도 3c) 순으로 설명한다.
도 3b를 참조하면, 소스 및 드레인 전극 형성 단계에서는, 소스 전극(50) 및 소스 전극(50)과 이격된 드레인 전극(60)이 질화물 반도체층(30) 상에 오믹 접촉되도록 형성된다. 이때, 소스 및 드레인 전극(50, 60) 형성단계는 다음의 P형 질화물 반도체 세그먼트 형성 단계(도 3c) 이후에 진행될 수도 있다.
예컨대, 소스 전극(50) 및 드레인 전극(60)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 소스 전극(50) 및 드레인 전극(60)은 동일한 재질로 이루어질 수 있다.
다음, 도 3c를 참조하면, P형 질화물 반도체 세그먼트 형성 단계에서는, 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에 다수의 P형 질화물 반도체 세그먼트(80)가 형성된다. 이때, P형 질화물 반도체 세그먼트(80) 각각은 소스 전극(50)과 소정 거리로 이격된 소스측 제1 측벽(81)에서 드레인 측으로 길게 형성된다.
이때, 하나의 예에서, P형 질화물 반도체 층을 질화물 반도체층(30) 상에 형성한 후 패터닝 공정을 통해 다수의 P형 질화물 반도체 세그먼트 형상을 패터밍하고 다음에 식각 공정을 통하여 소정의 다수의 P형 질화물 반도체 세그먼트(80)가 형성되도록 할 수 있다.
본 실시예에 따라, P형 질화물 반도체 세그먼트(80) 하부의 2DEG는 공핍되고, P형 질화물 반도체 세그먼트(80)가 없는 부분의 2DEG와는 교차되게 되게 구성되므로, 턴-오프(tur-off)시 2DEG 채널(35)과 P형 질화물 반도체 세그먼트(80)가 서로 공핍되어, 채널저항이 높아져 고내압을 구현할 수 있다. 또한, 본 발명의 실시예에 따라 소자의 내압이 높아진 만큼, 게이트 전극(70)과 드레인 전극(60)간의 거리를 줄여 온(On)-저항을 낮출 수 있다. 또한, 하나의 예에 따르면, 턴-오프시 2DEG를 효과적으로 공핍시키기 위하여 P형 질화물 반도체 세그먼트(80)의 도핑 농도, 세그먼트 사이의 간격 및 사이즈를 조절할 수 있다.
또 하나의 예에 따르면, P형 질화물 반도체 세그먼트 형성 단계(도 3c)에서, 제1 질화물층(31)의 물질을 사용한 P형 질화물 반도체 세그먼트(80)가 형성될 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, P형 질화물 반도체 세그먼트(80)는 P-GaN 물질로 이루어질 수 있다.
또한, 하나의 예에 따르면, P형 질화물 반도체 세그먼트 형성 단계(도 3c)에서는, 도 3c에 도시된 바와 같이, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 소정 거리로 이격되도록 P형 질화물 반도체 세그먼트(80)가 형성될 수 있다. 또한, 도시되지 않았으나, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 접촉되게 P형 질화물 반도체 세그먼트(80)가 형성될 수 있다. 하나의 예에 따르면, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 소정 거리로 이격되는 것이 바람직할 수 있다.
그리고 도 3d를 참조하면, 게이트 전극 형성 단계에서는, 소스 및 드레인 전극(50, 60) 사이에서 소스 전극(50)과 가깝게 게이트 전극(70)이 형성된다. 이때, 게이트 전극(70)의 일부는 다수의 P형 질화물 반도체 세그먼트(80) 사이의 질화물 반도체층(30) 상에 접촉되도록 배치되고, 게이트 전극(70)의 다른 일부는 P형 질화물 반도체 세그먼트(80) 각각의 일부 상에 접촉되도록 배치된다. 이때, 게이트 전극(70)은 쇼트키 접촉될 수 있다. 또한, 게이트 전극(70)의 소스측 측벽(71)이 P형 질화물 반도체 세그먼트(80) 각각의 제1 측벽(81)과 정렬되도록 배치되는데, 이때, 게이트 전극(70)의 하부에 접촉되는 P형 질화물 반도체 세그먼트(80)가 게이트 전극(70)의 소스측 측벽(71) 방향으로 신장된 구조를 갖는다.
또 하나의 예에 따르면, 게이트 전극 형성 단계(도 3d)에서, 도 1a 또는/및 도 3d에 도시된 바와 같이, 게이트 전극(70)의 소스측 측벽(71)은 P형 질화물 반도체 세그먼트(80)의 제1 측벽(81)과 일치하게 정렬되도록 게이트 전극(70)이 형성될 수 있다. 또는 도 1b에 도시된 바와 같이, P형 질화물 반도체 세그먼트(80)의 제1 측벽(81)이 게이트 전극(70)의 소스측 측벽(71)에 못 미치게 정렬되도록 게이트 전극(70)이 형성될 수 있다.
예컨대, 게이트 전극(70)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 쇼트키 접촉되는 게이트 전극(70)은 오믹 접촉되는 소스 전극(50) 및 드레인 전극(60)과는 다른 재질로 이루어질 수 있다.
본 실시예에 따라, 2DEG 채널(35)을 갖는 질화물 반도체층(30) 상에서 게이트 전극(70)과 드레인 전극(60) 사이에 게이트 전극(70)과 연결된 형태의 P형 질화물 반도체 세그먼트(80)를 부분적으로 형성하여, 부분적인 2DEG 제거 및 2DHG 또는 P형 반도체층 형성을 도모할 수 있다.
다음으로, 도 5a 내지 5d를 참조하여, 본 발명의 제5 실시예에 따른 질화물 반도체 소자 제조방법을 살펴본다. 본 발명의 제5 실시예는 전술한 본 발명의 제2 실시예에 따른 질화물 반도체 소자의 제조방법에 관한 것으로, 전술한 제2 실시예 및 도 4를 참조하도록 하고, 이에 따라 중복되는 설명은 생략될 수 있다.
도 5a 내지 5d를 참조하면, 본 발명의 제5 실시예에 따른 질화물 반도체 소자 제조방법은 이종 접합 질화물 반도체층 형성 단계(도 5a), 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트 형성 단계(도 5b 및 5c) 및 게이트 전극 형성 단계(도 5d)를 포함하여 이루어진다. 이때, 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트 형성 단계(도 5b 및 5c)는 소스 및 드레인 전극 형성 단계(도 5b) 및 P형 질화물 반도체 세그먼트 형성 단계(도 5c) 순으로 이루어지거나, 또는 순서가 뒤바뀌어 P형 질화물 반도체 세그먼트 형성 단계(도 5c)가 수행된 후에 소스 및 드레인 전극 형성 단계(도 5b)가 수행될 수 있다.
먼저, 도 5a를 참조하면, 이종 접합 질화물 반도체층 형성 단계에서는 제1 질화물층(31) 및 제1 질화물층(31)의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층(33)이 이종 접합된다. 이종 접합에 따라, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된다. 제2 질화물층(33)은 제1 질화물층(31) 내에 형성되는 2DEG 채널(35)로 전자를 공급하는 역할을 한다.
하나의 예에서, 질화물 반도체층(30)에 사용되는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용될 수 있으며, 이에 한정되지 않는다. 또한, 하나의 예에서, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함할 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)의 물질은 알루미늄 질화갈륨(AlGaN)을 포함할 수 있다.
하나의 예에서, 제1 질화물층(31) 및 제2 질화물층(33)은 에피택시얼 성장 공정(Epitaxial Growth Precess)에 의해 형성될 수 있다. 예컨대, 제1 질화물층(31)은 도 5a에 도시된 바와 같이 기판(10) 상부에 질화갈륨계열 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 이때, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있고, 또는 잘 알려진 다른 기판물질을 이용하여 제조될 수 있다. 또한, 도시되지 않았으나, 기판(10) 상부에 버퍼층을 에피택시얼 성장시킨 다음에 버퍼층 상에 제1 질화물층(31)을 에피택시얼 성장시킬 수 있다. 다음, 제2 질화물층(33)은 제1 질화물층(31)을 시드층으로 하여 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 질화물층을 에피택시얼 성장시켜 형성한다.
제1 및 제2 질화물층(31, 33)을 형성하기 위한 에피택시얼 성장 공정으로는 액상성장법(LPE), 화학기상증착법(CVD), 분자빔성장법(MBE), 유기금속기상증착법(MOCVD) 등이 사용될 수 있다.
다음, 도 5b 및 5c를 참조하면, 소스 및 드레인 전극과 P형 질화물 반도체 세그먼트 형성 단계에서는 소스 및 드레인 전극 형성 단계(도 5b) 및 P형 질화물 반도체 세그먼트 형성 단계(도 5c)가 순차로 또는 순서가 뒤바뀌어 형성될 수 있다. 예시적으로, 소스 및 드레인 전극 형성 단계(도 5b) 및 P형 질화물 반도체 세그먼트 형성 단계(도 5c) 순으로 설명한다.
도 5b를 참조하면, 소스 및 드레인 전극 형성 단계에서는, 소스 전극(50) 및 소스 전극(50)과 이격된 드레인 전극(60)이 질화물 반도체층(30) 상에 오믹 접촉되도록 형성된다. 이때, 소스 및 드레인 전극(50, 60) 형성단계는 다음의 P형 질화물 반도체 세그먼트 형성 단계 이후에 진행될 수도 있다.
예컨대, 소스 전극(50) 및 드레인 전극(60)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 소스 전극(50) 및 드레인 전극(60)은 동일한 재질로 이루어질 수 있다.
다음, 도 5c를 참조하면, P형 질화물 반도체 세그먼트 형성 단계에서는, 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에 소스 전극(50)과 소정 거리로 이격된 소스측 제1 측벽(81)에서 드레인 측으로 길게 형성되도록 다수의 P형 질화물 반도체 세그먼트(80)가 형성된다.
이때, 하나의 예에서, P형 질화물 반도체 층을 질화물 반도체층(30) 상에 형성한 후 패터닝 공정을 통해 다수의 P형 질화물 반도체 세그먼트 형상을 패터밍하고, 다음에 식각 공정을 통하여 소정의 다수의 P형 질화물 반도체 세그먼트(80)가 형성되도록 할 수 있다.
본 실시예에 따라, P형 질화물 반도체 세그먼트(80) 하부의 2DEG는 공핍되고, P형 질화물 반도체 세그먼트(80)가 없는 부분의 2DEG와는 교차되게 되게 구성되므로, 턴-오프(tur-off)시 2DEG 채널(35)과 P형 질화물 반도체 세그먼트(80)가 서로 공핍되어, 채널저항이 높아져 고내압을 구현할 수 있다. 또한, 본 발명의 실시예에 따라 소자의 내압이 높아진 만큼, 게이트 전극(70)과 드레인 전극(60)간의 거리를 줄여 온(On)-저항을 낮출 수 있다. 또한, 하나의 예에 따르면, 턴-오프시 2DEG를 효과적으로 공핍시키기 위하여 P형 질화물 반도체 세그먼트(80)의 도핑 농도, 세그먼트 사이의 간격 및 사이즈를 조절할 수 있다.
또 하나의 예에 따르면, P형 질화물 반도체 세그먼트 형성 단계(도 5c)에서, 제1 질화물층(31)의 물질을 사용한 P형 질화물 반도체 세그먼트(80)가 형성될 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, P형 질화물 반도체 세그먼트(80)는 P-GaN 물질로 이루어질 수 있다.
또한, 또 하나의 예에 따르면, P형 질화물 반도체 세그먼트 형성 단계(도 5c)에서, 도 5c 및/또는 4에 도시된 바와 같이, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)이 드레인 전극(60)과 소정 거리로 이격되도록 P형 질화물 반도체 세그먼트(80)가 형성될 수 있다. 또는, 도시되지 않았으나, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)이 드레인 전극(60)과 접촉되게 P형 질화물 반도체 세그먼트(80)가 형성될 수 있다. 하나의 예에 따르면, P형 질화물 반도체 세그먼트(80)의 드레인 측의 제2 측벽(83)은 드레인 전극(60)과 소정 거리로 이격되는 것이 바람직할 수 있다.
그리고 도 5d를 참조하면, 게이트 전극 형성 단계에서는, 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에서 소스 전극(50)과 가깝게 게이트 전극(70)이 형성된다. 이때, 게이트 전극(70)은 쇼트키 접촉될 수 있다. 이때, 게이트 전극(70)의 드레인측 측벽이 P형 질화물 반도체 세그먼트(80) 각각의 제1 측벽(81)과 접촉된다.
예컨대, 게이트 전극(70)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 쇼트키 접촉되는 게이트 전극(70)은 오믹 접촉되는 소스 전극(50) 및 드레인 전극(60)과는 다른 재질로 이루어질 수 있다.
다음으로, 도 8a 내지 8d를 참조하여, 본 발명의 제6 실시예에 따른 질화물 반도체 소자 제조방법을 살펴본다. 본 발명의 제6 실시예는 전술한 본 발명의 제3 실시예에 따른 질화물 반도체 소자의 제조방법에 관한 것으로, 전술한 제3 실시예 및 도 6을 참조하도록 하고, 이에 따라 중복되는 설명은 생략될 수 있다.
도 8a 내지 8d를 참조하면, 본 발명의 제6 실시예에 따른 질화물 반도체 소자 제조방법은 이종 접합 질화물 반도체층 형성 단계(도 8a), 소스 및 드레인 전극과 P형 질화물 반도체 구조물을 형성하는 단계(도 8b 및 8c) 및 게이트 전극 형성 단계(도 8d)를 포함하여 이루어진다. 이때, 소스 및 드레인 전극과 P형 질화물 반도체 구조물을 형성하는 단계(도 8b 및 8c)는 소스 및 드레인 전극 형성 단계(도 8b) 및 P형 질화물 반도체 구조물 형성 단계(도 8c)의 순으로 수행되거나, 또는 순서가 바뀌어 P형 질화물 반도체 구조물 형성 단계(도 8c)가 수행된 후에 소스 및 드레인 전극 형성 단계(도 8b)가 수행될 수 있다.
먼저, 도 8a를 참조하면, 이종 접합 질화물 반도체층 형성 단계에서는 제1 질화물층(31) 및 제1 질화물층(31)의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층(33)이 이종 접합된다. 이종 접합에 따라, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된다.
하나의 예에서, 질화물 반도체층(30)에 사용되는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용될 수 있으며, 이에 한정되지 않는다. 또한, 하나의 예에서, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함할 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)의 물질은 알루미늄 질화갈륨(AlGaN)을 포함할 수 있다.
하나의 예에서, 제1 질화물층(31) 및 제2 질화물층(33)은 에피택시얼 성장 공정(Epitaxial Growth Precess)에 의해 형성될 수 있다. 예컨대, 제1 질화물층(31)은 도 5a에 도시된 바와 같이 기판(10) 상부에 질화갈륨계열 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 또한, 도시되지 않았으나, 기판(10) 상부에 버퍼층을 에피택시얼 성장시킨 다음에 버퍼층 상에 제1 질화물층(31)을 에피택시얼 성장시킬 수 있다. 다음, 제2 질화물층(33)은 제1 질화물층(31)을 시드층으로 하여 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 질화물층을 에피택시얼 성장시켜 형성한다. 제1 및 제2 질화물층(31, 33)을 형성하기 위한 에피택시얼 성장 공정으로는 액상성장법(LPE), 화학기상증착법(CVD), 분자빔성장법(MBE), 유기금속기상증착법(MOCVD) 등이 사용될 수 있다.
다음, 도 8b 및 8c를 참조하면, 소스 및 드레인 전극과 P형 질화물 반도체 구조물을 형성하는 단계에서는 소스 및 드레인 전극 형성 단계(도 8b) 및 P형 질화물 반도체 구조물 형성 단계(도 8c)가 순차로 또는 순서가 뒤바뀌어 형성될 수 있다. 예시적으로, 소스 및 드레인 전극 형성 단계(도 8b) 및 P형 질화물 반도체 구조물 형성 단계(도 8c) 순으로 설명한다.
도 8b를 참조하면, 소스 및 드레인 전극 형성 단계에서는, 소스 전극(50) 및 소스 전극(50)과 이격된 드레인 전극(60)이 질화물 반도체층(30) 상에 오믹 접촉되도록 형성된다. 이때, 소스 및 드레인 전극(50, 60) 형성단계는 다음의 P형 질화물 반도체 구조물 형성 단계 이후에 진행될 수도 있다.
예컨대, 소스 전극(50) 및 드레인 전극(60)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 소스 전극(50) 및 드레인 전극(60)은 동일한 재질로 이루어질 수 있다.
다음, 도 8c를 참조하면, P형 질화물 반도체 구조물 형성 단계에서는, 소스 및 드레인 전극(50, 60) 사이의 질화물 반도체층(30) 상에 P형 질화물 반도체 구조물(180)이 형성된다. 이때, P형 질화물 반도체 구조물(180)은 소스 전극(50)과 소정 거리로 나란히 이격된 줄기부(181)와 줄기부(181)로부터 드레인 측으로 길게 형성된 다수의 가지 세그먼트(183)를 포함한다.
이때, 하나의 예에서, P형 질화물 반도체 층을 질화물 반도체층(30) 상에 형성한 후 패터닝 공정을 통해 P형 질화물 반도체 구조물 형상을 패터밍하고 다음에 식각 공정을 통하여 소정의 P형 질화물 반도체 구조물(180)이 형성되도록 할 수 있다.
본 실시예에 따라, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183) 하부의 2DEG는 공핍되고, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)가 없는 부분의 2DEG와는 교차되게 되게 구성되므로, 턴-오프(tur-off)시 2DEG 채널(35)과 P형 질화물 반도체 세그먼트(80)가 서로 공핍되어, 채널저항이 높아져 고내압을 구현할 수 있다. 또한, 본 발명의 실시예에 따라 소자의 내압이 높아진 만큼, 게이트 전극(70)과 드레인 전극(60)간의 거리를 줄여 온(On)-저항을 낮출 수 있다. 또한, 하나의 예에 따르면, 턴-오프시 2DEG를 효과적으로 공핍시키기 위하여 P형 질화물 반도체 구조물(180)의 도핑 농도, 세그먼트 사이의 간격 및 사이즈를 조절할 수 있다.
또 하나의 예에 따르면, P형 질화물 반도체 구조물 형성 단계(도 8c)에서, 제1 질화물층(31)의 물질을 사용하여 P형 질화물 반도체 구조물(180)을 형성할 수 있다. 예컨대, 제1 질화물층(31)의 물질은 질화갈륨(GaN)을 포함하고, P형 질화물 반도체 구조물(180)은 P-GaN 물질로 이루어질 수 있다.
또한, 하나의 예에 따르면, P형 질화물 반도체 구조물 형성 단계(도 8c)에서, 도 8c 및/또는 6에 도시된 바와 같이, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 드레인 측 제2 측벽(183a)은 드레인 전극(60)과 소정 거리로 이격되도록 형성될 수 있다. 또는, 도시되지 않았으나 P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 드레인 측 제2 측벽(183a)은 드레인 전극(60)과 접촉될 수 있다. 하나의 예에 따르면, P형 질화물 반도체 구조물(180)의 가지 세그먼트(183)의 드레인 측의 제2 측벽(183a)은 드레인 전극(60)과 소정 거리로 이격되는 것이 바람직할 수 있다.
그리고 도 8d를 참조하면, 게이트 전극 형성 단계에서는, 소스 및 드레인 전극(50, 60) 사이에서 소스 전극(50)과 가깝게 게이트 전극(70)이 형성된다. 이때, 게이트 전극(70)의 일부는 질화물 반도체층(30) 상에 접촉되도록 배치되고, 게이트 전극(70)의 다른 일부는 P형 질화물 반도체 구조물(180)의 줄기부(181) 상에 접촉되도록 배치된다. 이때, 게이트 전극(70)은 쇼트키 접촉될 수 있다. 또한, 게이트 전극(70)의 소스측 측벽(71)은 P형 질화물 반도체 구조물(180)의 줄기부(181)의 소스측 제1 측벽(181a)과 정렬되도록 형성된다. 게다가, 게이트 전극(70)의 하부에 접촉되는 P형 질화물 반도체 구조물(180)의 줄기부(181)가 게이트 전극(70)의 소스측 측벽(71)에 못 미치도록 게이트 전극(70)이 형성된다.
예컨대, 게이트 전극(70)은 금속, 금속 실리사이드 또는 이들의 합금을 사용하여 형성될 수 있다. 또한 하나의 예에서, 쇼트키 접촉되는 게이트 전극(70)은 오믹 접촉되는 소스 전극(50) 및 드레인 전극(60)과는 다른 재질로 이루어질 수 있다.
하나의 예에서, 본 발명의 실시예들에 따른 질화물 반도체 소자는 파워 트랜지스터일 수 있다.
본 발명의 실시예들에 따른 질화물 반도체 소자 또는 질화물 반도체 소자 제조방법에 따라, 2DEG 채널(35)을 갖는 질화물 반도체층(30) 상에서 게이트 전극(70)과 드레인 전극(60) 사이에 게이트 전극(70)과 연결된 형태의 P형 질화물 반도체 세그먼트(80)를 부분적으로 형성하여, 부분적인 2DEG 제거 및 2DHG 또는 P형 반도체층 형성을 도모할 수 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 기판 30 : 질화물 반도체층
31 : 제1 질화물층 33 : 제2 질화물층
35 : 2DEG 채널 35a : 공핍영역
50 : 소스 전극 60 : 드레인 전극
70 : 게이트 전극 71 : 게이트 전극의 소스측 측벽
73 : 게이트 전극의 드레인측 측벽
80 : P형 질화물 반도체 세그먼트
81 : P형 질화물 반도체 세그먼트의 소스측 제1 측벽
83 : P형 질화물 반도체 세그먼트의 드레인측 제2 측벽
180 : P형 질화물 반도체 구조물
181 : P형 질화물 반도체 구조물의 줄기부
181a : P형 질화물 반도체 구조물의 줄기부의 소스측 제1 측벽
183 : P형 질화물 반도체 구조물의 가지 세그먼트
183a : P형 질화물 반도체 구조물의 가지 세그먼트의 드레인측 제2 측벽

Claims (23)

  1. 제1 질화물층 및 상기 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층이 이종 접합되되, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된 질화물 반도체층;
    상기 질화물 반도체층 상에 오믹 접촉되는 소스 전극;
    상기 소스 전극과 이격되게 상기 질화물 반도체층 상에 오믹 접촉되는 드레인 전극;
    상기 소스 및 드레인 전극 사이의 상기 질화물 반도체층 상에 형성되되, 상기 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성된 다수의 P형 질화물 반도체 세그먼트; 및
    상기 소스 및 드레인 전극 사이에서 상기 소스 전극과 가깝게 형성되되, 상기 다수의 P형 질화물 반도체 세그먼트 사이의 상기 질화물 반도체층 상에, 그리고 상기 P형 질화물 반도체 세그먼트의 제1 측벽과 정렬되는 소스측 측벽 방향으로 신장된 상기 P형 질화물 반도체 세그먼트 상에 접촉되는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자.
  2. 청구항 1에 있어서,
    상기 P형 질화물 반도체 세그먼트의 제1 측벽은 상기 게이트 전극의 상기 소스측 측벽과 일치되도록 정렬되거나 상기 소스측 측벽에 못 미치도록 정렬된,
    질화물 반도체 소자.
  3. 청구항 1에 있어서,
    상기 P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 상기 드레인 전극과 소정 거리로 이격되거나 상기 드레인 전극과 접촉되는,
    질화물 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제1 질화물층의 물질은 GaN 이고,
    상기 제2 질화물층의 물질은 AlGaN 인,
    질화물 반도체 소자.
  5. 청구항 1 내지 4 중의 어느 하나에 있어서,
    상기 P형 질화물 반도체 세그먼트는 상기 제1 질화물층의 물질이 P형으로 도프된 P형 반도체 물질로 이루어지는,
    질화물 반도체 소자.
  6. 제1 질화물층 및 상기 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층이 이종 접합되되, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성된 질화물 반도체층;
    상기 질화물 반도체층 상에 오믹 접촉되는 소스 전극;
    상기 소스 전극과 이격되게 상기 질화물 반도체층 상에 오믹 접촉되는 드레인 전극;
    상기 소스 및 드레인 전극 사이의 상기 질화물 반도체층 상에 형성되되, 상기 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성된 다수의 P형 질화물 반도체 세그먼트; 및
    상기 소스 및 드레인 전극 사이의 상기 질화물 반도체층 상에서 상기 소스 전극과 가깝게 형성되되, 드레인측 측벽이 상기 P형 질화물 반도체 세그먼트의 제1 측벽과 접촉되는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자.
  7. 청구항 6에 있어서,
    상기 P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 상기 드레인 전극과 소정 거리로 이격되거나 상기 드레인 전극과 접촉되는,
    질화물 반도체 소자.
  8. 청구항 6에 있어서,
    상기 제1 질화물층의 물질은 GaN 이고,
    상기 제2 질화물층의 물질은 AlGaN 인,
    질화물 반도체 소자.
  9. 청구항 6 내지 8 중의 어느 하나에 있어서,
    상기 P형 질화물 반도체 세그먼트는 상기 제1 질화물층의 물질이 P형으로 도프된 P형 반도체 물질로 이루어지는,
    질화물 반도체 소자.
  10. 제1 질화물층 및 상기 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층이 이종 접합되되, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 질화물 반도체층;
    상기 질화물 반도체층 상에 오믹 접촉되는 소스 전극;
    상기 소스 전극과 이격되게 상기 질화물 반도체층 상에 오믹 접촉되는 드레인 전극;
    상기 소스 및 드레인 전극 사이의 상기 질화물 반도체층 상에 형성되되, 상기 소스 전극과 소정 거리로 나란히 이격된 줄기부와 상기 줄기부로부터 드레인 측으로 길게 형성된 다수의 가지 세그먼트를 포함하는 P형 질화물 반도체 구조물; 및
    상기 소스 및 드레인 전극 사이에서 상기 소스 전극과 가깝게 형성되되, 상기 질화물 반도체층 상에, 그리고 상기 줄기부의 소스측 제1 측벽과 정렬되는 소스측 측벽에 못 미치는 상기 P형 질화물 반도체 구조물의 줄기부 상에 접촉되는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자.
  11. 청구항 10에 있어서,
    상기 P형 질화물 반도체 구조물의 가지 세그먼트의 드레인 측 제2 측벽은 상기 드레인 전극과 소정 거리로 이격되거나 상기 드레인 전극과 접촉되는,
    질화물 반도체 소자.
  12. 청구항 10에 있어서,
    상기 제1 질화물층의 물질은 GaN 이고,
    상기 제2 질화물층의 물질은 AlGaN 인,
    질화물 반도체 소자.
  13. 청구항 10 내지 12 중의 어느 하나에 있어서,
    상기 P형 질화물 반도체 구조물의 가지 세그먼트는 상기 제1 질화물층의 물질이 P형으로 도프된 P형 반도체 물질로 이루어지는,
    질화물 반도체 소자.
  14. 제1 질화물층 및 상기 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층을 이종 접합시켜, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 이종 접합 질화물 반도체층을 형성하는 단계;
    소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 상기 질화물 반도체층 상에 오믹 접촉시켜 형성하고, 상기 질화물 반도체층 상에 다수의 P형 질화물 반도체 세그먼트를 형성하되, 상기 P형 질화물 반도체 세그먼트 각각은 상기 소스 및 드레인 전극 사이에 배치되되 상기 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성되도록 하여, 소스 및 드레인 전극과 상기 P형 질화물 반도체 세그먼트를 형성하는 단계; 및
    상기 소스 및 드레인 전극 사이에서 상기 소스 전극과 가깝게 배치되도록, 상기 다수의 P형 질화물 반도체 세그먼트 사이의 상기 질화물 반도체층 상에, 그리고 상기 P형 질화물 반도체 세그먼트의 제1 측벽과 정렬되는 소스측 측벽 방향으로 신장된 상기 P형 질화물 반도체 세그먼트 상에 접촉되는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법.
  15. 청구항 14에 있어서,
    상기 게이트 전극을 형성하는 단계에서,
    상기 게이트 전극의 소스측 측벽은 상기 P형 질화물 반도체 세그먼트의 제1 측벽과 일치하게 정렬되도록 상기 게이트 전극을 형성하거나, 상기 P형 질화물 반도체 세그먼트의 제1 측벽이 상기 게이트 전극의 소스측 측벽에 못 미치게 정렬되도록 상기 게이트 전극을 형성하는,
    질화물 반도체 소자 제조방법.
  16. 청구항 14에 있어서,
    상기 P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 상기 드레인 전극과 소정 거리로 이격되거나 상기 드레인 전극과 접촉되게 상기 P형 질화물 반도체 세그먼트를 형성하는,
    질화물 반도체 소자 제조방법.
  17. 청구항 14 내지 16 중의 어느 하나에 있어서,
    상기 제1 질화물층의 물질은 GaN 이고, 상기 제2 질화물층의 물질은 AlGaN 이고,
    P-GaN 을 사용하여 상기 P형 질화물 반도체 세그먼트를 형성하는,
    질화물 반도체 소자 제조방법.
  18. 제1 질화물층 및 상기 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층을 이종 접합시켜, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 이종 접합 질화물 반도체층을 형성하는 단계;
    소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 상기 질화물 반도체층 상에 오믹 접촉시켜 형성하고, 상기 질화물 반도체층 상에 다수의 P형 질화물 반도체 세그먼트를 형성하되, 상기 P형 질화물 반도체 세그먼트 각각은 상기 소스 및 드레인 전극 사이에 배치되되 상기 소스 전극과 소정 거리로 이격된 제1 측벽에서 드레인 측으로 길게 형성되도록 하여, 소스 및 드레인 전극과 상기 P형 질화물 반도체 세그먼트를 형성하는 단계; 및
    상기 소스 및 드레인 전극 사이의 상기 질화물 반도체층 상에서 상기 소스 전극과 가깝게 배치되되 드레인측 측벽이 상기 P형 질화물 반도체 세그먼트의 제1 측벽과 접촉되는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법.
  19. 청구항 18에 있어서,
    상기 P형 질화물 반도체 세그먼트의 드레인 측의 제2 측벽은 상기 드레인 전극과 소정 거리로 이격되거나 상기 드레인 전극과 접촉되게 상기 P형 질화물 반도체 세그먼트를 형성하는,
    질화물 반도체 소자 제조방법.
  20. 청구항 18 또는 19에 있어서,
    상기 제1 질화물층의 물질은 GaN 이고, 상기 제2 질화물층의 물질은 AlGaN 이고,
    P-GaN 을 사용하여 상기 P형 질화물 반도체 세그먼트를 형성하는,
    질화물 반도체 소자 제조방법.
  21. 제1 질화물층 및 상기 제1 질화물층의 물질보다 넓은 에너지밴드갭을 갖는 물질을 포함하는 제2 질화물층을 이종 접합시켜, 접합 계면 부근에 2차원 전자가스(2DEG) 채널이 형성되는 이종 접합 질화물 반도체층을 형성하는 단계;
    소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 상기 질화물 반도체층 상에 오믹 접촉시켜 형성하고, 상기 질화물 반도체층 상에 줄기부와 상기 줄기부로부터 형성된 다수의 가지 세그먼트를 포함하는 P형 질화물 반도체 구조물을 형성하되, 상기 P형 질화물 반도체 구조물은 상기 소스 및 드레인 전극 사이에 배치되고 상기 줄기부는 상기 소스 전극과 소정 거리로 나란히 이격되도록 하고 상기 가지 세그먼트 각각은 드레인 측으로 길게 형성되도록 하여, 소스 및 드레인 전극과 상기 P형 질화물 반도체 구조물을 형성하는 단계; 및
    상기 소스 및 드레인 전극 사이에서 상기 소스 전극과 가깝게 배치되도록, 상기 질화물 반도체층 상에 그리고 상기 줄기부의 소스측 제1 측벽과 정렬되는 소스측 측벽에 못 미치는 상기 P형 질화물 반도체 구조물의 줄기부 상에 접촉되는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법.
  22. 청구항 21에 있어서,
    상기 P형 질화물 반도체 구조물의 가지 세그먼트의 드레인 측 제2 측벽은 상기 드레인 전극과 소정 거리로 이격되거나 상기 드레인 전극과 접촉되는,
    질화물 반도체 소자 제조방법.
  23. 청구항 21 또는 22에 있어서,
    상기 제1 질화물층의 물질은 GaN 이고, 상기 제2 질화물층의 물질은 AlGaN 이고,
    P-GaN 을 사용하여 상기 P형 질화물 반도체 구조물을 형성하는,
    질화물 반도체 소자 제조방법.
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