JP2009302370A - 半導体装置 - Google Patents

Abstract

【課題】しきい値を自由に設計し、またゲートリーク電流を小さくする。
【解決手段】ＧａＮからなるチャネル層半導体１１にキャリア供給のためのドーピングが施されたドープチャネル層１２を形成し、ドープチャネル層１２上にドーピングを施していないチャネルスペーサ層１３を形成し、チャネルスペーサ層１３上に膜厚が１．０ｎｍ以上３．５ｎｍ以下のＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）からなる薄層障壁層半導体１４を形成し、薄層障壁層半導体１４上に絶縁ゲート膜として膜厚が２ｎｍ以上１００ｎｍ以下の絶縁膜１５を形成し、薄層障壁層半導体１４上にソース電極１６とドレイン電極１８とを形成し、絶縁膜１５上にゲート電極１７を形成する。
【選択図】 図１

Description

本発明は半導体装置に関し、特に窒化物半導体を用いたヘテロ構造電界効果トランジスタに関する。

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field Effect Transistor）たとえばＧａＮ系ヘテロ構造電界効果トランジスタは、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。

ＧａＮ系ヘテロ構造電界効果トランジスタは、非特許文献１、２に示されるように、通常、極性面上（すなわちｃ軸方向）に形成されるから、ヘテロ界面に大きな分極電荷が存在するために、一般にキャリア供給のためのドーピングを施さなくても、伝導に寄与するキャリアがチャネルに誘起され、大電流が得られやすいという有利な面がある。
I.P.Smorchkova et al., J.Appl.Phys.86,4520(1999). U.K.Mishraet al., Proc.of IEEE 90,1022(2002).

しかしながら、ヘテロ構造電界効果トランジスタの層構造を固定した場合に、チャネルのキャリア濃度を任意に低くすることができないため、キャリア濃度によって決まるトランジスタのしきい値が、ＧａＡｓ系ヘテロ構造電界効果トランジスタのようにドーピングによっては制御できず、ヘテロ構造電界効果トランジスタの窒化物ヘテロ構造材料と障壁層の膜厚とが与えられれば、それによってしきい値が決定されてしまうというトランジスタの設計上の問題点がある。また、ＧａＮ系ヘテロ構造電界効果トランジスタは、ゲートリーク電流が大きく、これを小さくすることも重要な課題である。

現在のところ、ＧａＮ系ヘテロ構造電界効果トランジスタにおいて、チャネルのキャリア濃度が低濃度まで自由に設計可能な、すなわちしきい値の設計自由度のあるヘテロ構造電界効果トランジスタを実現するための試みとしては、分極効果を有しない非極性面（ａ面あるいはｍ面）上にヘテロ構造電界効果トランジスタを作製する試みが行われている。実際、非極性面上に高品質なヘテロ構造電界効果トランジスタ構造が実現されれば、ＧａＡｓ系ヘテロ構造電界効果トランジスタと全く同様であるドーピングによるキャリア濃度の制御あるいはしきい値の設計自由度が実現されるはずであるが、非極性面上の結晶成長は、通常の極性面上の結晶成長に比べて、高品質のヘテロ構造を作製するのが困難で、そのため、期待通りの結果は得られていない。

本発明は、上述の課題を解決するためになされたものであり、しきい値を自由に設計し、またゲートリーク電流を小さくすることができる半導体装置を提供することを目的とする。

この目的を達成するため、本発明においては、窒化物半導体を用いたヘテロ構造電界効果トランジスタである半導体装置において、窒化物半導体ヘテロ構造が、極性面上に形成され、上記窒化物半導体ヘテロ構造の窒化物半導体障壁層の膜厚が、１．０ｎｍ以上３．５ｎｍ以下であり、膜厚が２ｎｍ以上１００ｎｍ以下の絶縁膜が、ゲート電極下に絶縁ゲート膜として形成され、上記絶縁膜下に上記窒化物半導体障壁層が形成されたことを特徴とする。

この場合、窒化物半導体チャネル層に、キャリア供給のためのドーピングが施されていることを特徴としてもよい。

この場合、上記窒化物半導体チャネル層と上記窒化物半導体障壁層との間に、膜厚が４ｎｍ以上８ｎｍ以下のアンドープのチャネル層半導体が形成されていることを特徴としてもよい。

本発明に係る半導体装置においては、フェルミ準位に対するチャネルの相対的な位置が高くなるから、チャネルのキャリア濃度を低濃度まで自由に設計することができるので、しきい値を自由に設計することができ、また絶縁ゲート構造を有するから、ゲートリーク電流を小さくすることができる。

（第１の実施の形態）
まず、図１を用いて、本実施の形態のヘテロ構造電界効果トランジスタの構成について説明する。図１は、本発明に係るヘテロ構造電界効果トランジスタを示す概略断面図である。図に示すように、ＧａＮからなるチャネル層半導体（窒化物半導体チャネル層）１１にキャリア供給のためのドーピングが施されたドープチャネル層１２が形成され、ドープチャネル層１２上にドーピング原子によるチャネル電子（２次元電子ガス）の散乱を低減するためにドーピングを施していない膜厚が４ｎｍ以上８ｎｍ以下のチャネルスペーサ層（アンドープのチャネル層半導体）１３が形成され、チャネルスペーサ層１３上に薄層化されたＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）からなる膜厚１．０ｎｍ以上３．５ｎｍ以下の薄層障壁層半導体（窒化物半導体障壁層）１４が形成され、薄層障壁層半導体１４上に絶縁ゲート膜としてのＨｆＯ_２からなる膜厚２ｎｍ以上１００ｎｍ以下の絶縁膜１５が形成され、絶縁ゲート（ＭＩＳ：Metal-Insulator-Semiconductor）構造を有している。また、薄層障壁層半導体１４上にソース電極１６とドレイン電極１８とが形成され、絶縁膜１５上にゲート電極１７が形成されている。そして、チャネル層半導体１１、薄層障壁層半導体１４を有する窒化物半導体ヘテロ構造は、＋ｃ面方向（極性面上）に形成されている。

続いて、図２〜図１０を用いて、本発明に係るヘテロ構造電界効果トランジスタの作用について説明する。ＧａＮ系ヘテロ構造電界効果トランジスタは、通常、極性面上に形成される。図２は、極性面である＋ｃ面（（０００１）面）上に形成された従来のＧａＮ系ヘテロ構造電界効果トランジスタを示す概略断面図で、障壁層半導体２２／チャネル層半導体２１のヘテロ構造上に、ソース電極２３、ゲート電極２４、ドレイン電極２５が形成されたヘテロ構造電界効果トランジスタが示されている。

図３は、図２に示した極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図で、障壁層半導体２２／チャネル層半導体２１のヘテロ界面に正の分極電荷が存在するため、障壁層半導体２２にキャリア供給のためのドーピングが施されていなくても、チャネル電子がチャネルのヘテロ界面近傍に誘起され、これがチャネルのキャリア（チャネル電子）となっている様子が示されている。ここで、チャネル電子濃度は、障壁層半導体２２／チャネル層半導体２１のヘテロ構造の窒化物半導体材料を固定した場合、障壁層半導体２２の膜厚によって決定され、しきい値も決定されることになる。このように、極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおいては、ＧａＡｓ系ヘテロ構造電界効果トランジスタにおける場合とは異なり、チャネルのキャリアの濃度を、ゼロから高濃度まで自由に、キャリア供給のためのドーピングによって制御することはできない。

図４は、非極性面（ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面））上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタの層構造を示す図で、障壁層半導体４２／チャネル層半導体４１のヘテロ構造を有するヘテロ構造電界効果トランジスタが示されている。障壁層半導体４２は、ドーピング原子によるチャネル電子の散乱を低減するためにドーピングを施していないスペーサ層（アンドープ層）４３と、キャリア供給のためのドーピングが施されたドープ層４４とから構成され、スペーサ層４３上にドープ層４４が形成されている。すなわち、ドープ層４４と、障壁層半導体４２／チャネル層半導体４１のヘテロ界面との間に、スペーサ層４３が形成されている。なお、スペーサ層４３の形成は任意である。

図５は、図４に示した非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図で、障壁層半導体４２／チャネル層半導体４１のヘテロ界面には分極電荷は存在せず、障壁層半導体４２のドープ層４４からキャリアがヘテロ界面近傍に供給され、これがチャネルのチャネル電子になっているというＧａＡｓ系ヘテロ構造電界効果トランジスタと全く同様の状況が示されている。ここで、チャネル電子濃度は、キャリア供給のためのドーピング（濃度および層厚）によってゼロから高濃度まで制御することが可能であるため、しきい値を制御することも可能である。しかしながら、非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタは結晶成長が非常に難しく、現実には良質のヘテロ構造は作製されていないため、前述のような状況は実現されていない。参考として、通常用いられる六方晶窒化物半導体における極性面および非極性面の面方位を図６に示す。

図７は、図１に示したヘテロ構造電界効果トランジスタの層構造を示す図である。この層構造は、図１に示したヘテロ構造電界効果トランジスタの層構造と同様である。図８は、図７のヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図で、ドープチャネル層１２からキャリアがヘテロ界面近傍に供給され、これがチャネル電子となっている状況が示されている。ここで、チャネル電子濃度は、キャリア供給のためのドーピング（濃度および層厚）によってゼロから高濃度まで制御することが可能であるため、しきい値を制御することも可能であり、上述した非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタと全く同じ状況が示されている。

ここで、図９、図１０を用いて、そのような状況が作り出される理由について説明する。図９は、本発明において膜厚の小さい薄層障壁層半導体が用いられていることによる効果をポテンシャル構造において示す図で、図９（ａ）に示した薄層障壁層を用いた薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面の場合（本発明の場合）においても、図９（ｂ）に示した通常の厚膜障壁層を用いた障壁層半導体９２／チャネル層半導体９１のヘテロ界面の場合と等量の分極電荷が存在するが、フェルミ準位に対するチャネルの相対的な位置が高くなる結果、チャネル電子濃度が低濃度あるいはゼロになる様子が模式的に示されている。したがって、キャリア供給のためのドーピングをドープチャネル層１２に施すことにより、チャネル電子濃度を、ドーピング（濃度および層厚）の制御によってゼロから高濃度まで制御することが可能であるため、しきい値を制御することも可能となる。ただし、薄層障壁層半導体１４のみのヘテロ構造電界効果トランジスタ構造では、ゲート耐圧が低く、また、ゲートリーク電流も通常のヘテロ構造電界効果トランジスタよりもさらに大きくなるため、本発明においては図７に示したように、薄層障壁層半導体１４の上にゲート絶縁膜として絶縁膜１５を形成した絶縁ゲート構造を採用することによって、ゲート耐圧が高く、ゲートリーク電流の小さいヘテロ構造電界効果トランジスタを実現している。

図１０は、本発明における絶縁膜と薄層障壁層半導体との組み合わせにより得られる効果をポテンシャル構造において示す図で、図１０（ａ）に示した薄層障壁層半導体１４がある薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面の場合（本発明の場合）が、図１０（ｂ）に示した薄層障壁層半導体１４がない絶縁膜１０２／チャネル層半導体１０１のヘテロ界面すなわち単なる絶縁ゲート構造の場合と比較して示している。絶縁膜１５と薄層障壁層半導体１４とを組み合わせた本発明の構造においては、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面に分極電荷が存在することにより、ドープチャネル層１２から供給されたキャリアはヘテロ界面近傍に集中した分布となるため、高いアスペクト比が得られ、また、ドーピング原子による不純物散乱の影響も小さく、高い電子移動度が得られる。これに対して、薄層障壁層半導体１４がない単なる絶縁ゲート構造においては、電子分布が広く、アスペクト比が低いと同時に、電子移動度も低くなる。このように、絶縁膜１５と薄層障壁層半導体１４とを組み合わせることにより、アスペクト比が高く（すなわち電子分布幅の小さい）、電子移動度が高い構造が実現され、高利得の高性能ヘテロ構造電界効果トランジスタが実現される。

本実施の形態として、図１に示したヘテロ構造電界効果トランジスタにおいて、薄層障壁層半導体１４として３．０ｎｍのＡｌ_０．４Ｇａ_０．６Ｎ、チャネルスペーサ層１３として５ｎｍのＧａＮ、ドープチャネル層１２として１０ｎｍのＳｉドープＧａＮ（Ｓｉ濃度：０〜２×１０^１９ｃｍ^−３）、チャネル層半導体１１として２μｍのＧａＮを用いた層構造を、ｃ面サファイア基板あるいはＳｉＣ基板上に有機金属気相成長法（ＭＯＶＰＥ：Metal 0rganic Vapor Phase Epitaxy）等の結晶成長法によって成長し、また、絶縁膜１５として５０ｎｍのＨｆＯ_２膜をＰＬＤ（ＰＬＤ：Pulsed Laser Deposition）法等の絶縁膜堆積法によって堆積した構造を用いて、本発明に係るヘテロ構造電界効果トランジスタを作製したところ、ドープチャネル層１２のＳｉ濃度（０〜２×１０^１９ｃｍ^−３）に応じて、チャネル電子濃度は、０ｃｍ^−２から２×１０^１３ｃｍ^−２まで制御することが可能となり、また、しきい値も＋２Ｖから−６Ｖまで制御することが可能となった。また、ＭＩＳ構造を用いた結果として、ゲートリーク電流も逆バイアス方向で１０^−８Ａ／ｍｍと十分に小さい値が得られた。

以上のように、極性面上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタにおいて、膜厚の小さい薄層障壁層半導体１４を用い、かつ、ゲート電極１７下に絶縁膜１５が形成された絶縁ゲート構造を用い、かつ、ドープチャネル層１２にキャリア供給のためのドーピングが施された極性面上・薄層障壁層・チャネルドープＭＩＳ構造ヘテロ構造電界効果トランジスタを用いることによって、チャネルのキャリア濃度を低濃度まで自由に設計することができるから、しきい値を自由に設計することができ、またゲートリーク電流を小さくすることができる高性能ヘテロ構造電界効果トランジスタを実現することが可能となる。換言すれば、本発明によるＧａＮ系ヘテロ構造電界効果トランジスタによって、良質なヘテロ構造の結晶成長が困難である非極性面上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタによって実現される状況を、良質なヘテロ構造の結晶成長が可能である極性面上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタによって実現される状況へと変えることができる。

また、薄層障壁層半導体１４の膜厚を１．０ｎｍ以上にした場合には、ヘテロ界面に分極電荷が形成され、また、前記の膜厚を３．５ｎｍ以下にした場合には、チャネル層半導体１１にドーピングを施さないときに、ヘテロ界面に誘起されるチャネル電子の電子濃度が、分極電荷の電荷密度の１０％以下と十分に小さくなり、本発明による、チャネルのキャリア濃度が低濃度まで設計可能な状況が実現される。

また、ゲート電極１７下に、絶縁ゲート膜として形成されている絶縁膜１５の膜厚を、２ｎｍ以上１００ｎｍ以下としているが、これは、ゲートリーク電流を有意に小さくするためには、絶縁膜１５の膜厚として２ｎｍ以上必要であり、また一方、１００ｎｍを越える膜厚は、ヘテロ構造電界効果トランジスタの利得の低下が著しく不要であるためである。

また、ドープチャネル層１２の膜厚およびドーピング濃度は任意とする。これは、前記の２つのパラメータがいずれの値のときも本発明の効果が得られるためであり、また、これらのパラメータの制御によって、チャネル電子濃度の制御が可能となるためである。なお、典型的なドープチャネル層１２の膜厚は２〜２００ｎｍ程度、ドーピング濃度は０〜１×１０^２０ｃｍ^−３程度である。

さらに、ドープチャネル層１２と、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面との間に形成し、ドーピング原子によるチャネル電子の散乱を低減するためにドーピングを施していないチャネルスペーサ層１３の膜厚および形成は、任意とする。これは、チャネルスペーサ層１３にかかわらず、本発明の効果が得られるためである。なお、典型的なチャネルスペーサ層１３の膜厚は、上述のようにチャネル電子の分布幅程度の４〜８ｎｍ程度である。

（第２の実施の形態）
本実施の形態のヘテロ構造電界効果トランジスタは、図１に示したヘテロ構造電界効果トランジスタを、＋ｃ面方向ではなく、これと反対方向である−ｃ面方向（極性面上）に形成したものである。そして、その他の構成は図１に示したヘテロ構造電界効果トランジスタと同様である。

薄層障壁層半導体１４としてＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）、チャネル層半導体１１としてＧａＮを用いた。薄層障壁層半導体１４の膜厚は、１．０ｎｍ以上３．５ｎｍ以下とする。これは、薄層障壁層半導体１４の膜厚が１．０ｎｍ以上の場合に、ヘテロ界面に分極電荷が形成され、また、前記の膜厚が３．５ｎｍ以下の場合には、チャネル層半導体１１にドーピングを施さないときに、ヘテロ界面に誘起される２次元正孔ガスの正孔濃度が、分極電荷の電荷密度の１０％以下と十分に小さくなり、本発明による、チャネルのキャリア濃度が低濃度まで設計可能な状況が実現されるためである。

また、ゲート電極１７下に、絶縁ゲート膜として形成されている絶縁膜１５の膜厚は、２ｎｍ以上１００ｎｍ以下とする。これは、ゲートリーク電流を有意に小さくするためには、絶縁膜１５の膜厚として２ｎｍ以上必要であり、また一方、１００ｎｍを越える膜厚は、ヘテロ構造電界効果トランジスタの利得の低下が著しいために不要であるためである。

また、ドープチャネル層１２の膜厚およびドーピング濃度は任意とする。これは、前記の２つのパラメータがいずれの値のときも本発明の効果が得られるためであり、また、これらのパラメータの制御によって、チャネル正孔濃度の制御が可能となるためである。なお、典型的なドープチャネル層１２の膜厚は２〜２００ｎｍ程度、ドーピング濃度は０〜１×１０^２０ｃｍ^−３程度である。

さらに、ドープチャネル層１２と、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面との間に形成し、ドーピング原子によるチャネル電子の散乱を低減するためにドーピングを施していないチャネルスペーサ層１３の膜厚および形成は、任意とする。これは、チャネルスペーサ層１３にかかわらず、本発明の効果が得られるためである。なお、典型的なチャネルスペーサ層１３の膜厚は、チャネル正孔の分布幅程度の４〜８ｎｍ程度である。

本実施の形態として、図１に示したヘテロ構造電界効果トランジスタにおいて、薄層障壁層半導体１４として３．０ｎｍのＡｌ_０．４Ｇａ_０．６Ｎ、チャネルスペーサ層１３として５ｎｍのＧａＮ、ドープチャネル層１２として１０ｎｍのＭｇドープＧａＮ（Ｍｇ濃度：０〜２×１０^１９ｃｍ^−３）、チャネル層半導体１１として２μｍのＧａＮを用いた層構造を、Ｎ極性のＧａＮ基板上に有機金属気相成長法（ＭＯＶＰＥ：Metal 0rganic Vapor Phase Epitaxy）等の結晶成長法によって成長し、また、絶縁膜１５として２０ｎｍのＨｆＯ_２膜をＰＬＤ（ＰＬＤ：Pulsed Laser Deposition）法等の絶縁膜堆積法によって堆積した構造を用いて、本発明に係るヘテロ構造電界効果トランジスタを作製したところ、ドープチャネル層１２のＭｇ濃度（０〜２×１０^１８ｃｍ^−３）に応じて、チャネル正孔濃度は、０ｃｍ^−２から２×１０^１２ｃｍ^−２まで制御することが可能となり、また、しきい値も０Ｖから＋３Ｖまで制御することが可能となった。また、ＭＩＳ構造を用いた結果として、ゲートリーク電流も逆バイアス方向で１０^−８Ａ／ｍｍと十分に小さい値が得られた。

本実施の形態においても、上述した第１の実施の形態と同様の効果を得ることができる。

なお、上述した実施の形態においては、薄層障壁層半導体１４／チャネル層半導体１１としてＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）／ＧａＮを用いたが、たとえば窒化物半導体障壁層／窒化物半導体チャネルとしてＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）／Ｉｎ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）、Ｉｎ_１−ｘＡｌ_ｘＮ（０．６３≦Ｘ≦１）／ＧａＮ、Ｉｎ_１−ｘＡｌ_ｘＮ（０．６３≦Ｘ≦１）／Ｉｎ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）等を用いてもよい。

また、上述した実施の形態においては、絶縁膜１５としてＨｆＯ_２膜を用いたが、たとえば絶縁膜としてＳｉ_３Ｎ_４、ＳｉＯ_２、ＡｌＮ、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯＮ、ＨｆＡｌＯ等の単層絶縁膜、あるいは、Ｓｉ_３Ｎ_４／ＳｉＯ_２、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３、Ｓｉ_３Ｎ_４／ＨｆＯ_２等のＳｉ_３Ｎ_４が薄層障壁層半導体１４上に堆積された２層絶縁膜を用いてもよい。

また、上述した実施の形態においては、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ構造はすべてのデバイス領域で全く同構造であるが、ソース電極１６・ゲート電極１７の電極間およびゲート電極１７・ドレイン電極１８の電極間の薄層障壁層半導体１４／チャネル層半導体１１のヘテロ構造に対して、ソース抵抗を低減するためにイオン注入が施されている場合であっても、ゲート電極１７下の層構造が図１に示したヘテロ構造電界効果トランジスタの層構造であれば本発明を適用することができる。

また、上述した実施の形態においては、薄層障壁層半導体１４の膜厚はすべてのデバイス領域で全く同じであるが、ソース抵抗を低減するためにソース電極１６・ゲート電極１７の電極間およびゲート電極１７・ドレイン電極１８の電極間の薄層障壁層半導体１４の膜厚が、ゲート電極１７下の薄層障壁層半導体１４の膜厚よりも大きいリセスゲート構造が採用されている場合であっても、ゲート電極１７下の層構造が図１に示したヘテロ構造電界効果トランジスタの層構造であれば本発明を適用することができる。

なお、本発明は以上の実施の形態に限定されるものではなく、また、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明に係るヘテロ構造電界効果トランジスタを示す概略断面図である。 極性面である＋ｃ面（（０００１）面）上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタを示す概略断面図である。 図２の極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図である。 非極性面（ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面））上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタの層構造を示す図である。 図４の非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図である。 通常用いられる六方晶窒化物半導体における極性面および非極性面の面方位を示す図である。 図１に示したヘテロ構造電界効果トランジスタの層構造を示す図である。 図７のヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図である。 本発明において膜厚の小さい薄層障壁層半導体が用いられていることによる効果をポテンシャル構造において示す図である。 本発明における絶縁膜と薄層障壁層半導体との組み合わせにより得られる効果をポテンシャル構造において示す図である。

符号の説明

１１…チャネル層半導体
１２…ドープチャネル層
１３…チャネルスペーサ層
１４…薄層障壁層半導体
１５…絶縁膜
１６…ソース電極
１７…ゲート電極
１８…ドレイン電極

Claims (3)

1. 窒化物半導体を用いたヘテロ構造電界効果トランジスタである半導体装置において、窒化物半導体ヘテロ構造が、極性面上に形成され、上記窒化物半導体ヘテロ構造の窒化物半導体障壁層の膜厚が、１．０ｎｍ以上３．５ｎｍ以下であり、膜厚が２ｎｍ以上１００ｎｍ以下の絶縁膜が、ゲート電極下に絶縁ゲート膜として形成され、上記絶縁膜下に上記窒化物半導体障壁層が形成されたことを特徴とする半導体装置。
2. 上記窒化物半導体ヘテロ構造の窒化物半導体チャネル層に、キャリア供給のためのドーピングが施されていることを特徴とする請求項１に記載の半導体装置。
3. 上記窒化物半導体チャネル層と上記窒化物半導体障壁層との間に、膜厚が４ｎｍ以上８ｎｍ以下のアンドープのチャネルスペーサ層が形成されていることを特徴とする請求項２に記載の半導体装置。

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