JP6507983B2 - 窒化物半導体装置 - Google Patents

Description

本発明は、窒化ガリウム（以下、ＧａＮという）等の窒化物半導体を用いた窒化物半導体装置に関するものである。

従来、特許文献１に、複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現する技術が開示されている。具体的には、ＧａＮ層の上にＡｌＧａＮ層とＧａＮ層とによるヘテロ接合体を繰り返し形成した構造とすることでナチュラルスーパージャンクション構造（以下、ＮＳＪ構造という）を形成している。そして、ＮＳＪ構造における最下層のＡｌＧａＮ層に達する第１ゲート構造部と、それよりも上層である最上層のＡｌＧａＮ層まで達する第２ゲート構造部を備えている。さらに、第１ゲート構造部および第２ゲート構造部を挟んだ両側にｎ型領域にて構成されるソース領域およびドレイン領域を配置している。

このように構成された窒化物半導体装置では、ゲート構造部がＭＯＳ構造とされている。そして、第１ゲート構造部に備えられる第１ゲート電極とゲート絶縁膜の静電ポテンシャルがＧａＮ層およびＡｌＧａＮ層のヘテロ接合体の伝導帯より低くなっていることから、ヘテロ界面のキャリアが無くなり、ノーマリオフ動作が行われる。また、複数層のヘテロ接合を備えることで２次元電子ガス（以下、２ＤＥＧという）の生成量を多くでき、オン抵抗を低減することが可能となる。そして、分極効果によってヘテロ接合体の積層数にかかわらず所望のオフ耐圧を得ることができる。

特開２０１３−９８２８４号公報

しかしながら、特許文献１に示される窒化物半導体装置では、ノーマリオフ動作を行うためにＭＯＳ構造の第１ゲート構造部としているが、ＭＯＳ領域において電子に対する障壁が生じてしまうため、上層の２層分の２ＤＥＧ層に電子電流が流れない。

また、特許文献１に示される窒化物半導体装置では、ＭＯＳ構造の第１ゲート構造部の他に、最上層のＡｌＧａＮ層までしか達していない第２ゲート構造部を備えている。この第２ゲート構造部に対して正バイアスを印加して、上層の２層分に電流を流した場合でも、トンネル障壁による電流抵抗成分が生じるため、十分にオン抵抗を下げることができない。

本発明は上記点に鑑みて、より低オン抵抗化を図ることが可能な窒化物半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に電子走行層を構成する第１の窒化物半導体層（２）が形成されていると共に、第１の窒化物半導体層の上に第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する第２の窒化物半導体層（３）と第２の窒化物半導体層よりも禁制帯幅が小さい第３の窒化物半導体層（４）とによるヘテロジャンクション構造が、第２の窒化物半導体層と第３の窒化物半導体層を組として複数組積層された２次元電子ガス積層と、基板の平面方向の一方向において、互いに離されて配置され、２次元電子ガス積層の表面から第１の窒化物半導体層に達するように形成されたソース領域（９）およびドレイン領域（１０）と、ソース領域とドレイン領域との間に配置され、２次元電子ガス積層の表面から第１の窒化物半導体層に達するように形成された凹部（５）内に、ゲート絶縁膜（６ａ）を介してゲート電極（６ｂ）が備えられることで構成されたゲート構造部（６）を有し、ゲート領域に対するゲート電圧の印加に伴いゲート構造部の底部の半導体層側に形成される下方チャネル層と、複数組それぞれに形成される複数の２次元電子ガス層を介し、ソース領域とドレイン領域との間に電流を流す横型のスイッチングデバイスを備えている。このような構成において、ゲート構造部における凹部のうちソース領域およびドレイン領域側の側面に、複数組それぞれに形成される２次元電子ガス層のキャリアをゲート構造部の下方に導いて、下方チャネル層を介し、該ゲート構造部の反対側に流す側面チャネル層（２０、４０）が備えられている。

このように、ゲート構造部の側面に側面チャネル層を備えてある。このため、第１の窒化物半導体層および第２の窒化物半導体層によって形成される最下層だけでなく、それよりも上層の２次元電子ガス層のキャリアも側面チャネル層を通じてゲート構造部の下方チャネル層より反対側に流れるようになる。これにより、各組の２次元電子ガス層を通じて電流が流れるようにでき、オン抵抗の低下を図ることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる窒化物半導体装置の断面構成を示す図である。 ｎ⁺型領域２０の厚みを変えてゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化をシミュレーションにより調べた結果を示した図である。 図１に示す窒化物半導体装置の製造工程を示した断面図である。 第１実施形態の変形例で説明する窒化物半導体装置の製造工程を示した断面図である。 第１実施形態の変形例で説明する窒化物半導体装置の製造工程を示した断面図である。 第１実施形態の変形例で説明する窒化物半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかる窒化物半導体装置の断面構成を示す図である。 本発明の第３実施形態にかかる窒化物半導体装置の断面構成を示す図である。 本発明の第４実施形態にかかる窒化物半導体装置の断面構成を示す図である。 本発明の第５実施形態にかかる窒化物半導体装置の断面構成を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、窒化物半導体としてＧａＮを主成分とする化合物半導体を用いたＧａＮデバイスを有する窒化物半導体装置について説明する。

図１に示すように、本実施形態にかかる窒化物半導体装置は、ＧａＮデバイスとして横型のスイッチング素子を備えている。図１では、スイッチング素子の１セル分のみを示しているが、実際には例えば図１の紙面左端を中心線として左右対称にレイアウトされたものが複数形成されることでスイッチング素子が構成される。このスイッチング素子は、図１の左右方向をｘ方向、奥行き方向をｙ方向、上下方向をｚ方向として、以下のように構成されている。

横型のスイッチング素子は、基板１の上に各種ＧａＮ系半導体層が形成されたものを化合物半導体基板として用いて形成されている。具体的には、基板１のうちｘｙ平面と平行とされた表面上に、ＧａＮ層２が形成されている。この上に、ＡｌＧａＮ層３およびＧａＮ層４を組とするペア層が２組以上の複数組、ｚ方向に順に積層され、最表面についてはＡｌＧａＮ層３のみが形成されている。このように、基板１の上にＧａＮ層２およびＡｌＧａＮ層３とＧａＮ層４にて構成されるペア層の繰り返し構造が形成されたものが化合物半導体基板とされている。以下、ＡｌＧａＮ層３を示す符号を基板１側から順に３ａ、３ｂ、３ｃと示し、ＧａＮ層４を示す符号を基板１側から順に４ａ、４ｂと示す。

基板１は、Ｓｉ（１１１）などの半導体材料によって構成されている。ここでは、基板１をＳｉ（１１１）で構成しているが、ＳｉＣやサファイヤ基板、ＡｌＮなどの半絶縁基板によって基板１を構成しても良い。この基板１の上に、必要に応じてバッファ層を形成しても良い。なお、バッファ層は、ＧａＮ層２の結晶性を良好なものにするために必要に応じて形成される。例えば、バッファ層は、ＡｌＧａＮ−ＧａＮ超格子層などによって構成される。ここでの結晶性とは、ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものである。基板１の上に結晶性良くＧａＮ層２を形成できる場合には、バッファ層を形成しなくても良い。

ＧａＮ層２、４ａ、４ｂは、電子走行層を構成するものであり、ＧａＮ層２は第１の窒化物半導体層に相当し、ＧａＮ層４ａ、４ｂは第３の窒化物半導体層に相当する。ＡｌＧａＮ層３ａ〜３ｃは、より詳しくはＡｌ_xＧａ_1-xＮ（０＜ｘ≦１）にて構成されたものである。ＡｌＧａＮ層３ａ〜３ｃは、第１、第３の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成するものであり、第２の窒化物半導体層に相当する。これらＧａＮ層２やＡｌＧａＮ層３ａ〜３ｃおよびＧａＮ層４ａ、４ｂによるヘテロジャンクション構造を２ＤＥＧ層が形成される積層体である２ＤＥＧ積層としている。２ＤＥＧは、ＧａＮ層２とＡｌＧａＮ３ａとのＧａＮ／ＡｌＧａＮ界面のＧａＮ層２側、ＧａＮ層４ａとＡｌＧａＮ層３ｂとのＧａＮ／ＡｌＧａＮ界面のＧａＮ層４ａ側、ＧａＮ層４ｂとＡｌＧａＮ層３ｃとのＧａＮ／ＡｌＧａＮ界面のＧａＮ層４ｂ側に誘起される。すなわち、ＧａＮ／ＡｌＧａＮ界面におけるＧａＮ側に、ピエゾ効果および分極効果により２ＤＥＧキャリアを誘起する。なお、ここではＡｌＧａＮ層３およびＧａＮ層４のペア層をＡｌＧａＮ層３ａとＧａＮ層４ａの組およびＡｌＧａＮ層３ｂとＧａＮ層４ｂの２組としているが、３組以上としても良い。その組数の増加に応じて２ＤＥＧキャリアの誘起によって形成される２ＤＥＧ層数を増やすことができる。

ＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４は、例えばヘテロエピタキシャル成長によって形成されている。これら各層の厚みについては、１組以上の２ＤＥＧ層と２次元ホールガス（以下、２ＤＨＧという）層のペアと、同数の正負の分極電荷（つまり＋分極と−分極）を生成し、かつ、空乏化したときにも全体としてほぼ中性条件が満たされる厚さとしている。

すなわち、これら各層のうち、ＧａＮ層２とＡｌＧａＮ層３ａ、ＧａＮ層４ａとＡｌＧａＮ層３ｂ、ＧａＮ層４ｂとＡｌＧａＮ層３ｃそれぞれの境界位置には正の分極電荷が生じる。また、ＡｌＧａＮ層３ａとＧａＮ層４ａ、ＡｌＧａＮ層３ｂとＧａＮ層４ｂそれぞれの境界位置には負の分極電荷が生じる。そして、本実施形態の場合は、ＡｌＧａＮ層３ａ〜３ｃの膜厚を一定値以上にすると、ＧａＮ層２とＡｌＧａＮ層３ａとの境界位置近傍のＧａＮ層２には２ＤＥＧ層が形成される。また、これと対になるＡｌＧａＮ層３ａとＧａＮ層４ａとの境界位置近傍のＧａＮ層４ａには２ＤＨＧが形成される。同様に、ＧａＮ層４ａとＡｌＧａＮ層３ｂとの境界位置近傍のＧａＮ層４ａには２ＤＥＧ層が形成される。また、これと対になるＡｌＧａＮ層３ｂとＧａＮ層４ｂとの境界位置近傍のＧａＮ層４ｂには２ＤＨＧが形成される。

具体的には、ＡｌＧａＮ層３ａ〜３ｃの膜厚、つまりｚ方向寸法は、１０ｎｍ以上かつ２００ｎｍ以下、好ましくは４０ｎｍ以上かつ１００ｎｍ以下に設定されている。ＡｌＧａＮ層３ａ〜３ｃの膜厚を１０ｎｍ未満にすると、２ＤＥＧ面密度が８×１０¹²ｃｍ^-2よりも小さくなり素子のオン抵抗の増大原因となる。一方、ＡｌＧａＮ層３ａ〜３ｃの膜厚が２００ｎｍを超えると歪緩和に伴う転位や欠陥密度が増大し素子特性のバラツキが大きくなり製造歩留りの極端な減少を引き起こす。典型的には欠陥密度が１×１０¹¹ｃｍ^-2以上となる。また、ＡｌＧａＮ層３ａ〜３ｃの膜厚を４０ｎｍ以上かつ１００ｎｍ以下にすると、上記の材料の本質的な問題が生じず高濃度の２ＤＥＧ層かつ低欠陥密度であることから、好ましい。また、ＡｌＧａＮ層３ａ、３ｂの上に形成されているＧａＮ層４ａ、４ｂの厚みも、同じ理由により上記と同じ膜厚範囲において設計する必要がある。特に４０ｎｍ−１００ｎｍの範囲にすると、２ＤＥＧ層と２ＤＥＧ層が形成される界面と対になるＧａＮ／ＡｌＧａＮ界面に２ＤＨＧ層が２ＤＥＧ層と同じオーダーで形成されるため理想的なＮＳＪ構造となり、素子の高耐圧化が容易になりより好ましい。

また、ＡｌＧａＮ層３ａ〜３ｃとＧａＮ層４ａ、４ｂとの膜厚比ＡｌＧａＮ／ＧａＮは、１／５≦ＡｌＧａＮ／ＧａＮ≦５とされ、好ましくはＡｌＧａＮ／ＧａＮ≦２とされる。膜厚比ＡｌＧａＮ／ＧａＮが５を超えるとＡｌＧａＮ層３が格子緩和し、効果的に２ＤＥＧ層および２ＤＨＧ層が生じず高抵抗となる。また、膜厚比ＡｌＧａＮ／ＧａＮを１／２以上かつ２以下にすると、最下層のＧａＮの格子定数を引き継ぎ顕著に歪緩和することなくＡｌＧａＮ／ＧａＮ積層構造が形成され、転位や欠陥密度が１×１０¹¹ｃｍ^-2以下に低く抑えられることから、好ましい。

化合物半導体基板の比抵抗値については、目的とするデバイスの特性に応じて、化合物半導体基板を構成する各層の不純物濃度により任意に調整すれば良い。

この化合物半導体基板の表面から２次元電子ガス積層のうちの最も基板１側の層、つまり最下層のＧａＮ層２に達しつつ、基板１には達しない程度の深さの凹部５が形成されている。本実施形態の場合、凹部５は、ｙ方向にライン状に延設されている。

この凹部５の側面、すなわち２ＤＥＧ積層を形成する各ＡｌＧａＮ層３ａ〜３ｃおよび各ＧａＮ層４ａ、４ｂと交差する面であって後述するｎ⁺−ＧａＮ層９、１０と向かい合う面には、側面チャネル層に相当するｎ⁺型領域２０が形成されている。ｎ⁺型領域２０は、Ｓｉなどのｎ型不純物が高濃度にドーピングされることによって構成されている。具体的には、ｎ⁺型領域２０は、ｎ型不純物濃度が５×１０¹⁸ｃｍ^-3以上とされている。この不純物濃度は、高いほど良く、１×１０²⁰ｃｍ^-3以上とされているのが好ましい。ｎ⁺型領域２０のｎ型不純物濃度を５×１０¹⁸ｃｍ^-3以上とすることで、ｎ⁺型領域２０内を通じて、最下層のペア層よりも上層に位置している各ペア層からの電流が後述するゲート構造部６の底部の半導体層側に形成される下方チャネル層に接続される。これにより、ソース−ドレイン間を流れるようにできる。このｎ⁺型領域２０の抵抗値によって、各ペア層からの電流の流れ易さが変わるため、ｎ⁺型領域２０の抵抗値が十分に下がるように調整すれば良い。

また、各凹部５内にゲート絶縁膜６ａおよびゲート電極６ｂが形成されることでゲート構造部６が構成されている。このため、ゲート構造部６も、凹部５と同様に、ｙ方向にライン状に延設されている。ゲート構造部６の長さ、つまり紙面左右方向の長さであるゲート長は、例えば０．５μｍとされている。

また、ゲート構造部６を挟んだ両側には、化合物半導体基板の表面から最下層のＧａＮ層２に達する深さの凹部７、８が形成されている。これら各凹部７、８内には、ソース領域およびドレイン領域を構成するｎ型の半導体層で形成されたｎ⁺−ＧａＮ層９、１０が備えられている。ｎ⁺−ＧａＮ層９、１０は、共にゲート構造部６から離れた位置に形成されており、ゲート構造部６と平行となるｙ方向に延設されている。

なお、ゲート−ドレイン間距離Ｌｇｄによって素子耐圧が決まるが、所望の素子耐圧に従って寸法設計を行えば良い。また、ゲート構造部６やｎ⁺−ＧａＮ層９、１０の上には図示しないゲート電極やソース電極およびドレイン電極が形成されており、これら各電極がゲート構造部６におけるゲート電極６ｂやｎ⁺−ＧａＮ層９、１０に対してオーミック接触させられている。

以上のようにして、本実施形態にかかる横型のスイッチング素子を備えた窒化物半導体装置が構成されている。このように構成される横型のスイッチング素子は、以下のように動作する。

まず、ゲート電極６ｂにゲート電圧を印加していないときについて説明する。この状態では、ゲート電極６ｂとゲート絶縁膜６ａの静電ポテンシャルにより、フェルミエネルギーＥ_FはＧａＮ層２やＡｌＧａＮ層３もしくはＡｌＧａＮ層３とＧａＮ層４からなるヘテロ接合体の伝導帯Ｅ_Cより低くなっている。このため、ヘテロ界面のキャリアがなくなっている。したがって、スイッチング素子はオフ状態であり、ノーマリオフ動作を実現できる。

続いて、ゲート電極６ｂにゲート電圧として正バイアスを印加した場合について説明する。この状態では、フェルミエネルギーＥ_FはＧａＮ層２やＡｌＧａＮ層３もしくはＡｌＧａＮ層３とＧａＮ層４からなるヘテロ接合体の伝導帯Ｅ_Cより高くなる。このため、ヘテロ界面、すなわちゲート構造部６の底部のＧａＮ２層の表面に高濃度の電子蓄積層が生成される。この電子蓄積層により、ゲート構造部６の底部において電流を流す下方チャネル層、換言すればＭＯＳチャネル層が構成される。したがって、ソース・ドレイン間の電子キャリアが、２ＤＥＧ積層―側面チャネル層２０−下方チャネル層で接続され、スイッチング素子はオン状態となる。

ここで、本実施形態にかかるスイッチング素子には、ゲート構造部６の側面に抵抗値の低いｎ⁺型領域２０を備えてある。このため、ＧａＮ層２およびＡｌＧａＮ層３によって形成される最下層だけでなく、それよりも上層のキャリアもｎ⁺型領域２０を通じてゲート構造部６の底部の下方チャネル層より反対側に流れるようになる。これにより、各組の２ＤＥＧ層に電子電流が流れるようにでき、オン抵抗の低下を図ることが可能となる。このようにして、より低オン抵抗化を図ることが可能な窒化物半導体装置とすることができる。

なお、ｎ⁺型領域２０の厚みについて、５ｎｍ以上となるようにしたが、ゲート構造部６の側面を通じて上層の組のキャリアもゲート構造部６の下方を通って反対側に流れ易くなるようにするためである。すなわち、ｎ⁺型領域２０の厚みが薄いほど、ｎ⁺型領域２０の抵抗値が高くなることから、抵抗値を小さくするために、ある程度の厚みを確保するようにしている。

具体的に、ｎ⁺型領域２０を１×１０²⁰ｃｍ^-3、ドレイン電圧Ｖｄを０．１Ｖとした場合において、ｎ⁺型領域２０の厚みを変えてゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化をシミュレーションにより調べた。図２は、その結果を示している。なお、ゲートとソース−ドレイン間の距離をそれぞれ０．５μｍおよび４μｍとしている。この図に示すように、ｎ⁺型領域２０の厚みを５ｎｍ以上にした場合、５ｎｍ〜２００ｎｍで変化させてもドレイン電流Ｉｄが所望の特性となった。これに対して、ｎ⁺型領域２０の厚みを３ｎｍにすると、厚みを５ｎｍ以上にした場合と比較してドレイン電流Ｉｄが急激に低くなった。これは、ｎ⁺型領域２０の厚みが薄いと最下層に形成されるキャリアによる電流が流れるものの、それよりも上層に形成される２ＤＥＧ電子がゲート構造部６の下方へ流れず、電流成分として寄与しないためである。

このように、ｎ⁺型領域２０の厚みを５ｎｍ以上に設定することで、ゲート構造部６の側面を通じて上層の組のキャリアもゲート構造部６の下方を通って反対側に流れるようにできる。したがって、より低オン抵抗化を図ることが可能となる。

続いて、本実施形態にかかる横型のスイッチング素子の製造方法について、図３を参照して説明する。

〔図３（ａ）に示す工程〕
Ｓｉ（１１１）にて構成された基板１の表面に、ＧａＮ層２、ＡｌＧａＮ層３ａ、ＧａＮ層４ａ、ＡｌＧａＮ層３ｂ、ＧａＮ層４ｂおよびＡｌＧａＮ層３ｃが順に積層された構造を有する化合物半導体基板を用意する。例えば、基板１の表面に、必要に応じてバッファ層を形成したのち、ＧａＮ層２、ＡｌＧａＮ層３ａ〜３ｃやＧａＮ層４ａ、４ｂで構成される複数のペア層をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法にて形成する。勿論、ＭＯＣＶＤ法以外の製法、例えば、超高純度、高精度にしたＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法などによって各層を形成しても良い。

〔図３（ｂ）に示す工程〕
ＧａＮ層４の表面に、シリコン酸化膜（ＳｉＯ₂）もしくはシリコン窒化膜（ＳｉＮ）などによって構成されるマスク１１を形成した後、マスク１１をパターニングしてゲート構造部６の形成予定領域を開口させる。例えば、マスク１１の表面に図示しないレジストを形成し、フォトリソグラフィ工程を経てレジストをパターニングしたのち、このレジストを用いてマスク１１をパターニングする。この後、マスク１１を用いたドライエッチング工程を行うことで、ＡｌＧａＮ層３ａ〜３ｃおよびＧａＮ層４ａ、４ｂをエッチングし、最下層に位置するＧａＮ層２まで達する凹部５を形成する。

〔図３（ｃ）に示す工程〕
さらに、マスク１１によってＡｌＧａＮ層３ｃの表面を覆った状態で、ｎ型不純物となるＳｉを斜めイオン注入する。これにより、凹部５の側面および底面にＳｉが注入されてｎ⁺型領域２０が形成される。

〔図３（ｄ）に示す工程〕
この後、マスク１１を用いて、もしくはマスク１１を除去したのち、改めて凹部５の形成位置が開口するマスクを用いて、ｎ⁺型領域２０のうち凹部５の底部に形成された部分を除去する。これにより、凹部５の側面にのみｎ⁺型領域２０を残すことができる。

この後は、従来と同様に、熱酸化もしくはＣＶＤなどによるゲート絶縁膜６ａの成膜工程、ゲート電極６ｂの埋み込み工程、凹部７、８の形成工程、およびソース領域およびドレイン領域となるｎ⁺−ＧａＮ層９、１０の形成工程などを行う。また、最上層のＡｌＧａＮ層４やゲート構造部６およびｎ⁺−ＧａＮ層９、１０を覆うように層間絶縁膜を形成したのち、層間絶縁膜をパターニングしてコンタクトホールを形成する層間絶縁膜形成工程を行う。さらに、コンタクトホールを通じてゲート電極やソース電極およびドレイン電極を形成する電極形成工程を行う。このようにして、本実施形態にかかるスイッチング素子が備えられた窒化物半導体装置が完成する。

（第１実施形態の変形例）
上記した第１実施形態において、トレンチゲート構造の形成工程を変更することができる。

例えば、図４に示すように、図３（ｃ）におけるｎ型不純物となるＳｉの斜めイオン注入工程を終えた後に、凹部５の外部や内壁面を覆うようにマスク３０を配置し、このマスク３０で覆った状態でのエッチングを行うことで、凹部５の底部を深堀りする。このような工程によって凹部５を形成する場合、凹部５の底面が２段構造になるが、このような構造とされていても、第１実施形態と同様の効果を得ることができる。

また、図３（ｃ）に示すイオン注入工程に代えて図５に示す工程を行うようにしても良い。具体的には、凹部５と対応する部分が開口するハードマスク３１を配置する。例えば、ハードマスク３１としては、シリコン窒化膜等を用いることができる。そして、凹部５以外の部分をハードマスク３１で覆った状態でエピタキシャル成長を行う。これにより、凹部５内にのみ選択的にｎ型不純物層がエピタキシャル成長させられ、ｎ⁺型領域２０が形成される。このような製造方法としても、第１実施形態と同様の構造の窒化物半導体装置を製造できる。なお、このような製造方法の場合、ｎ⁺型領域２０をｎ型のＧａＮ層ではなく、ｎ型のシリコン層によって構成することもできる。

さらに、ｎ⁺型領域２０の形成工程とｎ⁺−ＧａＮ層９、１０の形成工程を兼ねることもできる。

例えば、図３（ｂ）に示す工程の際に凹部５に代えて、凹部５よりも幅が大きな凹部２１を形成し、それに加えて凹部７、８も同時に形成する。例えば、マスク１１のうち凹部２１および凹部７、８と対応する部分を開口させておけば、エッチングによって同時に凹部２１および凹部７、８が形成される。そして、図６（ａ）に示すように、凹部２１および凹部７、８と対応する部分が開口するハードマスク３２を配置する。例えば、ハードマスク３２としては、シリコン窒化膜等を用いることができる。凹部５、７、８を形成する際のマスク１１の材料選択により、マスク１１をそのままハードマスク３２として用いることもできる。そして、凹部２１および凹部７、８以外の部分をハードマスク３２で覆った状態でエピタキシャル成長を行う。これにより、凹部２１および凹部７、８内にのみ選択的にｎ型不純物層がエピタキシャル成長させられ、ｎ⁺型領域２０およびｎ⁺−ＧａＮ層９、１０が形成される。この後は、図６（ｂ）に示すように、図３（ｂ）と同様の工程を行って凹部５を形成する。このとき、凹部５の底面がｎ⁺型領域２０を貫通するように凹部５の深さを調整する。このような製造方法としても、第１実施形態と同様の構造の窒化物半導体装置を製造できる。

なお、このような製造方法の場合でも、側面チャネル層を構成するｎ⁺型領域２０をｎ型のＧａＮ層ではなく、ｎ型のシリコン層によって構成することもできる。この場合、ソース領域やドレイン領域についても、ｎ⁺−ＧａＮ層９、１０に代えてｎ型のシリコン層によって構成できる。ｎ型のシリコン層によって側面チャネル層を構成する場合にも、ｎ型不純物濃度を５×１０¹⁸ｃｍ^-3以上、好ましくは１×１０²⁰ｃｍ^-3以上とし、厚みを５ｎｍ以上とすることにより、ｎ型のＧａＮ層によって構成する場合と同様の効果が得られる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート構造部６の側面構造を変更したものである。その他については、本実施形態は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７に示すように、本実施形態では、側面チャネル層として、ｎ⁺型領域２０に代えて金属で形成された側面金属膜４０を備えることによって窒化物半導体装置を構成している。このように、ｎ⁺型領域２０の代わりに側面金属膜４０を備えるようにしても、ＧａＮ層２およびＡｌＧａＮ層３によって形成される最下層だけでなく、それよりも上層のキャリアも側面金属膜４０を通じてゲート構造部６の底部に形成される下方チャネル層より反対側に流れるようになる。したがって、本実施形態の窒化物半導体装置によっても、第１実施形態と同様の効果を得ることができる。

なお、側面金属膜４０については、第１実施形態の変形例に示した図５のようにハードマスク３１を用いて選択的なデポジションを行うことなどによって製造でき、その他の工程については第１実施形態と同様である。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してゲート構造部６の側面構造を変更したものである。その他については、本実施形態は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８に示すように、本実施形態では、ｎ⁺型領域２０の表面にゲート絶縁膜６ａを形成する前に、側面絶縁膜５０を形成しておき、その上にゲート絶縁膜６ａを形成するようにしている。つまり、ｎ⁺型領域２０とゲート絶縁膜６ａとの間に側面絶縁膜５０を備えている。側面絶縁膜５０は、ゲート絶縁膜６ａと同材料の膜で構成されていても良いが、異なる材料の膜で構成されていても良く、例えばシリコン酸化膜もしくは窒化アルミニウム膜（ＡｌＮ）などによって構成される。その場合、ゲート絶縁膜６ａの構成材料よりも誘電率の大きい膜、例えばゲート絶縁膜６ａをシリコン酸化膜で構成するのであれば、側面絶縁膜５０をシリコン窒化膜で構成すると好ましい。

このように、側面絶縁膜５０を備えることにより、ゲート構造部６の側面においてゲート絶縁膜６ａに加わる電界が弱まるようにできる。したがって、ゲート構造部６の側面においてゲート絶縁膜６ａが破壊されることを抑制でき、窒化物半導体装置の耐圧向上を図ることが可能となる。特に、誘電率の大きい膜を用いれば、ゲート絶縁膜６ａが破壊されることを抑制でき、窒化物半導体装置のさらなる耐圧向上が図れる。

なお、このような構造の窒化物半導体装置は、第１実施形態で説明した製造方法とほぼ同様である。例えば、図３（ｃ）に示す工程まで終えたのち、マスク１１を用いて、凹部５内に側面絶縁膜５０を選択的に形成し、その後、マスク１１を用いて、もしくはマスク１１を除去したのち、改めて凹部５の形成位置が開口するマスクを用いて、凹部５の底部に形成された側面絶縁膜５０およびＳｉ注入層を除去する。この後は、第１実施形態と同様の製造工程を行うことによって、本実施形態の窒化物半導体装置を製造することができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対して化合物半導体基板における最表面の構成を変更したものである。その他については、本実施形態は第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第２、第３実施形態に対しても同様に適用できる。

図９に示すように、本実施形態では、ＡｌＧａＮ層３とＧａＮ層４のペア層の組を複数組積層した構造の最表面がＧａＮ層４ｃとされるようにしている。このように、化合物半導体基板の最表面をＧａＮ層４ｃとすると、これがキャップ層として機能して、電流コラプスを改善することが可能となる。なお、電流コラプスとは、スイッチング素子のスイッチング動作に伴う電気抵抗増大効果により、ドレイン電流量の回復に時間が掛かり、ドレイン電流が大幅に減少する現象をいう。

このように、化合物半導体基板の最表面をＧａＮ層４ｃとすることにより、電流コラプスを改善することが可能になる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対して化合物半導体基板における内部の構成を変更したものである。その他については、本実施形態は第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第２〜第４実施形態に対しても同様に適用できる。

図１０に示すように、本実施形態では、ＧａＮ層２の膜厚を２００ｎｍ以下と薄く設定し、ＧａＮ層２の下層もしくはＧａＮ層２の内部に、ｐ型のＧａＮ層２ａを備えている。図１０ではＧａＮ層２の下層にｐ型のＧａＮ層２ａを配置した構造としているが、ＧａＮ層２の厚み方向の中間位置に形成されていても良い。

ｐ型のＧａＮ層２ａを備えない場合、最下層のＧａＮ層２とＡｌＧａＮ層３とによるＧａＮ／ＡｌＧａＮ界面の２ＤＥＧを誘起する正固定電荷を補償する逆極性の固定電荷、つまり負固定電荷が基板１の奥側に無い。このため、上層の各組のペア層と違いチャージバランスが取れず、最下層となるＧａＮ層２に形成される２ＤＥＧ層の空乏層幅の伸びが少なくなる。このように、最下層の２ＤＥＧ層の空乏層幅の伸びが少ないことで、スイッチング素子のスイッチング過渡時に最下層の２ＤＥＧ層に電流が集中し、発熱が生じてスイッチング素子の破損を招く可能性がある。

これに対して、本実施形態のようにｐ型のＧａＮ層２ａを備えた構造にすると、ｐ型のＧａＮ層２ａによって負固定電荷が発生させられる。このため、最下層のＧａＮ層２とＡｌＧａＮ層３とによるＧａＮ／ＡｌＧａＮ界面の２ＤＥＧを誘起する正固定電荷を負固定電荷で補償することができ、チャージバランスが取れる。したがって、ゲート電圧を印加したときに、最下層の２ＤＥＧ層の空乏層幅の伸びがそれよりも上層側に位置している２ＤＥＧ層の空乏層幅の伸びと同様となる。さらに、ゲート電圧が低くても、各層を空乏化することができる。そして、このように最下層の２ＤＥＧ層についても空乏層幅が伸びるようにすることで、スイッチング素子のスイッチング過渡時に最下層の２ＤＥＧ層に電流が集中することを抑制できる。よって、窒化物半導体装置に発熱が生じることを抑制でき、スイッチング素子の破損を防ぐことが可能となって、低いゲート電圧で信頼性の高い動作が可能な窒化物半導体装置とすることできる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態で説明した窒化物半導体装置の構成の寸法、製造方法などは一例を示したに過ぎない。例えば、各実施形態においてｎ⁺−ＧａＮ層９、１０をＳｉのイオン注入によって形成しても良い。このようにイオン注入によってｎ⁺−ＧａＮ層９、１０を形成する場合、２ＤＥＧ層とｎ⁺−ＧａＮ層９、１０とが重なった構造となることから、コンタクト抵抗を低減することができる。また、選択エピと比較して単純なイオン注入によってｎ⁺−ＧａＮ層９、１０を形成することから、製造工程を単純化することも可能となる。

また、上記各実施形態では、ソース領域やドレイン領域をｎ⁺−ＧａＮ層９、１０で構成したが、これらをショットキー電極に置き換えた構造とすることもできる。このような構造の場合、選択エピではなくショットキー電極の埋込みを行えば良いため、埋込エピよりも製造工程を単純化することが可能となる。

また、上記各実施形態では、凹部５の側面が化合物半導体基板の表面に対して垂直になるような構造を図示しているが、必ずしも垂直である必要はない。例えば、凹部５の開口入口が底部よりも大きくなるように、化合物半導体基板の表面に対して凹部５の側面が傾斜した構造であっても良い。このような構造にすると、凹部５の側面へのイオン注入もし易くなるし、凹部５の側面の積層物を厚くし易くなるという効果も得られる。

さらに、上記各実施形態では、２次元電子ガス積層を構成する第１、第３の窒化物半導体層および第２の窒化物半導体層を、それぞれＧａＮ層２、４ａ〜４ｃおよびＡｌＧａＮ層３ａ〜３ｃによって構成する場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１、第３の窒化物半導体層およびこれよりも禁制帯幅が大きな第２の窒化物半導体層によって２次元電子ガス積層が構成されるものであれば、他の材料であっても良い。

１ 基板
２、４ ＧａＮ層
２ａ ｐ型のＧａＮ層
３ ＡｌＧａＮ層
５、７、８ 凹部
６ ゲート構造部
６ａ ゲート絶縁膜
６ｂ ゲート電極
９、１０ ｎ⁺−ＧａＮ層
２０ ｎ⁺型領域

Claims (6)

1. 窒化物半導体装置であって、
   半絶縁性もしくは半導体にて構成される基板（１）と、
   前記基板上に電子走行層を構成する第１の窒化物半導体層（２）が形成されていると共に、前記第１の窒化物半導体層の上に前記第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する第２の窒化物半導体層（３、３ａ〜３ｃ）と前記第２の窒化物半導体層よりも禁制帯幅が小さい第３の窒化物半導体層（４、４ａ〜４ｃ）とによるヘテロジャンクション構造が、前記第２の窒化物半導体層と前記第３の窒化物半導体層を組として複数組積層された２次元電子ガス積層と、
   前記基板の平面方向の一方向において、互いに離されて配置され、前記２次元電子ガス積層の表面から前記第１の窒化物半導体層に達するように形成されたソース領域（９）およびドレイン領域（１０）と、
   前記ソース領域と前記ドレイン領域との間に配置され、前記２次元電子ガス積層の表面から前記第１の窒化物半導体層に達するように形成された凹部（５）内に、ゲート絶縁膜（６ａ）を介してゲート電極（６ｂ）が備えられることで構成されたゲート構造部（６）と、を有し、
   前記ゲート電極に対するゲート電圧の印加に伴い前記ゲート構造部の底部の第１の窒化物半導体層側に形成される下方チャネル層と、前記複数組それぞれに形成される複数の２次元電子ガス積層を介し、前記ソース領域と前記ドレイン領域との間に電流を流す横型のスイッチングデバイスを備え、
   前記ゲート構造部における前記凹部のうち前記ソース領域および前記ドレイン領域側の側面に、前記複数組それぞれに形成される２次元電子ガス積層を前記ゲート構造部の下方に導いて、前記下方チャネル層を介し、該ゲート構造部の反対側に流す側面チャネル層（２０、４０）が備えられており、
   前記第１の窒化物半導体層および前記第３の窒化物半導体層がＧａＮによって構成され、
   前記第２の窒化物半導体層がＡｌＧａＮによって構成され、
   前記側面チャネル層は、ｎ型のＧａＮ層（２０）によって構成され、ｎ型不純物濃度が５×１０ ^１８ ｃｍ ^−３ 以上とされ、かつ、厚みが５ｎｍ以上とされている窒化物半導体装置。
2. 前記凹部の底面が２段構造とされている請求項１に記載の窒化物半導体装置。
3. 窒化物半導体装置であって、
   半絶縁性もしくは半導体にて構成される基板（１）と、
   前記基板上に電子走行層を構成する第１の窒化物半導体層（２）が形成されていると共に、前記第１の窒化物半導体層の上に前記第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する第２の窒化物半導体層（３、３ａ〜３ｃ）と前記第２の窒化物半導体層よりも禁制帯幅が小さい第３の窒化物半導体層（４、４ａ〜４ｃ）とによるヘテロジャンクション構造が、前記第２の窒化物半導体層と前記第３の窒化物半導体層を組として複数組積層された２次元電子ガス積層と、
   前記基板の平面方向の一方向において、互いに離されて配置され、前記２次元電子ガス積層の表面から前記第１の窒化物半導体層に達するように形成されたソース領域（９）およびドレイン領域（１０）と、
   前記ソース領域と前記ドレイン領域との間に配置され、前記２次元電子ガス積層の表面から前記第１の窒化物半導体層に達するように形成された凹部（５）内に、ゲート絶縁膜（６ａ）を介してゲート電極（６ｂ）が備えられることで構成されたゲート構造部（６）と、を有し、
   前記ゲート電極に対するゲート電圧の印加に伴い前記ゲート構造部の底部の第１の窒化物半導体層側に形成される下方チャネル層と、前記複数組それぞれに形成される複数の２次元電子ガス積層を介し、前記ソース領域と前記ドレイン領域との間に電流を流す横型のスイッチングデバイスを備え、
   前記ゲート構造部における前記凹部のうち前記ソース領域および前記ドレイン領域側の側面に、前記複数組それぞれに形成される２次元電子ガス積層を前記ゲート構造部の下方に導いて、前記下方チャネル層を介し、該ゲート構造部の反対側に流す側面チャネル層（２０、４０）が備えられており、
   前記凹部の底面が２段構造とされている窒化物半導体装置。
4. 前記第１の窒化物半導体層および前記第３の窒化物半導体層がＧａＮによって構成され、
   前記第２の窒化物半導体層がＡｌＧａＮによって構成され、
   前記側面チャネル層は、ｎ型のシリコン層によって構成され、ｎ型不純物濃度が５×１０^１８ｃｍ^−３以上とされ、かつ、厚みが５ｎｍ以上とされている請求項３に記載の窒化物半導体装置。
5. 前記第１の窒化物半導体層および前記第３の窒化物半導体層がＧａＮによって構成され、
   前記第２の窒化物半導体層がＡｌＧａＮによって構成され、
   前記側面チャネル層は、金属で形成された側面金属膜（４０）によって構成されている請求項３に記載の窒化物半導体装置。
6. 前記側面チャネル層と前記ゲート絶縁膜の間に、側面絶縁膜（５０）が備えられている請求項１ないし５のいずれか１つに記載の窒化物半導体装置。

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