JP6332021B2 - 半導体装置 - Google Patents

Description

本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）と窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とによるヘテロジャンクション構造を有する半導体装置に関するものである。

従来、特許文献１において、ＧａＮにおけるヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置が提案されている。

この半導体装置には、ＧａＮとＡｌＧａＮとによるヘテロジャンクション構造を有する横型のＨＥＭＴが備えられている。具体的には、基板の上にＧａＮ電子走行層とＡｌＧａＮ電子供給層とを順に積層したＧａＮ系半導体層を備えている。ＡｌＧａＮ電子供給層は、リセス部が形成されることで厚みが薄くされており、リセス部内にゲート電極が備えられ、ゲート電極を挟んだ両側において、ＡｌＧａＮ電子供給層の上にソース電極およびドレイン電極が形成されている。リセス部は、ゲート電極が配置されるゲート埋込部に加えて、ゲート埋込部よりも外側にも設けられており、ゲート埋込部よりもソース側に第１リセス部が設けられ、ドレイン側に第２リセス部が設けられている。

このように構成されるＨＥＭＴでは、ゲート電極の両側に位置するＡｌＧａＮ電子供給層の下方において、ピエゾ効果および自発分極効果による２次元電子ガス（以下、２ＤＥＧという）キャリアを誘起する。そして、ゲート電極の下方位置におけるＧａＮ電子走行層の表層部をチャネル部として、２ＤＥＧキャリアおよびチャネル部を通じてソース−ドレイン間に電流を流すという動作を行う。

このようなＨＥＭＴにおいて、リセス部を設けることでＡｌＧａＮ電子供給層を薄くしている。これにより、ＡｌＧａＮ電子供給層のうちリセス部が形成された部分にてそれより厚い部分よりも応力を緩和させられ、ピエゾ分極発生を抑制することができ、２ＤＥＧ濃度（以下、Ｎｓという）を少なくできる。したがって、阻止耐圧を低下させないようにすることができる。

また、ＡｌＧａＮ電子供給層の上に、それよりもＡｌ混晶比の小さな第１のＡｌＧａＮキャップ層と、第１のＡｌＧａＮキャップ層よりもＡｌ混晶比の大きな第２のＡｌＧａＮキャップ層を配置する構造もある。

このような構造とすると、ゲート電極の下部のうち、ＡｌＧａＮ電子供給層の１層のみから構成される部分であるチャネルの電子濃度Ｎｓが小さくならず、第１のＡｌＧａＮキャップ層とＡｌＧａＮ電子供給層の２層で構成される部分のＮｓは小さくなる。つまり、ＡｌＧａＮ電子供給層の１層のみの部分では、ＡｌＧａＮ電子供給層の下方位置に存在する＋の固定電荷に基づいて２ＤＥＧキャリアが形成され、所定のＮｓとなる。一方、第１のＡｌＧａＮキャップ層とＡｌＧａＮ電子供給層の２層で構成される部分では、第１のＡｌＧａＮキャップ層の影響でＡｌＧａＮ電子供給層の表層部に−の固定電荷ができる。このため、この部分ではＡｌＧａＮ電子供給層の下方位置の＋の固定電荷が相殺され、Ｎｓが小さくなる。

また、第１、第２のＡｌＧａＮキャップ層とＡｌＧａＮ電子供給層の３層で構成される部分では、Ｎｓが小さくならない。つまり、第２のＡｌＧａＮキャップ層の下方位置に存在する＋の固定電荷が影響して、第１のＡｌＧａＮキャップ層の固定電荷の影響が抑制されるため、Ｎｓが小さくならない。

このように、Ｎｓの小さくならない部分と小さくなる部分とが形成されるようにすることで、阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能となる。

特許第５０９３９９１号公報

しかしながら、ＡｌＧａＮ電子供給層の膜厚と応力との関係にはほぼ臨界性があることが確認されており、Ｎｓの膜厚に対する感度は非常に高い（後述する図２参照）。したがって、ＡｌＧａＮ電子供給層の膜厚が少し異なっただけでＮｓが大きく変わり、Ｎｓの制御が難しいという問題がある。

一方、ＡｌＧａＮ電子供給層の上に第１、第２のＡｌＧａＮキャップ層を配置する構造では、Ｎｓの小さくならない部分と小さくなる部分とを設けているが、このような構成では２ＤＥＧキャリアが繋がった状態となるため、ノーマリーオフにはならない。

本発明は上記点に鑑みて、ノーマリーオフのデバイスとしつつ、制御性よく阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能な半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有し、ＡｌＧａＮ層が部分的に除去されたリセス部（５）が形成されたチャネル形成層と、リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）を有して構成されるゲート構造部と、チャネル形成層上において、ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、ＧａＮ層とＡｌＧａＮ層との界面におけるＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、ゲート電極に対して電圧が印加されたときにリセス部の底部におけるＧａＮ層の表面部にチャネルが形成されることでソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスを備えている。そして、このような構造において、ＡｌＧａＮ層（４）は、Ｎｓが決まるＡｌ混晶比に設定された第１ＡｌＧａＮ層（４ａ）と、Ｎｓが決まるＡｌ混晶比に設定され、かつ、第１ＡｌＧａＮ層よりもＡｌ混晶比が小さくされることで負の固定電荷を誘起し、ゲート構造部に接しつつソース電極（８）およびドレイン電極（９）から離間して設けられた第２ＡｌＧａＮ層（４ｂ）とを有し、第２ＡｌＧａＮ層は、ゲート構造部よりもドレイン側およびソース側に共に形成されていることを特徴としている。

このように、第２ＡｌＧａＮ層をリセス部の側面から所定の幅のみ形成するようにしており、ソース電極やドレイン電極の近傍には形成しないようにしている。このため、オン抵抗の増大をできるだけ抑制することが可能となる。また、第１ＡｌＧａＮ層と第２ＡｌＧａＮ層によって相殺され小さくなった固定電荷量に基づいて、阻止耐圧向上を図ることができる。また、リセス部を設けてゲート構造を備えているため、ゲート構造部の下方においては２ＤＥＧが形成されないようにできることから、ノーマリーオフのデバイスにできる。よって、ノーマリーオフのデバイスとしつつ、阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能な半導体装置とすることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。 Ａｌ混晶比、ＡｌＧａＮ層の厚みとＮｓとの関係を示した図である。 図１中のIIIA−IIIA'断面でのエネルギーバンドおよびキャリア濃度を示した図である。 図１中のIIIB−IIIB’断面でのエネルギーバンドおよびキャリア濃度を示した図である。 阻止状態における横型のＨＥＭＴの空間電荷の分布を示した断面図である。 オン状態における横型のＨＥＭＴの電子の分布を示した断面図である。 構造図中の第２ＡｌＧａＮ層４ｂにおけるＡｌモル比ｙに対するキャリア面密度の変化を示した図である。 本発明の第２実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。 本発明の第３実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。 本発明の第４実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。 本発明の第５実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。 本発明の第６実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。 本発明の第７実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。

本実施形態の横型のＨＥＭＴは、基板１の表面に、バッファ層２を介してｉ型、ｎ型もしくはｐ型のＧａＮ層３が積層された構造を化合物半導体基板として用いて形成されている。ＧａＮ層３の表面には、第１ＡｌＧａＮ層４ａおよび第２ＡｌＧａＮ層４ｂが積層されたＡｌＧａＮ層４が形成されており、ＧａＮ層３とＡｌＧａＮ層４によってヘテロジャンクション構造が構成されている。横型のＨＥＭＴは、これらＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側に、ピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起されることで動作する。

基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。

バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。

ＧａＮ層３は、ｉ−ＧａＮ、ｎ−ＧａＮもしくはｐ−ＧａＮ系の半導体材料である第１のＧａＮ系半導体材料で構成された電子走行層を構成するものである。

ＡｌＧａＮ層４は、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな半導体材料で構成されたものであり、電子供給部を構成している。本実施形態の場合、ＡｌＧａＮ層４を第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂとを有した構成としており、これら第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂを貫通するようにゲート構造部の埋め込み用のリセス部５が形成されている。

第１ＡｌＧａＮ層４ａは、Ａｌ混晶比をｘとして、Ａｌ_xＧａ_1-xＮで構成され、第２ＡｌＧａＮ層４ｂは、Ａｌ混晶比をｙとして、Ａｌ_yＧａ_1-yＮで構成されている。第１ＡｌＧａＮ層４ａのＡｌ混晶比ｘは、第２ＡｌＧａＮ層４ｂのＡｌ混晶比ｙよりも大きくされている。これら第１、第２ＡｌＧａＮ層４ａ、４ｂは、共に、Ｎｓ（２ＤＥＧ濃度）がＡｌ混晶比によって一義的に決まる厚みに設定されている。

すなわち、単層で形成したＡｌＧａＮ層の厚みとＮｓとの関係は図２に示す関係となり、厚みが薄いとＮｓが大きく変化するが、ある程度の厚み（図中破線で囲んだ領域）になるとＮｓがＡｌＧａＮ層の厚みに依存するのではなく、Ａｌ混晶比によって一義的に決まる。したがって、第１、第２ＡｌＧａＮ層４ａ、４ｂについては、これらの厚みによってＮｓが大きく変動する範囲ではなく、Ａｌ混晶比によって一義的にＮｓが決まる程度の厚みに設定してある。

第１ＡｌＧａＮ層４ａは、基板１の上面の全面に形成されており、リセス部５において除去されている。第２ＡｌＧａＮ層４ｂは、リセス部５が形成された位置、つまりゲート構造部が備えられる位置の近傍にのみ形成されており、リセス部５の側面から基板平面と平行な一方向に所定幅で形成されている。

リセス部５内には、ゲート構造部として、ゲート絶縁膜６を介してゲート電極７が埋め込まれている。具体的には、リセス部５の内壁面に所定膜厚のゲート絶縁膜６が成膜されており、このゲート絶縁膜６の上に更にゲート電極７が形成されることでゲート構造部が構成されている。

ゲート絶縁膜６は、シリコン酸化膜（ＳｉＯ₂）やアルミナ（Ａｌ₂Ｏ₃）などによって構成されており、ゲート電極７は、アルミニウム、プラチナなどの金属または不純物がドープされたＰｏｌｙ−半導体などによって構成されている。これらゲート絶縁膜６およびゲート電極７をリセス部５内に形成することでＭＯＳ構造を構成している。

一方、第１ＡｌＧａＮ層４ａの表面のうちゲート構造部を挟んだ両側それぞれにソース電極８とドレイン電極９が形成されている。そして、ソース電極８やドレイン電極９が第１ＡｌＧａＮ層４ａに対してそれぞれオーミック接触させられている。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。

なお、図示していないが、ゲート電極７やソース電極８およびドレイン電極９の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。

このように、本実施形態の半導体装置では、ＧａＮ層３とＡｌＧａＮ層４によるヘテロジャンクション構造を構成し、ＡｌＧａＮ層４をＡｌ混晶比の異なる第１、第２ＡｌＧａＮ層４ａ、４ｂによって構成している。そして、下層側の第１ＡｌＧａＮ層４ａの方が上層側の第２ＡｌＧａＮ層４ｂよりもＡｌ混晶比が大きくなるようにし、第２ＡｌＧａＮ層４ｂをゲート構造部の近傍にのみ配置した構造としている。すなわち、第２ＡｌＧａＮ層４ｂをリセス部５の側面から基板平面と平行な一方向に所定幅で形成しており、第２ＡｌＧａＮ層４ｂがソース電極６やドレイン電極７からは離間した構造となるようにしている。

そして、第１、第２ＡｌＧａＮ層４ａ、４ｂの厚みをＮｓがＡｌ混晶比によって一義的に決まる程度の厚みに設定している。このため、熱平衡状態において、図１中のIIIA−IIIA'断面やIIIB−IIIB’断面でのエネルギーバンドおよびキャリア濃度は、図３Ａおよび図３Ｂのようになる。

すなわち、図３Ａに示すように、ＧａＮ層３上に第１ＡｌＧａＮ層４ａのみが形成されている部分では、第１ＡｌＧａＮ層４ａとＧａＮ層３との境界部における伝導帯および価電子帯のエネルギーバンドが下方に向けて突出した形状となる。そして、第１ＡｌＧａＮ層４ａ中のＧａＮ層３に接して多く存在している＋（正）の固定電荷に基づいて、ＧａＮ層３の表層部に−（負）の電荷が集まった状態となる。したがって、キャリア濃度、すなわちＮｓが大きくなる。

一方、図３Ｂに示すように、ＧａＮ層３上に第１、第２ＡｌＧａＮ層４ａ、４ｂが形成されている部分では、第２ＡｌＧａＮ層４ｂの影響で、第２ＡｌＧａＮ層４ｂとの境界部において、第１ＡｌＧａＮ層４ａの表層部に−の固定電荷が誘起される。つまり、第２ＡｌＧａＮ層４ｂの方が第１ＡｌＧａＮ層４ａよりもＡｌ混晶比が小さくされているため、第１ＡｌＧａＮ層４ａの表層部に−の固定電荷を誘起させる。かつ第２ＡｌＧａＮ層４ｂのＡｌ混晶比は二次元ホールガス（以下、２ＤＨＧという）を発生させない程度の値としている。このため、第１ＡｌＧａＮ層４ａ内の＋の固定電荷から−の固定電荷分を差し引いた値が図３Ａの場合と比較して小さくなり、ＧａＮ層３の表層部に集まる−の電子による電荷濃度Ｎｓが少なくなる。

阻止状態においては、図４Ａに示すように固定電荷が作用する。具体的には、第１ＡｌＧａＮ層４ａ上に第２ＡｌＧａＮ層４ｂが形成されている部位では、第１ＡｌＧａＮ層４ａの表層部に−の固定電荷があることで下方位置の＋の固定電荷が実効的に相殺され、これによりゲート近傍の領域の電界強度が弱められる。一方、ＧａＮ層３の上に第１ＡｌＧａＮ層４ａしか形成されていない部位では、多く存在する＋の固定電荷によってドレイン近傍の領域の電界強度が弱くなる。したがって、局所的な電界強度の強い部分がなくなることにより耐圧向上を図ることが可能となる。また、ゲート構造部の下方においては２ＤＥＧが形成されていないことから、ノーマリーオフのデバイスとなる。

また、オン状態（導通状態）においては、図４Ｂに示すようにＧａＮ層３の表層部に２ＤＥＧによるチャネル部が形成される。これにより、ソース−ドレイン間に電流が流れる。このとき、第１ＡｌＧａＮ層４ａの上に第２ＡｌＧａＮ層４ｂが形成された部位では、第１ＡｌＧａＮ層４ａのみの部位と比較して、キャリアとなる電子の数（２ＤＥＧキャリアの数）を少なくなる。したがって、第２ＡｌＧａＮ層４ｂが形成されている範囲が広いと、オン抵抗を増大させることになる。しかしながら、本実施形態の場合、第２ＡｌＧａＮ層４ｂをリセス部５の側面から所定の幅のみ形成するようにしており、ソース電極８やドレイン電極９の近傍には形成しないようにしている。このため、オン抵抗の増大をできるだけ抑制することが可能となる。

なお、上記したように、第１、第２ＡｌＧａＮ層４ａ、４ｂが形成された位置では、第１ＡｌＧａＮ層４ａの表層部に２ＤＨＧが発生しないと説明したが、第２ＡｌＧａＮ層４ｂのＡｌ混晶比ｙの設定に基づいて、このような現象が可能となる。例えば、第１ＡｌＧａＮ層４ａを２０ｎｍとし、第２ＡｌＧａＮ層４ｂを１０ｎｍとした場合において、図２のIIIB-IIIB'断面におけるＡｌモル比ｙ（＝Ａｌ混晶比）と２ＤＥＧや２ＤＨＧのキャリア面密度との関係を調べたところ、図５に示す結果となった。この結果より、Ａｌ混晶比ｙが０．０５以上の範囲（図中では０．０５〜０．２５まで示してあるが、０．２５以上も同様）の範囲において、２ＤＥＧは発生しつつ、２ＤＨＧは発生しない領域とできているが、０．０５未満になると２ＤＨＧが発生してしまう。このように、Ａｌ混晶比ｙを０．０５以上に設定することで２ＤＨＧを発生させないようにすることが可能となる。

以上説明したように、本実施形態では、ＡｌＧａＮ層４を第１ＡｌＧａＮ層４ａおよび第２ＡｌＧａＮ層４ｂとし、上層側の第２ＡｌＧａＮ層４ｂについてはゲート構造部の近傍にのみ形成している。そして、第１ＡｌＧａＮ層４ａのＡｌ混晶比ｘの方が第２ＡｌＧａＮ層４ｂのＡｌ混晶比ｙよりも大きくなるようにしている。このような構成とすることで、ノーマリーオフのデバイスとしつつ、阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能な半導体装置とすることができる。

なお、このように構成される半導体装置の製造方法は、基本的には従来と同様であるが、ＡｌＧａＮ層４の形成工程などが従来と異なったものとなる。すなわち、ＧａＮ層３の上にＡｌ混晶比を変えて第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂを順に積層したのち、所望のマスクを用いて第２ＡｌＧａＮ層４ｂをエッチングする。これにより、ゲート構造部の形成予定領域の近傍にのみ第２ＡｌＧａＮ層４ｂが残るようにする。そして、第１ＡｌＧａＮ層４ｂの表面から第１ＡｌＧａＮ層４ａを貫通してＧａＮ層３に達するように所望のマスクを用いてエッチングを行うことでリセス部５を形成する。さらに、ゲート絶縁膜形成工程、ゲート電極埋込およびパターニング工程などを行うことで、ゲート構造部を形成する。この後、層間絶縁膜の形成工程や電気配線の形成工程などを行うことで、本実施形態の半導体装置を製造することができる。このような製造方法において、エッチングによって第１、第２ＡｌＧａＮ層４ａ、４ｂの膜厚調整などを行ってＮｓを調整することはないため、これらの膜厚調整に起因するＮｓの大きな変動は生じず、制御性よく安定したデバイス特性が期待できる。第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂの間にはたとえばキャリアを生じない程度の非常に薄いＡｌＮなどの層を挿入し、第２ＡｌＧａＮ層４ｂをエッチングする際のエッチストッパとして使用しても良い。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＡｌＧａＮ層４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６に示すように、本実施形態では、ＡｌＧａＮ層４を３層構造としており、ＧａＮ層３と第１ＡｌＧａＮ層４ａおよびゲート構造部との間に第３ＡｌＧａＮ層４ｃを形成している。第３ＡｌＧａＮ層４ｃは、ピエゾ分極を大きく抑制できるほどの薄い層とされている。また、第３ＡｌＧａＮ層４ｃは、Ａｌ混晶比をｚとして、ＡｌｚＧａ１−ｚＮで構成されている。第３ＡｌＧａＮ層４ｃのＡｌ混晶比ｚは、第１、第２ＡｌＧａＮ層４ａ、４ｂのＡｌ混晶比ｘ、ｙよりも大きくされている。

このように、第３ＡｌＧａＮ層４ｃを備えるようにすると、オン時に、電子がゲート絶縁膜８より離れて第３ＡｌＧａＮ層４ｃの下方のＧａＮ層３中を流れるため、電子の散乱が抑制されて移動度が高くなってオン抵抗が小さくなるようにできる。また、ピエゾ分極が生じない程度に第３ＡｌＧａＮ層４ｃの厚さを設定しているため、しきい値電圧が小さくならず、ノーマリーオフのままとすることができる。

なお、本実施形態の半導体装置の製造方法は、基本的には第１実施形態と同様であり、ＡｌＧａＮ層４の形成の際に、第１ＡｌＧａＮ層４ａの形成前に第３ＡｌＧａＮ層４ｃを形成しておけば良い。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してＡｌＧａＮ層４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７に示すように、本実施形態でも、第１実施形態と同様に、ＡｌＧａＮ層４を２層構造としているが、第１ＡｌＧａＮ層４ａとソース電極８やドレイン電極９との間に、第４ＡｌＧａＮ層４ｄを備えた構造としている。第４ＡｌＧａＮ層４ｄは、それぞれ、第２ＡｌＧａＮ層４ｂから離間させられている。このため、第２ＡｌＧａＮ層４ｂと第４ＡｌＧａＮ層４ｄとの間において、ＧａＮ層３上に第１ＡｌＧａＮ層４ａのみが形成された部位が残るようにしてある。第４ＡｌＧａＮ層４ｄは、Ａｌ混晶比をｗとして、Ａｌ_wＧａ_1-wＮで構成されている。第４ＡｌＧａＮ層４ｄのＡｌ混晶比ｗは、第１、第２ＡｌＧａＮ層４ａ、４ｂのＡｌ混晶比ｘ、ｙよりも大きくされている。

このように、第４ＡｌＧａＮ層４ｄを備えるようにすると、オン時に、第４ＡｌＧａＮ層４ｄが備えられた部位において、ＧａＮ層３の表層部でのＮｓが大きくなり、オン抵抗が小さくなるようにできる。また、ドレイン側の電界強度が小さくなり、更に阻止耐圧を向上させることが可能となる。

なお、本実施形態の半導体装置の製造方法は、基本的には第１実施形態と同様であるが、Ａｌ混晶比が異なっていることから、第２ＡｌＧａＮ層４ｂと第３ＡｌＧａＮ層４ｄの形成工程を別々に行う必要がある。例えば、マスクを用いた選択的エピタキシャル成長によって第２ＡｌＧａＮ層４ｂと第３ＡｌＧａＮ層４ｄをそれぞれの形成位置に形成すれば良い。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してゲート構造部の構成を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態の構造に対して本実施形態の構造を適用した場合を例に挙げて説明するが、第２、第３実施形態についても同様の構造を適用できる。

図８に示すように、本実施形態では、ソース−ドレイン間に電流が流れる方向において、ゲート上部を下部よりも幅広とし、第２ＡｌＧａＮ層４ｂに対向させたＴ字形状（Ｔゲート）としている。本実施形態の場合、層間絶縁膜１０の上に形成されるＡｌ配線の一部によってゲートの上部１１を構成し、層間絶縁膜１０に形成されたコンタクトホールを通じてゲートの下部を構成するゲート電極７に電気的に接続することでＴ字形状のゲートを構成している。ゲート内において、電流が図８の紙面垂直方向に流れることになるが、その電流流れの断面積を拡大することが可能となる。これにより、ゲートの抵抗を小さくすることが可能となって、より高速化が可能となる。

また、ゲートのうちソース電極８側やドレイン電極９側に張り出した上部１１をゲートフィールドプレート（以下、ＧＦＰという）としても機能させることができ、さらに阻止耐圧を向上させることが可能となる。

なお、ゲートの上部１１の張り出し量については、内部抵抗低減の観点で言えば大きいほど良いが、第２ＡｌＧａＮ層４ｂの端部より張り出さないようにするのが好ましい。ゲートの上部１１が第２ＡｌＧａＮ層４ｂの端部よりも張り出すと、ゲートよりもドレイン側においてＮｓが大きい第１ＡｌＧａＮ層４ａのみしか形成されていない部分まで張り出すことになる。この場合、ゲートの上部１１とそのＮｓが大きな部分との間で大きな電位差が発生させられる。これにより、大きな電界を発生させることとなって、耐圧の低下が懸念されるからである。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してソース・ドレインの構成を変更したものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは、第４実施形態の構造に対して本実施形態の構造を適用した場合を例に挙げて説明するが、第１〜第３実施形態についても同様の構造を適用できる。

図９に示すように、本実施形態では、ソース−ドレイン間に電流が流れる方向において、ソースやドレインを張り出させることでソースフィールドプレート（以下、ＳＦＰという）８ａやドレインフィールドプレート（以下、ＤＦＰという）９ａを備えた構造としている。具体的には、ゲートの上部１１の上に更に層間絶縁膜１２を介してＡｌ配線の一部をパターニングすることでＳＦＰ８ａ、ＤＦＰ９ａを備えるようにしている。図中では、ソース電極８やドレイン電極９を直線状に示してあるが、層間絶縁膜１０、１２を形成する毎に、コンタクトホールを通じてＡｌ配線の一部を積み上げた構造によって構成されている。

このように、ＳＦＰ８ａ、ＤＦＰ９ａを備えることにより、ＧＦＰと同様に、阻止耐圧を向上させることが可能となる。

なお、ＳＦＰ８ａの張り出し量については、ドレイン側の第２ＡｌＧａＮ層４ｂの端部よりソース側までとするのが好ましく、ＤＦＰ９ａの張り出し量については、ドレイン側の第２ＡｌＧａＮ層４ｂの端部よりドレイン側とするのが好ましい。ＳＦＰ８ａが第２ＡｌＧａＮ層４ｂよりドレイン側に張り出すと、ゲートよりもドレイン側においてＮｓが大きい第１ＡｌＧａＮ層４ａのみしか形成されていない部分まで張り出すことになる。この場合、ＳＦＰ８ａとそのＮｓが大きな部分との間で大きな電位差が発生させられる。これにより、大きな電界を発生させることとなって、耐圧低下が懸念されるからである。逆に、ＤＦＰ９ａについては、第２ＡｌＧａＮ層４ｂの上まで張り出すと、ＤＦＰ９ａの電位が第２ＡｌＧａＮ層４ｂに影響を与えてしまうからである。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対してゲート構造部の構成を変更したものであり、その他については第１〜第５実施形態と同様であるため、第１〜第５実施形態と異なる部分についてのみ説明する。なお、ここでは、第５実施形態の構造に対して本実施形態の構造を適用した場合を例に挙げて説明するが、第１〜第４実施形態についても同様の構造を適用できる。

図１０に示すように、本実施形態では、ゲート電極７についても上部が幅広とされ、第２ＡｌＧａＮ層４ｂに対向させられたテラス部７ａが形成されるようにしている。テラス部７ａは、第２ＡｌＧａＮ層４ｂの上に対向して配置されている。このようなテラス部７ａを備えると、ＤＩＢＬ（Dain Induced Barrier Lowering）抑制によって、オフ時のソース−ドレイン間での漏れ電流を小さくすることが可能となる。オフ時には、ゲートにソースと同じ電位または、ソースに対してマイナス電位、ドレインにプラスの電位が掛けられるが、ドレイン電圧が過大になると、ゲート下まで電界が入り込んで漏れ電流が発生し得る。しかしながら、テラス部７ａによってドレイン電圧によるゲートによるバリアの低下を防止することができ、ソースからドレイン方向に流れる電子電流による漏れ電流の増加を防止することが可能となる。

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１〜第６実施形態に対してＡｌＧａＮ層４の構成を変更したものであり、その他については第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態の構造に対して本実施形態の構造を適用した場合を例に挙げて説明するが、第２〜第５実施形態についても同様の構造を適用できる。

図１１に示すように、本実施形態では、第２ＡｌＧａＮ層４ｂをゲート構造部よりもドレイン側のみに備え、ソース側には備えていない構造としている。このように、第２ＡｌＧａＮ層４ｂをゲート構造部よりもドレイン側にのみ備えた構造としても良い。この場合、２ＤＥＧ密度の小さな領域が減り、大きな領域が広がることになるため、よりオン抵抗低減することが可能となる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、第５実施形態では、ＳＦＰ８ａとＤＦＰ９ａの両方を備える場合について説明したが、いずれか一方のみを備えるようにしても良い。

また、上記各実施形態では、リセス部５の深さを、ＧａＮ層３の表面が露出する深さとしたが、これも一例を示したに過ぎない。例えば、リセス部５をＧａＮ層３の表層部が一部除去されるまでの深さとしても良いし、リセス部５の底面において２ＤＥＧキャリアが形成されない程度に第１ＡｌＧａＮ層４ａの一部が残る程度の深さとされていても良い。

１ 基板
３ ＧａＮ層
４ ＡｌＧａＮ層
４ａ〜４ｄ 第１〜第４ＡｌＧａＮ層
５ リセス部
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
８ａ ＳＦＰ
９ ドレイン電極
９ａ ＤＦＰ

Claims (7)

1. 半絶縁性もしくは半導体にて構成される基板（１）と、
   前記基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有し、前記ＡｌＧａＮ層が部分的に除去されたリセス部（５）が形成されたチャネル形成層と、
   前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）を有して構成されるゲート構造部と、
   前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
   前記ＧａＮ層と前記ＡｌＧａＮ層との界面における前記ＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記ＧａＮ層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
   前記ＡｌＧａＮ層は、
   ２次元電子ガス濃度が決まるＡｌ混晶比に設定された第１ＡｌＧａＮ層（４ａ）と、
   ２次元電子ガス濃度が決まるＡｌ混晶比に設定され、かつ、前記第１ＡｌＧａＮ層よりもＡｌ混晶比が小さくされることで負の固定電荷を誘起し、前記ゲート構造部に接しつつ前記ソース電極および前記ドレイン電極から離間して設けられた第２ＡｌＧａＮ層（４ｂ）とを有し、
   前記第２ＡｌＧａＮ層は、前記ゲート構造部よりもドレイン側およびソース側に共に形成されていることを特徴とする半導体装置。
2. 前記ＡｌＧａＮ層には、前記ゲート構造部の下方を含めた前記第１ＡｌＧａＮ層と前記ＧａＮ層との間に配置され、Ａｌ混晶比が前記第１ＡｌＧａＮ層および前記第２ＡｌＧａＮ層のＡｌ混晶比よりも大きく、かつ、ピエゾ分極を生じさせない厚さに設定された第３ＡｌＧａＮ層（４ｃ）が備えられていることを特徴とする請求項１に記載の半導体装置。
3. 前記ＡｌＧａＮ層には、前記第１ＡｌＧａＮ層と前記ソース電極との間、および、前記第１ＡｌＧａＮ層と前記ドレイン電極との間に、Ａｌ混晶比が前記第１ＡｌＧａＮ層および前記第２ＡｌＧａＮ層のＡｌ混晶比よりも大きくされた第４ＡｌＧａＮ層（４ｄ）が備えられていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ゲート構造部は、前記ゲート電極に接続され、前記ドレイン側に張り出した上部（１１）を有していることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記ソース電極には、前記ドレイン側に張り出したソースフィールドプレート（８ａ）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記ドレイン電極には、前記ソース側に張り出したドレインフィールドプレート（９ａ）が備えられていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記ゲート電極は、前記ドレイン側に張り出し、前記第２ＡｌＧａＮ層に対向させられたテラス部（７ａ）を有していることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。

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