[go: up one dir, main page]

KR102005451B1 - 고전자 이동도 트랜지스터 - Google Patents

고전자 이동도 트랜지스터 Download PDF

Info

Publication number
KR102005451B1
KR102005451B1 KR1020130018234A KR20130018234A KR102005451B1 KR 102005451 B1 KR102005451 B1 KR 102005451B1 KR 1020130018234 A KR1020130018234 A KR 1020130018234A KR 20130018234 A KR20130018234 A KR 20130018234A KR 102005451 B1 KR102005451 B1 KR 102005451B1
Authority
KR
South Korea
Prior art keywords
layer
contact
channel
source electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020130018234A
Other languages
English (en)
Other versions
KR20140016800A (ko
Inventor
황인준
최효지
김종섭
오재준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US13/953,165 priority Critical patent/US9076850B2/en
Publication of KR20140016800A publication Critical patent/KR20140016800A/ko
Application granted granted Critical
Publication of KR102005451B1 publication Critical patent/KR102005451B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

고전자 이동도 트랜지스터가 개시된다.
개시된 고전자 이동도 트랜지스터는, 채널층과, 상기 채널층 상에 형성되고, n형으로 도핑되고, III-V 족 화합물 반도체로 형성된 오믹 콘택을 위한 접촉층과, 채널 공급층;을 포함한다.

Description

고전자 이동도 트랜지스터{High Electron Mobility Transistor}
본 발명의 실시예는 고온 공정 없이 오믹 콘택을 할 수 있는 고전자 이동도 트랜지스터에 관한 것이다.
질화물 반도체 소자는 예를 들어, 전력 제어에 사용되는 파워 소자로 사용될 수 있다. 파워 소자 중 하나가 고전자 이동도 트랜지스터(High Electron Mobility Transistor)(이하, HEMT)이다. HEMT는 채널층과, 채널층 상의 채널 공급층을 포함하고, 상기 채널층에 캐리어(carrier)로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas)(2DEG)를 포함한다. 2DEG가 캐리어로 사용되므로, HEMT의 전자 이동도는 일반 트랜지스터보다 높다. HEMT는 넓은 밴드 갭(wide band gap)을 갖는 화합물 반도체를 포함한다. 따라서 HEMT의 파괴 전압(breakdown voltage)은 일반 트랜지스터보다 높을 수 있다. HEMT의 파괴 전압은 2DEG를 포함하는 화합물 반도체층, 예를 들어 GaN층의 두께에 비례하여 증가할 수 있다.
HEMT는 밴드갭(band gap)이 다른 반도체층들을 포함할 수 있다. HEMT에서 밴드갭이 큰 반도체층은 도너역할을 한다. 이러한 밴드갭이 큰 반도체층에 의해 밴드갭이 작은 반도체층에 2DEG(2-dimensional electron gas)가 형성될 수 있다. HEMT에서 2DEG는 채널로 이용될 수 있다.
그리고, 채널 공급층 상에 소스 전극과 드레인 전극이 오믹 콘택되는데, 접촉 저항을 낮추기 위해 고온 공정이 필요하다. 하지만, 고온 공정으로 인해 다른 반도체층들이 손상될 수 있다.
본 발명의 실시예는 고온 공정 없이 오믹 콘택을 할 수 있는 고전자 이동도 트랜지스터를 제공한다.
본 발명의 일 실시예에 따른 HEMT는, 2DEG를 포함하는 채널층; 상기 채널층 상에 형성되고, n형으로 도핑되고, III-V 족 화합물 반도체로 형성된 오믹 콘택을 위한 접촉층; 상기 접촉층 상의 채널 공급층; 상기 채널층의 일부 영역 상부에 구비된 게이트 전극; 및 상기 게이트 전극의 양측에 배치된 소스 전극 및 드레인 전극;을 포함한다.
상기 채널 공급층, 접촉층 및 채널층의 일부에 리세스가 형성되고, 상기 리세스에 상기 게이트 전극이 구비될 수 있다.
상기 소스 전극 및 드레인 전극 사이의 상기 채널 공급층 상에 게이트 절연층이 더 구비될 수 있다.
상기 접촉층과 채널 공급층 사이에 언도핑 GaN층이 더 구비될 수 있다.
상기 언도핑 GaN층이 5-50nm 범위의 두께를 가질 수 있다.
상기 접촉층은 n형 GaN으로 형성될 수 있다.
상기 채널층은 언도핑 GaN층, InGaN층, 또는 AlGaN층으로 형성될 수 있다.
상기 채널 공급층은 AlN층, AlGaN층, AlInN층, 및 AlInGaN층 중 적어도 하나를 포함할 수 있다.
상기 채널 공급층은 n형으로 도핑될 수 있다.
상기 채널 공급층은 Al 함량 또는 In 함량에 따른 복수 층을 포함할 수 있다.
상기 채널층 하부에 버퍼층이 더 구비되고, 상기 버퍼층은 GaN층, AlGaN층, 및 AlN층 중 적어도 하나를 포함할 수 있다.
상기 채널층은 p형 GaN층, 또는 그레이디드 AlGaN층으로 형성될 수 있다.
소스 전극과 드레인 전극 중 적어도 하나가 상기 접촉층과 접촉할 수 있다.
상기 소스 전극과 드레인 전극 중 하나의 하부면이 접촉층에 접촉하고, 소스 전극과 드레인 전극 중 다른 전극의 하부면이 채널층에 접촉할 수 있다.
상기 소스 전극의 하부면이 접촉층에 접촉하고, 상기 드레인 전극의 하부면이 접촉층에 접촉할 수 있다.
상기 소스 전극의 하부면이 채널 공급층에 접촉하고, 상기 드레인 전극의 하부면이 채널 공급층에 접촉할 수 있다.
상기 소스 전극과 드레인 전극 중 적어도 하나의 하부면이 채널층에 접촉될수 있다.
상기 소스 전극과 드레인 전극 중 적어도 하나의 하부면이 상기 언도핑 GaN층과 접촉할 수 있다.
상기 소스 전극과 드레인 전극 중 하나의 하부면이 접촉층에 접촉하고, 소스 전극과 드레인 전극 중 다른 전극의 하부면이 채널층에 접촉할 수 있다.
상기 소스 전극의 하부면이 접촉층에 접촉하고, 상기 드레인 전극의 하부면이 접촉층에 접촉할 수 있다.
상기 소스 전극의 하부면이 채널 공급층에 접촉하고, 상기 드레인 전극의 하부면이 채널 공급층에 접촉할 수 있다.
상기 접촉층과 채널 공급층 사이에 언도핑 GaN층이 더 구비될 수 있다.
상기 언도핑 GaN층이 5-50nm 범위의 두께를 가질 수 있다.
상기 소스 전극과 드레인 전극 중 하나의 하부면이 접촉층에 접촉하고, 소스 전극과 드레인 전극 중 다른 전극의 하부면이 상기 언도핑 GaN층에 접촉할 수 있다.
본 발명의 실시예에 따른 고전자 이동도 트랜지스터는 고온 공정 없이 오믹 콘택을 할 수 있어 고온 공정으로 인해 다른 반도체층들이 손상되는 것을 감소시킬 수 있다. 그리고, n형 질화물 반도체층을 구비하여 접촉 저항을 낮추고, 버퍼 트랩(buffer trap)에 의한 전류 붕괴(current collapse)를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 HEMT를 개략적으로 도시한 것이다.
도 2 내지 도4는 도 1에 도시된 HEMT에서 전극의 배치를 변형한 예들을 도시한 것이다.
도 5는 도 1에 도시된 HEMT에 버퍼층과 기판이 더 구비된 층구조를 도시한 것이다.
도 6은 도 1에 도시된 HEMT에 언도핑 질화물 반도체층이 더 구비된 예를 도시한 것이다.
도 7은 본 발명의 다른 실시예에 따른 HEMT를 개략적으로 도시한 것이다.
도 8 내지 도 10은 도 7에 도시된 HEMT의 동작 원리를 설명하기 위한 도면이다.
도 11은 도 7에 도시된 HEMT에 언도핑 질화물 반도체층이 더 구비된 예를 도시한 것이다.
도 12 내지 도 14는 도 11에 도시된 HEMT에서 전극의 배치를 변형한 예들을 도시한 것이다.
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터(HEMT)에 대해 첨부 도면을 참조하여 상세히 설명한다.
도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 HEMT(10)를 개략적으로 도시한 것이다. HEMT(10)는 채널층(11)과, 상기 채널층(11)에 채널을 형성시키는 채널 공급층(20)과, 상기 채널층(11)과 채널 공급층(20) 사이에 오믹 콘택을 위한 접촉층(15)을 포함할 수 있다. 상기 채널층(11)은 반도체층일 수 있으며, 예를 들면 언도핑 GaN층, InGaN층, 또는 AlGaN층으로 형성될 수 있다. 하지만, 여기에 한정되는 것은 아니고, 채널층(11)은 2DEG가 형성될 수 있는 물질이라면 반도체층과 다른 물질층일 수도 있다.
한편, GaN계 반도체는 에너지 밴드갭이 크고, 높은 열적·화학적 안정성, 높은 전자 포화속도(∼3×107 cm/sec) 등 우수한 물성을 가지고 있어 광소자 뿐만 아니라 고주파·고출력용 전자 소자로의 응용이 가능하다. GaN계 반도체를 이용한 전자 소자는 높은 항복 전계(∼3×106 V/cm), 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 특성을 가지고 있다. GaN계 이종접합구조를 이용하는 HEMT의 경우, 채널층과 채널 공급층 사이의 밴드 불연속(band-discontinuity)이 크기 때문에 접합 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 높일 수 있다.
상기 채널 공급층(20)은 AlN층, AlGaN층, AlInN층, AlGaInN층 및 이들의 조합층 중 어느 하나일 수 있다. 또한, 상기 채널 공급층(20)은 n형으로 도핑되는 것도 가능하다. 채널 공급층(20)은 채널층(11)과 분극 특성이 다른 물질을 포함할 수 있다. 채널 공급층(20)은 채널층(11)보다 밴드갭이 큰 물질로 형성될 수 있다. 도 1에서는 채널 공급층(20)이 한 층으로 구성된 예를 보였지만, 채널 공급층(20)이 복수 층으로 구성되는 것도 가능하다.
상기 채널층(11)의 일부에 2차원 전자가스층(2DEG;2 Dimensional Electron Gas, 이하 2DEG층이라고 함)이 형성될 수 있다. 채널층(11)에서는 자발 분극(Spontaneous polarization)(PSP)과 인장 응력(tensile strain)으로 인한 피에조 분극(Piezo polarization)(PPE)에 의해 2DEG층이 형성될 수 있다.
상기 접촉층(15)은 오믹 콘택을 위한 층으로 n형으로 도핑되고, III-V 족 화합물 반도체로 형성될 수 있다. 예를 들어, 접촉층(15)은 채널과 같은 물질에 n형으로 도핑될 수 있다. 예를 들어, 상기 접촉층(15)은 n형 GaN 또는 n형 InGaN으로 형성될 수 있다.
그리고, 상기 채널층(11)의 일부 영역 상부에 게이트 전극(32)이 구비되고, 상기 게이트 전극(32)의 양측에 소스 전극(31) 및 드레인 전극(33)이 구비될 수 있다. 상기 소스 전극(31)과 드레인 전극(33)은 각각 채널층(11), 접촉층(15) 및 채널 공급층(20) 중 적어도 하나에 접촉할 수 있다. 여기서, 접촉은 소스 전극과 드레인 전극의 적어도 일부가 접촉되는 것을 포함할 수 있다.
예를 들어, 도 1에 도시된 바와 같이 상기 소스 전극(31)과 드레인 전극(33)의 하부면이 상기 접촉층(15)에 접촉될 수 있다. 상기 소스 전극(31)과 드레인 전극(33)은 서로 이격되어 있다. 상기 소스 전극(31)과 드레인 전극(33) 사이에 게이트 전극(32)이 구비될 수 있다. 상기 소스 전극이 형성될 영역과 드레인 전극이 형성될 영역의 채널 공급층(20)이 식각되고, 상기 소스 전극(31)과 드레인 전극(33)이 접촉층(15)에 접촉되도록 형성될 수 있다. 여기서, 상기 소스 전극이 형성될 영역과 드레인 전극이 형성될 영역으로 상기 채널 공급층(20)과 접촉층(15)의 일부가 식각되는 것도 가능하다. 상기 채널층(11)에 형성된 2DEG층은 소스 전극(31)과 드레인 전극(33) 사이의 전류 통로(채널)로 이용될 수 있다. 상기 소스 전극(31)과 드레인 전극(33)이 n형 III-V 족 화합물 반도체로 형성된 접촉층(15)에 오믹 콘택됨으로써 고온 공정 없이 오믹 콘택을 형성할 수 있다. 따라서, 오믹 콘택을 위한 공정시 고온 공정으로 인해 다른 층들이 손상되는 것을 줄일 수 있다. 그리고, 접촉층이 n형으로 도핑되어 있어 접촉 저항을 낮출 수 있다. 예를 들어, 상기 접촉층이 n형 GaN으로 형성되고, 채널 공급층(20)이 AlGaN으로 형성될 때, n GaN/Ti/Al 오믹 콘택이 형성될 수 있다.
한편, 상기 게이트 전극(32)의 하부에 리세스(22)가 형성될 수 있다. 상기 리세스(22)는 상기 채널 공급층(20)과 접촉층(15)을 식각하여 형성될 수 있다. 또는 상기 리세스(22)는 상기 채널 공급층(20), 접촉층(15) 및 상기 채널층(11)의 일부를 식각하여 형성될 수 있다. 그리고, 상기 리세스(22)에 게이트 전극(32)이 구비될 수 있다. 상기 리세스(22)에 대응하는 영역에서는 2DEG가 형성되지 않거나, 나머지 영역과 다른 특성(전자 농도 등)을 가질 수 있다. 상기 리세스(22)를 통해 노멀리 오프(Normally off)를 구현할 수 있다. 리세스(22)에 의해 HEMT의 문턱전압(Vth)이 증가할 수 있다. 따라서, 본 실시예에 따른 HEMT는 E-모드(enhancement mode)(E-mode)로 동작할 수 있다. E-mode HEMT는 공핍형(depletion mode)(D-mode) HEMT에 비해서 다양한 회로 구성에 유리하게 적용될 수 있다.
상기 소스 전극(31) 및 드레인 전극(33) 사이의 상기 채널 공급층(20) 상에 게이트 절연층(25)이 더 구비될 수 있다. 상기 게이트 절연층(25)은 상기 채널 공급층(20)과 리세스(22)를 따라 형성될 수 있다. 상기 게이트 절연층(25)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 개시하지 않았더라도 일반적인 트랜지스터에서 사용하는 게이트 절연층 물질이면 어느 것이든 게이트 절연층(25) 물질로 적용할 수 있다. 게이트 절연층(25)을 사용하는 경우, 게이트 전극(32)은 채널공급층(20)과 쇼트키 콘택을 형성할 필요가 없으므로, 게이트 전극(32)으로 사용 가능한 물질(도전체)의 종류는 쇼트키 콘택을 이용하는 경우보다 늘어날 수 있다. 또한, 게이트전극(32)과 소오스전극(31) 및 드레인전극(33)과 동일 물질로 형성될 수 있다.
도 2 내지 도 4는 도 1에 도시된 HEMT(10)에서 소스 전극과 드레인 전극의 배치를 변형한 예들을 도시한 것이다.
예를 들어, 도 2에 도시된 바와 같이, 소스 전극(31a)의 하부면이 채널층(11)에 접촉하도록 배치되고, 드레인 전극(33a)의 하부면이 채널층(11)에 접촉하도록 배치될 수 있다. 여기서, 상기 소스 전극(31a)의 일측면 일부가 접촉층(15)에 접촉할 수 있고, 드레인 전극(33a)의 일측면 일부가 접촉층(15)에 접촉할 수 있다.
도 3에 도시된 바와 같이, 소스 전극과 드레인 전극이 각각 다른 층에 접촉하도록 배치되는 것도 가능하다. 예를 들어, 소스 전극(31b)의 하부면이 접촉층(15)에 접촉하도록 배치되고, 드레인 전극(33b)의 하부면이 채널층(11)에 접촉하도록 배치될 수 있다. 또는, 소스 전극(31b)의 하부면이 채널층(11)에 접촉하고, 드레인 전그(33b)의 하부면이 접촉층(15)에 배치될 수 있다. 또는, 소스 전극과 드레인 전극 중 어느 하나의 하부면이 채널 공급층(20)에 접촉하고, 다른 전극의 하부면이 채널층(11) 또는 접촉층(15)에 배치될 수 있다.
도 4에 도시된 바와 같이, 소스 전극(31c)의 하부면이 채널 공급층(20)에 접촉되고, 드레인 전극(33c)의 하부면이 채널 공급층(20)에 접촉하도록 배치되는 것도가능하다. 본 발명의 실시예에 따른 HEMT는 소스 전극과 드레인 전극의 배치에 따라 버퍼 트랩(buffer trap)에 의한 전류 붕괴(current collapse)를 감소시킬 수 있다.
다음, 도 5는 도 1에 도시된 HEMT(10)에 기판(6)과 버퍼층(8)이 더 구비된 HEMT(10A)의 예를 도시한 것이다. 상기 기판(6)은, 예컨대, Si, 사파이어(sapphire), SiC, GaN 등으로 형성될 수 있다. 버퍼층(8)은 기판(10)과 채널층(11) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(11)의 결정성 저하를 방지하기 위해 구비될 수 있다. 버퍼층(8)은, 예컨대, AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 형성될 수 있다. 버퍼층(8)은 한 층 또는 복수 층으로 형성될 수 있다. 경우에 따라서는, 기판(6)과 버퍼층(8) 사이에 씨드층(seed layer)(미도시)을 더 구비할 수 있다. 상기 씨드층은 버퍼층(8)의 성장을 위한 베이스층일 수 있다. 상기 기판(6)과 버퍼층(8)은 HEMT 제작 후 제거를 할 수 있다. 다시 말하면, HEMT에서 기판과 버퍼층은 선택적으로 구비 가능하다.
도 6은 도 1에 도시된 HEMT(10)에 언도핑 질화물 반도체층(23)을 더 구비한예를 도시한 것이다. 도 6에 도시된 HEMT(10B)는 상기 접촉층(15)과 채널 공급층(25) 사이에 언도핑 질화물 반도체층(23)을 포함할 수 있다. 상기 언도핑 질화물 반도체층(23)은 채널 공급층(20)과 채널층(11) 사이에 전자 이동도를 증가시키기 위해 구비될 수 있다. 상기 언도핑 질화물 반도체층(23)은 예를 들어, u-GaN으로 형성되고, 5-50nm 두께를 가질 수 있다. 상기 접촉층(15)이 n형으로 도핑되어 있어 채널 공급층(20)과의 계면에서 전자 이동도가 감소될 수 있으므로, 상기 언도핑 질화물 반도체층(23)에 의해 전자 이동도 감소를 보상함으로써 전자 이동도 특성을 좋게 할 수 있다.
다음, 도 7은 본 발명의 다른 실시예에 따른 HEMT(100)를 도시한 것이다.
HEMT(100)는 채널층(111)과, 상기 채널층(111)에 채널을 형성시키는 채널 공급층(120)과, 상기 채널층(111)과 채널 공급층(120) 사이에 오믹 콘택을 위한 접촉층(115)을 포함할 수 있다. 상기 채널층(111)은 예를 들어, p형으로 도핑된 질화물 반도체층 또는 그레이디드(graded) 알루미늄 질화물 반도체층으로 형성될 수 있다. p형으로 도핑된 질화물 반도체층으로는 예를 들어, p형 GaN층이 사용될 수 있으며, 그레이디드 알루미늄 질화물 반도체층으로는 예를 들어, g-AlGaN(graded-AlGaN)이 사용될 수 있다.
도 8 내지 도 10은 상기 채널층(111)으로 그레이디드 알루미늄 질화물 반도체층을 사용하는 경우, 점진적 분극 밀도 변화(gradual polarization)를 통해 도핑 효과를 내는 것을 보여준다.
도 8은 채널층(111)의 분극 밀도(P)가 하부면에서 상부면으로 점차 증가하고, 채널층(111) 전체의 분극 방향이 아래쪽을 향하는 경우를 보여준다. 도 8에서 채널층(111) 우측의 하향 화살표들은 채널층(111)의 내부에서 분극 밀도의 변화를 나타낸다. 분극 밀도 변화는 다섯 단계로 나타내었지만, 이는 도시와 설명의 편의 상 그렇게 한 것이다. 분극 밀도 변화는 채널층(111)의 두께에 따라 연속적일 수도 있다. 하향 화살표가 많은 부분은 그렇지 않은 부분보다 분극 밀도(P)가 높다. 이러한 사실은 도 9 및 도 10에도 적용된다. 분극 밀도가 채널층(111)의 상부면에서 하부면으로 가면서 점차 감소함에 따라 채널층(111) 내부에는 양의 분극 전하(+)가 존재하게 된다. 이러한 양의 분극 전하(+)를 상쇄시키기 위해 채널층(111) 내부에 음 전하, 곧 자유 전자가 발생될 수 있다. 따라서 채널층(111)은 n 도핑된 효과를 나타낸다. 도 5에 도시된 수식에서 ρp는 채널층(111) 내부의 분극전하밀도를, ρfree는 채널층(111) 내부에 발생되는 자유전자 밀도를 나타낸다.
도 9는 채널층(111)의 분극 밀도(P)가 상부면에서 하부면으로 점차 증가하고, 채널층(40) 전체의 분극 방향은 아래쪽을 향하는 경우를 보여준다. 도 6에서 채널층(111) 우측의 하향 화살표들은 채널층(111)의 내부에서 분극 밀도의 변화를 나타낸다. 분극밀도가 채널층(111)의 상부면에서 하부면으로 가면서 점차 증가함에 따라 채널층(111) 내부에는 음의 분극 전하(-)가 존재하게 된다. 이러한 음의 분극 전하(-)를 상쇄시키기 위해 채널층(111) 내부에 양 전하가 발생된다. 따라서 도 9의 경우, 채널층(111)은 p 도핑된 효과를 나타낸다. 도 9에 도시된 수식에서 ρp는 채널층(111) 내부의 분극전하밀도를, ρfree는 채널층(111) 내부에 발생되는 양전하 밀도를 나타낸다.
도 10은 채널층(111)의 상부면이 N-face를 갖도록 형성된 경우의 분극 밀도(P) 기울기를 보여준다. 분극밀도(P)는 하부면에서 상부면으로 점차 증가하고, 채널층(111)의 전체 분극 방향은 위쪽을 향한다. 도 10에서 채널층(111)의 우측 화살표들은 채널층(111)의 두께에 따른 채널층(111) 내부의 분극밀도 변화를 나타낸다. 분극밀도가 채널층(111)의 하부면에서 상부면으로 가면서 점차 증가함에 따라 채널층(111) 내부에는 음의 분극 전하(-)가 존재하게 된다. 이러한 음의 분극 전하(-)를 상쇄시키기 위해 채널층(111) 내부에 양 전하가 발생된다. 따라서 도 9의 경우도 채널층(111)은 p 도핑된 효과를 나타낸다. 도 9에 도시된 수식에서 ρp는 채널층(111) 내부의 분극전하밀도를, ρfree는 채널층(111) 내부에 발생되는 양전하 밀도를 나타낸다.
상기 채널 공급층(120)은 AlN층, AlGaN층, AlInN층, AlGaInN층 및 이들의 조합층 중 어느 하나일 수 있다. 또한, 상기 채널 공급층(120)은 n형으로 도핑되는 것도 가능하다.
상기 접촉층(115)은 오믹 콘택을 위한 층으로 n형으로 도핑되고, III-V 족 화합물 반도체로 형성될 수 있다. 예를 들어, 상기 접촉층(15)은 n형 GaN으로 형성될 수 있다.
그리고, 상기 채널층(111)의 일부 영역 상부에 게이트 전극(132)이 구비되고, 상기 게이트 전극(132)의 양측에 소스 전극(131) 및 드레인 전극(133)이 구비될 수 있다. 상기 소스 전극(131)과 드레인 전극(133)은 각각 채널층(111), 접촉층(115) 및 채널 공급층(120) 중 적어도 하나에 접촉할 수 있다. 여기서, 접촉은 소스 전극과 드레인 전극의 적어도 일부가 접촉되는 것을 포함할 수 있다.
예를 들어, 도 7에 도시된 바와 같이 상기 소스 전극(131)과 드레인 전극(133)의 하부면이 상기 접촉층(115)에 접촉될 수 있다. 하지만, 소스 전극과 드레인 전극의 배치는 여기에 한정되는 것은 아니다. 예를 들어, 소스 전극과 드레인 전극의 하부면이 같은 층에 접촉될 수 있다. 소스 전극과 드레인 전극의 하부면이 채널층 또는 채널 공급층에 접촉될 수 있다. 또는 소스 전극과 드레인 전극의 하부면이 각각 다른 층에 접촉될 수 있다. 예를 들어, 소스 전극과 드레인 전극 중 하나의 하부면이 채널층에 접촉되고, 다른 전극의 하부면이 접촉층에 배치될 수 있다. 또는, 소스 전극과 드레인 전극 중 하나의 하부면이 채널 공급층의 하부면에 배치되고, 다른 전극의 하부면이 접촉층에 배치될 수 있다.
상기 소스 전극(131)과 드레인 전극(133)은 서로 이격되어 있다. 상기 소스 전극(131)과 드레인 전극(133) 사이에 게이트 전극(132)이 구비될 수 있다. 상기 소스 전극이 형성될 영역과 드레인 전극이 형성될 영역의 채널 공급층(120)이 식각되고, 상기 소스 전극(131)과 드레인 전극(133)이 접촉층(115)에 접촉되도록 형성될 수 있다. 여기서, 상기 소스 전극이 형성될 영역과 드레인 전극이 형성될 영역으로 상기 채널 공급층(120)과 접촉층(115)의 일부가 식각되는 것도 가능하다. 상기 소스 전극(131)과 드레인 전극(133)이 n형 III-V 족 화합물 반도체로 형성된 접촉층(115)에 오믹 콘택됨으로써 고온 공정 없이 오믹 콘택을 형성할 수 있다. 따라서, 오믹 콘택을 위한 공정시 고온 공정으로 인해 다른 층들이 손상되는 것을 줄일 수 있다. 그리고, 접촉층이 n형으로 도핑되어 있어 접촉 저항을 낮출 수 있다
한편, 상기 게이트 전극(132)의 하부에 리세스(122)가 형성될 수 있다. 상기 리세스(122)는 상기 채널 공급층(120)과 접촉층(115)을 식각하여 형성될 수 있다. 또는 상기 리세스(122)는 상기 채널 공급층(120), 접촉층(115) 및 상기 채널층(111)의 일부를 식각하여 형성될 수 있다. 그리고, 상기 리세스(122)에 게이트 전극(132)이 구비될 수 있다.
상기 소스 전극(131) 및 드레인 전극(133) 사이의 상기 채널 공급층(120) 상에 게이트 절연층(125)이 더 구비될 수 있다. 상기 게이트 절연층(125)은 상기 채널 공급층(120)과 리세스(122)를 따라 형성될 수 있다. 상기 게이트 절연층(125)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 11은 도 7에 도시된 HEMT(100)에 언도핑 질화물 반도체층(123)을 더 구비한 예를 도시한 것이다. 도 11에 도시된 HEMT(100A)는 상기 접촉층(115)과 채널 공급층(125) 사이에 언도핑 질화물 반도체층(123)을 포함할 수 있다. 상기 언도핑 질화물 반도체층(123)은 채널 공급층(120)과 채널층(111) 사이에 전자 이동도를 증가시키기 위해 구비될 수 있다. 상기 언도핑 질화물 반도체층(123)은 예를 들어, 5-50nm 두께를 가질 수 있다. 상기 접촉층(115)이 n형으로 도핑되어 있어 채널 공급층(120)과의 계면에서 전자 이동도가 감소될 수 있으므로, 상기 언도핑 질화물 반도체층(123)에 의해 전자 이동도 감소를 보상함으로써 전자 이동도 특성을 좋게 할 수 있다.
다음, 도 12 내지 도 14는 도 11에 도시된 HEMT(100A)에서 전극의 배치를 변형한 예들을 도시한 것이다.
도 12에 도시된 바와 같이 소스 전극(131a)의 하부면이 언도핑 질화물 반도체층(123)에 접촉되고, 드레인 전극(133a)이 접촉층(115)에 배치될 수 있다. 또는, 소스 전극(131a)의 하부면이 접촉층(115)에 배치되고, 드레인 전극(133a)이 언도핑 질화물 반도체층(123)에 접촉될 수 있다.
또는, 도 13에 도시된 바와 같이 소스 전극(131b)의 하부면이 채널층(111)에 접촉되고, 드레인 전극(133b)의 하부면이 접촉층(115)에 접촉되도록 배치될 수 있다. 또는, 소스 전극(131b)의 하부면이 접촉층(115)에 접촉되고, 드레인 전극(133b)의 하부면이 채널층(111)에 접촉되도록 배치될 수 있다.
상기 소스 전극(131b)을 채널층(111)에 접촉되도록 함으로써 리버스 다이오드 구조를 포함할 수 있다. 그럼으로써, 리버스 다이오드를 별도로 구비하지 않고, 하나의 HEMT 소자 내에서 리버스 다이오드 소자를 같이 구현할 수 있다. 그리고, 상기 드레인 전극(133b)은 접촉층(215)에 접촉되도록 중간 온도에서 오믹 콘택될 수 있다.
예를 들어, 도 14에 도시된 바와 같이, 소스 전극(131c)의 하부면이 언도핑 질화물 반도체층(123)에 접촉되고, 드레인 전극(133c)의 하부면이 언도핑 질화물 반도체층(123)에 접촉될 수 있다. 도면에 도시되지는 않았지만, 소스 전극(131c)의 하부면이 채널층(111)에 접촉되고, 드레인 전극(133c)의 하부면이 채널층(111)에 접촉되는 것도 가능하다. 본 실시예에 따른 HEMT는 소스 전극과 드레인 전극의 배치에 따라 버퍼 트랩(buffer trap)에 의한 전류 붕괴(current collapse)를 감소시킬 수 있다. 한편, HEMT 의 동작 원리에 대해서는 도 1을 참조하여 설명한 바와 같으므로 여기서는 상세한 설명을 생략하기로 한다.
본 발명의 실시예에 따른 HEMT는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10,10A,10B,100,100A...HEMT,
11,111...채널층, 15,115...접촉층
20,120...채널 공급층, 22,122...리세스
25,125...게이트 절연층, 31,131...소스 전극
32,132...게이트 전극, 33,133...드레인 전극
23,123...언도핑 질화물 반도체층

Claims (24)

  1. 2DEG를 포함하는 채널층;
    상기 채널층 상에 형성되고, n형으로 도핑되고, III-V 족 화합물 반도체로 형성된 오믹 콘택을 위한 접촉층;
    상기 접촉층 상의 채널 공급층;
    상기 채널층의 일부 영역 상부에 구비된 게이트 전극; 및
    상기 게이트 전극의 양측에 배치된 소스 전극 및 드레인 전극;을 포함하는 HEMT.
  2. 제1항에 있어서,
    상기 채널 공급층, 접촉층 및 채널층의 일부에 리세스가 형성되고, 상기 리세스에 상기 게이트 전극이 구비된 HEMT.
  3. 제1항에 있어서,
    상기 소스 전극 및 드레인 전극 사이의 상기 채널 공급층 상에 게이트 절연층이 더 구비된 HEMT.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 접촉층과 채널 공급층 사이에 언도핑 GaN층이 더 구비된 HEMT.
  5. 제 4항에 있어서,
    상기 언도핑 GaN층이 5-50nm 범위의 두께를 가지는 HEMT.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 접촉층은 n형 GaN으로 형성된 HEMT.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 채널층은 언도핑 GaN층, InGaN층, 또는 AlGaN층으로 형성된 HEMT.
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 채널 공급층은 AlN층, AlGaN층, AlInN층, 및 AlInGaN층 중 적어도 하나를 포함하는 HEMT.
  9. 제 8항에 있어서,
    상기 채널 공급층은 n형으로 도핑된 HEMT.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 채널 공급층은 Al 함량 또는 In 함량에 따른 복수 층을 포함하는 HEMT.
  11. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 채널층 하부에 버퍼층이 더 구비되고, 상기 버퍼층은 GaN층, AlGaN층, 및 AlN층 중 적어도 하나를 포함하는 HEMT.
  12. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 채널층은 p형 GaN층, 또는 그레이디드 AlGaN층으로 형성된 HEMT.
  13. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 소스 전극과 드레인 전극 중 적어도 하나가 상기 접촉층과 접촉하는 HEMT.
  14. 제 13항에 있어서,
    상기 소스 전극과 드레인 전극 중 하나의 하부면이 접촉층에 접촉하고, 소스 전극과 드레인 전극 중 다른 전극의 하부면이 채널층에 접촉하는 HEMT.
  15. 제 13항에 있어서,
    상기 소스 전극의 하부면이 접촉층에 접촉하고, 상기 드레인 전극의 하부면이 접촉층에 접촉하는 HEMT.
  16. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 소스 전극의 하부면이 채널 공급층에 접촉하고, 상기 드레인 전극의 하부면이 채널 공급층에 접촉하게 배치된 HEMT.
  17. 제12항에 있어서,
    상기 소스 전극과 드레인 전극 중 적어도 하나의 하부면이 채널층에 접촉되는 HEMT.
  18. 제4항에 있어서,
    상기 소스 전극과 드레인 전극 중 적어도 하나의 하부면이 상기 언도핑 GaN층과 접촉하는 HEMT.
  19. 제 18항에 있어서,
    상기 소스 전극과 드레인 전극 중 하나의 하부면이 접촉층에 접촉하고, 소스 전극과 드레인 전극 중 다른 전극의 하부면이 상기 언도핑 GaN층에 접촉하는 HEMT.
  20. 제 4항에 있어서,
    상기 소스 전극의 하부면이 접촉층에 접촉하고, 상기 드레인 전극의 하부면이 접촉층에 접촉하는 HEMT.
  21. 제 17항에 있어서,
    상기 소스 전극의 하부면이 채널층에 접촉하고, 상기 드레인 전극의 하부면이 채널 공급층에 접촉하게 배치된 HEMT.
  22. 삭제
  23. 삭제
  24. 삭제
KR1020130018234A 2012-07-30 2013-02-20 고전자 이동도 트랜지스터 Active KR102005451B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/953,165 US9076850B2 (en) 2012-07-30 2013-07-29 High electron mobility transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20120083510 2012-07-30
KR1020120083510 2012-07-30

Publications (2)

Publication Number Publication Date
KR20140016800A KR20140016800A (ko) 2014-02-10
KR102005451B1 true KR102005451B1 (ko) 2019-07-30

Family

ID=50265717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130018234A Active KR102005451B1 (ko) 2012-07-30 2013-02-20 고전자 이동도 트랜지스터

Country Status (1)

Country Link
KR (1) KR102005451B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114078966B (zh) * 2020-08-13 2023-12-01 复旦大学 一种复合沟道结构的射频AlGaN/GaN器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199481A (ja) 2009-02-27 2010-09-09 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100912592B1 (ko) * 2007-09-19 2009-08-19 전자부품연구원 고전자 이동도 트랜지스터 및 그 제조방법
KR101720589B1 (ko) * 2010-10-11 2017-03-30 삼성전자주식회사 이 모드(Ｅ-ｍｏｄｅ) 고 전자 이동도 트랜지스터 및 그 제조방법
KR101813177B1 (ko) * 2011-05-06 2017-12-29 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199481A (ja) 2009-02-27 2010-09-09 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20140016800A (ko) 2014-02-10

Similar Documents

Publication Publication Date Title
KR101773259B1 (ko) 질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체
KR101922122B1 (ko) 노멀리 오프 고전자이동도 트랜지스터
US8519439B2 (en) Nitride semiconductor element with N-face semiconductor crystal layer
US10043896B2 (en) III-Nitride transistor including a III-N depleting layer
JP5793120B2 (ja) 集積されたダイオードを有するｓｏｉ基板を備える複合半導体装置
JP6173661B2 (ja) Ｉｉｉ−窒化物デバイスの製造方法およびｉｉｉ−窒化物デバイス
US9337301B2 (en) Aluminum nitride based semiconductor devices
US9076850B2 (en) High electron mobility transistor
KR101980197B1 (ko) 고전자 이동도 트랜지스터 및 그 제조방법
KR101927408B1 (ko) 고전자 이동도 트랜지스터 및 그 제조방법
US8330187B2 (en) GaN-based field effect transistor
US20150263154A1 (en) Semiconductor device
JP2013038409A (ja) 集積されたダイオードを備える複合半導体装置
US20150123139A1 (en) High electron mobility transistor and method of manufacturing the same
CN104704615B (zh) 开关元件
KR20140011791A (ko) 고전자이동도 트랜지스터 및 그 제조방법
US9252253B2 (en) High electron mobility transistor
US20150263155A1 (en) Semiconductor device
CN106206708A (zh) 半导体装置
US9887267B2 (en) Normally-off field effect transistor
KR102005451B1 (ko) 고전자 이동도 트랜지스터
US9054171B2 (en) HEMT semiconductor device
KR101934851B1 (ko) 고 전자 이동도 트랜지스터
CN118302866A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130220

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20180208

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130220

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190221

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190620

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20190724

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20190725

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220617

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20230620

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20250612

Start annual number: 7

End annual number: 7