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KR101922122B1 - 노멀리 오프 고전자이동도 트랜지스터 - Google Patents

노멀리 오프 고전자이동도 트랜지스터 Download PDF

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KR101922122B1
KR101922122B1 KR1020120109267A KR20120109267A KR101922122B1 KR 101922122 B1 KR101922122 B1 KR 101922122B1 KR 1020120109267 A KR1020120109267 A KR 1020120109267A KR 20120109267 A KR20120109267 A KR 20120109267A KR 101922122 B1 KR101922122 B1 KR 101922122B1
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forming layer
channel
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김준용
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Abstract

노멀리 오프 고전자이동도 트랜지스터가 개시된다. 개시된 노멀리 오프 고전자이동도 트랜지스터는, 제1 질화물 반도체를 포함하는 채널층과, 상기 채널층 상에서 제2 질화물 반도체를 포함하며, 상기 채널층에 2차원 전자가스를 유발하는 채널공급층과, 상기 채널공급층의 양측의 소스 전극 및 드레인 전극과, 상기 채널공급층 상에서 상기 2차원 전자가스에 디플리션 영역을 형성하며, 적어도 두개의 두께를 가진 디플리션 형성층과, 상기 디플리션 형성층 상의 게이트 절연층과, 상기 게이트 절연층 상에서 상기 디플리션 형성층과 접촉하는 게이트 전극을 포함한다.

Description

노멀리 오프 고전자이동도 트랜지스터{Normally off high electron mobility transistor}
노멀리 오프 고전자이동도 트랜지스터에 관한 것으로, 상세하게는 디플리션 형성층을 포함하는 노멀리 오프 고전자이동도 트랜지스터에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
현재 상용화되고 있는 파워소자는 실리콘(Si)을 기반으로 하는 파워 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)가 대부분이다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 이와 관련해서, 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고전자이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 주목받고 있다.
고전자이동도 트랜지스터는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고전자이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
고전자이동도 트랜지스터에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 파워 소모가 발생할 수 있다. 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서 게이트 전극에 음의 전압(negative voltage)을 인가할 수 있다.
다른 방안으로, 디플리션(depletion) 형성층을 구비함으로써 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(Normally-Off) 특성을 구현할 수 있는 고전자이동도 트랜지스터가 연구되고 있다.
본 발명의 실시예는 디플리션 형성층을 이용한 노멀리 오프 고전자이동도 트랜지스터를 제공한다.
본 발명의 일 실시예에 따른 노멀리 오프 고전자이동도 트랜지스터는, 제1 질화물 반도체를 포함하는 채널층;
상기 채널층 상에서 제2 질화물 반도체를 포함하며, 상기 채널층에 2차원 전자가스를 유발하는 채널공급층;
상기 채널공급층의 양측의 소스 전극 및 드레인 전극;
상기 채널공급층 상에서 상기 2차원 전자가스의 적어도 일부 영역에 디플리션 영역을 형성하며, 적어도 두 개의 두께를 가진 디플리션 형성층;
상기 디플리션 형성층 상의 게이트 절연층; 및
상기 게이트 절연층 상에서 상기 디플리션 형성층과 접촉하는 게이트 전극을 포함한다.
상기 디플리션 형성층은 제1두께를 가진 제1부분과, 상기 제1부분의 양측에서 제2두께를 가진 제2부분을 포함할 수 있다.
상기 제1두께는 상기 제2두께 보다 두꺼울 수 있다.
상기 디플리션 형성층의 상기 제1부분은 스트립(strip) 형상으로 형성되며, 상기 제2부분은 상기 제1부분과 나란하게 스트립 형상으로 형성될 수 있다.
일 국면에 따르면, 상기 제2부분은 상기 소스 전극 및 상기 드레인 전극으로부터 이격된다.
상기 제1부분 하부에 상기 디플리션 영역이 형성되며, 상기 제2부분 하부는 상기 디플리션 형성층이 없는 영역 보다 상대적으로 상기 2차원 전자가스의 전자 농도가 낮은 영역일 수 있다.
다른 국면에 따르면, 상기 제2부분은 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 접촉한다.
상기 게이트 전극은 상기 게이트 절연층 상에서 상기 제1부분과 상기 제2부분의 적어도 일부의 상방에 형성될 수 있다.
상기 게이트 절연층에서 상기 디플리션 형성층의 일부를 노출시키는 개구부가 형성되며,
상기 게이트 전극은 상기 개구부를 통해서 상기 디플리션 형성층과 접촉할 수 있다.
상기 개구부는 상기 제1부분 상에 형성될 수 있다.
상기 제1부분 및 상기 게이트 절연층 사이에 형성된 제1 게이트 전극을 더 포함하며, 상기 제1 게이트 전극 및 상기 게이트 전극은 전기적으로 연결될 수 있다.
상기 제1 게이트 전극은 상기 게이트 절연층에 의해 노출되게 형성되며, 상기 제1 게이트 전극 및 상기 게이트 전극은 와이어로 연결될 수 있다.
상기 게이트 절연층에는 상기 제1 게이트 전극을 노출하는 개구부가 형성되며, 상기 제1 게이트 전극 및 상기 게이트 전극은 상기 개구부를 통해서 전기적으로 연결될 수 있다.
상기 제1 질화물 반도체는 GaN계 물질일 수 있다.
상기 제2 질화물 반도체는 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나일 수 있다.
상기 디플리션 형성층은 p형 질화물 반도체로 이루어질 수 있다.
상기 디플리션 형성층은 Ⅲ-Ⅴ족 질화물 반도체 물질을 포함할 수 있다.
본 발명의 실시예에 따른 노멀리 오프 고전자이동도 트랜지스터는 디플리션 형성층이 형성된 영역에서 이차원 전자가스가 단절되므로 오프 상태에서의 전류가 누설되는 것을 방지할 수 있다. 디플리션 형성층의 정공 주입으로 턴 온(turn on) 저항이 낮아질 수 있다. 또한, 디플리션 형성층의 확장으로 전계가 분산되며 고전자이동도 트랜지스터의 항복전압이 증가한다.
도 1은 본 발명의 일 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터의 구조를 개략적으로 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터(100)의 개략적 평면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 노멀리 오프 고전자이동도 트랜지스터의 작용을 설명하는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터의 구조를 개략적으로 보여주는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터의 구조를 개략적으로 보여주는 단면도이다.
도 6은 도 5의 제1 게이트 전극 및 제2 게이트 전극의 전기적 연결을 보여주는 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터(100)의 구조를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 기판(110) 상에 채널층(120)이 형성되어 있다. 기판(110)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등으로 이루어질 수 있다. 그러나, 이는 단지 예시적인 것으로, 기판(110)은 이외에도 다른 다양한 물질로 이루어질 수 있다.
채널층(120)은 제1 질화물 반도체 물질로 이루어질 수 있다. 제1 질화물 반도체 물질은 Ⅲ-Ⅴ 계의 화합물 반도체 물질일 수 있다. 예를 들면, 채널층(120)은 GaN계 물질층이 될 수 있다. 구체적인 예로서, 채널층(110)은 GaN층이 될 수 있다. 이 경우, 채널층(110)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
도면에는 도시되어 있지 않으나, 기판(110)과 채널층(120) 사이에는 버퍼층이 더 마련될 수도 있다. 버퍼층은 기판(110)과 채널층(120) 사이의 격자상수 및 열팽창계수의 차이를 완화시켜 채널층(120)의 결정성 저하를 방지하기 위한 것이다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 버퍼층은 예를 들면, AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어질 수 있다. 기판(110)과 버퍼층 사이에는 버퍼층의 성장을 위한 씨드층(seed layer)(미도시)이 더 마련될 수도 있다.
채널층(120) 상에는 채널공급층(130)이 형성될 수 있다. 채널공급층(130)은 채널층(120)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 2차원 전자가스(2DEG)는 채널층(120)과 채널공급층(130)의 계면 아래의 채널층(120) 내에 형성될 수 있다. 채널공급층(130)은 채널층(120)을 이루는 제1 질화물 반도체 물질과는 다른 제2 질화물 반도체 물질로 이루어질 수 있다. 제2 반도체 물질은 제1 질화물 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 구체적으로, 제2 질화물 반도체 물질은 제1 질화물 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 질화물 반도체 물질보다 클 수 있다.
채널공급층(130)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물로 이루어질 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 채널공급층(130)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 으로 이루어질 수 있다. 채널공급층(130)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 이러한 채널공급층(130)의 두께는 예를 들면, 수십 ㎚ 이하일 수 있다. 예컨대, 채널공급층(130)의 두께는 약 50㎚ 이하일 수 있지만, 이에 한정되는 것은 아니다.
채널공급층(130) 양측의 채널층(120) 상에는 소스 전극(161) 및 드레인 전극(162)이 형성될 수 있다. 소스전극(161) 및 드레인 전극(162)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 소스 전극(161) 및 드레인 전극(162)은 채널공급층(130) 상에 형성될 수도 있다. 도 1에서 보듯이, 소스 전극(161) 및 드레인 전극(162)은 채널층(120)의 내부까지 삽입되도록 형성될 수 있다. 이외에도 소스 전극(161) 및 드레인 전극(162)의 구성은 다양하게 변화될 수 있다.
채널공급층(130) 상에는 디플리션 형성층(depletion forming layer, 140)이 마련될 수 있다. 디플리션 형성층(140)은 제1두께(T1)를 가진 제1부분(141)과 제2두께(T2)를 가진 제2부분(142)을 포함한다.
도 2는 본 발명의 일 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터(100)의 개략적 평면도이다. 도 2에서는 편의상 일부 구성요소를 생략하였다.
도 2를 참조하면, 제1부분(141)은 스트립 형상을 가질 수 있으며, 제2부분(142)은 제1부분(141)의 길이방향에서 제1부분(141)의 양측으로 길게 형성될 수 있다. 하지만, 본 발명의 실시예는 이에 한정되는 것은 아니며, 디플리션 형성층(140)은 다양한 형태로 형성될 수 있다.
제2부분(142)은 소스 전극(161) 및 드레인 전극(162)으로부터 이격되게 형성될 수 있다. 제1부분(141)은 드레인 전극(162) 보다 소스 전극(161) 방향으로 치우치게 형성될 수 있다.
디플리션 형성층(140)은 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 디플리션 형성층(140)에 의해 그 아래에 위치하는 채널공급층(130) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 디플리션 형성층(140)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 따라서, 2차원 전자가스(2DEG) 중 디플리션 형성층(140)의 제1부분(141)에 대응하는 부분은 끊어질 수 있으며, 제2부분(142)에 해당되는 부분은 전자 농도가 감소될 수 있다. 디플리션 형성층(140)과 소스 전극(161) 및 디플리션 형성층(140)과 드레인 전극(162)에 해당되는 영역의 2차원 전자가스(2DEG)의 전자 농도는 제2부분(142) 하부의 2차원 전자가스(2DEG)의 전자 농도 보다 높다.
도 1에서는 상대적으로 전자 농도가 높은 2차원 전자가스(2DEG)의 영역과 상대적으로 전자 농도가 낮은 2차원 전자가스(2DEG) 영역을 도트의 굵기로 구분하여 도시하였다. 도트의 굵기가 굵을수록 전자 농도가 높은 것을 가리킨다. 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
디플리션 형성층(140)은 p형 반도체 물질을 포함할 수 있다. 즉, 디플리션 형성층(140)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 디플리션 형성층(140)은 Ⅲ-Ⅴ족 질화물 반도체로 이루어질 수 있다. 예를 들면, 디플리션 형성층(140)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 으로 이루어질 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 디플리션 형성층(140)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(140)에 의해 그 아래의 채널공급층(130) 부분의 에너지 밴드갭이 높아지면서, 2차원 전자가스(2DEG)의 단절 영역 또는 상대적으로 전자 농도가 낮은 영역이 형성될 수 있다.
디플리션 형성층(140) 상에는 절연층(150)이 형성된다. 절연층(150)은 이하에서는 게이트 절연층(150)으로 칭한다. 게이트 절연층(150)은 채널공급층(130) 상에 연장되도록 형성될 수 있다. 게이트 절연층(150)은 대략 50~300 nm 두께로 형성될 수 있다. 게이트 절연층(150)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 한편, 이외에도 일반적인 트랜지스터에서 사용하는 절연 물질이면 어느 것이든 게이트 절연층(150)의 물질로 사용될 수 있다. 게이트 절연층(150)에는 디플리션 형성층(140)의 표면의 적어도 일부를 노출시키는 개구부(152)가 형성된다. 예를 들면, 개구부(152)는 디플리션 형성층(140)의 제1부분(141)의 상면에 형성될 수 있다. 개구부(152)는 직경이 0.25㎛ 이하인 관통홀일 수 있다.
게이트 절연층(150) 상에는 게이트 전극(170)이 형성되어 있다. 게이트 전극(170)은 디플리션 형성층(140)의 상방에 배치되며, 개구부(152)를 통해서 디플리션 형성층(140)과 접촉되게 형성될 수 있다. 게이트 전극(170)은 도 2에서 보듯이 디플리션 형성층(140) 보다 좁은 면적으로 형성될 수 있다. 게이트 전극(170) 및 디플리션 형성층(140)의 접촉면적이 작으므로 누설전류가 낮게 된다. 게이트 전극(170)은 다양한 금속 물질 또는 금속 화합물 등을 포함할 수 있다. 디플리션 형성층(140)은 게이트 전극(170) 영역 보다 넓게 형성될 수 있다.
도 1에 도시된 바와 같이, 디플리션 형성층(140)도 1에서는 디플리션 형성층(140)이 두 개의 두께를 가지는 것으로 도시되었지만 본 발명은 이에 한정되지 않는다. 예컨대, 디플리션 형성층(140)은 복수의 두께를 가지며, 가장 두꺼운 두께를 가지는 부분이 중앙부, 또는 중앙부에서 소스 전극에 가깝게 형성되고, 중앙부의 양측으로부터 순차적으로 두께가 얇아지는 부분이 형성될 수도 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 노멀리 오프 고전자이동도 트랜지스터(100)의 작용을 설명하는 도면이다. 이하에서는, 상대적으로 전자 농도가 높은 2차원 전자가스(2DEG)의 영역과 상대적으로 전자 농도가 낮은 2차원 전자가스(2DEG) 영역을 도트의 굵기로 구분하여 도시하였다. 도트의 굵기가 굵을수록 전자 농도가 높은 것을 가리킨다.
이하에서는 본 발명의 일 실시예에 따른 노멀리 오프 고전자이동도 트랜지스터(100)의 작용을 도면을 참조하여 설명한다.
도 1은 고전자이동도 트랜지스터(100)의 노멀리 오프 상태를 도시한 것이다. 제1부분(141) 하부 영역에는 2차원 전자가스(2DEG)가 없는 단절 영역이다.
도 3a를 참조하면, 게이트 전극(170)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절 영역(D)에 2차원 전자가스(2DEG)가 생성되어, 고전자이동도 트랜지스터(100)가 온 상태가 된다. 게이트 전극(170)의 하부에 형성된 채널이 온 상태가 됨에 따라 채널층(120)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐른다. 문턱 전압은 디플리션 형성층(140)의 제1부분(141)의 두께와 제1부분(141)의 도핑 농도에 따라 달라질 수 있다.
도 3b를 참조하면, 게이트 전극(170)에 디플리션 형성층(140)의 제2부분(142)의 정공 주입(hole injection) 전압 보다 높은 전압을 인가하면, 제2부분(142)으로부터 채널공급층(130)으로 정공이 주입되며, 2차원 전자가스(2DEG)에 주입된 정공에 대응하여 디플리션 형성층(140) 하부 영역의 2차원 전자가스(2DEG)의 전자농도가 증가한다. 따라서, 온 저항이 감소한다.
도 3c를 참조하면, 게이트 전극(170)에 디플리션 형성층(140)의 제1부분(141)의 정공 주입(hole injection) 전압 보다 높은 전압을 인가하면, 디플리션 형성층(140)의 제1부분(141) 및 제2부분(142)으로부터 채널공급층으로 정공이 주입되며, 주입된 정공에 대응하여 2차원 전자가스(2DEG)의 전자농도가 증가한다. 따라서, 온 저항이 더 감소한다.
본 발명의 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터(100)는 게이트 전극(170) 하부의 디플리션 형성층(140)의 면적이 증가되어 게이트 영역이 확장된다. 게이트 전극(170) 및 디플리션 형성층(140)의 접촉 면적이 작으므로 누설전류가 낮아진다.
게이트 전극(170)에 제로 전압을 인가시, 디플리션 형성층(140)의 제1부분(141) 및 게이트 전극(170)에 의해 전계가 분산되며, 따라서 고전자이동도 트랜지스터의 항복전압이 증가한다.
또한, 디플리션 형성층(140)이 소스 전극(161)으로부터 이격되게 형성되므로, 게이트 전극(170)으로부터 소스 전극(161)으로 연결되는 누설전류 경로를 차단할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터(200)의 구조를 개략적으로 보여주는 단면도이다. 도 1의 노멀리 오프 고전자 이동도 트랜지스터(100)의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 4를 참조하면, 채널공급층(130) 상에는 디플리션 형성층(depletion forming layer, 240)이 마련될 수 있다. 디플리션 형성층(240)은 제1두께(T1)를 가진 제1부분(241)과 제2두께(T2)를 가진 제2부분(242)을 포함한다. 제1부분(241)은 스트립 형상을 가질 수 있으며, 제2부분(242)은 제1부분(241)의 길이방향에서 제1부분(241)의 양측으로 길게 형성될 수 있다. 하지만, 본 발명의 실시예는 이에 한정되는 것은 아니며, 디플리션 형성층(240)은 다양한 형태로 형성될 수 있다.
제2부분(242)은 소스 전극(161) 및 드레인 전극(162)과 접촉되게 형성될 수 있다. 제1부분(241)은 드레인 전극(162) 보다 소스 전극(161) 방향으로 치우치게 형성될 수 있다.
디플리션 형성층(240)은 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 디플리션 형성층(240)에 의해 그 아래에 위치하는 채널공급층(130) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 디플리션 형성층(240)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 따라서, 2차원 전자가스(2DEG) 중 디플리션 형성층(240)의 제1부분(241)에 대응하는 부분은 끊어질 수 있으며, 제2부분(242)에 해당되는 부분은 전자 농도가 감소될 수 있다.
도 4에서는 상대적으로 전자 농도가 높은 2차원 전자가스(2DEG)의 영역과 상대적으로 전자 농도가 낮은 2차원 전자가스(2DEG) 영역을 도트의 굵기로 구분하여 도시하였다. 도트의 굵기가 굵을수록 전자 농도가 높은 것을 가리킨다. 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
디플리션 형성층(240)은 p형 반도체 물질을 포함할 수 있다. 즉, 디플리션 형성층(240)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 디플리션 형성층(240)은 Ⅲ-Ⅴ족 질화물 반도체로 이루어질 수 있다. 예를 들면, 디플리션 형성층(240)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 으로 이루어질 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 디플리션 형성층(240)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(240)에 의해 그 아래의 채널공급층(130) 부분의 에너지 밴드갭이 높아지면서, 2차원 전자가스(2DEG)의 단절 영역 또는 상대적으로 전자 농도가 낮은 영역이 형성될 수 있다.
본 발명의 다른 실시예에 따른 노멀리 오프 고전자이동도 트랜지스터(200)는 디플리션 형성층(240)의 양단의 식각 공정이 불필요하므로 고전자 이동도 트랜지스터(200)의 제조공정이 용이해질 수 있다.
또한, 디플리션 형성층(240)의 제2부분(242)의 확장으로 온(on) 저항이 더 낮아질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 노멀리 오프 고전자 이동도 트랜지스터(300)의 구조를 개략적으로 보여주는 단면도이다. 도 1의 노멀리 오프 고전자 이동도 트랜지스터(100)의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 5를 참조하면, 채널공급층(130) 상에는 디플리션 형성층(340)이 마련될 수 있다. 디플리션 형성층(340)은 제1두께(T1)를 가진 제1부분(341)과 제2두께(T2)를 가진 제2부분(342)을 포함한다. 제1부분(341)은 스트립 형상을 가질 수 있으며, 제2부분(342)은 제1부분(341)의 길이방향에서 제1부분(341)의 양측으로 길게 형성될 수 있다. 하지만, 본 발명의 실시예는 이에 한정되는 것은 아니며, 디플리션 형성층(340)은 다양한 형태로 형성될 수 있다.
제2부분(342)은 소스 전극(161) 및 드레인 전극(162)과 이격되게 형성될 수 있다. 본 발명의 실시예는 이에 한정되지 않는다. 제2부분(342)은 도 4의 제2부분(242)과 같이, 연장되어서 소스 전극(161) 및 드레인 전극(162)와 접촉되게 형성될 수도 있다. 제1부분(341)은 드레인 전극(162) 보다 소스 전극(161) 방향으로 치우치게 형성될 수 있다.
디플리션 형성층(340)은 2차원 전자가스(2DEG)에 디플리션 영역을 형성하는 역할을 할 수 있다. 디플리션 형성층(340)에 의해 그 아래에 위치하는 채널공급층(130) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 디플리션 형성층(340)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 따라서, 2차원 전자가스(2DEG) 중 디플리션 형성층(340)의 제1부분(341)에 대응하는 부분은 끊어질 수 있으며, 제2부분(342)에 해당되는 부분은 전자 농도가 감소될 수 있다.
도 5에서는 상대적으로 전자 농도가 높은 2차원 전자가스(2DEG)의 영역과 상대적으로 전자 농도가 낮은 2차원 전자가스(2DEG) 영역을 도트의 굵기로 구분하여 도시하였다. 도트의 굵기가 굵을수록 전자 농도가 높은 것을 가리킨다. 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
디플리션 형성층(340)은 p형 반도체 물질을 포함할 수 있다. 즉, 디플리션 형성층(340)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 디플리션 형성층(340)은 Ⅲ-Ⅴ족 질화물 반도체로 이루어질 수 있다. 예를 들면, 디플리션 형성층(340)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 으로 이루어질 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 디플리션 형성층(340)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(340)에 의해 그 아래의 채널공급층(130) 부분의 에너지 밴드갭이 높아지면서, 2차원 전자가스(2DEG)의 단절 영역 또는 상대적으로 전자 농도가 낮은 영역이 형성될 수 있다.
디플리션 형성층(340) 상에는 제1 게이트 전극(371)이 형성되어 있다. 제1 게이트 전극(371)은 제1부분(341) 상에 형성될 수 있다.
제1 게이트 상에는 절연층(350)이 형성될 수 있다. 절연층(350)은 이하에서는 게이트 절연층(350)으로 칭한다. 게이트 절연층(350)은 디플리션 형성층(340)과 채널공급층(130을 덮도록 형성될 수 있다. 게이트 절연층(350)은 대략 50~300 nm 두께로 형성될 수 있다. 게이트 절연층(350)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연층(350) 상에는 제2 게이트 전극(372)이 형성되어 있다. 구체적으로, 제2 게이트 전극(372)은 디플리션 형성층(140)의 상방에 배치될 수 있다. 제1 게이트 전극(371)과 제2 게이트 전극(372)은 다양한 금속 물질 또는 금속 화합물 등으로 형성될 수 있다. 예컨대, TiN, W, Pt, WN 등으로 형성될 수 있으며, W/Ti/Al/Ti/TiN 다중층 구조로도 형성될 수 있다. 제1 게이트 전극(371)은 대략 100~300 nm 두께로 형성될 수 있다.
제1 게이트 전극(371)과 제2 게이트 전극(372)은 와이어(375)에 의해 전기적으로 연결될 수 있다.
도 6은 제1 게이트 전극(371) 및 제2 게이트 전극(372)의 전기적 연결을 보여주는 평면도이다. 편의상 전극들만 도시하였다.
도 6을 참조하면, 제1 게이트 전극(371) 상으로 제2 게이트 전극(372)이 형성되며, 제1 게이트 전극(371)은 제2 게이트 전극(372)에 의해 노출되도록 형성된다. 와이어(375)는 노출된 제1 게이트 전극(371)과 제2 게이트 전극(372)을 연결한다.
도 6에서는 와이어(375)를 이용하여 제1 게이트 전극(371)과 제2 게이트 전극(372)을 연결하지만, 본 발명의 실시예는 이에 한정되는 것은 아니다. 예컨대, 제2 게이트 전극(372)이 노출된 제1 게이트 전극(371)을 직접 접촉하도록 형성될 수 있다.
또한, 상술한 실시예에서 보듯이 게이트 절연층에 형성된 개구부를 통해서 제1 게이트 전극(371)과 제2 게이트 전극(372)이 전기적으로 연결될 수도 있다.
본 발명의 실시예에 따른 노멀리 오프 고전자이동도 트랜지스터는 오프 상태에서의 전류가 누설되는 것을 방지할 수 있으며, 턴 온(turn on) 저항이 낮아질 수 있다. 또한, 디플리션 형성층의 확장으로 전계가 분산되며 고전자이동도 트랜지스터의 항복전압이 증가한다.
이상에서 본 발명의 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
100: 노멀리 오프 고전자 이동도 트랜지스터
110: 기판 120: 채널층
130: 채널 공급층 140: 디플리션 공급층
141: 제1부분 142: 제2부분
150: 게이트 절연층 161: 소스 전극
162: 드레인 전극 170: 게이트 전극

Claims (17)

  1. 제1 질화물 반도체를 포함하는 채널층;
    상기 채널층 상에서 제2 질화물 반도체를 포함하며, 상기 채널층에 2차원 전자가스를 유발하는 채널공급층;
    상기 채널공급층의 양측의 소스 전극 및 드레인 전극;
    상기 채널공급층 상에서 상기 2차원 전자가스의 적어도 일부 영역에 디플리션 영역을 형성하며, 적어도 두개의 두께를 가진 디플리션 형성층;
    상기 디플리션 형성층 상의 게이트 절연층; 및
    상기 게이트 절연층 상에서 상기 디플리션 형성층과 접촉하는 게이트 전극;을 구비하며,
    상기 디플리션 형성층은 상기 소스전극 및 상기 드레인 전극 사이에서 연속적으로 형성되며, 제1두께를 가진 제1부분과, 상기 제1부분의 양 측의 제2부분을 포함하며, 상기 제2부분은 제2두께를 가지며,
    평면도에서 볼 때 상기 소스전극 및 상기 드레인 전극 사이의 상기 게이트 전극의 폭이 상기 제1부분과, 상기 제2부분의 적어도 일부를 커버하며, 상기 제1두께는 상기 제2두께 보다 두꺼운 노멀리 오프 고전자이동도 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 디플리션 형성층의 상기 제1부분은 스트립(strip) 형상으로 형성되며, 상기 제2부분은 상기 제1부분과 나란하게 스트립 형상으로 형성된 고전자이동도 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제2부분은 상기 소스 전극 및 상기 드레인 전극으로부터 이격된 고전자이동도 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제1부분 하부에 상기 디플리션 영역이 형성되며, 상기 제2부분 하부는 상기 디플리션 형성층이 없는 영역 보다 상대적으로 상기 2차원 전자가스의 전자 농도가 낮은 영역인 고전자이동도 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제2부분은 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 접촉하는 고전자이동도 트랜지스터.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 게이트 절연층에는 상기 디플리션 형성층의 일부를 노출시키는 개구부가 형성되며,
    상기 게이트 전극은 상기 개구부를 통해서 상기 디플리션 형성층과 접촉하는 고전자이동도 트랜지스터.
  10. 제 9 항에 있어서,
    상기 개구부는 상기 제1부분 상에 형성된 고전자이동도 트랜지스터.
  11. 제 1 항에 있어서,
    상기 제1부분 및 상기 게이트 절연층 사이에 형성된 제1 게이트 전극을 더 포함하며, 상기 제1 게이트 전극 및 상기 게이트 전극은 전기적으로 연결된 고전자이동도 트랜지스터.
  12. 제 11 항에 있어서,
    상기 제1 게이트 전극은 상기 게이트 절연층에 의해 노출되게 형성되며,
    상기 트랜지스터는 상기 제1 게이트 전극 및 상기 게이트 전극를 연결하는 와이어를 더 포함하는 고전자이동도 트랜지스터.
  13. 제 11 항에 있어서,
    상기 게이트 절연층에는 상기 제1 게이트 전극을 노출하는 개구부가 형성되며, 상기 제1 게이트 전극 및 상기 게이트 전극은 상기 개구부를 통해서 전기적으로 연결된 고전자이동도 트랜지스터.
  14. 제 1 항에 있어서,
    상기 제1 질화물 반도체는 GaN계 물질인 고전자이동도 트랜지스터.
  15. 제 1 항에 있어서,
    상기 제2 질화물 반도체는 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나인 고전자이동도 트랜지스터.
  16. 제 1 항에 있어서,
    상기 디플리션 형성층은 p형 질화물 반도체로 이루어진 고전자이동도 트랜지스터.
  17. 제 16 항에 있어서,
    상기 디플리션 형성층은 Ⅲ-Ⅴ족 질화물 반도체 물질을 포함하는 고전자이동도 트랜지스터.
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