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KR20140112272A - 고전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

고전자 이동도 트랜지스터 및 그 제조방법 Download PDF

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KR20140112272A
KR20140112272A KR1020130026804A KR20130026804A KR20140112272A KR 20140112272 A KR20140112272 A KR 20140112272A KR 1020130026804 A KR1020130026804 A KR 1020130026804A KR 20130026804 A KR20130026804 A KR 20130026804A KR 20140112272 A KR20140112272 A KR 20140112272A
Authority
KR
South Korea
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region
layer
depletion
semiconductor material
channel
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Ceased
Application number
KR1020130026804A
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English (en)
Inventor
박영환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130026804A priority Critical patent/KR20140112272A/ko
Publication of KR20140112272A publication Critical patent/KR20140112272A/ko
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    • H10D64/411—Gate electrodes for field-effect devices for FETs

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Abstract

고전자 이동도 트랜지스터 및 그 제조방법이 개시된다. 개시된 고전자 이동도 트랜지스터는, 채널공급층 상에 마련되는 것으로, 2차원 전자가스에 디플리션 영역을 형성하는 제1 영역과, 상기 제1 영역으로부터 연장되어 상기 제1 영역과 상기 소스 및 드레인 전극 사이에 마련되는 제2 영역으로 구성된 디플리션 형성층을 포함하며, 상기 제2 영역은 상기 제1 영역보다 낮은 정공 농도를 가진다.

Description

고전자 이동도 트랜지스터 및 그 제조방법{High Electron Mobility Transistor and method of manufacturing the same}
고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
현재 상용화되고 있는 파워소자는 실리콘(Si)을 기반으로 하는 파워 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)가 대부분이다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, GaN 등과 같은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 이와 관련해서, 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고전자이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 주목받고 있다. 고전자이동도 트랜지스터는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고전자이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
한편, 고전자이동도 트랜지스터에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 전류 및 파워 소모가 발생할 수 있으며, 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서는 게이트 전극에 음의 전압(negative voltage)을 가해야 하는 문제가 있다. 최근에는 이러한 문제들을 해결하기 위한 방안으로 디플리션(depletion) 형성층을 구비함으로써 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(Norally-Off) 특성을 구현할 수 있는 고전자이동도 트랜지스터가 연구되고 있다.
고전자 이동도 트랜지스터 및 그 제조방법을 제공한다.
일 측면에 있어서,
제1 반도체 물질을 포함하는 채널층;
제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 채널공급층;
상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 채널공급층 상에 마련되는 것으로, 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 제1 영역과, 상기 제1 영역으로부터 연장되어 상기 제1 영역과 상기 소스 및 드레인 전극 사이에 마련되는 제2 영역을 포함하는 디플리션 형성층; 및
상기 디플리션 형성층의 제1 영역 상에 마련되는 게이트 전극;을 포함하며,
상기 디플리션 형성층은 p형 반도체 물질을 포함하고, 상기 제2 영역은 상기 제1 영역보다 낮은 정공 농도(hole concentration)를 가지는 고전자 이동도 트랜지스터가 제공된다.
여기서, 상기 제2 영역은 상기 제1 영역보다 높은 수소 밀도(hydrogen density)를 가질 수 있다. 상기 p형 반도체 물질은 Mg를 포함할 수 있다.
상기 제2 영역 상에는 디플리션 효과를 감소시키거나 제거하는 디플리션 저감층이 더 마련될 수 있다. 상기 디플리션 저감층은 절연물질을 포함할 수 있다. 상기 디플리션 저감층은 수소를 포함하는 반응가스를 이용한 금속유기 화학증착(MOCVD)에 의해 형성될 수 있다. 한편, 상기 제2 영역은 수소 플라즈마 처리(hydrogen plasma treatment)에 의해 상기 제1 영역보다 낮은 정공 농도를 가질 수도 있다.
상기 제2 영역은 상기 제1 영역과 동일한 두께 또는 상기 제1 영역보다 얇은 두께를 가질 수 있다. 상기 제1 반도체 물질은 예를 들면, GaN계 물질을 포함할 수 있으며, 상기 제2 반도체 물질은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나를 포함할 수 있다. 상기 디플리션 형성층은 예를 들면, Ⅲ-Ⅴ족 계열의 질화물 반도체 물질을 포함할 수 있다.
다른 측면에 있어서,
기판 상에 채널층 및 채널공급층을 순차적으로 형성하는 단계;
상기 채널공급층 상에 p형 반도체 물질을 포함하는 디플리션 물질층을 형성하는 단계;
상기 디플리션 물질층 상에 게이트 전극을 형성하는 단계; 및
상기 디플리션 물질층을, 상기 게이트 전극의 하부에 마련되며 2차원 전자가스에 디플리션 영역을 형성하는 제1 영역과 상기 제1 영역으로 연장되며 상기 제1 영역보다 낮은 정공 농도를 가지는 제2 영역을 포함하는 디플리션 형성층으로 형성하는 단계;를 포함하는 고전자 이동도 트랜지스터의 제조방법이 제공된다.
상기 디플리션 형성층은 상기 게이트 전극에 의해 노출된 상기 디플리션 물질층 상에 디플리션 효과를 감소시키거나 제거하는 디플리션 저감층을 증착함으로써 형성될 수 있다. 여기서, 상기 디플리션 저감층은 수소를 포함하는 반응가스를 이용한 금속유기 화학증착(MOCVD)에 의해 형성될 수 있다. 한편, 상기 디플리션 형성층은 상기 게이트 전극에 의해 노출된 상기 디플리션 물질층을 수소 플라즈마 처리함으로써 형성될 수도 있다.
상기 디플리션 형성층을 형성하기 전에, 상기 게이트 전극에 의해 노출된 상기 디플리션 물질층을 소정 깊이로 식각하는 단계가 더 포함될 수 있다.
실시예에 따르면, 게이트 전극과 소스 및 드레인 전극 사이에 마련된 디플리션 형성층의 제2 영역을 게이트 전극의 하부에 마련된 디플리션 형성층의 제1 영역보다 정공 농도를 감소시킴으로써 제2 영역의 디플리션 효과를 감소시키거나 제거할 수 있다. 이에 따라, 게이트 전극의 하부에 있는 디플리션 형성층의 제1 영역에 대응되는 채널층 부분에만 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다.
도 1은 예시적인 실시예에 따른 고전자 이동도 트랜지스터를 도시한 도면이다.
도 2는 다른 예시적인 실시예에 따른 고전자 이동도 트랜지스터를 도시한 도면이다.
도 3은 다른 예시적인 실시예에 따른 고전자 이동도 트랜지스터를 도시한 도면이다.
도 4는 다른 예시적인 실시예에 따른 고전자 이동도 트랜지스터를 도시한 도면이다.
도 5 및 도 6은 도 1에 도시된 고전자 이동도 트랜지스터의 제조방법을 설명하는 도면들이다.
도 7 및 도 8은 도 3에 도시된 고전자 이동도 트랜지스터의 제조방법을 설명하는 도면들이다.
이하, 첨부된 도면을 참조하여 실시예들을 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 또한, 소정의 물질층이 기판이나 다른 층 상에 존재한다고 설명될 때, 그 물질층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 존재할 수도 있다. 그리고, 아래의 실시예에서 각 층을 이루는 물질은 예시적인 것이므로, 이외에 다른 물질이 사용될 수도 있다.
도 1은 예시적인 실시예에 따른 고전자 이동도 트랜지스터(100)를 도시한 도면이다.
도 1을 참조하면, 기판(110) 상에 채널층(120)이 마련되어 있다. 상기 기판(110)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있다. 그러나, 이는 단지 예시적인 것으로, 상기 기판(110)은 이외에도 다른 다양한 물질을 포함할 수 있다. 상기 채널층(120)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(120)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 상기 채널층(120)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된(doped) GaN층이 될 수도 있다.
한편, 도 1에는 도시되어 있지 않으나, 기판(110)과 채널층(120) 사이에는 소정의 버퍼층이 더 마련될 수도 있다. 상기 버퍼층은 기판(110)과 채널층(120) 사이의 격자상수 및 열팽창계수의 차이를 완화시켜 채널층(120)의 결정성 저하를 방지하기 위한 것이다. 상기 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 상기 버퍼층은 예를 들면, AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어진 물질들 중 적어도 하나를 포함할 수 있다. 한편, 기판(110)과 상기 버퍼층 사이에는 버퍼층의 성장을 위한 소정의 시드층(seed layer)(미도시)이 더 마련될 수도 있다.
상기 채널층(120) 상에는 채널공급층(130)이 마련될 수 있다. 상기 채널공급층(130)은 채널층(120)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 상기 2차원 전자가스(2DEG)는 채널층(112)과 채널공급층(114)의 계면 아래의 채널층(120) 내에 형성될 수 있다. 상기 채널공급층(130)은 채널층(120)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 구체적으로, 상기 제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다. 상기 채널공급층(130)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 상기 채널공급층(130)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 상기 채널공급층(130)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다.
상기 채널공급층(130) 양측의 채널층(120) 상에는 소스 전극(161) 및 드레인 전극(162)이 마련될 수 있다. 여기서, 소스 전극(161) 및 드레인 전극(162)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 한편, 상기 소스 전극(161) 및 드레인 전극(162)은 채널공급층(130) 상에 마련될 수도 있으며, 상기 채널공급층(130)의 내부 또는 상기 채널층(120)의 내부까지 삽입되도록 마련되는 것도 가능하다. 이외에도 상기 소스 전극(161) 및 드레인 전극(162)의 구성은 다양하게 변화될 수 있다.
상기 소스 전극(161)과 상기 드레인 전극(162) 사이의 채널공급층 상에는 디플리션 형성층(depletion forming layer,140)이 마련될 수 있다. 상기 디플리션 형성층(140)은 p형 반도체 물질을 포함할 수 있다. 즉, 상기 디플리션 형성층(140)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 상기 디플리션 형성층(140)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 형성층(140)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 상기 디플리션 형성층(140)은 p-GaN층 또는 p-AlGaN층일 수 있다.
상기 디플리션 형성층(140)은 2차원 전자가스(2DEG)의 디플리션 영역(depletion region,120a)을 형성하는 제1 영역(141)과, 상기 제1 영역(141)의 양측으로부터 연장되게 마련되어 2차원 전자가스(2DEG)를 형성하는 제2 영역(142)을 포함할 수 있다. 상기 제2 영역(142)은 상기 제1 영역(141)과 소스 전극(161) 사이 및 상기 제1 영역(141)과 드레인 전극(162) 사이에 마련될 수 있다.
상기 디플리션 형성층(140)의 제1 영역(141)은 그 아래에 위치하는 채널공급층(130) 부분의 에너지 밴드갭(energy bandgap)을 높일 수 있으므로, 상기 디플리션 형성층(140)의 제1 영역(141)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)의 디플리션 영역(120a)이 형성될 수 있다. 따라서, 2차원 전자가스(2DEG) 중 디플리션 형성층(140)의 제1 영역(141)에 대응하는 부분은 끊어지거나 또는 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 상기 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
상기 디플리션 형성층(140)의 제2 영역(142)은 제1 영역(141)의 양측으로부터 연장되어 상기 제1 영역(141)과 상기 소스 및 드레인 전극(161,162) 사이에 마련될 수 있다. 상기 제2 영역(142)은 제1 영역(141)보다 얇은 두께로 마련될 수 있다. 본 실시예에서, 제2 영역(142)은 상기 제1 영역(141)보다 낮은 정공 농도(hole concentration)을 가질 수 있다. 이러한 제2 영역(142)은 후술하는 디플리션 저감층(170)을 금속유기 화학기상증착(MOCVD; Metal-Organic Chemical Vapor Deposition)에 의해 증착하는 과정에서 p형 불순물(예를 들면, Mg)이 반응가스에 포함된 수소와 결합함으로써 형성될 수 있다. 따라서, 상기 제2 영역(142)은 제1 영역(141)보다 높은 수소 밀도(hydrogen density) 및 낮은 정공 농도를 가질 수 있다. 이와 같이, 제2 영역(142)이 제1 영역(141)보다 낮은 정공 농도를 가지는 경우에는 디플리션 효과가 감소되거나 제거될 수 있다. 따라서, 상기 디플리션 형성층(140)의 제2 영역(142)에 대응하는 채널층(120) 부분에는 단절된 영역이 없는 2차원 전자가스(2DEG)가 형성될 수 있다. 상기 디플리션 형성층(140)의 제1 영역(141) 상에는 게이트 전극(150)이 마련될 수 있다. 상기 제1 게이트 전극(150)은 다양한 금속 물질 또는 금속 화합물 등을 포함할 수 있다.
상기 제2 영역(142) 상에는 디플리션 저감층(170)이 마련될 수 있다. 상기 디플리션 저감층(170)은 게이트 전극(150)과 소스 및 드레인 전극(161,162) 사이에 마련될 수 있다. 상기 디플리션 저감층(170)은 디플리션 형성층(140) 중 제2 영역(142)의 디플리션 효과를 감소시키거나 제거하기 위해 마련될 수 있다. 즉, 전술한 바와 같이 수소를 포함하는 반응가스를 이용한 금속유기 화학기상증착(MOCVD)에 의해 제2 영역(142) 상에 디플리션 저감층(170)을 증착하는 과정에서, p형 불순물(예를 들면, Mg)과 반응가스에 포함된 수소가 결합하게 된다. 그 결과, 상기 제2 영역(142)은 제1 영역(141)보다 높은 수소 밀도 및 낮은 정공 농도를 가지게 된다. 따라서, 상기 제1 영역(141)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)의 디플리션 영역(120a)이 형성될 수 있지만, 상기 제2 영역(142)에 대응하는 채널층(120) 부분에는 단절된 영역이 없는 2차원 전자가스(2DEG)가 형성될 수 있다. 이러한 디플리션 저감층(170)은 절연 물질을 포함할 수 있다. 예를 들면, 상기 디플리션 저감층(170)은 실리콘 질화물을 포함할 수 있으나, 이는 단지 예시적인 것으로, 다른 다양한 절연 물질을 포함할 수 있다.
기존에는 2차원 전자가스(2DEG)의 디플리션 영역을 형성하기 위해 에칭에 의해 게이트 전극의 하부에만 디플리션 형성층을 형성하는 방법이 사용되었으나, 원하는 부분만을 정확하게 에칭하기가 어려웠으며, 그 결과 에칭한 부분의 하부에 형성된 채널층에서의 캐리어 밀도(carrier density)가 감소하게 되는 문제점이 있었다. 그러나, 본 실시예에서와 같이, 게이트 전극(150)과 소스 및 드레인 전극(161,162) 사이에 디플리션 저감층(170)을 형성함으로써 디플리션 형성층(140)의 제2 영역(142)의 디플리션 효과를 감소시키거나 제거할 수 있다. 이에 따라, 디플리션 형성층(140) 중 게이트 전극(150)의 하부에 있는 제1 영역(141)에 대응되는 채널층(120) 부분에만 2차원 전자가스(2DEG)의 디플리션 영역(120a)이 형성될 수 있다.
도 2는 다른 예시적인 실시예에 따른 고전자 이동도 트랜지스터(100')를 도시한 도면이다. 도 2에 도시된 고전자 이동도 트랜지스터(200)는 디플리션 형성층(140')의 제2 영역(142')이 제1 영역(141')과 동일한 두께를 가진다는 점을 제외하면 도 1에 도시된 고전자 이동도 트랜지스터(100)와 구성이 동일하다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 2를 참조하면, 기판(110) 상에 채널층(120) 및 채널 공급층(130)이 순차적으로 마련되어 있으며, 상기 채널공급층(130) 양측의 채널층(120) 상에는 소스 전극(161) 및 드레인 전극(162)이 마련될 수 있다. 상기 소스 전극(151)과 상기 드레인 전극(152) 사이의 채널공급층(130) 상에는 디플리션 형성층(140')이 마련될 수 있다. 상기 디플리션 형성층(140')은 2차원 전자가스(2DEG)의 디플리션 영역(120a)을 형성하는 제1 영역(141')과, 상기 제1 영역(141')의 양측으로부터 연장되어 마련되어 2차원 전자가스(2DEG)를 형성하는 제2 영역(142')을 포함할 수 있다. 상기 제2 영역(142')은 상기 제1 영역(141')과 소스 전극(161) 사이 및 상기 제1 영역(141')과 드레인 전극(162) 사이에 마련될 수 있다. 여기서, 상기 제1 영역(141')과 상기 제2 영역(142')은 동일한 두께로 마련될 수 있다.
상기 제2 영역(142')은 상기 제1 영역(141')보다 높은 수소 밀도 및 낮은 정공 농도를 가질 수 있다. 이와 같이, 제2 영역(142')이 제1 영역(141')보다 낮은 정공 농도를 가지는 경우에는 디플리션 효과가 감소되거나 제거될 수 있다. 따라서, 상기 디플리션 형성층(140')의 제2 영역(142')에 대응하는 채널층(120) 부분에는 단절된 영역이 없는 2차원 전자가스(2DEG)가 형성될 수 있다. 상기 디플리션 형성층(140')의 제1 영역(141') 상에는 게이트 전극(150)이 마련될 수 있다. 상기 제2 영역(142') 상에는 디플리션 저감층(170)이 마련될 수 있다. 이에 따라, 상기 제1 영역(141')에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)의 디플리션 영역(120a)이 형성될 수 있지만, 상기 제2 영역(142')에 대응하는 채널층(120) 부분에는 단절된 영역이 없는 2차원 전자가스(2DEG)가 형성될 수 있다.
도 3은 다른 예시적인 실시예에 따른 고전자 이동도 트랜지스터(200)를 도시한 도면이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 3을 참조하면, 기판(210) 상에 채널층(220)이 마련되어 있다. 상기 채널층(220)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(220)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 상기 채널층(220)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된(doped) GaN층이 될 수도 있다. 한편, 도 1에는 도시되어 있지 않으나, 기판(210)과 채널층(220) 사이에는 소정의 버퍼층이 더 마련될 수도 있으며, 기판(210)과 상기 버퍼층 사이에는 버퍼층의 성장을 위한 소정의 시드층(seed layer)(미도시)이 더 마련될 수도 있다.
상기 채널층(220) 상에는 채널공급층(230)이 마련될 수 있다. 상기 채널공급층(230)은 채널층(220)에 2차원 전자가스(2DEG)를 유발할 수 있다. 상기 채널공급층(230)은 채널층(220)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 상기 채널공급층(230)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있다. 구체적인 예로서, 상기 채널공급층(230)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 상기 채널공급층(230)은 미도핑된 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다.
상기 채널공급층(230) 양측의 채널층(220) 상에는 소스 전극(261) 및 드레인 전극(262)이 마련될 수 있다. 상기 소스 전극(261)과 상기 드레인 전극(262) 사이의 채널공급층(230) 상에는 디플리션 형성층(240)이 마련될 수 있다. 상기 디플리션 형성층(240)은 p형 반도체 물질을 포함할 수 있다. 즉, 상기 디플리션 형성층(240)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 상기 디플리션 형성층(240)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 형성층(240)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 상기 디플리션 형성층(240)은 p-GaN층 또는 p-AlGaN층일 수 있다.
상기 디플리션 형성층(240)은 2차원 전자가스(2DEG)의 디플리션 영역(220a)을 형성하는 제1 영역(241)과, 상기 제1 영역(241)의 양측으로부터 연장되게 마련되어 2차원 전자가스(2DEG)를 형성하는 제2 영역(242)을 포함할 수 있다. 상기 제2 영역(242)은 상기 제1 영역(241)과 소스 전극(261) 사이 및 상기 제1 영역(241)과 드레인 전극(262) 사이에 마련될 수 있다. 상기 디플리션 형성층(240)의 제1 영역(241)은 그 아래에 위치하는 채널공급층(230) 부분의 에너지 밴드갭을 높일 수 있으므로, 상기 제1 영역(241)에 대응하는 채널층(230) 부분에 2차원 전자가스(2DEG)의 디플리션 영역(220a)이 형성될 수 있다. 따라서, 2차원 전자가스(2DEG) 중 제1 영역(241)에 대응하는 부분은 끊어지거나 또는 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 상기 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(200)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
상기 디플리션 형성층(240)의 제2 영역(242)은 상기 제1 영역(241)의 양측으로부터 연장되어 상기 제1 영역(241)과 상기 소스 및 드레인 전극(261,262) 사이에 마련될 수 있다. 상기 제2 영역(242)은 제1 영역(241)보다 얇은 두께로 마련될 수 있다. 본 실시예에서, 제2 영역(242)은 상기 제1 영역(241)보다 낮은 정공 농도를 가질 수 있다. 이러한 제2 영역(242)은 후술하는 수소 플라즈마 처리(hydrogen plasma treatment)를 통해서 수소와 p형 불순물(예를 들면, Mg)이 결합함으로써 형성될 수 있다. 이에 따라, 상기 제2 영역(242)은 제1 영역(241)보다 높은 수소 밀도 및 낮은 정공 농도를 가질 수 있다. 이와 같이, 제2 영역(242)이 제1 영역(241)보다 낮은 정공 농도를 가지는 경우에는 디플리션 효과가 감소되거나 제거될 수 있다. 따라서, 상기 디플리션 형성층(240)의 제2 영역(242)에 대응하는 채널층(220) 부분에는 단절된 영역이 없는 2차원 전자가스(2DEG)가 형성될 수 있다. 상기 디플리션 형성층(240)의 제1 영역(241) 상에는 게이트 전극(250)이 마련될 수 있다.
전술한 실시예들과 마찬가지로, 게이트 전극(250)과 소스 및 드레인 전극(261,262) 사이에 형성된 디플리션 형성층(240)의 제2 영역(242)을 제1 영역(241)보다 낮은 정공 농도를 갖도록 형성함으로써 제2 영역(242)의 디플리션 효과를 감소시키거나 제거할 수 있다. 이에 따라, 디플리션 형성층(240) 중 게이트 전극(250)의 하부에 있는 제1 영역(241)에 대응되는 채널층(220) 부분에만 2차원 전자가스(2DEG)의 디플리션 영역(220a)이 형성될 수 있다.
도 4는 다른 예시적인 실시예에 따른 고전자 이동도 트랜지스터(200')를 도시한 도면이다. 도 4에 도시된 고전자 이동도 트랜지스터(200')는 디플리션 형성층(240')의 제2 영역(242')이 제1 영역(241')과 동일한 두께를 가진다는 점을 제외하면 도 3에 도시된 고전자 이동도 트랜지스터(200)와 구성이 동일하다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 4를 참조하면, 기판(210) 상에 채널층(220) 및 채널 공급층(230)이 순차적으로 마련되어 있으며, 상기 채널공급층(230) 양측의 채널층(220) 상에는 소스 전극(261) 및 드레인 전극(262)이 마련될 수 있다. 상기 소스 전극(261)과 상기 드레인 전극(262) 사이의 채널공급층(230) 상에는 디플리션 형성층(240')이 마련될 수 있다. 상기 디플리션 형성층(240')은 2차원 전자가스(2DEG)의 디플리션 영역(220a)을 형성하는 제1 영역(241')과, 상기 제1 영역(241')의 양측으로부터 연장되게 마련되어 2차원 전자가스(2DEG)를 형성하는 제2 영역(242')을 포함할 수 있다. 상기 제2 영역(242')은 상기 제1 영역(241')과 소스 전극(261) 사이 및 상기 제1 영역(241')과 드레인 전극(262) 사이에 마련될 수 있다. 여기서, 상기 제1 영역(241')과 상기 제2 영역(242')은 동일한 두께로 마련될 수 있다.
상기 제2 영역(242')은 수소 플라즈마 처리에 의해 상기 제1 영역(241')보다 높은 수소 밀도 및 낮은 정공 농도를 가질 수 있다. 이와 같이, 제2 영역(242')이 제1 영역(241')보다 낮은 정공 농도를 가지는 경우에는 제2 영역(242')의 디플리션 효과가 감소되거나 제거될 수 있다. 따라서, 상기 디플리션 형성층(240')의 제2 영역(242')에 대응하는 채널층(220) 부분에는 단절된 영역이 없는 2차원 전자가스(2DEG)가 형성될 수 있다. 상기 디플리션 형성층(240')의 제1 영역(241') 상에는 게이트 전극(250)이 마련될 수 있다. 따라서, 상기 제1 영역(241')에 대응하는 채널층(220) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있지만, 상기 제2 영역(242')에 대응하는 채널층(220) 부분에는 단절된 영역이 없는 2차원 전자가스(2DEG)가 형성될 수 있다.
도 5 및 도 6은 도 1에 도시된 고전자 이동도 트랜지스터(100)의 제조방법을 설명하는 도면들이다.
도 5를 참조하면, 기판(110) 상에 채널층(120) 및 채널 공급층(130)을 순차적으로 증착한다. 상기 채널층(120) 및 채널 공급층(!30)은 예를 들면, 금속유기 화학기상증착(MOCVD)에 의해 형성될 수 있지만 이에 한정되는 것은 아니다. 상기 기판(110)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있으나, 이에 한정되지는 않는다. 상기 채널층(120)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(120)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 상기 채널층(120)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된(doped) GaN층이 될 수도 있다. 한편, 상기 기판(110)과 채널층(120) 사이에는 버퍼층(미도시)이 더 형성될 수도 있으며, 상기 기판(110)과 상기 버퍼층 사이에는 버퍼층의 성장을 위한 소정의 시드층(seed layer)(미도시)이 더 형성될 수도 있다.
상기 채널공급층(130)은 채널층(120)에 2차원 전자가스(2DEG)를 유발하기 위한 것으로, 채널층(120)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭 및 격자상수 중 적어도 하나가 다를 수 있다. 상기 채널공급층(130)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있다. 구체적인 예로서, 상기 채널공급층(130)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
상기 채널 공급층(130) 양측의 채널층(120) 상에 소스 전극(161) 및 드레인 전극(162)을 형성한다. 상기 소스 전극(161) 및 드레인 전극(162)은 다양한 형태로 형성될 수 있으며, 그 형성 순서도 다양하게 변형될 수 있다. 이어서, 상기 소스 전극(161)과 상기 드레인 전극(162) 사이의 채널 공급층(130) 상에 디플리션 물질층(140a)을 증착한 다음, 상기 디플리션 물질층(140a) 상에 게이트 전극(150)을 형성한다. 상기 디플리션 물질층(140a)은 p형 반도체 물질을 포함할 수 있다. 상기 디플리션 물질층(140a)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 물질층(140a)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 상기 디플리션 물질층(140a)은 p-GaN층 또는 p-AlGaN층일 수 있다.
이어서, 상기 게이트 전극(150)에 의해 노출된 디플리션 물질층(140a)을 소정 깊이로 식각한다. 이에 따라, 상기 디플리션 물질층(140a)은 게이트 전극(150)의 하부에 형성되는 제1 영역(141a)과, 상기 게이트 전극(150)과 상기 소스 및 드레인 전극(161,162) 사이에 형성되는 제2 영역(142a)으로 구성될 수 있다. 여기서, 상기 제2 영역(142a)은 제1 영역(141a)보다 얇은 두께로 형성될 수 있다. 이러한 디플리션 물질층(140a)은 그 아래에 위치하는 채널공급층(130)의 에너지 밴드갭 높일 수 있으므로, 상기 디플리션 물질층(140a)에 대응하는 채널층(120)에는 2차원 전자가스(2DEG)가 형성되지 않는다.
도 6을 참조하면, 상기 디플리션 물질층(140a)의 제2 영역(142a) 상에 디플리션 저감층(170)을 증착한다. 상기 디플리션 저감층(170)은 그 하부에 마련된 디플리션 물질층(140a)의 제2 영역(142a)의 디플리션 효과를 감소시키거나 제거시키기 위한 것이다. 이러한 디플리션 저감층(170)의 증착에 의해 상기 디플리션 물질층(140a)은 디플리션 영역(120a)을 형성하는 제1 영역(141)과 상기 제1 영역(141)의 양측으로부터 연장되게 마련되어 2차원 전자가스(2DEG)를 형성하는 제2 영역(142)을 포함하는 디플리션 형성층(140)으로 변환될 수 있다. 여기서, 상기 제2 영역(142)은 상기 게이트 전극(150)과 상기 소스 및 드레인 전극(161,162) 사이에 마련되는 것으로, 상기 제2 영역(142)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)가 형성될 수 있다. 그리고, 상기 제1 영역(141)은 게이트 전극(150)의 하부에 마련되는 것으로, 상기 제1 영역(141)에 대응하는 채널층(120) 부분에는 2차원 전자가스(2DEG)의 디플리션 영역(120a)이 형성될 수 있다.
상기 디플리션 저감층(170)은 수소를 포함하는 반응가스를 이용한 금속유기 화학기상증착(MOCVD)에 의해 증착될 수 있다. 여기서, 상기 디플리션 저감층(170)은 예를 들면 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 이러한 금속유기 화학기상증착(MOCVD) 과정에서, 반응 가스에 포함된 수소와 디플리션 물질층(140a)의 제2 영역(142a)에 포함된 p형 불순물(예를 들면, Mg)이 결합함으로써 디플리션 형성층(140)이 형성될 수 있다. 여기서, 상기 디플리션 형성층(140)의 제2 영역(142)은 제1 영역(141)보다 높은 수소 밀도 및 낮은 정공 농도를 가짐으로써 제2 영역(142)의 디플리션 효과가 줄어들거나 제거될 수 있다. 이에 따라, 디플리션 형성층(140)의 제2 영역(142)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)가 형성될 수 있으며, 디플리션 형성층(140)의 제1 영역(141)에 대응하는 채널층(120) 부분에는 2차원 전자가스(2DEG)의 디플리션 영역(120a)이 형성될 수 있다. 한편, 본 실시예에서는 에칭을 통해 디플리션 형성층(140)의 제2 영역(142)이 제1 영역(141)보다 얇게 형성된 경우가 설명되었으나, 도 2에 도시된 바와 같이 에칭 공정 없이 디플리션 형성층(140')의 제2 영역(142')이 제1 영역(141')과 동일한 두께로 형성되는 것도 가능하다.
도 7 및 도 8은 도 3에 도시된 고전자 이동도 트랜지스터(200)의 제조방법을 설명하는 도면들이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 7을 참조하면, 기판(210) 상에 채널층(220) 및 채널 공급층(230)을 순차적으로 증착한다. 상기 채널층(220)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 상기 기판(210)과 채널층(220) 사이에는 버퍼층(미도시)이 더 형성될 수도 있으며, 상기 기판(210)과 상기 버퍼층 사이에는 버퍼층의 성장을 위한 소정의 시드층(미도시)이 더 형성될 수도 있다. 상기 채널공급층(230)은 채널층(220)에 2차원 전자가스(2DEG)를 유발하기 위한 것으로, 채널층(220)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다.
상기 채널 공급층(230) 양측의 채널층(220) 상에 소스 전극(261) 및 드레인 전극(262)을 형성한다. 상기 소스 전극(261) 및 드레인 전극(262)은 다양한 형태로 형성될 수 있으며, 그 형성 순서도 다양하게 변형될 수 있다. 이어서, 상기 소스 전극(261)과 상기 드레인 전극(262) 사이의 채널 공급층(230) 상에 디플리션 물질층(240a)을 증착한 다음, 상기 디플리션 물질층(240a) 상에 게이트 전극(250)을 형성한다. 상기 디플리션 물질층(240a)은 p형 반도체 물질을 포함할 수 있다. 상기 디플리션 물질층(240a)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 물질층(240a)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 상기 디플리션 물질층(240a)은 p-GaN층 또는 p-AlGaN층일 수 있다.
이어서, 상기 게이트 전극(250)에 의해 노출된 디플리션 물질층(240a)을 소정 깊이로 식각한다. 이에 따라, 상기 디플리션 물질층(240a)은 게이트 전극(250)의 하부에 형성되는 제1 영역(241a)과, 상기 게이트 전극(250)과 상기 소스 및 드레인 전극(261,262) 사이에 형성되는 제2 영역(242a)으로 구성될 수 있다. 여기서, 상기 제2 영역(242a)은 제1 영역(241a)보다 얇은 두께로 형성될 수 있다. 이러한 디플리션 물질층(240a)은 그 아래에 위치하는 채널공급층(230)의 에너지 밴드갭 높일 수 있으므로, 상기 디플리션 물질층(240a)에 대응하는 채널층(220)에는 2차원 전자가스(2DEG)가 형성되지 않는다.
도 8을 참조하면, 상기 게이트 전극(250)에 의해 노출된 디플리션 물질층(240a)의 제2 영역(242a)을 수소 플라즈마 처리(hydrogen plasma treatment)를 한다. 이러한 수소 플라즈마 처리 과정에서, 수소와 디플리션 물질층(240a)의 제2 영역(242a)에 포함된 p형 불순물(예를 들면, Mg)이 결합하게 된다. 이에 따라, 상기 디플리션 물질층(240a)은 디플리션 영역(220a)을 형성하는 제1 영역(241)과 상기 제1 영역(241)의 양측으로부터 연장되게 마련되어 2차원 전자가스(2DEG)를 형성하는 제2 영역(242)을 포함하는 디플리션 형성층(240)으로 변환될 수 있다. 여기서, 상기 디플리션 형성층(240)의 제2 영역(242)은 제1 영역(241)보다 높은 수소 밀도 및 낮은 정공 농도를 가짐으로써 제2 영역(242)의 디플리션 효과가 줄어들거나 제거될 수 있다. 그러므로, 디플리션 형성층(240)의 제2 영역(242)에 대응하는 채널층(220) 부분에 2차원 전자가스(2DEG)가 형성될 수 있다. 한편, 디플리션 형성층(240)의 제1 영역(241)에 대응하는 채널층(220) 부분에는 2차원 전자가스(2DEG)의 디플리션 영역(220a)이 형성될 수 있다. 본 실시예에서는 에칭을 통해 디플리션 형성층(240)의 제2 영역(242)이 제1 영역(241)보다 얇게 형성된 경우가 설명되었으나, 도 2에 도시된 바와 같이 에칭 공정 없이 디플리션 형성층(240')의 제2 영역(242')이 제1 영역(241')과 동일한 두께로 형성되는 것도 가능하다.
이상에서 예시적인 실시예들을 통하여 기술적 내용을 설명하였으나, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
110,210... 기판 120,220... 채널층
130,230... 채널공급층 140,240... 디플리션 형성층
141,241.. 제1 영역 142,242... 제2 영역
150,250... 게이트 전극 161,261... 소스 전극
162,262... 드레인 전극

Claims (21)

  1. 제1 반도체 물질을 포함하는 채널층;
    제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 채널공급층;
    상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
    상기 채널공급층 상에 마련되는 것으로, 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 제1 영역과, 상기 제1 영역으로부터 연장되어 상기 제1 영역과 상기 소스 및 드레인 전극 사이에 마련되는 제2 영역을 포함하는 디플리션 형성층; 및
    상기 디플리션 형성층의 제1 영역 상에 마련되는 게이트 전극;을 포함하며,
    상기 디플리션 형성층은 p형 반도체 물질을 포함하고, 상기 제2 영역은 상기 제1 영역보다 낮은 정공 농도(hole concentration)를 가지는 고전자 이동도 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제2 영역은 상기 제1 영역보다 높은 수소 밀도(hydrogen density)를 가지는 고전자 이동도 트랜지스터.
  3. 제 2 항에 있어서,
    상기 p형 반도체 물질은 Mg를 포함하는 고전자 이동도 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제2 영역 상에는 디플리션 효과를 감소시키거나 제거하는 디플리션 저감층이 더 마련되는 고전자 이동도 트랜지스터.
  5. 제 4 항에 있어서,
    상기 디플리션 저감층은 절연물질을 포함하는 고전자 이동도 트랜지스터.
  6. 제 4 항에 있어서,
    상기 디플리션 저감층은 수소를 포함하는 반응가스를 이용한 금속유기 화학증착(MOCVD; Metal-Organic Chemical Vapor Deposition)에 의해 형성되는 고전자 이동도 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제2 영역은 수소 플라즈마 처리(hydrogen plasma treatment)에 의해 상기 제1 영역보다 낮은 정공 농도를 가지는 고전자 이동도 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제2 영역은 상기 제1 영역과 동일한 두께 또는 상기 제1 영역보다 얇은 두께를 가지는 고전자 이동도 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제1 반도체 물질은 GaN계 물질을 포함하는 고전자이동도 트랜지스터.
  10. 제 1 항에 있어서,
    상기 제2 반도체 물질은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나를 포함하는 고전자이동도 트랜지스터.
  11. 제 1 항에 있어서,
    상기 디플리션 형성층은 Ⅲ-Ⅴ족 계열의 질화물 반도체 물질을 포함하는 고전자이동도 트랜지스터.
  12. 기판 상에 채널층 및 채널공급층을 순차적으로 형성하는 단계;
    상기 채널공급층 상에 p형 반도체 물질을 포함하는 디플리션 물질층을 형성하는 단계;
    상기 디플리션 물질층 상에 게이트 전극을 형성하는 단계; 및
    상기 디플리션 물질층을, 상기 게이트 전극의 하부에 마련되며 2차원 전자가스에 디플리션 영역을 형성하는 제1 영역과 상기 제1 영역으로 연장되며 상기 제1 영역보다 낮은 정공 농도를 가지는 제2 영역을 포함하는 디플리션 형성층으로 형성하는 단계;를 포함하는 고전자 이동도 트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 제2 영역은 상기 제1 영역보다 높은 수소 밀도를 가지도록 형성되는 고전자 이동도 트랜지스터의 제조방법.
  14. 제 12 항에 있어서,
    상기 p형 반도체 물질은 Mg를 포함하는 고전자 이동도 트랜지스터의 제조방법.
  15. 제 12 항에 있어서,
    상기 디플리션 형성층은 상기 게이트 전극에 의해 노출된 상기 디플리션 물질층 상에 디플리션 효과를 감소시키거나 제거하는 디플리션 저감층을 증착함으로써 형성되는 고전자 이동도 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 디플리션 저감층은 수소를 포함하는 반응가스를 이용한 금속유기 화학증착(MOCVD)에 의해 형성되는 고전자 이동도 트랜지스터의 제조방법.
  17. 제 12 항에 있어서,
    상기 디플리션 형성층은 상기 게이트 전극에 의해 노출된 상기 디플리션 물질층을 수소 플라즈마 처리함으로써 형성되는 고전자 이동도 트랜지스터의 제조방법.
  18. 제 12 항에 있어서,
    상기 디플리션 형성층을 형성하기 전에, 상기 게이트 전극에 의해 노출된 상기 디플리션 물질층을 소정 깊이로 식각하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법.
  19. 제 12 항에 있어서,
    상기 제1 반도체 물질은 GaN계 물질을 포함하는 고전자이동도 트랜지스터의 제조방법.
  20. 제 12 항에 있어서,
    상기 제2 반도체 물질은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나를 포함하는 고전자이동도 트랜지스터의 제조방법.
  21. 제 12 항에 있어서,
    상기 디플리션 형성층은 Ⅲ-Ⅴ족 계열의 질화물 반도체 물질을 포함하는 고전자이동도 트랜지스터의 제조방법.
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