[go: up one dir, main page]

JP2008091595A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008091595A
JP2008091595A JP2006270286A JP2006270286A JP2008091595A JP 2008091595 A JP2008091595 A JP 2008091595A JP 2006270286 A JP2006270286 A JP 2006270286A JP 2006270286 A JP2006270286 A JP 2006270286A JP 2008091595 A JP2008091595 A JP 2008091595A
Authority
JP
Japan
Prior art keywords
gan
layer
substrate
electrode
sic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006270286A
Other languages
English (en)
Inventor
Seiji Yaegashi
誠司 八重樫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2006270286A priority Critical patent/JP2008091595A/ja
Priority to US11/905,429 priority patent/US20080079009A1/en
Publication of JP2008091595A publication Critical patent/JP2008091595A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/477—Vertical HEMTs or vertical HHMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/478—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] the 2D charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすること、および高耐圧化すること。
【解決手段】本発明は、３Ｃ−ＳｉＣからなる基板（１０）と、基板（１０）上に設けられたＧａＮ系半導体層（１８）と、ＧａＮ系半導体層（１８）上に設けられた第１電極（２４）と、基板（１０）に設けられた第２電極（２８）と、第１電極（２４）と第２電極（２８）との間に流れる電流を制御する制御電極（２６）と、を具備することを特徴とする半導体装置半導体装置およびその製造方法である。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に関し、特に、ＧａＮ系半導体を用いた半導体装置およびその製造方法に関する。
窒化ガリウム（ＧａＮ）を含むＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。なお、ＧａＮ系半導体とはＧａおよびＮを含む半導体であり、例えば、ＧａＮ、ＧａＮとＡｌＮ（窒化アルミニウム）との混晶であるＡｌＧａＮ、ＧａＮとＩｎＮ（窒化インジウム）との混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。
パワー素子として用いるためには高電圧で用いることが求められる。このため、高電圧において動作可能な、つまり高耐圧の半導体装置が開発されている。高耐圧な半導体装置を実現するために、基板上のＧａＮ系半導体層上に設けられた第１電極と基板に設けられた第２電極との間に電流を流し、この電流を制御電極で制御するタイプの半導体装置（縦型デバイス）がある。縦型デバイスにおいては、制御電極と第２電極との間にドリフト層や基板が設けられ、ドリフト層や基板の膜厚、キャリア濃度、エネルギーバンドギャップ等を適宜変更することにより高耐圧な縦型デバイスを実現することができる。
ＧａＮ系半導体層を形成するための基板には、ＳｉＣ（炭化シリコン）を用いた基板が用いられる。ＳｉＣの結晶構造には六方晶（４Ｈ、６Ｈ等）と立方晶（３Ｃ）とがある。これまで、ＧａＮ系半導体を用いた半導体装置には六方晶のＳｉＣ基板が用いられてきた。特許文献１には３Ｃ−ＳｉＣの形成技術が開示されている。非特許文献１には、３Ｃ−ＳｉＣ基板を用いたノーマリオフの横型ＧａＮ系半導体ＦＥＴが開示されている。
非特許文献２には、４Ｈまたは６Ｈ−ＳｉＣ中には、六方晶構造の長周期構造に起因したマイクロパイプとよばれるウェハを貫通する中空状の結晶欠陥が生じることが記載されている。
特開２００４−１８９５９８号公報 Masayuki Abe etal. IEICE TRANS. ELECTRON VOL.E89-C, No.7 July 2006 P1057-1063. 荒井和雄、吉田貞史共編、「ＳｉＣ素子の基礎と応用」、２１頁、オーム社、平成１５年３月
ＧａＮ系半導体を用いた縦型デバイスにおいては、ＧａＮ系半導体層とＳｉＣ基板との界面を縦方向に電流が流れるため、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすることが求められる。また、パワー素子として用いるため高耐圧であることが求められている。
本発明は、上記課題に鑑みなされたものであり、ＧａＮ系半導体を用いた縦型デバイスにおいて、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすること、および高耐圧化することが可能な半導体装置およびその製造方法を提供することを目的とする。
本発明は、３Ｃ−ＳｉＣからなる基板と、該基板上に設けられたＧａＮ系半導体層と、前記ＧａＮ系半導体層上に設けられた第１電極と、前記基板に設けられた第２電極と、前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置である。本発明によれば、ＳｉＣ基板をエネルギーバンドギャップの小さく、マイクロパイプの発生し難い３Ｃ−ＳｉＣとすることにより、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくし、かつ高耐圧化することができる。
上記構成において、前記基板と前記ＧａＮ系半導体層との間に設けられたＧａＮまたは３Ｃ−ＳｉＣからなるドリフト層を具備する構成とすることができる。特に、ＳｉＣはＳｉに比べ約１０倍の絶縁耐圧を有し、厚膜にすることができる。
上記構成において、前記基板は主面が立方晶（１１１）面基板であり、前記ＧａＮ系半導体層は六方晶（０００１）面を表面とする構成とすることができる。この構成によれば、ピエゾ効果が大きく、第１電極の接触抵抗を低減させることができる。
上記構成において、前記基板と接しＧａＮ層と格子整合する化合物からなる核生成層を具備することができる。この構成によれば、ＳｉＣ基板上にＧａＮ層を容易に形成することが可能な半導体装置を提供できる。
上記構成において、前記核生成層は離間して前記基板に接し複数設けられてなることを特徴とする構成とすることができる。この構成によれば、ＳｉＣ上に容易にＧａＮ層を形成し、かつＧａＮ層と基板との接触抵抗を低減させることができる。
上記構成において、前記ドリフト層および前記ＧａＮ系半導体層は、ＭＯＣＶＤ法で成長されてなる構成とすることができる。また、上記構成において、前記制御電極は、前記制御電極は前記ＧａＮ系半導体層上に設けられ、前記ＧａＮ系半導体層に流れる電流を制御する構成とすることができる。
マイクロパイプは、基板に対して縦方向に成長するため、同じく基板に対して縦方向に電界が印加されるデバイス（縦型デバイス）では、このマイクロパイプに電位差が生じて、リークパスとなってしまう。本発明によれば、マイクロパイプが低減された構造を得ることができるため、リークパスが低減されて、デバイスの高耐圧化を実現することができる。
以下、本発明の実施例を図面を参照に説明する。
実施例１は３Ｃ−ＳｉＣ基板１０上にＧａＮからなるドリフト層１２が直接設けられたＧａＮ系半導体を用いたＦＥＴの例である。図１（ａ）から図２（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図である。図１（ａ）を参照に、立方晶（１１１）面を主面とする３Ｃ−ＳｉＣ基板１０上に、ＧａＮ系半導体層１８として、Ｎ型のＧａＮドリフト層１２、Ｐ型ＡｌＧａＮ電子制御層１４およびＮ型ＧａＮキャップ層１６をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)法を用い六方晶（０００１）面を主面に形成する。３Ｃ−ＳｉＣ基板１０は、Ｓｉ（シリコン）を不純物とし１０１８ｃｍ−３以上のキャリア濃度を有している。ドリフト層１２は、成長温度が１０００℃から１１００℃においてＮＨ３（アンモニア）およびＴＭＧ（トリメチルガリウム）を用い成長する。膜厚は例えば３μｍ以上でありＳｉを用い１０１５ｃｍ−３から１０１６ｃｍ−３のキャリア濃度を有している。電子制御層１４は、成長温度が１０５０℃から１２００℃においてＴＭＧおよびＴＭＡｌ（トリメチルアルミニウム）を用い成長する。膜厚は、例えば２００ｎｍでありＭｇ（マグネシウム）を用い１０１８ｃｍ−３程度のキャリア濃度を有し、組成比は例えばＡｌ０．２５Ｇａ０．７５Ｎでる。キャップ層１６は、成長温度が９００℃から１１００℃においてＮＨ３およびＴＭＧを用い成長する。膜厚は、例えば５００ｎｍでありＳｉを用い１０１８ｃｍ−３から１０１９ｃｍ−３のキャリア濃度を有している。
図１（ｂ）を参照に、例えば塩素系のドライエッチングを行うことによりＧａＮ系半導体層１８にドリフト層１２に達する溝部３０を形成する。図１（ｃ）を参照に、溝部３０内の側面、底面およびキャップ層１６上にｉ−ＧａＮ電子走行層２０、ｉ−ＡｌＮバリア層２２を形成する。これにより、電子制御層１４の側面にＧａＮ電子走行層２０、ＡｌＮバリア層２２が形成される。電子走行層２０およびバリア層２２の膜厚は例えば１０ｎｍから１００ｎｍとすることができる。
図２（ａ）を参照に、ソース電極２４（第１電極）を形成すべき領域の電子走行層２０およびバリア層２２を除去する。キャップ層１６上に（ＧａＮ系半導体層１８上に）、Ｔｉ／ＡｌまたはＴｉ／Ａｕからなるソース電極２４を蒸着法およびリフトオフ法を用い形成する。図２（ｂ）を参照に、溝部３０内にＮｉ／ＡｌまたはＮｉ／Ａｕからなるゲート電極２６（制御電極）を例えば蒸着法およびリフトオフ法を用い形成する。これにより、バリア層２２の電子制御層１４に対抗する側面にゲート電極２６が形成される。図２（ｃ）を参照に、基板１０を例えば２００μｍ以下の厚さとなるように研磨する。基板１０の下に基板１０に接続するようにＴｉ／ＡｌまたはＴｉ／Ａｕからなるドレイン電極２８（第２電極）を蒸着法およびリフトオフ法を用い形成する。
図２（ｃ）の矢印のように、実施例１に係るＦＥＴにおいて、ソース電極２４からキャップ層１６に注入された電子は、電子制御層１４がＰ型でバリアとなるため電子走行層２０を通り、ドリフト層１２、基板１０を通りドレイン電極２８に至る。ゲート電極２６はソース電極２４とドレイン電極２８との間を流れる電流を制御する。言い換えれば、ゲート電極２６はＧａＮ系半導体層上に設けられ、ＧａＮ系半導体層１８に流れる電流を制御する。このようにして、ＦＥＴとして動作する。
六方晶の４Ｈまたは６Ｈ−ＳｉＣはエネルギーバンドギャップが約３．０ｅＶと大きいため絶縁基板として用いる場合には適している。しかし、ＧａＮ層との界面ではコンダクションバンドの不連続エネルギーΔＥｃが大きい。このため、ＳｉＣ基板上にＧａＮ層を形成すると、ＳｉＣとＧａＮとの界面の直交方向の接触抵抗が大きくなり電気伝導特性が劣化する。
３Ｃ−ＳｉＣはエネルギーバンドギャップが約２．２ｅＶであり、実施例１のように３Ｃ−ＳｉＣからなる基板１０上にＧａＮドリフト層１２を設けた場合、基板１０とＧａＮドリフト層１２との界面のΔＥｃは小さい。よって、基板１０とドリフト層１２との間の接触抵抗が小さくなる。これにより、ソース電極２４とドレイン電極２８との間を流れる電流の伝導特性が良好となる。
前述のように４Ｈ、６Ｈ−ＳｉＣ基板にはマイクロパイプが発生している。そのため、４Ｈ、６Ｈ−ＳｉＣ基板上にＧａＮ系半導体層１８を成長した場合は、下地の基板の欠陥が影響しＧａＮ系半導体層１８にもマイクロパイプにともなう欠陥が発生してしまう。成長過程においてマイクロパイプにともなう欠陥は若干埋もれるもののマイロパイプにともなう欠陥を完全になくすことはできない。図２（ｃ）のように縦型デバイスにおいてゲート電極２６とドレイン電極２８との間の電界の加わる方向は基板１０の主面とほぼ垂直方向となる。（０００１）を主面とする４Ｈ、６Ｈ−ＳｉＣ基板の場合、基板１０の主面に対し垂直方向と平行にマイクロパイプが形成される。このように電界の方向にほぼ平行にマイクロパイプが形成されるため、リーク電流が増大し高耐圧の実現が難しい。つまり、４Ｈ、６Ｈ−ＳｉＣを縦型デバイスに適用する場合は、マイクロパイプが悪影響を及ぼす。この時、リーク電流は、マイクロパイプを通じて流れるため、マイクロパイプが低減されることが好ましい。
一方、３Ｃ−ＳｉＣ基板１０上にＧａＮ系半導体層１８を設けた場合、マイクロパイプが発生し難い。前述のようにマイクロパイプは六方晶系結晶構造の４Ｈあるいは６Ｈ−ＳｉＣ基板のもつ長周期構造に起因している。よって、単周期構造の３Ｃ−ＳｉＣはマイクロパイプの発生は少ない。例えば、マイクロパイプの密度は４Ｈ、６Ｈ−ＳｉＣの場合１０個／ｃｍ−３以上であるのに対し、３Ｃ−ＳｉＣは０から１個／ｃｍ−３と一桁小さい。よって、実施例１によれば、縦型デバイスにおいて、ゲート電極２６とドレイン電極２８との間にリーク電流の原因になるマイクロパイプが発生し難いため、ゲート電流２６が制御する電子走行層２０にマイクロパイプが少ない。したがって、電子走行層２０からのリーク電流が低減されるべきゲート電極２６とドレイン電極２８間に高い電界を印加することができる。以上により、高耐圧化が可能となる。
さらに、基板１０は立方晶（１１１）面を主面とする基板であり、ＧａＮ系半導体層１８は六方晶（０００１）面を主面とすることが好ましい。主面を立方晶（１１１）面とする３Ｃ−ＳｉＣ基板上には３Ｃ−ＧａＮ立方晶（１１１）またはＧａＮ六方晶（０００１）を成長することができる。六方晶（０００１）面を主面とするＧａＮ系半導体層１８の場合には、ピエゾ電荷が形成されやすい。よって、ピエゾ電荷を用い高濃度な２ＤＥＧ（2 dimension electron gas)を形成することができ、ソース電極２４のキャップ層１６へのコンタクト抵抗を小さくすることができる。
実施例２はＳｉＣドリフト層１１を有する例である。図３を参照に、実施例１のＧａＮドリフト層１２の代わりに立方晶（１１１）面を主面とする３Ｃ−ＳｉＣドリフト層１１が設けられている。３Ｃ−ＳｉＣドリフト層１１上にＧａＮ系半導体層１８ａとしてＡｌＧａＮ電子制御層１４およびキャップ層１６をＭＯＣＶＤ法を用い六方晶（０００１）を主面に形成する。その他の構成は実施例１と同じであり説明を省略する。このように、基板１０とＧａＮ系半導体層１８ａとの間に３Ｃ−ＳｉＣドリフト層１１を設けることができる。ＳｉＣはＳｉに比べ約１０倍の絶縁耐圧を有している。３Ｃ−ＳｉＣ基板１０を用いることにより、３Ｃ−ＳｉＣドリフト層１１内のマイクロパイプにともなう欠陥を低減させることができ、３Ｃ−ＳｉＣドリフト層１１を厚膜化することができる。よって、高耐圧化が可能となる。これにより、実施例２においては基板１０とＧａＮ系半導体層１８ａとの接触抵抗が小さく、高耐圧な縦型デバイスを提供することができる。
実施例２のようにＧａＮ系半導体層１８ａの最下層はＧａＮ層である必要は無い。例えば、この最下層の材料がＧａＮ等の六方晶ＳｉＣとの界面でΔＥｃが大きくなる場合、基板を３Ｃ−ＳｉＣとすることにより、第１電極と第２電極との間の良好な導電特性を得ることができる。よって、実施例１のように、ＧａＮ系半導体層１８の最下層はＧａＮ層またはＧａＮ層よりΔＥｃが小さいＧａＮ系半導体層の場合、特に本発明の接触抵抗の低減という効果を奏することができる。
実施例３は、ＧａＮ系半導体層１８と３Ｃ−ＳｉＣ基板１０との間に核生成層３２を有する例である。図４（ａ）を参照に、基板１０上に接するように、例えばＡｌＩｎＧａＮからなる核生成層３２をＭＯＣＶＤ法を用い形成する。核生成層３２は、ＡｌＩｎＧａＮ以外にもＺｎＯ（酸化亜鉛）またはＺｒＢ２（ホウ化ジルコニウム）を用いることができる。このように、ＧａＮ層と格子整合する材料が好ましい。図４（ｂ）を参照に、核生成層３２上に、核生成層３２に接するようにＧａＮドリフト層１２を形成する。以下、実施例１と同様にＧａＮ系半導体層１８を形成する。図４（ｃ）を参照に、実施例１と同様に、電子走行層２０、バリア層２２、ソース電極２４、ゲート電極２６およびドレイン電極２８を形成し、実施例３に係るＦＥＴが完成する。
ＳｉＣ基板１０上に直接ＧａＮ層を成長する場合、ＳｉＮ基板１０表面にＧａＮ層が形成される核が生じ難い。そこで、実施例３のように、基板１０上に核生成層３２を形成し、核生成層３２上にドリフト層１２を形成する。これにより、ＳｉＣ基板１０上に核生成層３２は容易に成長可能で、核生成層３２上にはＧａＮ層を成長するための核が生成されるため、ＧａＮドリフト層１２を容易に成長することができる。ＡｌＩｎＧａＮを核生成層３２として用いる場合、核生成層３２はＡｌＮを多く含むほうが核を生成し易い。しかしながら、ＡｌＮを多く含むとエネルギーバンドギャップが大きくなり、縦方向に流れる電流のバリアとなってしまう。そこで、ＩｎＮを含む混晶としてエネルギーバンドギャップがＧａＮと同程度とすることが好ましい。核生成層３２の膜厚は核生成する程度の厚さであればよいが、例えば５ｎｍから１００ｎｍである。また、核生成層３２は電流が流れるよう、１０１７ｃｍ−３から１０１８ｃｍ−３のキャリア濃度を有していることが好ましい。
実施例４は、例えば、ＡｌＩｎＧａＮからなる核生成層３２ａを基板１０に接しかつ離間して複数設け、ＧａＮドリフト層１２は核生成層３２ａの間で基板１０と接している例である。図５（ａ）を参照に、実施例３の図４（ａ）の工程後、核生成層３２を分離するようにエッチングし、複数の核生成層３２ａを形成する。図５（ｂ）を参照に、実施例１と同様にＧａＮ系半導体層１８をＭＯＣＶＤ法を用い形成する。このとき。ＧａＮドリフト層１２は核生成層３２ａの間で基板１０と接するように形成する。その他の構成は実施例３の図４（ｃ）と同じであり説明を省略する。
実施例４においては、ＧａＮドリフト層１２が成長する際、核生成層３２ａの上方および横方向に向かってＧａＮが成長する。このように、ＧａＮ層は核生成層３２ａからラテラル成長する。よって、実施例３のように核生成層３２が基板１０の全面を覆っていなくともよい。実施例４の核生成層３２ａ各々の間隔はＧａＮがラテラル成長しうる長さが好ましく、１μｍから１０μｍ程度が好ましい。
実施例４によれば、ＧａＮドリフト層１２を成長する際の核を生成するための層は核生成層３２ａが担う。一方、核生成層３２ａの間でＧａＮドリフト層１２と基板１０とが直接接しているため、ＧａＮドラフト層１２と基板１０との間を直接電流が流れる。よって、実施例３のように核生成層３２を導入したことに起因する接触抵抗の増大等を抑制することができる。核生成層３２ａは接触抵抗をより低減するため、１０１７ｃｍ−３から１０１８ｃｍ−３のキャリア濃度を有していることが好ましい。なお、核生成層３２ａは基板１０内に溝を形成し溝内に形成してもよい。
実施例１から実施例４は縦型のＦＥＴの例であったが、ＧａＮ系半導体層上に設けられた第１電極と基板に設けられた第２電極との間を電流が流れるトランジスタであれば、同様の効果を奏することができる。例えば、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がベース電極であるバイポーラトランジスタ、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がゲート電極であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とすることもできる。
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１（ａ）から図１（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図（その１）である。 図２（ａ）からび図２（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図（その２）である。 図３は実施例２に係るＦＥＴの断面図である。 図４（ａ）から図４（ｃ）は実施例３に係るＦＥＴの製造工程を示す断面図である。 図５（ａ）および図５（ｂ）は実施例４に係るＦＥＴの製造工程を示す断面図である。
符号の説明
１０ 基板
１１ ＳｉＣドリフト層
１２ ＧａＮドリフト層
１３ 上部ＧａＮ層
１４ 電子制御層
１６ キャップ層
１８、１８ａ ＧａＮ系半導体層
２０ 電子走行層
２２ バリア層
２４ ソース電極
２６ ゲート電極
２８ ドレイン電極
３０ 溝部
３２、３２ａ 核生成層
３４ 下部ＧａＮ層

Claims (7)

  1. ３Ｃ−ＳｉＣからなる基板と、
    該基板上に設けられたＧａＮ系半導体層と、
    前記ＧａＮ系半導体層上に設けられた第１電極と、
    前記基板に接続された第２電極と、
    前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置。
  2. 前記基板と前記ＧａＮ系半導体層との間に設けられたＧａＮまたは３Ｃ−ＳｉＣからなるドリフト層を具備することを特徴とする請求項１記載の半導体装置。
  3. 前記基板は主面が立方晶（１１１）面基板であり、前記ＧａＮ系半導体層は六方晶（０００１）面を表面とすることを特徴とする請求項１または２記載の半導体装置。
  4. 前記基板と接しＧａＮ層と格子整合する化合物からなる核生成層を具備することを特徴とする請求項１から３のいずれか一項記載の半導体装置。
  5. 前記核生成層は離間して前記基板に接し複数設けられてなることを特徴とする請求項４記載の半導体装置。
  6. 前記ドリフト層および前記ＧａＮ系半導体層は、ＭＯＣＶＤ法で成長されてなることを特徴とする請求項１または２記載の半導体装置。
  7. 前記制御電極は、前記ＧａＮ系半導体層上に設けられ、ＧａＮ系半導体層に流れる電流を制御することを特徴とする請求項１記載の半導体装置。
JP2006270286A 2006-10-02 2006-10-02 半導体装置およびその製造方法 Pending JP2008091595A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006270286A JP2008091595A (ja) 2006-10-02 2006-10-02 半導体装置およびその製造方法
US11/905,429 US20080079009A1 (en) 2006-10-02 2007-10-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006270286A JP2008091595A (ja) 2006-10-02 2006-10-02 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2008091595A true JP2008091595A (ja) 2008-04-17

Family

ID=39260256

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006270286A Pending JP2008091595A (ja) 2006-10-02 2006-10-02 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20080079009A1 (ja)
JP (1) JP2008091595A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251505A (ja) * 2009-04-15 2010-11-04 Toyota Motor Corp 窒化物半導体装置
WO2011013500A1 (ja) * 2009-07-30 2011-02-03 住友電気工業株式会社 半導体装置およびその製造方法
JP2011049521A (ja) * 2009-07-30 2011-03-10 Sumitomo Electric Ind Ltd 半導体装置及びその製造方法
WO2011043110A1 (ja) * 2009-10-08 2011-04-14 住友電気工業株式会社 半導体装置およびその製造方法
JP2011135094A (ja) * 2011-02-25 2011-07-07 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2011181745A (ja) * 2010-03-02 2011-09-15 Sumitomo Electric Ind Ltd 窒化物電子デバイスを作製する方法
WO2011114535A1 (ja) * 2010-03-19 2011-09-22 富士通株式会社 化合物半導体装置及びその製造方法
JP2011204892A (ja) * 2010-03-25 2011-10-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2011222768A (ja) * 2010-04-09 2011-11-04 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2011222765A (ja) * 2010-04-09 2011-11-04 Sumitomo Electric Ind Ltd 窒化物電子デバイス、窒化物電子デバイスを作製する方法
JP5510544B2 (ja) * 2010-07-14 2014-06-04 富士通株式会社 化合物半導体装置及びその製造方法
WO2015004853A1 (ja) * 2013-07-12 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5234333B2 (ja) * 2008-05-28 2013-07-10 Ｎｌｔテクノロジー株式会社 ゲート線駆動回路、アクティブマトリクス基板及び液晶表示装置
JP5566670B2 (ja) * 2008-12-16 2014-08-06 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP4985760B2 (ja) * 2009-12-28 2012-07-25 住友電気工業株式会社 半導体装置およびその製造方法
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
JP5439215B2 (ja) 2010-02-10 2014-03-12 株式会社東芝 半導体装置および半導体装置の製造方法
KR20130014850A (ko) * 2011-08-01 2013-02-12 삼성전자주식회사 파워소자의 제조방법
KR20130076314A (ko) * 2011-12-28 2013-07-08 삼성전자주식회사 파워소자 및 이의 제조방법
US9269788B2 (en) 2012-02-23 2016-02-23 Sensor Electronic Technology, Inc. Ohmic contact to semiconductor
US9761709B2 (en) 2014-08-28 2017-09-12 Hrl Laboratories, Llc III-nitride transistor with enhanced doping in base layer
US9627473B2 (en) * 2015-09-08 2017-04-18 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation in III-nitride material semiconductor structures
US9806182B2 (en) * 2015-09-08 2017-10-31 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using elemental diboride diffusion barrier regions
CN105655251A (zh) * 2016-03-11 2016-06-08 成都海威华芯科技有限公司 一种GaN HEMT器件制作方法
US10796942B2 (en) * 2018-08-20 2020-10-06 Stmicroelectronics S.R.L. Semiconductor structure with partially embedded insulation region
WO2020181548A1 (zh) 2019-03-14 2020-09-17 中国科学院微电子研究所 GaN基超结型垂直功率晶体管及其制作方法
CN109888012B (zh) * 2019-03-14 2022-08-30 中国科学院微电子研究所 GaN基超结型垂直功率晶体管及其制作方法
CN212062440U (zh) * 2020-06-24 2020-12-01 广东致能科技有限公司 一种常关型器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251505A (ja) * 2009-04-15 2010-11-04 Toyota Motor Corp 窒化物半導体装置
US8227810B2 (en) 2009-07-30 2012-07-24 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
WO2011013500A1 (ja) * 2009-07-30 2011-02-03 住友電気工業株式会社 半導体装置およびその製造方法
JP2011035072A (ja) * 2009-07-30 2011-02-17 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2011049521A (ja) * 2009-07-30 2011-03-10 Sumitomo Electric Ind Ltd 半導体装置及びその製造方法
US8525184B2 (en) 2009-07-30 2013-09-03 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
WO2011043110A1 (ja) * 2009-10-08 2011-04-14 住友電気工業株式会社 半導体装置およびその製造方法
JP2011082397A (ja) * 2009-10-08 2011-04-21 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US8729562B2 (en) 2009-10-08 2014-05-20 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
JP2011181745A (ja) * 2010-03-02 2011-09-15 Sumitomo Electric Ind Ltd 窒化物電子デバイスを作製する方法
US9166030B2 (en) 2010-03-19 2015-10-20 Fujitsu Limited Compound semiconductor device and method for fabricating
US9337326B2 (en) 2010-03-19 2016-05-10 Fujitsu Limited Compound semiconductor device and method for fabricating the same
JP5573941B2 (ja) * 2010-03-19 2014-08-20 富士通株式会社 化合物半導体装置及びその製造方法
WO2011114535A1 (ja) * 2010-03-19 2011-09-22 富士通株式会社 化合物半導体装置及びその製造方法
JP2011204892A (ja) * 2010-03-25 2011-10-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2011222768A (ja) * 2010-04-09 2011-11-04 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2011222765A (ja) * 2010-04-09 2011-11-04 Sumitomo Electric Ind Ltd 窒化物電子デバイス、窒化物電子デバイスを作製する方法
JP5510544B2 (ja) * 2010-07-14 2014-06-04 富士通株式会社 化合物半導体装置及びその製造方法
US9312373B2 (en) 2010-07-14 2016-04-12 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
US9515063B2 (en) 2010-07-14 2016-12-06 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
JP2011135094A (ja) * 2011-02-25 2011-07-07 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
WO2015004853A1 (ja) * 2013-07-12 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
US9412858B2 (en) 2013-07-12 2016-08-09 Panasonic Intellectual Peoperty Manageement Co., Ltd. Group III nitride semiconductor device which can be used as a power transistor
JPWO2015004853A1 (ja) * 2013-07-12 2017-03-02 パナソニックＩｐマネジメント株式会社 半導体装置

Also Published As

Publication number Publication date
US20080079009A1 (en) 2008-04-03

Similar Documents

Publication Publication Date Title
JP2008091595A (ja) 半導体装置およびその製造方法
JP5400266B2 (ja) 電界効果トランジスタ
CN102694013B (zh) 采用耗尽模式GaN基FET的串叠电路
JP4224737B2 (ja) 半導体素子
JP5114947B2 (ja) 窒化物半導体装置とその製造方法
JP4531071B2 (ja) 化合物半導体装置
JP6511645B2 (ja) 窒化物半導体デバイス
JP5587564B2 (ja) 電界効果トランジスタおよび電界効果トランジスタの製造方法
KR101008272B1 (ko) 노멀 오프 특성을 갖는 질화물계 고전자 이동도 트랜지스터및 그 제조방법
US8669592B2 (en) Compound semiconductor device and method for fabricating the same
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP2014179546A (ja) 半導体装置
JP2008227501A (ja) 窒化物ベースのトランジスタのための窒化アルミニウムを含むキャップ層およびその作製方法
CN104037212A (zh) 氮化物半导体元件及其制造方法
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
JP2009099691A (ja) 電界効果半導体装置の製造方法
CN104704608A (zh) 氮化物半导体结构物
JP2011166067A (ja) 窒化物半導体装置
JP2011108712A (ja) 窒化物半導体装置
JP2007088185A (ja) 半導体装置及びその製造方法
JP2012069662A (ja) 電界効果トランジスタ
KR20140112272A (ko) 고전자 이동도 트랜지스터 및 그 제조방법
JP4474292B2 (ja) 半導体装置
CN212542443U (zh) 一种氮化镓晶体管结构及氮化镓基外延结构
JP2008227039A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081028

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081224

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090512