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KR20230000718A - 고전자이동도 트랜지스터 및 그 제조 방법 - Google Patents

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KR20230000718A
KR20230000718A KR1020210083182A KR20210083182A KR20230000718A KR 20230000718 A KR20230000718 A KR 20230000718A KR 1020210083182 A KR1020210083182 A KR 1020210083182A KR 20210083182 A KR20210083182 A KR 20210083182A KR 20230000718 A KR20230000718 A KR 20230000718A
Authority
KR
South Korea
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layer
forming
type semiconductor
electron mobility
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210083182A
Other languages
English (en)
Inventor
박준혁
황선규
김종섭
김준용
전우철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210083182A priority Critical patent/KR20230000718A/ko
Priority to US17/537,989 priority patent/US12199174B2/en
Publication of KR20230000718A publication Critical patent/KR20230000718A/ko
Priority to US18/961,728 priority patent/US20250098201A1/en
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Abstract

본 개시에 따른 일 실시예는, 채널층, 상기 채널층 상에 마련되며, 상기 채널층에 2차원 전자가스(2-Dimensional Electron Gas; 2DEG)를 유발하는 배리어층, 상기 배리어층 상에 마련되는 p형 반도체층, 상기 배리어층 상에 마련되며 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층, 상기 p형 반도체층 상에 마련되는 게이트 전극, 및 상기 배리어층의 양측에, 상기 게이트 전극으로부터 이격되게 마련되는 소스 전극 및 드레인 전극을 포함하는, 고전자이동도 트랜지스터를 제공한다.

Description

고전자이동도 트랜지스터 및 그 제조 방법{High electron mobility transistor and method for manufacturing the same}
본 개시의 기술적 사상은 일반적으로 고전자이동도 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 4성분계 물질의 패시베이션층을 포함하는 고전자이동도 트랜지스터 및 그 제조 방법에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
현재 상용화되고 있는 파워소자는 실리콘(Si)을 기반으로 하는 파워 MOSFET(metal-oxide-semiconductor field-effect transistor)이나 IGBT(insulated gate bipolar transistor)가 대부분이다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, Ⅲ-Ⅴ계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구/개발이 진행되고 있다. 이와 관련해서, 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고전자이동도 트랜지스터(high electron mobility transistor)(이하, HEMT)가 주목 받고 있다.
HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG는 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다. 전형적인 구조의 HEMT, 예를 들어 III족 질화물 반도체에 의한 이종 접합을 이용한 HEMT는 노멀리 온(normally on) 특성을 갖는다. 노멀리 오프(off) 특성의 HEMT를 구현하기 위하여, 채널에 공핍 영역을 형성하는 반도체층이 채용된다.
본 개시의 다양한 실시예에 따라, 배리어층 상에 마련된 4성분계 물질의 패시베이션층을 포함하는 고전자이동도 트랜지스터 및 그 제조 방법을 제공하고자 한다.
일 실시예는,
채널층, 상기 채널층 상에 마련되며, 상기 채널층에 2차원 전자가스(2-Dimensional Electron Gas; 2DEG)를 유발하는 배리어층, 상기 배리어층 상에 마련되는 p형 반도체층, 상기 배리어층 상에 마련되며 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층, 상기 p형 반도체층 상에 마련되는 게이트 전극, 및 상기 배리어층의 양측에, 상기 게이트 전극으로부터 이격되게 마련되는 소스 전극 및 드레인 전극을 포함하는, 고전자이동도 트랜지스터를 제공한다.
상기 제1 패시베이션층은 AlGaOxNy(0<x<1, 0<y<1, x+y<1)를 포함할 수 있다.
상기 제1 패시베이션층은 상기 배리어층의 상기 p형 반도체층이 마련되지 않은 영역 상에 마련될 수 있다.
상기 제1 패시베이션층은 상기 배리어층의 상부 표면과 직접 접촉하도록 마련될 수 있다.
상기 고전자이동도 트랜지스터는 상기 제1 패시베이션층과 상기 게이트 전극을 덮는 제2 패시베이션층을 더 포함할 수 있다.
상기 제2 패시베이션층은 상기 제1 패시베이션층이 포함하는 물질과 다른 물질을 포함할 수 있다.
상기 고전자이동도 트랜지스터는 상기 제2 패시베이션층, 상기 소스 전극 및 드레인 전극을 덮는 제3 패시베이션층을 더 포함할 수 있다.
상기 제2 패시베이션층과 상기 제3 패시베이션층은 각각, 상기 게이트 전극을 외부로 노출시키는 제1 홀 및 제2 홀을 포함할 수 있다.
상기 게이트 전극의 상기 p형 반도체층과 접하는 하부 표면의 면적은 상기 게이트 전극과 접하는 상기 p형 반도체층의 상부 표면의 면적보다 작을 수 있다.
상기 제1 패시베이션층의 두께는 1nm ~ 10nm일 수 있다.
상기 배리어층의 에너지 밴드갭은 상기 채널층의 에너지 밴드갭보다 클 수 있다.
상기 배리어층은 AlGaN, AlInN, InGaN, AlN, AlInGaN 중 어느 하나를 포함할 수 있다.
일 실시예는,
기판 상에 채널층을 형성하는 단계, 상기 채널층 상에 배리어층을 형성하는 단계, 상기 배리어층 상에 p형 반도체층을 형성하는 단계, 상기 배리어층 상에 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층을 형성하는 단계, 상기 p형 반도체층 상에 게이트 전극을 형성하는 단계 및 상기 배리어층의 양측에, 상기 게이트 전극으로부터 이격되게 마련되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 고전자이동도 트랜지스터 제조 방법을 제공한다.
상기 배리어층 상에 p형 반도체층을 형성하는 단계와 상기 p형 반도체층 상에 게이트 전극을 형성하는 단계에서는, 상기 배리어층 상에 p형 반도체 물질층과 게이트 전극 물질층을 순차적으로 형성한 뒤, 적층된 상기 p형 반도체 물질층과 상기 게이트 전극 물질층을 식각하여 상기 p형 반도체층과 상기 게이트 전극을 형성할 수 있다.
상기 제1 패시베이션층을 형성하는 단계는, 상기 p형 반도체층을 형성하는 단계 및 상기 게이트 전극을 형성하는 단계 이후에 수행될 수 있다.
상기 제1 패시베이션층을 형성하는 단계에서는, 상기 p형 반도체 물질층과 상기 게이트 전극 물질층이 식각됨으로써 노출된 상기 배리어층에 대해, O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존(ozone) 처리 중 어느 하나를 수행함으로써 상기 제1 패시베이션층을 형성할 수 있다.
상기 고전자이동도 트랜지스터 제조 방법은, 상기 제1 패시베이션층을 형성하는 단계 이후에 상기 제1 패시베이션층과 상기 게이트 전극을 덮는 제2 패시베이션층을 형성하는 단계를 더 포함할 수 있다.
상기 배리어층 상에 p형 반도체층을 형성하는 단계에서는, 상기 배리어층 상에 p형 반도체 물질층을 형성한 뒤, 증착된 상기 p형 반도체 물질층을 식각하여 상기 p형 반도체층을 형성할 수 있다.
상기 제1 패시베이션층을 형성하는 단계에서는, 상기 p형 반도체 물질층이 식각됨으로써 노출된 상기 배리어층에 대해 O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존(ozone) 처리 중 어느 하나를 수행함으로써 상기 제1 패시베이션층을 형성할 수 있다.
상기 고전자이동도 트랜지스터 제조 방법은, 상기 제1 패시베이션층을 형성하는 단계 이후 및 상기 게이트 전극을 형성하는 단계 이전에, 상기 제1 패시베이션층과 상기 p형 반도체층을 덮는 제2 패시베이션층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 패시베이션층을 형성하는 단계 이후 및 상기 게이트 전극을 형성하는 단계 이전에, 상기 소스 전극 및 드레인 전극을 형성하는 단계가 수행될 수 있다.
고전자이동도 트랜지스터 제조 방법은, 상기 소스 전극 및 드레인 전극을 형성하는 단계 이후 및 상기 게이트 전극을 형성하는 단계 이전에, 상기 소스 전극, 상기 드레인 전극 및 상기 제2 패시베이션층 을 덮는 제3 패시베이션층을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극을 형성하는 단계에서는, 상기 제2 패시베이션층과 상기 제3 패시베이션층에 각각 상기 p형 반도체층을 노출시키는 제1 홀 및 제2 홀을 형성하고, 상기 제1 홀 및 제2 홀을 통해 상기 p형 반도체층과 접하는 상기 게이트 전극을 형성할 수 있다.
본 개시의 다양한 실시예에 따라, 배리어층 상에 마련된 4성분계 물질의 패시베이션층을 포함하는 고전자이동도 트랜지스터 및 그 제조 방법을 제공할 수 있다.
본 개시의 다양한 실시예에 따라, 배리어층 상의 단글링 본드(dangling bond)에 의한 고전자이동도 트랜지스터의 열화를 방지하는 4성분계 물질의 패시베이션층을 포함하는 고전자이동도 트랜지스터 및 그 제조 방법을 제공할 수 있다.
본 개시의 다양한 실시예에 따라, 배리어층으로부터의 갈륨(Ga) 확산을 방지하여 추가적인 결함 형성을 억제시키는 4성분계 물질의 패시베이션층을 포함하는 고전자이동도 트랜지스터 및 그 제조 방법을 제공할 수 있다.
도 1은 일 실시예에 따른 고전자이동도 트랜지스터의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 2는 일 실시예에 따른 고전자이동도 트랜지스터에 대한 X선 광전자 분광(X-ray photoelectron spectroscopy; XPS) 결과를 간략하게 도시한 그래프이다.
도 3은 일 실시예에 따른 고전자이동도 트랜지스터에 대한 X선 광전자 분광(X-ray photoelectron spectroscopy; XPS) 결과를 간략하게 도시한 그래프이다.
도 4는 일 실시예에 따른 고전자이동도 트랜지스터에 대한 X선 광전자 분광(X-ray photoelectron spectroscopy; XPS) 결과를 간략하게 도시한 그래프이다.
도 5는 일 실시예에 따른 고전자이동도 트랜지스터에 대한 HTRB(High-Temperature Reverse Bias) 신뢰성 평가 결과를 간략하게 도시한 것이다.
도 6은 다른 일 실시예에 따른 고전자이동도 트랜지스터의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 7은 또 다른 일 실시예에 따른 고전자이동도 트랜지스터의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 8은 또 일 실시예에 따른 고전자이동도 트랜지스터의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 9는 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 흐름도이다.
도 10 내지 도 13은 도 9의 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 것이다.
도 14는 다른 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 흐름도이다.
도 15 내지 도 16은 도 14의 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 것이다.
도 17은 또 다른 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 흐름도이다.
도 18 내지 도 23은 도 17의 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 것이다.
아래에서는 첨부한 도면을 참조하여 해당 기술 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 다양한 실시예에 따른 고전자이동도 트랜지스터 및 그 제조 방법에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
한편, 이하에서 설명되는 고전자이동도 트랜지스터 및 그 제조 방법은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
반도체 집적 회로 소자는 둘 이상의 소자를 포함할 수 있다. 예를 들어, 반도체 집적 회로 소자는 둘 이상의 고전자이동도 트랜지스터(HEMT)를 포함할 수 있다. 고전자이동도 트랜지스터(HEMT)는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함할 수 있다. 고전자이동도 트랜지스터(HEMT)에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스(2DEG)는 매우 높은 전자이동도(electron mobility)를 가질 수 있다. 고전자이동도 트랜지스터(HEMT)에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 전류 및 파워 소모가 발생할 수 있으며, 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서는 게이트 전극에 음의 전압(negative voltage)을 가해야 하는 문제가 있다. 이러한 문제들을 해결하기 위한 방안으로 디플리션(depletion) 형성층을 구비함으로써 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(Normally-Off) 특성을 구현할 수 있다. 디플리션 형성층은 예를 들어, p형 반도체층을 포함할 수 있다.
p형 반도체층을 형성하는 과정에서 고전자이동도 트랜지스터(HEMT) 표면에 단글링 본드(dangling bond) 및 질소 빈자리 결함 (nitrogen vacancy) 등이 생성될 수 있고, 이로 인해 고전자이동도 트랜지스터(HEMT)의 효율이 저하될 수 있다. 단글링 본드(dangling bond)를 제거하기 위해, 고전자이동도 트랜지스터(HEMT) 상에 SiN 등을 포함하는 패시베이션층을 형성할 수 있다. 그러나, SiN 등을 포함하는 패시베이션층을 증착하는 과정에서 H2와 p형 반도체층에 포함된 마그네슘(Mg)이 반응하여 Mg-H 복합체가 형성됨으로써, p형 반도체층의 정공 농도가 감소될 수 있다.
이하에서는 도 1 내지 도 23을 참조하여 고전자이동도 트랜지스터 형성 과정에서 생성될 수 있는 단글링 본드 발생을 억제하고, p형 반도체층의 정공 농도가 감소하는 현상을 일으키지 않는 4성분계 물질을 포함하는 패시베이션층을 포함하는 고전자이동도 트랜지스터 및 그 제조 방법에 대해 설명한다.
도 1은 일 실시예에 따른 고전자이동도 트랜지스터(100)의 예시적인 구성을 간략하게 도시한 측단면도이다. 도 2 내지 도 4는 일 실시예에 따른 고전자이동도 트랜지스터(100)에 대한 X선 광전자 분광(XPS) 결과를 간략하게 도시한 그래프이다. 도 5는 일 실시예에 따른 고전자이동도 트랜지스터(100)에 대한 HTRB 신뢰성 평가 결과를 간략하게 도시한 것이다.
도 1을 참조하면, 고전자이동도 트랜지스터(100)는 채널층(20), 채널층(20) 상에 마련되며, 채널층(20)에 2차원 전자가스(2DEG)를 유발하는 배리어층(30), 배리어층(30) 상에 마련되는 p형 반도체층(40), 배리어층(30) 상에 마련되며 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50), p형 반도체층(40) 상에 마련되는 게이트 전극(60), 배리어층(30)의 양측에 게이트 전극(60)으로부터 이격되게 마련되는 소스 전극(71) 및 드레인 전극(72)을 포함할 수 있다. 또한, 채널층(20)은 기판(11), 씨드층(12) 및 버퍼층(13)이 순차적으로 적층된 구조 상에 마련될 수 있다.
기판(11)은, 예컨대, 사파이어(sapphire), 실리콘(Si), 실리콘 카바이드(SiC), 질화갈륨(GaN) 등을 포함할 수 있다. 기판(11) 상에 버퍼층(13)이 형성될 수 있다. 기판(11)과 버퍼층(13) 사이에 소정의 씨드층(12)이 마련될 수 있다. 씨드층(12)은 버퍼층(13)의 성장을 위한 베이스층일 수 있다. 예를 들어, 씨드층(12)은 AlN을 포함할 수 있다. 기판(11)과 버퍼층(13)은 고전자이동도 트랜지스터(HEMT) 제작 후 제거될 수 있다.
버퍼층(13)은 기판(11)과 채널층(20) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(20)의 결정성 저하를 방지할 수 있다. 버퍼층(13)은 Ⅲ-Ⅴ족 물질, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 버퍼층(13)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 버퍼층(13)은 예를 들어, AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 버퍼층(13)은 채널층(20)과 동일한 물질을 포함할 수 있다.
채널층(20)은 소스 전극(71)과 드레인 전극(72) 사이에 채널을 형성하는 층으로서, 채널층(20)은 내부에 2차원 전자가스(2DEG)(21)가 형성될 수 있는 물질을 포함할 수 있다. 채널층(20)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 채널층(20)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 예를 들어, 채널층(20)은 AlN, GaN, InN, InGaN 또는 AlGaN, AlInN, AlInGaN 등 중 적어도 하나를 포함할 수 있다. 채널층(20)은 언도핑된(undoped) 층일 수 있으며, 불순물이 도핑된 층일 수도 있다. 채널층(20)의 두께는 수백 nm 이하일 수 있다.
배리어층(30)은 채널층(20) 상에 형성될 수 있다. 예를 들어, 배리어층(30)은 채널층(20)의 드리프트(drift) 영역(DTA) 상에 형성될 수 있다. 드리프트 영역(DTA)은 소스 전극(71)과 드레인 전극(72) 사이의 영역으로서, 소스 전극(71)과 드레인 전극(72)에 전위차가 생긴 때에 캐리어의 이동이 발생되는 영역이다. 후술하는 바와 같이 게이트 전극(60)으로의 전압 인가 여부 및/또는 게이트 전극(60)에 인가되는 전압의 크기에 따라서 드리프트 영역(DTA)의 캐리어 이동이 허용/차단, 조절될 수 있다.
배리어층(30)은 채널층(20)보다 큰 에너지 밴드갭을 갖는 물질을 포함할 수 있다. 예를 들어, 배리어층(30)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 다층 구조를 가질 수 있다. 배리어층(30)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 배리어층(30)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 중 적어도 하나를 포함할 수 있다. 배리어층(30) 은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 배리어층(30)의 두께는 수십 ㎚ 이하일 수 있다. 예를 들어, 배리어층(30)의 두께는 약 50㎚ 이하일 수 있다.
배리어층(30)은 채널층(20)에 비하여 상대적으로 높은 에너지 밴드갭을 가지므로, 상대적으로 높은 전기적 분극률을 갖는다. 따라서, 배리어층(30) 하부에 마련된 상대적으로 전기적 분극률이 낮은 채널층(20)에 2차원 전자가스(21)가 유발된다. 2차원 전자가스(21)는 채널층(20)과 배리어층(30)의 계면 아래의 채널층(20) 영역에 형성될 수 있다. 2차원 전자가스(21)는 매우 높은 전자이동도(electron mobility)를 보인다.
소스 전극(71)과 드레인 전극(72)은 채널층(20) 상에 형성될 수 있다. 예를 들어, 소스 전극(71)과 드레인 전극(72)은 채널층(20)의 상부 표면과 접촉하도록 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 도 1에 도시된 것과 달리, 소스 전극(71)과 드레인 전극(72)은 채널층(20) 상에 마련된 배리어층(30)의 상부 표면과 접촉하도록 형성될 수도 있다.
소스 전극(71)과 드레인 전극(72)은 채널층(20) 상의 드리프트 영역(DTA)의 외측에 형성될 수 있다. 예를 들어, 소스 전극(71)과 드레인 전극(72)은 배리어층(30)의 양측에 마련될 수 있다. 소스 전극(71)과 드레인 전극(72)은 채널층(20) 상의 소스 영역(SRA)과 드레인 영역(DRA)에 각각에 형성될 수 있다. 소스 전극(71)과 드레인 전극(72)은 채널층(20)에 오믹(ohmic) 접촉될 수 있다. 소스 전극(71)과 드레인 전극(72)은 전기 전도성 물질, 예를 들어 금속 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 소스 전극(71)과 드레인 전극(72)은 금속 물질 이외의 다양한 전기 전도성 물질을 포함할 수 있다. 소스 전극(71)과 드레인 전극(72)은 서로 이격되게 마련될 수 있다. 소스 전극(71)과 드레인 전극(72)은 게이트 전극(60)으로부터 이격되게 마련될 수 있다. 채널층(20)에 형성된 2차원 전자가스(21)는 소스 전극(71)과 드레인 전극(72) 사이의 전류 통로 즉, 채널로 이용될 수 있다.
p형 반도체층(40)은 배리어층(30) 상에 형성될 수 있다. p형 반도체층(40)은 소스 전극(71)과 드레인 전극(72) 사이에 소스 전극(71) 및 드레인 전극(72)으로부터 이격되게 위치된다. p형 반도체층(40)은 드레인 전극(72)보다 소스 전극(71)에 더 가깝게 위치될 수 있다. p형 반도체층(40)은 배리어층(30)과 다른 에너지 밴드갭을 가질 수 있다. p형 반도체층(40)은 p형 반도체로서, Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함할 수 있다. p형 반도체층(40)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. p형 반도체층(40)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 등 중 적어도 하나를 포함할 수 있다. p형 반도체층(40)은 마그네슘(Mg)과 같은 p형 불순물로 도핑될 수 있다. 예를 들어, p형 반도체층(40)은 p-GaN층 또는 p-AlGaN층일 수 있다.
p형 반도체층(40)에 의해, p형 반도체층(40)의 하부에 해당되는 영역(게이트 영역(GTA))에서 배리어층(30)의 에너지 밴드의 준위가 높아지고 채널층(20)의 드리프트 영역(DTA)의 일부 영역, 즉 게이트 영역(GTA)에 디플리션 영역(depletion region)(22)이 형성될 수 있다. 따라서, 채널층(20)의 게이트 영역(GTA)에 캐리어, 즉 2차원 전자가스(21)가 형성되지 않거나 나머지 영역보다 낮은 전자 농도를 가지게 된다. 따라서, 소스 전극(71)과 드레인 전극(72) 사이에 전류가 흐르지 않으며, 고전자이동도 트랜지스터(100)는 노멀리 오프(Normally off) 특성을 갖는다. 노멀리 오프 특성이란 후술하는 게이트 전극(60)에 전압이 인가되지 않을 때 즉, 노멀(normal) 상태일 때에 채널층(20)에 2차원 전자가스(21)에 의한 채널이 단절되는 오프(off) 상태가 되고, 게이트 전극(60)에 전압이 인가되는 때에 2차원 전자가스(21)에 의한 채널이 형성되는 온(on) 상태가 되는 특성을 말한다.
게이트 전극(60)은 p형 반도체층(40) 상에 형성될 수 있다. 게이트 전극(60)은 p형 반도체층(40)에 오믹(ohmic) 또는 쇼트키(Schottky) 접촉된다. 게이트 전극(60)은 전기 전도성 물질, 예를 들어 금속 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 게이트 전극(60)은 금속 물질 이외의 다양한 전기 전도성 물질을 포함할 수 있다.
게이트 전극(60)에 전압이 인가되지 않은 상태에서는 채널층(20)에 디플리션 영역(22)이 형성되고 2차원 전자가스(21)에 의한 채널이 형성되지 않는다. 따라서, 도 1에 도시된 바와 같이 고전자이동도 트랜지스터(100)는 소스 전극(71)으로부터 드레인 전극(72)으로 전류가 흐르지 않는 오프 상태이다.
게이트 전극(60)에 문턱 전압 이상의 전압이 인가되면, 채널층(20)의 게이트 영역(GTA)에 2차원 전자가스(21)의 농도가 높아지고, 2차원 전자가스(21)의 범위가 확장되어 디플리션 영역(22)이 사라지고 채널이 형성된다. 따라서, 고전자이동도 트랜지스터(100)는 소스 전극(71)으로부터 드레인 전극(72)으로 전류가 흐르는 온 상태가 된다.
한편, p형 반도체층(40)은 예를 들어, 30~150nm 의 두께를 가질 수 있다. p형 반도체층(40)의 두께가 30nm 미만일 경우, 채널층(20)에 디플리션 영역(22)이 형성되지 않게 되어, 오프 상태에서 전류가 흐르는 노멀리 온(Normally on) 특성이 나타날 수 있다. p형 반도체층(40)의 두께가 150nm를 초과할 경우, 게이트 영역(GTA)에서 배리어층(30)의 에너지 밴드 준위가 지나치게 높아지게 되어, 고전자이동도 트랜지스터를 온(ON) 상태로 설정하기 위하여 게이트 전극(60)에 인가되는 바이어스 전압이 과도하게 높아질 수 있다.
일반적으로 전력 소자로 사용되는 고전자이동도 트랜지스터(100)는 높은 문턱 전압이 요구된다. 또한, 고속 동작이 가능한 고전자이동도 트랜지스터(100)를 구현하기 위하여 온 저항을 낮출 필요가 있다. 문턱 전압과 온 저항은 p형 반도체층(40)의 불순물 농도를 변경함으로써 조절할 수 있다.
제1 패시베이션층(50)은 배리어층(30) 상에 마련될 수 있다. 제1 패시베이션층(50)은 배리어층(30)의 상부 표면과 직접 접촉하도록 마련될 수 있다. 제1 패시베이션층(50)은 배리어층(30) 상의 p형 반도체층(40)이 마련되지 않은 영역 상에 마련될 수 있다. 예를 들어, 제1 패시베이션층(50)은 배리어층(30) 상의 드리프트 영역(DTA) 중에서 게이트 영역(GTA)을 제외한 나머지 영역에 마련될 수 있다. 제1 패시베이션층(50)의 두께는 수 nm일 수 있다. 예를 들어, 제1 패시베이션층(50)의 두께는 1nm 내지 10nm일 수 있다.
제1 패시베이션층(50)은 Al, Ga, O, N의 4성분계 물질을 포함할 수 있다. 예를 들어, 제1 패시베이션층(50)은 AlGaOxNy(0<x<1, 0<y<1, x+y<1)을 포함할 수 있다.
제1 패시베이션층(50)에 의해서 고전자이동도 트랜지스터(100)의 신뢰성 및 균일성이 증가할 수 있다. 예를 들어, 제1 패시베이션층(50)에 의해서 배리어층(30)으로부터 갈륨(Ga)이 외부로 확산되는 현상이 억제될 수 있고 이에 따라, 고전자이동도 트랜지스터(100)에 형성될 수 있는 결함(defect)이 감소될 수 있다. 또한, 제1 패시베이션층(50)이 배리어층(30)을 덮음으로써 고전자이동도 트랜지스터(100)의 표면에서의 단글링 본드 발생을 억제할 수 있으며 배리어층(30)으로부터 갈륨(Ga)이 외부로 확산되는 현상을 억제할 수 있다.
도 2를 참조하면, AlGaN을 포함하는 배리어층(30)에 대해 수행한 N2O 플라즈마 전처리에 의해 형성된 제1 패시베이션층(50)을 포함하는 고전자이동도 트랜지스터(100)에 대해 수행한 X선 광전자 분광 결과, 고전자이동도 트랜지스터(100)는 Ga-N 결합보다 Ga-O 결합을 더 많이 포함하는 것을 알 수 있다. 예를 들어, 제1 곡선(a1) 및 제2 곡선(a2)에 나타난 바와 같이, 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행하기 전에는 고전자이동도 트랜지스터(100)가 Ga-N 결합을 Ga-O 결합보다 더 많이 포함할 수 있다. 또한, 제3 곡선(a3) 및 제4 곡선(a4)에 나타난 바와 같이, 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행한 후에는 고전자이동도 트랜지스터(100)가 Ga-O 결합을 Ga-N 결합보다 더 많이 포함할 수 있다.
도 3을 참조하면, AlGaN을 포함하는 배리어층(30)에 대해 수행한 N2O 플라즈마 전처리에 의해 형성된 제1 패시베이션층(50)을 포함하는 고전자이동도 트랜지스터(100)에 대해 수행한 X선 광전자 분광 결과, 고전자이동도 트랜지스터(100)는 Al-N 결합보다 Al-O 결합을 더 많이 포함하는 것을 알 수 있다. 예를 들어, 제5 곡선(a5) 및 제6 곡선(a6)에 나타난 바와 같이, 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행하기 전에는 고전자이동도 트랜지스터(100)가 Al-N 결합을 Al-O 결합보다 더 많이 포함할 수 있다. 또한, 제7 곡선(a7) 및 제8 곡선(a8)에 나타난 바와 같이, 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행한 후에는 고전자이동도 트랜지스터(100)가 Al-O 결합을 Al-N 결합보다 더 많이 포함할 수 있다.
도 4를 참조하면, AlGaN을 포함하는 배리어층(30)에 대해 수행한 N2O 플라즈마 전처리에 의해 형성된 제1 패시베이션층(50)을 포함하는 고전자이동도 트랜지스터(100)에 대해 수행한 X선 광전자 분광 결과, 고전자이동도 트랜지스터(100)는 N-O 결합을 포함하는 것을 알 수 있다. 예를 들어, 제9 곡선(a9)에 나타난 바와 같이, 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행하기 전에는 고전자이동도 트랜지스터(100)가 N-O 결합을 포함하지 않을 수 있다. 그러나, 제10 곡선(a10)에 나타난 바와 같이, 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행한 후에는 고전자이동도 트랜지스터(100)가 N-O 결합을 포함하게 될 수 있다.
도 2 내지 도 4를 참조하여 설명한 바와 같이, AlGaN을 포함하는 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행하게 되면, 고전자이동도 트랜지스터(100)에는 Al, Ga, N, O의 4성분계 물질을 포함하는 제1 패시베이션층(50)이 형성될 수 있다. 다만, 제1 패시베이션층(50)을 형성하는 방법이 N2O 플라즈마 전처리로 한정되는 것은 아니며, O2 플라즈마 전처리, 오존 처리 등에 의해서도 제1 패시베이션층(50)이 형성될 수 있다.
도 5를 참조하면, 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행하지 않은 경우의 고전자이동도 트랜지스터(100)의 온 저항(Ron)은 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행한 경우의 고전자이동도 트랜지스터(100)의 온 저항(Ron)에 비해 더 큰 폭으로 열화(degradation)될 수 있다. 예를 들어, 200°C에서 700V의 드레인-소스 전압(VDS)의 스트레스를 고전자이동도 트랜지스터(100)에 1000초 동안 가한 경우, N2O 플라즈마 전처리를 수행하지 않은 경우의 고전자이동도 트랜지스터(100)의 온 저항(Ron)은 약 18.7% 열화되고, N2O 플라즈마 전처리를 수행한 경우의 고전자이동도 트랜지스터(100)의 온 저항(Ron)은 약 9.0% 열화될 수 있다.
나아가, 웨이퍼에 복수 개의 고전자이동도 트랜지스터(100)를 형성한 후에 복수 개의 고전자이동도 트랜지스터(100)의 배리어층(30)에 대해 일제히 N2O 플라즈마 전처리를 수행하면 복수 개의 고전자이동도 트랜지스터(100)의 온 저항(Ron)의 열화 정도의 산포도가 개선될 수 있다. 예를 들어, 200°C에서 700V의 드레인-소스 전압(VDS)의 스트레스를 복수 개의 고전자이동도 트랜지스터(100) 각각에 1000초 동안 가한 경우, N2O 플라즈마 전처리를 수행하지 않은 경우의 고전자이동도 트랜지스터(100)의 온 저항(Ron)의 열화 정도의 산포도는 약 17.4이고, N2O 플라즈마 전처리를 수행한 경우의 고전자이동도 트랜지스터(100)의 온 저항(Ron)의 열화 정도의 산포도는 약 4.6일 수 있다.
도 6은 다른 일 실시예에 따른 고전자이동도 트랜지스터(110)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 6의 고전자이동도 트랜지스터(110)는 제2 패시베이션층(80)을 더 포함한다는 점을 제외하고는 도 1의 고전자이동도 트랜지스터(100)와 실질적으로 동일하다. 도 6을 설명함에 있어 도 1 내지 도 5와 중복되는 내용은 생략한다.
도 6을 참조하면, 고전자이동도 트랜지스터(110)는 채널층(20), 채널층(20) 상에 마련되며, 채널층(20)에 2차원 전자가스(2DEG)를 유발하는 배리어층(30), 배리어층(30) 상에 마련되는 p형 반도체층(40), 배리어층(30) 상에 마련되며 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50), p형 반도체층(40) 상에 마련되는 게이트 전극(60), 배리어층(30)의 양측에 게이트 전극(60)으로부터 이격되게 마련되는 소스 전극(71) 및 드레인 전극(72)을 포함할 수 있다. 또한, 채널층(20)은 기판(11), 씨드층(12) 및 버퍼층(13)이 순차적으로 적층된 구조 상에 마련될 수 있다.
또한, 고전자이동도 트랜지스터(110)는 제1 패시베이션층(50)과 게이트 전극(60)을 덮는 제2 패시베이션층(80)을 더 포함할 수 있다. 제2 패시베이션층(80)은 게이트 전극(60)의 측면과 p형 반도체층(40)의 측면을 덮도록 마련될 수 있다. 제2 패시베이션층(80)의 양 끝단은 각각 소스 전극(71) 및 드레인 전극(72)과 접촉할 수 있다. 제2 패시베이션층(80)은 제1 패시베이션층(50)이 포함하는 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제2 패시베이션층(80)은 SiO2, SiN, Al2O3 중 어느 하나를 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 제2 패시베이션층(80)은 다양한 종류의 절연 물질을 포함할 수 있다.
도 7은 또 다른 일 실시예에 따른 고전자이동도 트랜지스터(120)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 7의 고전자이동도 트랜지스터(120)는 도 1의 게이트 전극(60)과 다른 구조의 게이트 전극(61)을 포함한다는 점을 제외하고는 도 1의 고전자이동도 트랜지스터(100)와 실질적으로 동일하다. 도 7을 설명함에 있어 도 1 내지 도 5와 중복되는 내용은 생략한다.
도 7을 참조하면, 고전자이동도 트랜지스터(120)는 채널층(20), 채널층(20) 상에 마련되며, 채널층(20)에 2차원 전자가스(2DEG)를 유발하는 배리어층(30), 배리어층(30) 상에 마련되는 p형 반도체층(40), 배리어층(30) 상에 마련되며 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50), p형 반도체층(40) 상에 마련되는 게이트 전극(61), 배리어층(30)의 양측에 게이트 전극(61)으로부터 이격되게 마련되는 소스 전극(71) 및 드레인 전극(72)을 포함할 수 있다. 또한, 채널층(20)은 기판(11), 씨드층(12) 및 버퍼층(13)이 순차적으로 적층된 구조 상에 마련될 수 있다.
게이트 전극(61)은 테이퍼 형상을 포함할 수 있다. 예를 들어, 게이트 전극(61)은 상부에서 하부로 갈수록 그 폭이 점점 좁아지도록 형성될 수 있다. 이에 따라, 게이트 전극(61)의 상부 표면의 면적은, 게이트 전극(61)의 p형 반도체층(40)과 접하는 하부 표면의 면적보다 클 수 있다. 또한, 게이트 전극(61)의 p형 반도체층(40)과 접하는 하부 표면의 면적은 게이트 전극(61)과 접하는 p형 반도체층(40)의 상부 표면의 면적보다 작을 수 있다.
도 8은 또 일 실시예에 따른 고전자이동도 트랜지스터(130)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 8의 고전자이동도 트랜지스터(130)는 제2 패시베이션층(81)과 제2 패시베이션층(82)을 더 포함한다는 점을 제외하고는 도 7의 고전자이동도 트랜지스터(120)와 실질적으로 동일하다. 도 8을 설명함에 있어 도 1 내지 도 5 및 도 7과 중복되는 내용은 생략한다.
도 8을 참조하면, 고전자이동도 트랜지스터(130)는 채널층(20), 채널층(20) 상에 마련되며, 채널층(20)에 2차원 전자가스(2DEG)를 유발하는 배리어층(30), 배리어층(30) 상에 마련되는 p형 반도체층(40), 배리어층(30) 상에 마련되며 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50), p형 반도체층(40) 상에 마련되는 게이트 전극(61), 배리어층(30)의 양측에 게이트 전극(61)으로부터 이격되게 마련되는 소스 전극(71) 및 드레인 전극(72)을 포함할 수 있다. 또한, 채널층(20)은 기판(11), 씨드층(12) 및 버퍼층(13)이 순차적으로 적층된 구조 상에 마련될 수 있다.
또한, 고전자이동도 트랜지스터(130)는 제1 패시베이션층(50)과 게이트 전극(61)을 덮는 제2 패시베이션층(81)을 더 포함할 수 있다. 제2 패시베이션층(81)은 게이트 전극(61)의 측면과 p형 반도체층(40)의 측면을 덮도록 마련될 수 있다. 제2 패시베이션층(81)의 양 끝단은 각각 소스 전극(71) 및 드레인 전극(72)과 접촉할 수 있다. 제2 패시베이션층(81)은 제1 패시베이션층(50)이 포함하는 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제2 패시베이션층(81)은 SiO2, SiN, Al2O3 중 어느 하나를 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 제2 패시베이션층(81)은 다양한 종류의 절연 물질을 포함할 수 있다.
나아가, 고전자이동도 트랜지스터(130)는 제2 패시베이션층(50), 소스 전극(71) 및 드레인 전극(72)을 덮는 제3 패시베이션층(82)을 더 포함할 수 있다. 제3 패시베이션층(82)은 게이트 전극(60)의 측면을 덮도록 마련될 수 있다. 제3 패시베이션층(81)은 각각 소스 전극(71) 및 드레인 전극(72)의 측면 일부와 상부 표면을 모두 덮을 수 있다. 제3 패시베이션층(82)은 제1 패시베이션층(50)이 포함하는 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제3 패시베이션층(82)은 SiO2, SiN, Al2O3 중 어느 하나를 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 제3 패시베이션층(82)은 다양한 종류의 절연 물질을 포함할 수 있다.
제2 패시베이션층(81)과 제3 패시베이션층(82)은 각각, 게이트 전극(61)을 외부로 노출시키는 제1 홀(h1) 및 제2 홀(h2)을 포함할 수 있다. 제1 홀(h1)과 제2 홀(h2)은 서로 연결될 수 있고, 게이트 전극(61)은 제1 홀(h1)과 제2 홀(h2)을 통해 p형 반도체층(40)과 접하도록 마련될 수 있다.
도 9는 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 흐름도이다. 도 10 내지 도 13은 도 9의 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 것이다.
도 9를 참조하면, 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법은 기판(11) 상에 채널층(20), 배리어층(30), p형 반도체 물질층(41) 및 게이트 전극 물질층(62)을 순차적으로 적층하는 단계(S101), p형 반도체 물질층(41)과 게이트 전극 물질층(62)을 식각하여 p형 반도체층(40)과 게이트 전극(60)을 형성하는 단계(S102), 노출된 배리어층(30)에 대해 O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존 처리 중 어느 하나를 수행하여 제1 패시베이션층(50)을 형성하는 단계(S103) 및 배리어층(30)의 양측에 소스 전극(71) 및 드레인 전극(72)을 형성하는 단계(S104)를 포함할 수 있다.
도 10을 참조하면, 기판(11) 상에 씨드층(12), 버퍼층(13), 채널층(20) 및 배리어층(30)을 순차적으로 형성할 수 있다. 또한, 배리어층(30) 상에 p형 반도체 물질층(41) 및 게이트 전극 물질층(62)을 순차적으로 형성할 수 있다.
도 11을 참조하면, 배리어층(30) 상에 형성된 p형 반도체 물질층(41) 및 게이트 전극 물질층(62)을 식각하여 p형 반도체층(40)과 게이트 전극(60)을 형성할 수 있다. 배리어층(30)에 의해서 채널층(20)에는 2차원 전자가스(21)가 생성될 수 있다. 또한, p형 반도체층(40)에 의해서 채널층(20)의 일부 영역에는 디플리션 영역(22)이 형성될 수 있다.
도 12를 참조하면, p형 반도체 물질층(41)과 게이트 전극 물질층(62)을 식각함으로써 노출된 배리어층(30) 상에 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50)을 형성할 수 있다. 노출된 배리어층(30)에 대해 O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존(ozone) 처리 중 어느 하나를 수행할 수 있고, 이에 따라, 제1 패시베이션층(50)이 형성될 수 있다. 그러나 제1 패시베이션층(50)을 형성하는 방법이 이에 한정되는 것은 아니며, 노출된 배리어층(30)에 대해 상기한 처리 이외의 다양한 처리를 수행하여 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50)을 형성할 수 있다.
노출된 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행하여 제1 패시베이션층(50)을 형성하는 경우, N2O의 유량, 압력, 플라즈마 전압, 온도 및 전처리 수행 시간 등을 조절하여 다양한 종류의 제1 패시베이션층(50)을 형성할 수 있다. 예를 들어, N2O의 유량이 약 10sccm ~ 2000sccm이고, 압력은 약 1.0Torr ~ 4.0Torr이며, 플라즈마 전압은 50W ~ 200W이고, 온도는 200~500℃이며, 전처리 수행 시간은 약 30초 내지 600초인 경우로 설정하여 노출된 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행함으로써 제1 패시베이션층(50)을 형성할 수 있다.
예를 들어, 제1 실시예에 따라 N2O의 유량이 약 1950sccm이고, 압력은 약 2.7Torr이며, 플라즈마 전압은 100W이고, 온도는 400℃이며, 전처리 수행 시간은 약 60초인 경우로 설정하여 노출된 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행함으로써 제1 패시베이션층(50)을 형성할 수 있다.
예를 들어, 제2 실시예에 따라 N2O의 유량이 약 1950sccm이고, 압력은 약 2.7Torr이며, 플라즈마 전압은 100W이고, 온도는 400℃이며, 전처리 수행 시간은 약 240초인 경우로 설정하여 노출된 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행함으로써 제1 패시베이션층(50)을 형성할 수 있다.
예를 들어, 제3 실시예에 따라 N2O의 유량이 약 1950sccm이고, 압력은 약 2.7Torr이며, 플라즈마 전압은 100W이고, 온도는 400℃이며, 전처리 수행 시간은 약 420초인 경우로 설정하여 노출된 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행함으로써 제1 패시베이션층(50)을 형성할 수 있다.
예를 들어, 제4 실시예에 따라 N2O의 유량이 약 800sccm이고, 압력은 약 3.5Torr이며, 플라즈마 전압은 80W이고, 온도는 400℃이며, 전처리 수행 시간은 약 240초인 경우로 설정하여 노출된 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행함으로써 제1 패시베이션층(50)을 형성할 수 있다.
예를 들어, 제5 실시예에 따라 N2O의 유량이 약 800sccm이고, 압력은 약 3.5Torr이며, 플라즈마 전압은 80W이고, 온도는 400℃이며, 전처리 수행 시간은 약 420초인 경우로 설정하여 노출된 배리어층(30)에 대해 N2O 플라즈마 전처리를 수행함으로써 제1 패시베이션층(50)을 형성할 수 있다.
도 13을 참조하면, 배리어층(30)의 양측에 소스 전극(71) 및 드레인 전극(72)을 형성할 수 있다. 소스 전극(71)과 드레인 전극(72)은 채널층(20) 상에 형성될 수 있다. 예를 들어, 배리어층(30)과 제1 패시베이션층(50)의 일부를 식각하여 채널층(20)이 외부로 노출되도록 할 수 있다. 외부로 노출된 채널층(20) 상에 소스 전극(71)과 드레인 전극(72)을 형성할 수 있다. 이에 따라, 소스 전극(71)과 드레인 전극(72)은 채널층(20)의 상부 표면과 접촉하도록 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 도 13에 도시된 것과 달리, 배리어층(30)은 식각하지 않고, 제1 패시베이션층(50)의 일부를 식각한 후에, 노출된 배리어층(30)의 상부 표면에 소스 전극(71)과 드레인 전극(72)을 형성할 수도 있다. 이에 따라, 소스 전극(71)과 드레인 전극(72)은 배리어층(30)의 상부 표면과 접촉하도록 형성될 수 있다
도 9 내지 도 13을 참조하여 설명한 방법에 따라서, 고전자이동도 트랜지스터(140)가 제조될 수 있다.
도 14는 다른 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 흐름도이다. 도 15 내지 도 16은 도 14의 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 것이다.
도 14의 고전자이동도 트랜지스터 제조 방법은 제1 패시베이션층(50)과 게이트 전극(60)을 덮는 제2 패시베이션층(80)을 형성하는 단계(S204)를 더 포함한다는 점을 제외하고는 도 9의 고전자이동도 트랜지스터 제조 방법과 실질적으로 동일하다. 도 14 내지 도 16을 설명함에 있어, 도 9 내지 도 13과 중복되는 내용은 생략한다.
도 14를 참조하면, 다른 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법은 기판(11) 상에 채널층(20), 배리어층(30), p형 반도체 물질층(41) 및 게이트 전극 물질층(62)을 순차적으로 적층하는 단계(S201), p형 반도체 물질층(41)과 게이트 전극 물질층(62)을 식각하여 p형 반도체층(40)과 게이트 전극(60)을 형성하는 단계(S202), 노출된 배리어층(30)에 대해 O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존 처리 중 어느 하나를 수행하여 제1 패시베이션층(50)을 형성하는 단계(S203) 제1 패시베이션층(50)과 게이트 전극(60)을 덮는 제2 패시베이션층(80)을 형성하는 단계(S204) 및 배리어층(30)의 양측에 소스 전극(71) 및 드레인 전극(72)을 형성하는 단계(S205)를 포함할 수 있다.
도 15를 참조하면, 제1 패시베이션층(50)을 형성한 이후에, 제1 패시베이션층(50)과 게이트 전극(60)을 덮는 제2 패시베이션층(80)을 형성할 수 있다.
도 16을 참조하면, 배리어층(30)의 양측에 소스 전극(71) 및 드레인 전극(72)을 형성할 수 있다. 소스 전극(71)과 드레인 전극(72)은 채널층(20) 상에 형성될 수 있다. 예를 들어, 배리어층(30), 제1 패시베이션층(50) 및 제2 패시베이션층(80)의 일부를 식각하여 채널층(20)이 외부로 노출되도록 할 수 있다. 외부로 노출된 채널층(20) 상에 소스 전극(71)과 드레인 전극(72)을 형성할 수 있다. 이에 따라, 소스 전극(71)과 드레인 전극(72)은 채널층(20)의 상부 표면과 접촉하도록 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 도 16에 도시된 것과 달리, 배리어층(30)은 식각하지 않고, 제1 패시베이션층(50)과 제2 패시베이션층(80)의 일부를 식각한 후에, 외부로 노출된 배리어층(30)의 상부 표면에 소스 전극(71)과 드레인 전극(72)을 형성할 수도 있다. 이에 따라, 소스 전극(71)과 드레인 전극(72)은 배리어층(30)의 상부 표면과 접촉하도록 형성될 수 있다
도 14 내지 도 16을 참조하여 설명한 방법에 따라서, 고전자이동도 트랜지스터(150)가 제조될 수 있다.
도 17은 또 다른 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 흐름도이다. 도 18 내지 도 23은 도 17의 고전자이동도 트랜지스터 제조 방법을 설명하기 위한 것이다.
도 17을 참조하면, 다른 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법은 기판(11) 상에 채널층(20), 배리어층(30), p형 반도체 물질층(41)을 순차적으로 적층하는 단계(S301), p형 반도체 물질층(41)을 식각하여 p형 반도체층(40)을 형성하는 단계(S302), 노출된 배리어층(30)에 대해 O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존 처리 중 어느 하나를 수행하여 제1 패시베이션층(50)을 형성하는 단계(S303), 제2 패시베이션층(81), 소스 전극(71), 드레인 전극(72) 및 제3 패시베이션층(82)을 형성하는 단계(S204)를 포함할 수 있다.
도 18을 참조하면, 기판(11) 상에 씨드층(12), 버퍼층(13), 채널층(20) 및 배리어층(30)을 순차적으로 형성할 수 있다. 또한, 배리어층(30) 상에 p형 반도체 물질층(41)을 순차적으로 형성할 수 있다.
도 19를 참조하면, 배리어층(30) 상에 형성된 p형 반도체 물질층(41)을 식각하여 p형 반도체층(40)을 형성할 수 있다. 배리어층(30)에 의해서 채널층(20)에는 2차원 전자가스(21)가 생성될 수 있다. 또한, p형 반도체층(40)에 의해서 채널층(20)의 일부 영역에는 디플리션 영역(22)이 형성될 수 있다.
도 20을 참조하면, p형 반도체 물질층(41)을 식각함으로써 노출된 배리어층(30) 상에 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50)을 형성할 수 있다. 노출된 배리어층(30)에 대해 O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존(ozone) 처리 중 어느 하나를 수행할 수 있고, 이에 따라, 제1 패시베이션층(50)이 형성될 수 있다. 그러나 제1 패시베이션층(50)을 형성하는 방법이 이에 한정되는 것은 아니며, 노출된 배리어층(30)에 대해 상기한 처리 이외의 다양한 처리를 수행하여 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층(50)을 형성할 수 있다.
도 21을 참조하면, 제1 패시베이션층(50)을 형성한 이후에, 제1 패시베이션층(50)과 p형 반도체층(40)을 덮는 제2 패시베이션층(81)을 형성할 수 있다.
도 22를 참조하면, 배리어층(30)의 양측에 소스 전극(71) 및 드레인 전극(72)을 형성할 수 있다. 소스 전극(71)과 드레인 전극(72)은 채널층(20) 상에 형성될 수 있다. 예를 들어, 배리어층(30), 제1 패시베이션층(50) 및 제2 패시베이션층(81)의 일부를 식각하여 채널층(20)이 외부로 노출되도록 할 수 있다. 외부로 노출된 채널층(20) 상에 소스 전극(71)과 드레인 전극(72)을 형성할 수 있다. 이에 따라, 소스 전극(71)과 드레인 전극(72)은 채널층(20)의 상부 표면과 접촉하도록 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 도 22에 도시된 것과 달리, 배리어층(30)은 식각하지 않고, 제1 패시베이션층(50)과 제2 패시베이션층(81)의 일부를 식각한 후에, 노출된 배리어층(30)의 상부 표면에 소스 전극(71)과 드레인 전극(72)을 형성할 수도 있다. 이에 따라, 소스 전극(71)과 드레인 전극(72)은 배리어층(30)의 상부 표면과 접촉하도록 형성될 수 있다
도 23을 참조하면, 소스 전극(71) 및 드레인 전극(72)을 형성한 이후에, 소스 전극(71), 드레인 전극(72) 및 제2 패시베이션층(81) 덮는 제3 패시베이션층(82)을 형성할 수 있다. 또한, 제2 패시베이션층(81)과 제3 패시베이션층(82)에 각각 p형 반도체층(40)을 노출시키는 제1 홀(h1) 및 제2 홀(h2)을 형성하고, 제1 홀(h1) 및 제2 홀(h2)을 통해 p형 반도체층(40)과 접하는 게이트 전극(61)을 형성할 수 있다.
도 17 내지 도 23을 참조하여 설명한 방법에 따라서, 고전자이동도 트랜지스터(160)가 제조될 수 있다.
상기한 다양한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 수 있다. 따라서, 예시적인 다양한 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
11: 기판
12: 씨드층
13: 버퍼층
20: 채널층
21: 2차원 전자가스
22: 디플리션 영역
30: 배리어층
40: p형 반도체층
41: p형 반도체 물질층
50: 제1 패시베이션층
60, 61: 게이트 전극
62: 게이트 전극 물질층
71: 소스 전극
72: 드레인 전극
80, 81: 제2 패시베이션층
82: 제3 패시베이션층
100, 110, 120, 130, 140, 150, 160: 고전자이동도 트랜지스터

Claims (20)

  1. 채널층;
    상기 채널층 상에 마련되며, 상기 채널층에 2차원 전자가스(2-Dimensional Electron Gas; 2DEG)를 유발하는 배리어층;
    상기 배리어층 상에 마련되는 p형 반도체층;
    상기 배리어층 상에 마련되며 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층;
    상기 p형 반도체층 상에 마련되는 게이트 전극; 및
    상기 배리어층의 양측에, 상기 게이트 전극으로부터 이격되게 마련되는 소스 전극 및 드레인 전극; 을 포함하는, 고전자이동도 트랜지스터.
  2. 제1 항에 있어서,
    상기 제1 패시베이션층은 AlGaOxNy(0<x<1, 0<y<1, x+y<1)를 포함하는, 고전자이동도 트랜지스터.
  3. 제1 항에 있어서,
    상기 제1 패시베이션층은 상기 배리어층의 상기 p형 반도체층이 마련되지 않은 영역 상에 마련되는, 고전자이동도 트랜지스터.
  4. 제1 항에 있어서,
    상기 제1 패시베이션층은 상기 배리어층의 상부 표면과 직접 접촉하도록 마련되는, 고전자이동도 트랜지스터.
  5. 제1 항에 있어서,
    상기 제1 패시베이션층과 상기 게이트 전극을 덮는 제2 패시베이션층; 을 더 포함하는, 고전자이동도 트랜지스터.
  6. 제5 항에 있어서,
    상기 제2 패시베이션층은 상기 제1 패시베이션층이 포함하는 물질과 다른 물질을 포함하는, 고전자이동도 트랜지스터.
  7. 제5 항에 있어서
    상기 제2 패시베이션층, 상기 소스 전극 및 드레인 전극을 덮는 제3 패시베이션층; 을 더 포함하는, 고전자이동도 트랜지스터.
  8. 제7 항에 있어서,
    상기 제2 패시베이션층과 상기 제3 패시베이션층은 각각, 상기 게이트 전극을 외부로 노출시키는 제1 홀 및 제2 홀을 포함하는, 고전자이동도 트랜지스터.
  9. 제7 항에 있어서
    상기 게이트 전극의 상기 p형 반도체층과 접하는 하부 표면의 면적은 상기 게이트 전극과 접하는 상기 p형 반도체층의 상부 표면의 면적보다 작은, 고전자이동도 트랜지스터.
  10. 제1 항에 있어서,
    상기 제1 패시베이션층의 두께는 1nm ~ 10nm인, 고전자이동도 트랜지스터.
  11. 제1 항에 있어서,
    상기 배리어층의 에너지 밴드갭은 상기 채널층의 에너지 밴드갭보다 큰, 고전자이동도 트랜지스터.
  12. 제1 항에 있어서,
    상기 배리어층은 AlGaN, AlInN, InGaN, AlN, AlInGaN 중 어느 하나를 포함하는, 고전자이동도 트랜지스터.
  13. 기판 상에 채널층을 형성하는 단계;
    상기 채널층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 p형 반도체층을 형성하는 단계;
    상기 배리어층 상에 Al, Ga, O, N의 4성분계 물질을 포함하는 제1 패시베이션층을 형성하는 단계;
    상기 p형 반도체층 상에 게이트 전극을 형성하는 단계; 및
    상기 배리어층의 양측에, 상기 게이트 전극으로부터 이격되게 마련되는 소스 전극 및 드레인 전극을 형성하는 단계; 를 포함하는, 고전자이동도 트랜지스터 제조 방법.
  14. 제13 항에 있어서,
    상기 배리어층 상에 p형 반도체층을 형성하는 단계와 상기 p형 반도체층 상에 게이트 전극을 형성하는 단계에서는, 상기 배리어층 상에 p형 반도체 물질층과 게이트 전극 물질층을 순차적으로 형성한 뒤, 적층된 상기 p형 반도체 물질층과 상기 게이트 전극 물질층을 식각하여 상기 p형 반도체층과 상기 게이트 전극을 형성하고,
    상기 제1 패시베이션층을 형성하는 단계는, 상기 p형 반도체층을 형성하는 단계 및 상기 게이트 전극을 형성하는 단계 이후에 수행되는, 고전자이동도 트랜지스터 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 패시베이션층을 형성하는 단계에서는, 상기 p형 반도체 물질층과 상기 게이트 전극 물질층이 식각됨으로써 노출된 상기 배리어층에 대해, O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존(ozone) 처리 중 어느 하나를 수행함으로써 상기 제1 패시베이션층을 형성하는, 고전자이동도 트랜지스터 제조 방법.
  16. 제14 항에 있어서,
    상기 제1 패시베이션층을 형성하는 단계 이후에 상기 제1 패시베이션층과 상기 게이트 전극을 덮는 제2 패시베이션층을 형성하는 단계; 를 더 포함하는, 고전자이동도 트랜지스터 제조 방법.
  17. 제13 항에 있어서,
    상기 배리어층 상에 p형 반도체층을 형성하는 단계에서는, 상기 배리어층 상에 p형 반도체 물질층을 형성한 뒤, 증착된 상기 p형 반도체 물질층을 식각하여 상기 p형 반도체층을 형성하고,
    상기 제1 패시베이션층을 형성하는 단계에서는, 상기 p형 반도체 물질층이 식각됨으로써 노출된 상기 배리어층에 대해 O2 플라즈마 전처리, N2O 플라즈마 전처리 및 오존(ozone) 처리 중 어느 하나를 수행함으로써 상기 제1 패시베이션층을 형성하는, 고전자이동도 트랜지스터 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 패시베이션층을 형성하는 단계 이후 및 상기 게이트 전극을 형성하는 단계 이전에, 상기 제1 패시베이션층과 상기 p형 반도체층을 덮는 제2 패시베이션층을 형성하는 단계; 를 더 포함하는, 고전자이동도 트랜지스터 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 패시베이션층을 형성하는 단계 이후 및 상기 게이트 전극을 형성하는 단계 이전에, 상기 소스 전극 및 드레인 전극을 형성하는 단계가 수행되고,
    상기 소스 전극 및 드레인 전극을 형성하는 단계 이후 및 상기 게이트 전극을 형성하는 단계 이전에, 상기 소스 전극, 상기 드레인 전극 및 상기 제2 패시베이션층을 덮는 제3 패시베이션층을 형성하는 단계; 를 더 포함하는, 고전자이동도 트랜지스터 제조 방법.
  20. 제19 항에 있어서,
    상기 게이트 전극을 형성하는 단계에서는, 상기 제2 패시베이션층과 상기 제3 패시베이션층에 각각 상기 p형 반도체층을 노출시키는 제1 홀 및 제2 홀을 형성하고, 상기 제1 홀 및 제2 홀을 통해 상기 p형 반도체층과 접하는 상기 게이트 전극을 형성하는, 고전자이동도 트랜지스터 제조 방법.
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