CN112397583B - 增强型高电子迁移率晶体管器件 - Google Patents
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Abstract
一种增强型高电子迁移率晶体管器件，包括设置于基板上的沟道层、阻挡层、P型氮化镓层、保护层、栅极以及源极与漏极。阻挡层设置于沟道层上，P型氮化镓层设置于阻挡层上，保护层设置于P型氮化镓层上。栅极设置于保护层中，栅极的上表面从保护层的上表面凸出。源极与漏极分别位于栅极的两侧，且设置于沟道层、阻挡层、P型氮化镓层及保护层中，源极与漏极的上表面从保护层的上表面凸出。
Description
技术领域
本发明是有关于一种高电子迁移率晶体管(HEMT)，且特别是有关于一种增强型(E-mode)高电子迁移率晶体管器件。
背景技术
近年来，以III-V族化合物半导体为基础的HEMT器件因为其低阻值、高崩溃电压以及快速开关切换频率等特性，在高功率电子器件领域被广泛地应用。一般来说，HEMT器件可分为空乏型或常开型晶体管器件(D-mode)，以及增强型或常关型晶体管器件(E-mode)。增强型(E-mode)晶体管器件因为其提供的附加安全性以及其更易于由简单、低成本的驱动电路来控制，因而在业界获得相当大的关注，p-GaN增强型(E-mode)晶体管器件已成为目前电子器件领域主流。
在现有的p-GaN增强型(E-mode)晶体管器件制造工艺中，主要是将镁(Mg)掺杂进入GaN本体使其转换成P型半导体，通过p-GaN来空乏沟道(2DEG)。此制造工艺技术目前面临的一大关卡是交叉污染问题，在进行p-GaN刻蚀制造工艺及热制造工艺中，可能会使镁(Mg)散逸出来而导致产线污染。因此，如何有效地防止p-GaN增强型(E-mode)晶体管器件制造工艺中可能导致的镁(Mg)污染问题，为目前所需研究的重要方向。
发明内容
本发明提供一种增强型高电子迁移率晶体管器件，包括设置于P型氮化镓层上的保护层，可在此保护层上进行金属连线、刻蚀制造工艺及热制造工艺，而不会接触到P型氮化镓层，因此，可有效地防止镁污染问题。
本发明的增强型高电子迁移率晶体管器件包括设置于基板上的沟道层、阻挡层、P型氮化镓层、保护层、栅极以及源极与漏极。阻挡层设置于沟道层上，P型氮化镓层设置于阻挡层上，保护层设置于P型氮化镓层上。栅极设置于保护层中，栅极的上表面从保护层的上表面凸出。源极与漏极分别位于栅极的两侧，且设置于沟道层、阻挡层、P型氮化镓层及保护层中，源极与漏极的上表面从保护层的上表面凸出。
在本发明的一实施例中，增强型高电子迁移率晶体管器件更包括介电层，设置于栅极与保护层之间。
在本发明的一实施例中，栅极下方的保护层的厚度为1nm至10nm。
在本发明的一实施例中，P型氮化镓层的厚度为至少40nm。
在本发明的一实施例中，P型氮化镓层的厚度为40nm至80nm。
在本发明的一实施例中，保护层的材料包括氮化铝镓(AlGaN)或氮化铝铟镓(InAlGaN)。
在本发明的一实施例中，保护层的材料包括AlXGa1-XN，且X为0.05至0.3。
在本发明的一实施例中，P型氮化镓层的掺质为镁。
在本发明的一实施例中，沟道层的材料包括氮化镓(GaN)。
在本发明的一实施例中，阻挡层的材料包括氮化铝镓(AlGaN)。
基于上述，本发明提供一种增强型高电子迁移率晶体管器件，包括设置于P型氮化镓层上的保护层，可在此保护层上进行金属连线、刻蚀制造工艺及热制造工艺，而不会接触到P型氮化镓层，因此，可有效地防止镁污染问题，且可形成双沟道，使电流效率上升并保有增强型高电子迁移率晶体管器件的特性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为依照本发明的第一实施例的一种增强型高电子迁移率晶体管器件的剖面示意图；
图2为依照本发明的第二实施例的一种增强型高电子迁移率晶体管器件的剖面示意图。
符号说明
10：沟道层
20：阻挡层
30：P型氮化镓层
40：保护层
50：栅极
60：源极
70：漏极
80：介电层
具体实施方式
下文列举实施例并配合所附图式来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的器件将以相同的符号标示来说明。
图1为依照本发明的第一实施例的一种增强型高电子迁移率晶体管器件的剖面示意图。
请参照图1，本实施例的增强型高电子迁移率晶体管器件包括设置于基板(未绘示)上的沟道层10、阻挡层20、P型氮化镓层30、保护层40、栅极50以及源极60与漏极70。基板的材料例如蓝宝石、硅(Si)或碳化硅(SiC)，但本发明并不以此为限。更详细而言，阻挡层20设置于沟道层10上，P型氮化镓层30设置于阻挡层20上，保护层40设置于P型氮化镓层30上。栅极50设置于保护层40中，栅极50的上表面从保护层40的上表面凸出。源极60与漏极70位于栅极50的两侧，且设置于沟道层10、阻挡层20、P型氮化镓层30及保护层40中，源极60与漏极70的上表面从保护层40的上表面凸出。
请参照图1，沟道层10的材料可包括氮化镓(GaN)，阻挡层20的材料可包括氮化铝镓(AlGaN)，但本发明并不以此为限。P型氮化镓层30的材料例如是掺杂有掺质(例如镁)的氮化镓。保护层40的材料可包括氮化铝镓(AlGaN)或氮化铝铟镓(InAlGaN)。如此一来，除了在沟道层10及阻挡层20的介面形成主要沟道之外，更可在P型氮化镓层30及保护层40的介面形成次要沟道，双沟道可使电流效率上升。此外，通过P型氮化镓层30及保护层40介面，更可通过p-n阻挡防止漏电流。
请参照图1，栅极50下方的保护层40的厚度例如是1nm至10nm，使此主动区的主要沟道和次要沟道一并被空乏，在非主动区则仍能保持主要沟道和次要沟道导通，以保持增强型高电子迁移率晶体管器件的特性。P型氮化镓层30的厚度例如是至少40nm，较佳例如40nm至80nm。当P型氮化镓层30的厚度在此范围内时，可保持增强型高电子迁移率晶体管器件的特性。保护层40的材料例如是AlXGa1-XN，且X例如是0.05至0.3。当X的数值在此范围内时，可保持增强型高电子迁移率晶体管器件的特性。
图1的增强型高电子迁移率晶体管器件的制造方法可包括以下步骤。首先，通过外延成长在基板上形成沟道层10、阻挡层20、P型氮化镓层30及保护层40。之后，利用刻蚀制造工艺选择性地移除主动区部分的保护层40，再进行栅极50的金属沉积，并形成源极60与漏极70。
图2为依照本发明的第二实施例的一种增强型高电子迁移率晶体管器件的剖面示意图。图2所示的第二实施例相似于图1所示的第一实施例，故相同器件以相同标号表示且在此不予赘述。
请参照图2，本实施例与上述第一实施例不同之处在于，本实施例的增强型高电子迁移率晶体管器件，更包括设置于栅极50与保护层40之间的介电层80。通过在栅极50与保护层40之间设置介电层80，可进一步调整装置的临界电压(Vth)及Ron，更可降低漏电流。
综上所述，本发明提供一种增强型高电子迁移率晶体管器件，包括设置于P型氮化镓层上的保护层，可在此保护层上进行金属连线、刻蚀制造工艺及热制造工艺，而不会接触到P型氮化镓层，因此，可有效地防止镁污染问题，无须在刻蚀制造工艺后进行机台维护或设立独立专属机台来防止污染，故可降低成本且有利于产出。同时，可形成双沟道，使电流效率上升并保有增强型高电子迁移率晶体管器件的特性，更可通过P型氮化镓层与保护层介面的p-n阻挡防止漏电流。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (10)
1.一种增强型高电子迁移率晶体管器件，其特征在于，包括：
沟道层，设置于基板上；
阻挡层，设置于所述沟道层上，其中所述沟道层及所述阻挡层的介面具有主要沟道；
P型氮化镓层，设置于所述阻挡层上；
保护层，设置于所述P型氮化镓层上，其中所述P型氮化镓层及所述保护层的介面具有次要沟道；
栅极，设置于所述保护层中，所述栅极的上表面从所述保护层的上表面凸出；以及
源极与漏极，分别位于所述栅极的两侧，且设置于所述沟道层、所述阻挡层、所述P型氮化镓层及所述保护层中，所述源极与所述漏极的上表面从所述保护层的上表面凸出。
2.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，更包括介电层，设置于所述栅极与所述保护层之间。
3.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，所述栅极下方的所述保护层的厚度为1nm至10nm。
4.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，所述P型氮化镓层的厚度为至少40nm。
5.如权利要求4所述的增强型高电子迁移率晶体管器件，其特征在于，所述P型氮化镓层的厚度为40nm至80nm。
6.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，所述保护层的材料包括氮化铝镓AlGaN或氮化铝铟镓InAlGaN。
7.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，中所述保护层的材料包括AlXGa1-XN，且X为0.05至0.3。
8.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，所述P型氮化镓层的掺质为镁。
9.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，所述沟道层的材料包括氮化镓GaN。
10.如权利要求1所述的增强型高电子迁移率晶体管器件，其特征在于，所述阻挡层的材料包括氮化铝镓AlGaN。
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